JP2024046441A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】終端領域の面積を抑制しつつ耐圧低下を回避することが可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、半導体基板と、半導体基板の第１面側に設けられたセル領域と、半導体基板の第１面側でセル領域の外側に設けられた終端領域と、を備える。終端領域は、セル領域を囲み、第１導電型不純物を含んだ複数の第１拡散層を含む。第１面に垂直な第１方向における終端領域の断面において、複数の第１拡散層のうちの少なくとも一つは、半導体基板の第１面から第２面に向かって第１方向に延びる第１領域と、第１領域から第１方向に直交する第２方向に延びる第２領域と、を有する。第２領域に含まれている第１導電型不純物の濃度は、第１領域に含まれている第１導電型不純物の濃度よりも低い。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子の終端領域には、一般的に、ガードリングと呼ばれる複数のＰ型半導体層を配置し、耐圧を維持する構造が見られる。ガードリング終端構造では、Ｐ型半導体層の周囲で電界が強くなる。そのため、深い半円形のＰ型半導体層を形成することが耐圧を確保するために重要である。しかし、このような断面形状を有するガードリング層では、終端領域の横幅が広くなる。そのため、パワー半導体素子内における終端領域の占有面積が大きくなり、素子の小型化を達成する上で妨げとなっている。

そこで、低温の熱処理によって形成された矩形型の断面形状を有するガードリング層を形成することによって、終端領域の面積を削減する方法がある。しかし、矩形型のガードリング層では、コーナー部の曲率が小さくなる。そのため、コーナー部近傍に電界が集中して、耐圧が低下し得る。

特開２０２２－３７１１号公報

本発明の実施形態は、終端領域の面積を抑制しつつ耐圧低下を回避することが可能な半導体装置およびその製造方法を提供する。

一実施形態に係る半導体装置は、半導体基板と、半導体基板の第１面側に設けられたセル領域と、半導体基板の第１面側でセル領域の外側に設けられた終端領域と、を備える。終端領域は、セル領域を連続的に囲み、第１導電型不純物を含んだ複数の第１拡散層を含む。第１面に垂直な第１方向における終端領域の断面において、複数の第１拡散層のうちの少なくとも一つは、半導体基板の第１面から第２面に向かって第１方向に延びる第１領域と、第１領域から第１方向に直交する第２方向に延びる第２領域と、を有する。第２領域に含まれている第１導電型不純物の濃度は、第１領域に含まれている第１導電型不純物の濃度よりも低い。

第１実施形態に係る半導体装置の概略的な構造を示す断面図である。 第１Ｐ型不純物層の形成工程を示す断面図である。 第２Ｐ型不純物層の形成工程を示す断面図である。 第３Ｐ型不純物層の形成工程を示す断面図である。 第４Ｐ型不純物層の形成工程を示す断面図である。 第５Ｐ型不純物層の形成工程を示す断面図である。 各Ｐ型不純物層の熱処理工程を示す断面図である。 層間絶縁膜の形成工程を示す断面図である。 Ｎ型バッファ層およびＰ型コレクタ層を形成する工程を示す断面図である。 第１比較例に係る半導体装置の構造を示す断面図である。 第２比較例に係る半導体装置の構造を示す断面図である。 終端領域の電界分布をシミュレーションした結果の一例を示すグラフである。 第２領域の幅を変えたときの終端領域の電界分布をシミュレーションした結果の一例を示すグラフである。 第２実施形態に係る半導体装置の概略的な構造を示す断面図である。 耐圧をシミュレーションした結果の一例を示す図である。 第３実施形態に係る半導体装置の概略的な構造を示す断面図である。 第１層間絶縁膜に第１開口部を形成する工程を示す断面図である。 第１導電膜の形成工程を示す断面図である。 第１導電膜の一部を除去する工程を示す断面図である。 第２層間絶縁膜に第２開口部を形成する工程を示す断面図である。 第２導電膜の形成工程を示す断面図である。 第２導電膜の一部を除去する工程を示す断面図である。 パッシベーション膜を形成する工程を示す断面図である。 第２領域が、第１領域の両側に延在するガードリング層の断面図である。 第１領域の両側に延在する第２領域の底部が、第１領域の底部よりも浅い位置に配置されているガードリング層の断面図である。 第１領域の外側に延在する第２領域の底部が、第１領域の底部よりも浅い位置に配置されているガードリング層の断面図である。 第１領域の内側に延在する第２領域の底部が、第１領域の底部よりも浅い位置に配置されているガードリング層の断面図である。 第１領域の両側に延在する第２領域の底部が、第１領域の底部よりも深い位置に配置されているガードリング層の断面図である。 第１領域の外側に延在する第２領域の底部が、第１領域の底部よりも深い位置に配置されているガードリング層の断面図である。 第１領域の内側に延在する第２領域の底部が、第１領域の底部よりも深い位置に配置されているガードリング層の断面図である。 第２領域が、第１領域の両側に延在し、第１領域の底部が第２領域に接触しているガードリング層の断面図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略的な構造を示す断面図である。図１に示す半導体装置１は、トレンチゲート構造を有するＩＧＢＴである。この半導体装置１は、半導体基板１０の表面側にセル領域２０と、終端領域３０を備える。また、セル領域２０および終端領域３０は、層間絶縁膜４０に覆われている。層間絶縁膜４０は、例えば酸化シリコン（ＳｉＯ_２）膜で構成されている。なお、半導体装置１は、トレンチゲートのＩＧＢＴに限定されず、例えばプレーナゲートのＩＧＢＴであってもよい。

半導体基板１０は、Ｐ型コレクタ層１１、Ｎ型バッファ層１２、Ｎ型ベース層１３と、を有する。以下、各層について説明する。

Ｐ型コレクタ層１１は、半導体基板１０の中で最下層に配置されている。Ｐ型コレクタ層１１は、ＩＧＢＴのコレクタとして機能する。Ｐ型コレクタ層１１の厚さは、例えば０．２μｍである。

Ｎ型バッファ層１２は、Ｐ型コレクタ層１１上に積層されている。Ｎ型バッファ層１２に含まれているＮ型不純物の濃度は、Ｎ型ベース層１３に含まれているＮ型不純物の濃度よりも高い。Ｎ型バッファ層１２の厚さは、例えば１μｍである。

Ｎ型ベース層１３は、Ｎ型バッファ層１２上に積層されている。Ｎ型ベース層１３は、第１半導体層に相当し、その表面側（第１面側）には、セル領域２０および終端領域３０が設けられている。

まず、セル領域２０について説明する。セル領域２０は、Ｐ型ベース層２１と、ゲート電極２２と、ゲート絶縁膜２３と、Ｎ型エミッタ層２４と、を有する。

Ｐ型ベース層２１は、第２拡散層に相当し、半導体基板１０（Ｎ型ベース層１３）の表面に設けられている。Ｐ型ベース層２１のＰ型不純物濃度は、後述する終端領域３０に設けられたガードリング層３１０の第１領域３１１に含まれたＰ型不純物の濃度よりも低い。

ゲート電極２２は、半導体基板１０の表面からＰ型ベース層２１を貫通してＮ型ベース層１３で終端している。ゲート電極２２は、例えばポリシリコンを含んでいる。

ゲート絶縁膜２３は、ゲート電極２２を、Ｎ型ベース層１３、Ｐ型ベース層２１、およびＮ型エミッタ層２４から電気的に絶縁している。ゲート絶縁膜２３は、例えば酸化シリコン膜である。

Ｎ型エミッタ層２４は、Ｎ型不純物を含んだ第３拡散層に相当し、Ｐ型ベース層２１内でゲート絶縁膜２３を介してゲート電極２２と対向している。Ｎ型エミッタ層２４は、ＩＧＢＴのエミッタとして機能する。

次に、セル領域２０の外側に配置された終端領域３０について説明する。終端領域３０は、Ｎ型のＥＱＰＲ（EQuivalent-Potential Ring）層３００および複数のガードリング層３１０を含む。

ＥＱＰＲ層３００は、終端領域３０で最も外側に配置されている。ＥＱＰＲ層３００に含まれているＮ型不純物の濃度は、Ｎ型ベース層１３に含まれているＮ型不純物の濃度よりも高い。ＥＱＰＲ層３００は、Ｐ型コレクタ層１１と同電位である。

複数のガードリング層３１０の各々は、セル領域２０を連続的に囲むリング状のＰ型拡散層で構成されている。本実施形態では、７つのガードリング層が終端領域３０に設けられているが、ガードリング層の数は、複数であればよい。

図１に示すように、本実施形態に係るガードリング層３１０は、半導体基板１０の表面に垂直な第１方向における終端領域３０の断面において、第１領域３１１および第２領域３１２を有する。以下、各拡散領域について説明する。

第１領域３１１は、半導体基板１０の表面から裏面（第２面）に向かって上記第１方向に延びている。第１領域３１１に含まれているＰ型不純物の濃度は、セル領域２０のＰ型ベース層２１に含まれているＰ型不純物の濃度よりも高い。

第２領域３１２は、第１領域３１１の底部付近から上記第１方向に直交する第２方向（半導体基板１０の表面に平行な方向）に延びている。本実施形態では、第２領域３１２は、第１領域３１１の底部からＥＱＰＲ層３００側へ張り出している。また、各ガードリング層３１０の底部の幅（Ｗ１＋Ｗ２）は、半導体基板１０の表面側に位置する各ガードリング層３１０の上部の幅（Ｗ１）よりも大きくなっている。さらに、図１に示すように、第２領域３１２の上部には、Ｎ型半導体層であるＮ型ベース層１３が設けられている。

なお、本実施形態では、全てのガードリング層３１０が、第１領域３１１および第２領域３１２を有している。しかし、一部のガードリング層３１０、例えばセル領域２０に最も近く配置されたガードリング層３１０が、第１領域３１１のみから成り、第２領域３１２を有していなくてもよい。

以下、図２Ａ～図２Ｈを参照して、上述した第１実施形態に係る半導体装置の製造方法について説明する。ここでは、終端領域３０の製造工程を主に説明する。

まず、図２Ａに示すように、Ｎ型ベース層１３で構成された半導体基板１０ａの表面に、レジスト５０を形成する。レジスト５０は、ガードリング層３１０の第１領域３１１の形成箇所が開口するようにパターニングされている。

続いて、レジスト５０の上方からボロン（Ｂ）イオンを照射する。このとき、例えば、ボロンイオンのドーズ量は１×１０^１３ｃｍ^－２に設定され、加速電圧は３．５ＭｅＶに設定されている。その結果、図２Ａに示すように、Ｎ型ベース層１３の内部に、第１Ｐ型不純物層３１１ａが形成される。

次に、図２Ｂに示すように、照射条件を変えてボロン（Ｂ）イオンを照射する。このとき、ボロンイオンのドーズ量は、例えば３×１０^１３ｃｍ^－２に設定され、第１Ｐ型不純物層３１１ａの形成時よりも増加する。また、加速電圧は、例えば２ＭｅＶに設定され、第１Ｐ型不純物層３１１ａの形成時よりも低減する。その結果、図２Ｂに示すように、第２Ｐ型不純物層３１１ｂが、第１Ｐ型不純物層３１１ａ上に形成される。

次に、図２Ｃに示すように、照射条件をさらに変えてボロン（Ｂ）イオンを照射する。このとき、ボロンイオンのドーズ量は、例えば１×１０^１４ｃｍ^－２に設定され、第２Ｐ型不純物層３１１ｂの形成時よりも増加する。また、加速電圧は、例えば１ＭｅＶに設定され、第２Ｐ型不純物層３１１ｂの形成時よりも低減する。その結果、図２Ｃに示すように、第３Ｐ型不純物層３１１ｃが、第２Ｐ型不純物層３１１ｂ上に形成される。

次に、図２Ｄに示すように、照射条件をさらに変えてボロン（Ｂ）イオンを照射する。このとき、ボロンイオンのドーズ量は、例えば３×１０^１４ｃｍ^－２に設定され、第３Ｐ型不純物層３１１ｃの形成時よりも増加する。また、加速電圧は、例えば１００ＫｅＶに設定され、第３Ｐ型不純物層３１１ｃの形成時よりも低減する。その結果、図２Ｄに示すように、第４Ｐ型不純物層３１１ｄが、第３Ｐ型不純物層３１１ｃ上に形成される。その後、レジスト５０は、除去される。

上記図２Ａ～図２Ｄに示す工程で形成された、第１Ｐ型不純物層３１１ａ～第４Ｐ型不純物層３１１ｄは、第１領域３１１の拡散前の状態に相当する。本実施形態では、上述したように、ボロンイオンのドーズ量および加速電圧を変化させながらボロンイオンを複数回注入することによって、第１領域３１１の元となる不純物層を形成する。

次に、図２Ｅに示すように、半導体基板１０ａの表面に、レジスト６０を形成する。レジスト６０は、第２領域３１２の形成箇所が開口するようにパターニングされている。続いて、レジスト６０の上方からボロン（Ｂ）イオンを照射する。このとき、ボロンイオンのドーズ量および加速電圧は、第１Ｐ型不純物層３１１ａの形成条件と同じく、１×１０^１３ｃｍ^－２および３．５ＭｅＶにそれぞれ設定されている。その結果、図２Ｅに示すように、第５Ｐ型不純物層３１２ａが第１Ｐ型不純物層３１１ａに隣接して形成される。第５Ｐ型不純物層３１２ａは、第２領域３１２の拡散前の状態に相当する。その後、レジスト６０は、除去される。

なお、本実施形態では、第１Ｐ型不純物層３１１ａ～第４Ｐ型不純物層３１１ｄの形成工程と、第５Ｐ型不純物層３１２ａの形成工程とは、連続しているが、これらの工程は連続していなくてもよい。また、本実施形態では、第５Ｐ型不純物層３１２ａが、第１Ｐ型不純物層３１１ａ～第４Ｐ型不純物層３１１ｄの後に形成されているが、先に形成されてもよい。

上記のようにして形成された第１Ｐ型不純物層３１１ａ～第５Ｐ型不純物層３１２ａは、熱処理される。その結果、図２Ｆに示すように、各Ｐ型不純物層のボロンが活性化して、第１領域３１１および第２領域３１２が形成される。このとき、１０００℃以下の低温熱処理を行うことによって、ボロンの拡散が抑制される。これにより、第１領域３１１および第２領域３１２の半導体基板１０に垂直な断面形状を、コーナー部が丸みを帯びた矩形型にすることができる。

次に、セル領域２０を形成する。ここでは、例えば、イオン注入によって、Ｐ型ベース層２１およびＮ型エミッタ層２４を形成する。また、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって、Ｐ型ベース層２１を貫通してＮ型エミッタ層２４で終端するトレンチを形成する。このトレンチ内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ゲート絶縁膜２３およびゲート電極２２を順次に形成する。

次に、図２Ｇに示すように、ガードリング層３１０が形成された半導体基板１０ａの表面上に層間絶縁膜４０を形成する。

最後に、図２Ｈに示すように、半導体基板１０ａの裏面全体にＮ型バッファ層１２およびＰ型コレクタ層１１を順次に形成する。Ｎ型バッファ層１２は、例えばリン（Ｐ）イオンを半導体基板１０ａの裏面側に注入してアニール処理を行うことによって形成することができる。一方、Ｐ型コレクタ層１１は、ボロンイオンを半導体基板１０ａの裏面側に注入してアニール処理を行うことによって形成することができる。なお、Ｐ型コレクタ層１１は、終端領域３０には、形成しなくてもよい。

ここで、上述した第１実施形態に係る半導体装置１と比較する比較例に係る半導体装置について説明する。

図３は、第１比較例に係る半導体装置の構造を示す断面図である。本比較例では、第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本比較例に係る半導体装置１００は、終端領域３０のガードリング層の断面形状が第１実施形態と異なる。本変形例では、ガードリング層３１０ａの曲率がラウンド型になっている。

ガードリング層３１０ａは、半導体基板１０の表面に注入されたボロンに高温でかつ長時間の熱処理を加えることによって、半導体基板１０の表面から深くて、幅広いＰ型拡散層となる。すなわち、ガードリング層３１０ａの断面は、半円形に近い形状となる。しかし、ガードリング層３１０ａのような幅Ｗ３が広い拡散層は、終端領域３０を長くする要因となる。そのため、終端領域３０の横幅を狭くすることが困難になる。

図４は、第２比較例に係る半導体装置の構造を示す断面図である。本比較例でも、第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本比較例に係る半導体装置１０１では、終端領域３０のガードリング層３１０ｂは、矩形に近い断面形状となっている。ガードリング層３１０ｂは、横方向の広がりを抑制するために、拡散温度を１０００℃以下の低温に設定している。これにより、ガードリング層３１０ｂの幅Ｗ４は、上述した第１比較例のガードリング層３１０ａの幅Ｗ３よりも狭くなる。これにより、終端領域３０の大きさを抑制することができる。

しかし、ガードリング層３１０ｂでは、底部におけるコーナーの曲率が第１比較例のガードリング層３１０ａよりも小さい。そのため、このコーナー近傍に電界が集中し、これにより耐圧が低下してしまう。

これに対し、本実施形態に係るガードリング層３１０は、第２比較例と同様に低温の熱処理で形成される。そのため、第１領域３１１のコーナー部で電界が集中し得る。

しかし、ガードリング層３１０には、Ｐ型不純物濃度が第１領域３１１よりも低い第２領域３１２が、第１領域３１１のコーナー部から延びている。この第２領域３１２によって、第１領域３１１のコーナー部おける電界集中を緩和することができる。

図５は、本実施形態と第２比較例について、終端領域３０の電界分布をシミュレーションした結果の一例を示すグラフである。図５において、横軸は、セル領域２０と終端領域３０との境界を基準としたときの終端領域３０の横方向の位置を示す。縦軸は、終端領域３０における半導体基板１０の表面の電界を示す。

図５に示すシミュレーション結果によれば、本実施形態は、第２比較例に比べて、終端領域３０の電界を抑制できる。これにより、耐圧が向上するため、終端領域３０の幅の拡大を抑制することができる。

図６は、第２領域３１２の幅Ｗ２を変えたときの終端領域３０の電界分布をシミュレーションした結果の一例を示すグラフである。図６において、横軸は、セル領域２０と終端領域３０との境界を基準としたときの終端領域３０の横方向の位置を示す。縦軸は、終端領域３０における半導体基板１０の表面の電界を示す。

図６には、第２領域３１２の幅Ｗ２が、２μｍ、４μｍ、および６μｍの場合について、電界分布のシミュレーション結果が示されている。なお、図６には、電界のピーク値のみがプロットされている。

図６に示すシミュレーション結果によれば、第２領域３１２の幅Ｗ２が大きくなるにつれて、半導体基板１０の表面の電界は低減している。ただし、幅Ｗ２が大きいと、終端領域３０が大きくなってしまう。そのため、第１領域３１１の幅Ｗ１と第２領域３１２の幅Ｗ２との合計が、第２比較例のガードリング層３１０ｂの幅Ｗ４と同じかまたは小さくなるようにすることが望ましい。

以上説明した本実施形態によれば、矩形型の断面形状を有する第１領域３１１および第２領域３１２によって、終端領域の面積を抑制しつつ耐圧低下を回避することが可能となる。

なお、本実施形態では、第２領域３１２におけるＰ型不純物濃度は一様である。しかし、濃度勾配が第２領域３１２内に存在してもよい。Ｐ型不純物層の濃度勾配は、第２領域３１２を形成する際に、例えばボロンイオンのドーズ量を変化させて形成することができる。例えば、第２領域３１２において、第１領域３１１と接する部分である内端部から、第１領域３１１から最も離れた部分である外端部に進むにつれて、Ｐ型不純物が低くなっていてもよい。このように第２領域３１２がＰ型不純物層の濃度勾配を有することによって、終端領域３０の電界をさらに緩和することが可能となる。

（第２実施形態）
図７は、第２実施形態に係る半導体装置の概略的な構造を示す断面図である。図７では、上述した第１実施形態に係る半導体装置１と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。

上述した第１実施形態に係る半導体装置１では、第２領域３１２が第１領域３１１の外側、すなわちＥＱＰＲ層３００側に配置されている。一方、本実施形態に係る半導体装置２では、図７に示すように、第２領域３１２は、第１領域３１１の内側、すなわちセル領域２０側に配置されている。

本実施形態に係る半導体装置２も、第１実施形態で説明した第１実施形態に係る半導体装置１と同じ製造工程によって製造することができる。第２領域３１２については、ボロンイオン注入用のレジスト６０（図２Ｅ参照）の開口パターンを第１領域３１１の内側に変更することによって、形成することができる。

図８は、第２比較例、第１実施形態、および第２実施形態について、耐圧をシミュレーションした結果の一例を示す図である。図８において、ｔｙｐｅＡ、ｔｙｐｅＢ、およびｔｙｐｅＣは、第２比較例、第１実施形態、および第２実施形態にそれぞれ対応する。

図８には、－５×１０^１１ｃｍ^－２の外部チャージが終端領域３０における半導体基板１０の表面に蓄積されたシミュレーション条件でのコレクタ－エミッタ間の耐圧が示されている。半導体基板１０の表面にマイナスチャージが存在すると電界が伸びるため、ガードリング層３１０が横方向の電位を負担できなくなる場合がある。この場合、耐圧が低下する。

本実施形態では、ガードリング層３１０の断面形状を矩形型にすることによって、終端領域３０における半導体基板１０の表面の電界を緩和できる。これにより、チャージロバスト性を向上できる。さらに、本実施形態では、第２領域３１２を第１領域３１１からセル領域２０側へ張り出すように形成している。これにより、半導体基板１０の表面に電界が伸びる空間を確保することができるので、より一層チャージロバスト性を向上させることができる。

（第３実施形態）
図９は、第３実施形態に係る半導体装置の概略的な構造を示す断面図である。図９では、上述した第１実施形態に係る半導体装置１と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。

本実施形態に係る半導体装置３には、上述した第１実施形態に係る半導体装置１の構成要素に加えて、第１フィールドプレート３２１および第２フィールドプレート３２２が、層間絶縁膜４０内に設けられている。
第１フィールドプレート３２１は、層間絶縁膜４０を介して各ガードリング層３１０に対向している。第１フィールドプレート３２１は、例えばタングステン（Ｗ）等の金属で構成されている。第１フィールドプレート３２１は、第１領域３１１に接続されている。

第２フィールドプレート３２２は、層間絶縁膜４０を介して第１フィールドプレート３２１上に積層されている。第２フィールドプレート３２２は、例えばアルミニウム（Ａｌ）等の金属で構成されている。

第２フィールドプレート３２２も、各ガードリング層３１０の第１領域３１１に接続されている。また、第２フィールドプレート３２２は、第１フィールドプレート３２１よりも長い。また、第２フィールドプレート３２２は、第１フィールドプレート３２１よりも厚い。

なお、本実施形態では、各ガードリング層３１０に第１フィールドプレート３２１および第２フィールドプレート３２２が設けられているが、フィールドプレートの積層数は、ガードリング層３１０ごとに異なっていてもよい。また、第１フィールドプレート３２１が各ガードリング層３１０の第１領域３１１に接触し、さらに、第２フィールドプレート３２２が第１フィールドプレート３２１と接触していてもよい。

第１フィールドプレート３２１および第２フィールドプレート３２２は、ガードリング層３１０の形成工程、セル領域２０の形成工程に続いて形成される。ここで、図１０Ａ～図１０Ｇを参照して、第１フィールドプレート３２１および第２フィールドプレート３２２の製造方法について説明する。

まず、図１０Ａに示すように、ガードリング層３１０が形成された半導体基板１０ａの表面上に第１層間絶縁膜４１を形成する。第１層間絶縁膜４１は、層間絶縁膜４０の下層部分である。第１層間絶縁膜４１の厚さは、例えば１．１μｍである。続いて、各第１領域３１１の一部を露出させるように、第１層間絶縁膜４１を貫通する第１開口部４１１を形成する。第１開口部４１１は、第１フィールドプレート３２１の形成箇所に形成される。

次に、図１０Ｂに示すように、第１層間絶縁膜４１上に第１導電膜７０を形成する。第１導電膜７０は、例えばＣＶＤによって形成されたタングステン膜である。第１導電膜７０の膜厚は、例えば３００ｎｍである。この工程では、第１開口部４１１は、第１導電膜７０によって充填される。第１開口部４１１の開口幅を可能な限り狭くすることによって、第１導電膜７０の表面をほぼ平坦にすることができる。

次に、図１０Ｃに示すように、第１導電膜７０のうち、不要な箇所をＲＩＥで除去する。これにより、第１フィールドプレート３２１が完成する。また、第１開口部４１１に充填された第１導電膜７０は、第１フィールドプレート３２１を第１領域３１１に電気的に接続する第１コンタクトプラグとして機能する。

次に、図１０Ｄに示すように、第１フィールドプレート３２１を覆うように、第１層間絶縁膜４１上に、第２層間絶縁膜４２を形成する。第２層間絶縁膜４２は、層間絶縁膜４０の中間層部分である。第２層間絶縁膜４２の厚さは、第１層間絶縁膜４１の厚さよりも大きければよく、例えば３μｍである。続いて、第１領域３１１の一部を露出させるように、第１層間絶縁膜４１および第２層間絶縁膜４２を関する第２開口部４２１を形成する。第２開口部４２１は、第２フィールドプレート３２２の形成箇所に形成される。

次に、図１０Ｅに示すように、第２層間絶縁膜４２上に第２導電膜７１を形成する。第２導電膜７１は、例えばＰＶＤ（Physical Vapor Deposition）によって形成されたアルミニウム膜である。第２導電膜７１の膜厚は、例えば４μｍである。この工程では、第２開口部４２１は、第２導電膜７１によって充填される。

次に、図１０Ｆに示すように、第２導電膜７１のうち、不要な箇所をＲＩＥで除去する。これにより、第２フィールドプレート３２２が完成する。また、第２開口部４２１に充填された第２導電膜７１は、第２フィールドプレート３２２を第１領域３１１に電気的に接続する第２コンタクトプラグとして機能する。

最後に、図１０Ｇに示すように、第２フィールドプレート３２２を覆うように、第２層間絶縁膜４２上にパッシベーション膜４３を形成する。パッシベーション膜４３は、層間絶縁膜４０の上層部分である。パッシベーション膜４３は、例えば、ポリイミドなどの樹脂膜と、半絶縁膜または絶縁性膜等と、を積層した積層膜から成る。その後、第１実施形態と同様に、半導体基板１０ａの裏面全体にＮ型バッファ層１２およびＰ型コレクタ層１１を順次に形成する。

以上説明した本実施形態によれば、第１フィールドプレート３２１および第２フィールドプレート３２２が終端領域３０に設けられている。そのため、終端領域３０における半導体基板１０の表面の電界を緩和することができる。

（変形例１）
以下、図１１Ａ～図１１Ｈを参照して、第１実施形態の変形例について説明する。本変形例では、ガードリング層３１０の形状が第１実施形態と異なる。

図１１Ａに示すガードリング層３１０では、第２領域３１２が、第１領域３１１の両側に延在している。この場合、第２領域３１２の幅は、第１領域３１１の両側で同じである必要はない。半導体基板１０の表面の電界分布に応じて、第１領域３１１の内側および外側でそれぞれ最適な幅に設計すればよい。

図１１Ｂに示すガードリング層３１０では、第１領域３１１の両側に延在する第２領域３１２の底部が、第１領域３１１の底部よりも浅い位置に配置されている。図１１Ｃに示すガードリング層３１０では、第１領域３１１の外側に延在する第２領域３１２の底部が、第１領域３１１の底部よりも浅い位置に配置されている。図１１Ｄに示すガードリング層３１０では、第１領域３１１の内側に延在する第２領域３１２の底部が、第１領域３１１の底部よりも浅い位置に配置されている。

図１１Ｂ～図１１Ｄに示すような各領域の底部の位置関係は、ボロンイオンの加速電圧を調整することによって実現できる。具体的には、第１領域３１１の底部に対応する第１Ｐ型不純物層３１１ａ（図２Ａ参照）の形成時の加速電圧は、第２領域３１２に対応する第５Ｐ型不純物層３１２ａ（図２Ｅ参照）の形成時の加速電圧よりも大きい。

図１１Ｅに示すガードリング層３１０では、第１領域３１１の両側に延在する第２領域３１２の底部が、第１領域３１１の底部よりも深い位置に配置されている。図１１Ｆに示すガードリング層３１０では、第１領域３１１の外側に延在する第２領域３１２の底部が、第１領域３１１の底部よりも深い位置に配置されている。図１１Ｇに示すガードリング層３１０では、第１領域３１１の内側に延在する第２領域３１２の底部が、第１領域３１１の底部よりも深い位置に配置されている。図１１Ｈに示すガードリング層３１０では、第２領域３１２が、第１領域３１１の両側に延在し、かつ第１領域３１１の底部が、第２領域３１２に接触している。

図１１Ｅ～図１１Ｈに示すような各領域の底部の位置関係も、ボロンイオンの加速電圧を調整することによって実現できる。具体的には、第１Ｐ型不純物層３１１ａの形成時の加速電圧は、第５Ｐ型不純物層３１２ａの形成時の加速電圧よりも小さい。

以上説明した本変形例においても、各ガードリング層３１０が、第２領域３１２を有するため、終端領域の面積を抑制しつつ耐圧低下を回避することが可能となる。

なお、終端領域３０には、複数のガードリング層３１０が形成されているが、全てのガードリング層３１０が同じ形状をしている必要はない。終端領域３０では、上述した図１１Ａ～図１１Ｈに示すような第１領域３１１および第２領域３１２の形状が混在していてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１～３：半導体装置
１０：半導体基板
１３：Ｎ型ベース層（第１半導体層）
２０：セル領域
２１：Ｐ型ベース層（第２拡散層）
２２：ゲート電極
２３：ゲート絶縁膜
２４：Ｎ型エミッタ層（第３拡散層）
３０：終端領域
３１０：ガードリング層（第１拡散層）
３１１：第１領域
３１２：第２領域
３２１：第１フィールドプレート（導電層）
３２２：第２フィールドプレート３２２（導電層）

Claims (10)

1. 半導体基板と、
   前記半導体基板の第１面側に設けられたセル領域と、
   前記半導体基板の前記第１面側で前記セル領域の外側に設けられた終端領域と、を備え、
   前記終端領域は、前記セル領域を囲み、第１導電型不純物を含んだ複数の第１拡散層を含み、
   前記第１面に垂直な第１方向における前記終端領域の断面において、前記複数の第１拡散層のうちの少なくとも一つは、前記半導体基板の第１面から第２面に向かって前記第１方向に延びる第１領域と、前記第１領域から前記第１方向に直交する第２方向に延びる第２領域と、を有し、前記第２領域に含まれている前記第１導電型不純物の濃度は、前記第１領域に含まれている前記第１導電型不純物の濃度よりも低い、半導体装置。
2. 少なくとも一つの第１拡散層の底部の幅は、前記第１面側に位置する前記少なくとも一つの第１拡散層の上部の幅よりも大きい、請求項１に記載の半導体装置。
3. 前記半導体基板における前記第２領域上に、第２導電型の第１半導体層が設けられている、請求項１または請求項２に記載の半導体装置。
4. 前記第２領域内に、前記第１導電型不純物の濃度勾配が存在する、請求項１または請求項２に記載の半導体装置。
5. 前記第２領域において、前記第１領域に接する内端部から、前記第１領域から最も離れた外端部に進むにつれて、前記第１導電型不純物の濃度が低くなっている、請求項４に記載の半導体装置。
6. 前記第２領域が、前記第１領域の外側、前記第１領域の内側、または前記第１領域の両側に延びている、請求項１または２に記載の半導体装置。
7. 前記第２領域の底部が、前記第１領域の底部よりも浅い位置または深い位置に配置されている、請求項６に記載の半導体装置。
8. 前記終端領域は、前記第１面上で前記第１拡散層に対向し、前記第１拡散層と電気的に接続されている導電層をさらに有する、請求項１または請求項２に記載の半導体装置。
9. 前記セル領域は、
   前記セル領域に最も近く配置された第１拡散層に接触し、前記第１導電型不純物の濃度が前記第１拡散層よりも低い第２拡散層と、
   前記第１面から前記第２拡散層を貫通するゲート電極と、
   前記ゲート電極を前記第２拡散層から電気的に絶縁するゲート絶縁膜と、
   前記第２拡散層内で、前記ゲート絶縁膜を介して前記ゲート電極と対向し、第２導電型不純物を含んだ第３拡散層と、
   を有する、請求項１に記載の半導体装置。
10. 半導体基板と、前記半導体基板の第１面側に設けられたセル領域と、前記半導体基板の前記第１面側で前記セル領域の外側に設けられた終端領域と、を備える半導体装置の製造方法であって、
    前記終端領域内に、前記セル領域を囲むように、第１導電型不純物を含んだ複数の第１拡散層を形成することであって、前記第１面に垂直な第１方向における前記終端領域の断面において、前記複数の第１拡散層のうちの少なくとも一つに、前記半導体基板の第１面から第２面に向かって前記第１方向に延びる第１領域と、前記第１領域から前記第１方向に直交する第２方向に延びる第２領域と、を形成し、前記第２領域に含まれている前記第１導電型不純物の濃度を、前記第１領域に含まれている前記第１導電型不純物の濃度よりも低くする、半導体装置の製造方法。