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JP2023177419A - 電源装置及び画像形成装置 - Google Patents

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switching
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Masami Inagaki
隼也 小林
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Abstract

【課題】電源装置の起動時にスイッチング素子に流れる電流のピーク値を抑制し、スイッチング素子に起因するコストを低減すること。【解決手段】電源制御部がＦＥＴ１とＦＥＴ２とを交互に導通させてスイッチング動作を制御することにより、トランスの２次側に出力電圧を生成する電源装置であって、電源制御部は、出力電圧の生成を停止してから（Ｓ３０５ ＮＯ）出力電圧の生成を再開するまで（Ｓ３０１）の間に、ＦＥＴ１を非導通とした状態で（Ｓ３０６）ＦＥＴ２のスイッチング動作を行う（Ｓ３０７）。【選択図】図３

Description

本発明は、電源装置及び画像形成装置に関し、例えば、アクティブクランプ方式のスイッチング電源の停止時又は起動時のスイッチング制御方法に関する。
商用電源等の交流電源から直流電圧に変換するスイッチング電源において、アクティブクランプ方式が用いられている（例えば、特許文献１参照）。スイッチング電源は例えば画像形成装置等に搭載されている。
特許第６６７９２９８号公報
従来のスイッチング電源が有するスイッチング素子であるＦＥＴ１及びＦＥＴ２が交互にオン又はオフを繰り返す間、ＦＥＴ２に直列に接続されたコンデンサには、２次側の平滑コンデンサの両端の電圧に比例した電圧が印加されている。出力を停止するためにＦＥＴ１及びＦＥＴ２のスイッチングを停止すると、ＦＥＴ２がオフするため、ＦＥＴ２に直列に接続されたコンデンサの電荷が残ったままとなる。この状態で電源が再起動し、ＦＥＴ１及びＦＥＴ２のスイッチングが再開されると、ＦＥＴ２をオンしたタイミングで直列に接続されたコンデンサの電荷がＦＥＴ２を介して流れることで、ＦＥＴ２に過大な電流が流れる。そのため、ＦＥＴ２の電流定格を高くする必要があり、コストがかかっている。
本発明は、このような状況のもとでなされたもので、電源装置の起動時にスイッチング素子に流れる電流のピーク値を抑制し、スイッチング素子に起因するコストを低減することを目的とする。
上述した課題を解決するために、本発明は、以下の構成を備える。
（１）１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続された第１スイッチング素子と、前記１次巻線に並列に接続された第２スイッチング素子と、前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、を備え、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置であって、前記制御手段は、前記出力電圧の生成を停止してから前記出力電圧の生成を再開するまでの間に、前記第１スイッチング素子を非導通とした状態で前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする電源装置。
（２）１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続された第１スイッチング素子と、前記１次巻線に並列に接続された第２スイッチング素子と、前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、を備え、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置であって、前記制御手段は、前記出力電圧の生成を開始する際に、前記出力電圧を生成するために前記第２スイッチング素子を導通させる時間よりも短い時間で前記第２スイッチング素子を導通させて前記スイッチング動作を行うことを特徴とする電源装置。
（３）１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続された第１スイッチング素子と、前記１次巻線に並列に接続された第２スイッチング素子と、前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、を有し、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置を備える画像形成装置であって、前記制御手段は、前記出力電圧の生成を停止してから前記出力電圧の生成を再開するまでの間に、前記第１スイッチング素子を非導通とした状態で前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする画像形成装置。
（４）１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続された第１スイッチング素子と、前記１次巻線に並列に接続された第２スイッチング素子と、前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、を有し、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置を備える画像形成装置であって、前記制御手段は、前記出力電圧の生成を開始する際に、前記出力電圧を生成するために前記第２スイッチング素子を導通させる時間よりも短い時間で前記第２スイッチング素子を導通させて前記スイッチング動作を行うことを特徴とする画像形成装置。
本発明によれば、電源装置の起動時にスイッチング素子に流れる電流のピーク値を抑制し、スイッチング素子に起因するコストを低減することができる。
実施例１～３の電源装置の回路図 実施例１～３のアクティブクランプ・フライバック電源の回路図 実施例１のスイッチング制御のフローチャート 実施例１のスイッチング制御の各波形の概要図 実施例２のスイッチング制御のフローチャート 実施例２のスイッチング制御の各波形の概要図 実施例１～３のレーザビームプリンタの概略図
以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。
（電源装置の構成）
図１は、実施例１の電源装置の概略構成を示す図である。図１に示すように、電源装置は、交流電源１００から入力される交流電圧を整流平滑する整流平滑部、スイッチング電源２００を有している。整流平滑部は、ダイオードブリッジ１０１及び平滑コンデンサ１０２から構成されている。交流電源１００から入力された交流電圧は、回路保護用の電流ヒューズ１０３とダイオードブリッジ１０１を介して全波整流され、第２コンデンサである平滑コンデンサ１０２により平滑化され、直流電圧Ｖｉｎが生成される。平滑コンデンサ１０２の低い側の電位を電位ＤＣＬ、高い側の電位を電位ＤＣＨとする。直流電圧Ｖｉｎはスイッチング電源２００に入力され、スイッチング電源２００において入力された直流電圧Ｖｉｎは降圧され、直流電圧である出力電圧Ｖｏｕｔが出力される。
（スイッチング電源の構成）
図２は、スイッチング電源２００の回路構成を示す回路図である。図２において、スイッチング電源２００は、１次側に１次巻線Ｐ１、補助巻線Ｐ２を有し、２次側に２次巻線Ｓ１を有する絶縁型のトランスＴ１を備えている。トランスＴ１の１次巻線Ｐ１から、２次巻線Ｓ１には、後述するスイッチング制御によってエネルギーが供給される。トランスＴ１の補助巻線Ｐ２には、スイッチング動作のオン期間にＮＰ２／ＮＰ１×Ｖｉｎとなる電圧（以下フォワード電圧と記載する）が誘起される。補助巻線Ｐ２に誘起された電圧は、整流平滑手段であるダイオードＤ４及びコンデンサＣ４で整流平滑されて、電源電圧Ｖ１が生成される。ＮＰ１は１次巻線Ｐ１の巻き数を、ＮＰ２は補助巻線Ｐ２の巻き数を示す。
スイッチング電源２００の１次側は、１次巻線Ｐ１に直列に接続された電界効果トランジスタ（以下、ＦＥＴ１という）と、１次巻線Ｐ１に並列に接続された直列回路と、を有している。ここで、直列回路は、第１コンデンサである電圧クランプ用のコンデンサＣ２とＦＥＴ２とが直列に接続された回路である。コンデンサＣ２は、ＦＥＴ２に直列に接続され、ＦＥＴ２とともに１次巻線Ｐ１に並列に接続されている。ＦＥＴ１と並列に接続された電圧共振用のコンデンサＣ１は、第１スイッチング素子であるＦＥＴ１及び第２スイッチング素子であるＦＥＴ２のスイッチング動作のオフ時の損失を低減するために設けられている。電圧共振用のコンデンサＣ１を設けずに、ＦＥＴ１のドレイン端子とソース端子との間の容量を用いてもよい。なお、ダイオードＤ１、Ｄ２は、それぞれＦＥＴ１、ＦＥＴ２のボディーダイオードである。一方、スイッチング電源２００の２次側には、２次巻線Ｓ１に生じるフライバック電圧の２次側の整流平滑手段として、ダイオードＤ１１及びコンデンサＣ１１が設けられている。
（フィードバック部）
また、スイッチング電源２００は、２次側に接続された負荷に出力される出力電圧Ｖｏｕｔの電圧情報をトランスＴ１の１次側にフィードバックするフィードバック手段であるフィードバック部２０５を有している。フィードバック部２０５は、目標電圧と出力電圧Ｖｏｕｔとに基づいて、電源制御部２０１のＦＢ端子に入力される電圧信号（以下、ＦＢ端子電圧という）を生成する。フィードバック部２０５は、シャントレギュレータＩＣ５、フォトカプラＰＣ５、抵抗Ｒ５１、Ｒ５２、Ｒ５３を有している。出力電圧Ｖｏｕｔの目標電圧は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦの基準電圧、抵抗Ｒ５２、抵抗Ｒ５３によって設定される。
ＦＢ端子電圧は、コンデンサＣ６に対して、電源電圧Ｖ２及び抵抗Ｒ２による充電と、フィードバック部２０５による放電によって生成される。なお、コンデンサＣ６は、フィードバック部２０５のフォトカプラＰＣ５が導通状態のときに放電し、フォトカプラＰＣ５が非導通状態のときに充電する。出力電圧Ｖｏｕｔが目標電圧と同一電圧値の場合には、ＦＢ端子電圧は所定の電圧値となる。また、出力電圧Ｖｏｕｔが目標電圧よりも高くなるとＦＢ端子電圧は小さくなり、目標電圧よりも低くなるとＦＢ端子電圧は大きくなる。
（電源制御部の構成）
実施例１では、電源制御部２０１には、発振器などからのクロック信号で動作する演算制御手段（例えばＣＰＵ、ＡＳＩＣなど）を用いている。電源制御部２０１は時間を計測するタイマ（不図示）や、データ等を記憶するメモリ等の記憶部（不図示）を有している。
制御手段である電源制御部２０１は、ＦＥＴ１及びＦＥＴ２の導通及び非導通を制御している。詳細には、ＦＥＴ１及びＦＥＴ２を駆動する駆動手段であるＦＥＴ駆動部２０２を介してＦＥＴ１及びＦＥＴ２を制御している。電源制御部２０１は、ＦＥＴ１とＦＥＴ２とを交互に導通させてＦＥＴ１及びＦＥＴ２のスイッチング動作を制御することにより、トランスＴの２次側に出力電圧Ｖｏｕｔを生成する。電源制御部２０１のＶＣ端子には、ＤＣ／ＤＣコンバータ２０４によって生成された電源電圧Ｖ２が供給される。電源制御部２０１のＧ端子は電位ＤＣＬに接続されている。電源制御部２０１は、ＦＢ端子電圧及び後述するＶＳ端子電圧に基づき、ＦＥＴ１を駆動するための制御信号ＤＳ１及びＦＥＴ２を駆動するための制御信号ＤＳ２を出力する。制御信号ＤＳ１及び制御信号ＤＳ２は、後述する所定の周波数、所定のオンデューティーで出力されるＰＷＭ信号である。制御信号ＤＳ１及び制御信号ＤＳ２は後述する。
ＶＳ端子電圧は、電源電圧Ｖ１を第１抵抗である抵抗Ｒ３及び第２抵抗である抵抗Ｒ４によって分圧した電圧である。電源制御部２０１は、ＶＳ端子電圧を検知すると、抵抗Ｒ３と抵抗Ｒ４の分圧比と、トランスＴ１の１次巻線Ｐ１の巻き数ＮＰ１と補助巻線Ｐ２の巻数ＮＰ２との巻線比の情報と、に基づいて、直流電圧Ｖｉｎ及び交流電源１００の電圧を予測することができる。
（ＦＥＴ駆動部、ＤＣ／ＤＣコンバータ、起動回路）
ＦＥＴ駆動部２０２は、制御信号ＤＳ１に従いＦＥＴ１のゲート駆動信号ＤＬを、制御信号ＤＳ２に従いＦＥＴ２のゲート駆動信号ＤＨを、それぞれ生成する回路である。ＦＥＴ駆動部２０２のＶＣ端子とＧ端子との間には、電源電圧Ｖ１が供給されている。また、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子との間に電源電圧Ｖ１が供給されている。ＦＥＴ駆動部２０２は、制御信号ＤＳ１がハイレベル状態になると、ＦＥＴ１のゲート駆動信号ＤＬをハイレベル状態とし、ＦＥＴ１はオン状態となる。同様に、ＦＥＴ駆動部２０２は、制御信号ＤＳ２がハイレベル状態になると、ＦＥＴ２のゲート駆動信号ＤＨをハイレベル状態とし、ＦＥＴ２はオン状態となる。
ＤＣ／ＤＣコンバータ２０４は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子に入力された電源電圧Ｖ１から電源電圧Ｖ２を生成し、生成した電源電圧Ｖ２をＯＵＴ端子から出力する。ＤＣ／ＤＣコンバータ２０４は、Ｇ端子が電位ＤＣＬに接続されている。
起動回路２０３は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子に入力された直流電圧Ｖｉｎから電源電圧Ｖ１を生成し、生成した電源電圧Ｖ１をＯＵＴ端子から出力する。起動回路２０３は、Ｇ端子が電位ＤＣＬに接続されている。なお、起動回路２０３は、補助巻線Ｐ２に誘起される電圧から生成される電源電圧Ｖ１が所定の電圧値以下の場合のみ動作する回路であり、スイッチング電源２００の起動時に電源電圧Ｖ１を供給するために用いられる。
（電源制御部の制御）
図３は、実施例１における電源制御部２０１の制御を示すフローチャートである。電源制御部２０１は、スイッチング電源２００に直流電圧Ｖｉｎが供給されるとステップ（以下、Ｓとする）３０１以降の制御を開始する。Ｓ３０１で電源制御部２０１は、制御信号ＤＳ１をあらかじめ決めておいた初期条件における初期値に設定し、ＰＷＭ信号として出力する。なお、制御信号ＤＳ１の初期値は、例えば上述した記憶部（不図示）に記憶されていてよい。ここで、制御信号ＤＳ２は、制御信号ＤＳ１のオフ時間に、デッドタイムを設けてオンし、それ以外はオフするように出力する。デッドタイムとは、制御信号ＤＳ１とともに制御信号ＤＳ２もオフ（ローレベル）となる期間である。これにより、デッドタイム中は、ＦＥＴ１及びＦＥＴ２が２つともオフ状態（非導通状態）となる。
Ｓ３０２で電源制御部２０１は、出力電圧Ｖｏｕｔのオーバーシュートを防ぐため制御信号ＤＳ１（ゲート駆動信号ＤＬ）のオンデューティーを初期値から上げてＰＷＭ信号を出力する。オンデューティーとは、ＰＷＭ信号の１周期におけるハイレベルの割合である。なお、制御信号ＤＳ１は、ＰＷＭ信号の１周期におけるローレベルの割合であるオフデューティーによって制御されてもよい。Ｓ３０３で電源制御部２０１は、ＦＢ端子電圧が所定範囲内になったか否かを判断する。Ｓ３０３で電源制御部２０１は、ＦＢ端子電圧が所定範囲内になっていないと判断した場合、処理をＳ３０２に戻し、所定範囲内になったと判断した場合、処理をＳ３０４に進める。このように、電源制御部２０１が初期条件（初期値）から少しずつオンデューティーを上げることで、出力電圧Ｖｏｕｔを安全に目標電圧まで上昇させることができる。なお、制御信号ＤＳ２（ゲート駆動信号ＤＨ）は、制御信号ＤＳ１のオフ時間に、デッドタイムを設けてオンし、それ以外はオフするように出力する。すなわち、制御信号ＤＳ２は、制御信号ＤＳ１に応じて制御されればよい。Ｓ３０３でＦＢ端子電圧が所定範囲内になると、電源制御部２０１は出力電圧Ｖｏｕｔが目標電圧に到達したと判断して、Ｓ３０４へ遷移する。
Ｓ３０４で電源制御部２０１は、ＶＳ端子電圧及びＦＢ端子電圧に基づいて、制御信号ＤＳ１のオンデューティーを決定し、ＰＷＭ信号を出力する。電源制御部２０１は、制御信号ＤＳ２として、制御信号ＤＳ１のオフ時間に、デッドタイムを設けてオンし、それ以外はオフするように出力する。すなわち、制御信号ＤＳ２は、制御信号ＤＳ１に応じて制御されればよい。これにより、電源制御部２０１は、直流電圧Ｖｉｎや出力電圧Ｖｏｕｔの負荷が変わったとしても、出力電圧Ｖｏｕｔを一定の電圧に保つことができる。動作の詳細は後述する。
Ｓ３０５で電源制御部２０１は、Ｓ３０４で決定した制御信号ＤＳ１及制御信号ＤＳ２のＰＷＭ信号の出力を継続するか否かを判断する。Ｓ３０５で電源制御部２０１は、ＰＷＭ信号の出力を継続しないと判断した場合、処理をＳ３０６に進める。Ｓ３０５で電源制御部２０１は、ＰＷＭ信号の出力を継続すると判断した場合、処理をＳ３０４に戻す。実施例１では、直流電圧Ｖｉｎが所定電圧以下の状態のまま制御信号ＤＳ１及び制御信号ＤＳ２がＰＷＭ信号として出力されないよう、電源制御部２０１は、ＶＳ端子電圧が所定電圧以下であると検知すると、処理をＳ３０６に進める。直流電圧Ｖｉｎが所定電圧以下の状態、言い換えれば、ＶＳ端子電圧が所定電圧以下の状態が発生する要因としては、例えば装置の電源がオフされる他、停電等が挙げられる。
Ｓ３０６で電源制御部２０１は、制御信号ＤＳ１をローレベルにし、ＦＥＴ１のスイッチング動作を停止させる。Ｓ３０７で電源制御部２０１は、制御信号ＤＳ２のオン時間、周波数を決定してＰＷＭ信号を出力する。詳細は、後述する。Ｓ３０８で電源制御部２０１は、電圧クランプ用のコンデンサＣ２の電圧が所定電圧より小さいか（十分小さいか）否かを判断する。実施例１では、電源制御部２０１は、あらかじめ実験等で求めたＰＷＭ信号の出力回数とコンデンサＣ２の電圧との関係に基づいて、所定回数、制御信号ＤＳ２のＰＷＭ信号を出力したかによってコンデンサＣ２が所定電圧以下か否かを判断する。なお、上述した記憶部に、ＰＷＭ信号の出力回数とコンデンサＣ２の電圧との関係を示す情報（例えばテーブル）が予め記憶されていてもよい。電源制御部２０１は、記憶部から読み出した情報と、ＰＷＭ信号の出力回数とに基づいて、コンデンサＣ２の電圧が所定電圧以下になったと判断してもよい。ＰＷＭ信号の出力回数は、電源制御部２０１がカウンタ（不図示）によりカウントしてもよい。Ｓ３０８で電源制御部２０１は、コンデンサＣ２が所定電圧以下ではないと判断した場合、処理をＳ３０７に戻し、所定電圧以下であると判断した場合、処理をＳ３０９に進める。
Ｓ３０９で電源制御部２０１は、制御信号ＤＳ２をローレベルにして、ＦＥＴ２のスイッチング動作をオフにし、電源を停止する。電源が停止した後は、例えば、停電が復帰し、直流電圧Ｖｉｎが入力されるようになると、電源制御部２０１は再度Ｓ３００から動作を開始する。
（電源制御部による制御のタイミングチャート）
図４は、図３の電源制御部２０１による処理であるＳ３０４からＳ３１０までの、（ｉ）ゲート駆動信号ＤＬ、（ｉｉ）ゲート駆動信号ＤＨ、（ｉｉｉ）出力電圧Ｖｏｕｔの電圧波形を示す図である。また、図４は、（ｉｖ）コンデンサＣ２の電圧波形、（ｖ）ＦＥＴ２の電流波形を示す図である。図４は横軸に時間を示す。なお、図４中の「Ｓ３０４」等は図３のステップ番号に対応している。また、（ｉｖ）コンデンサＣ２の電圧波形は、電位ＤＣＨを基準とした場合の波形を、ＦＥＴ２の電流波形は、コンデンサＣ２からＦＥＴ２の向きに流れる電流を正、すなわちコンデンサＣ２の電流が抜けていく方向を正とした。
Ｓ３０４では、制御信号ＤＳ１及び制御信号ＤＳ２に従って、ゲート駆動信号ＤＨ及びゲート駆動信号ＤＬはＰＷＭ信号として出力されている。したがって、ゲート駆動信号ＤＬは制御信号ＤＳ１と同じオンデューティー、かつ、同じ周波数で出力される。また、ゲート駆動信号ＤＨは、ゲート駆動信号ＤＬのオフ時間に、デッドタイム（図４中Ｔｄ）を設けてオンされ、それ以外はオフされるように出力されている。
ゲート駆動信号ＤＬがハイレベルになると、トランスＴ１にエネルギーが蓄えられる。ゲート駆動信号ＤＬがローレベルになると、トランスＴ１に蓄えられたエネルギーがダイオードＤ２を介してコンデンサＣ２に流れる。したがって、コンデンサＣ２の電圧が上昇する。
デッドタイムの後、ゲート駆動信号ＤＨがハイレベルになると、ダイオードＤ２を介して流れていた電流がＦＥＴ２を介して流れる。ゲート駆動信号ＤＨがハイレベルとなっている間は、コンデンサＣ２とトランスＴ１との共振によって充放電が行われるため、コンデンサＣ２の電圧は上昇したのち下降する。ＦＥＴ２の電流も徐々に減少し、コンデンサＣ２から放電する電流が流れる。この間に、出力電圧Ｖｏｕｔにエネルギーが蓄えられ、出力電圧Ｖｏｕｔは一定の電圧に維持される。
ゲート駆動信号ＤＨがローレベルになると、コンデンサＣ２の電圧は一定となり、ＦＥＴ２の電流はゼロになる。デッドタイムの後、再度、ゲート駆動信号ＤＬがハイレベルになると、トランスＴ１にエネルギーが蓄えられる。図３のＳ３０５の条件が満たされるまで、上記の制御が繰り返される（Ｓ３０４⇔Ｓ３０５）。
Ｓ３０５の条件が満たされると、Ｓ３０６において、ゲート駆動信号ＤＬはローレベルに固定される。これにより、トランスＴ１にエネルギーが蓄えられなくなり、２次側へのエネルギー供給がされなくなるため、出力電圧Ｖｏｕｔは、接続された負荷に消費されて徐々に電圧を下げる。また、コンデンサＣ２へもエネルギー供給がされなくなり、コンデンサＣ２の電荷が減少する。
Ｓ３０７では、ゲート駆動信号ＤＬはローレベルとなったまま、ゲート駆動信号ＤＨが所定のオン時間、所定の周波数で出力される。実施例１では、ゲート駆動信号ＤＨは、Ｓ３０４で出力されていたＰＷＭ信号よりも早い（高い）周波数でＰＷＭ出力される。このとき、コンデンサＣ２へエネルギーが供給されないため、ゲート駆動信号ＤＨがハイレベルとなっているときには、コンデンサＣ２から電荷が抜けていく。したがって、ＦＥＴ２の電流はゲート駆動信号ＤＨがハイレベルのときに、コンデンサＣ２の電圧を減らすように電流が流れ、コンデンサＣ２の電圧は減少していく。また、ゲート駆動信号ＤＨのＰＷＭ信号のハイレベルの時間を減らし、ＦＥＴ２のオン時間を短くすることで、ＦＥＴ２の電流ピークを低減しながらコンデンサＣ２の電荷を放電することができる。
図４では、Ｓ３０４で出力されていたゲート駆動信号ＤＨでは電流ピーク値がＩｐ１であったところ、Ｓ３０６以降では電流ピーク値がＩｐ１よりも小さいＩｐ２となっている（Ｉｐ２＜Ｉｐ１）。実施例１では、ゲート駆動信号ＤＨのハイレベルの時間を短くするために、ＰＷＭ信号の周波数を高くしている。なお、ゲート駆動信号ＤＨのハイレベルの時間を短くするために、オンデューティーを小さくしてもよい。また、図４（ｉｉ）では、電源制御部２０１は、ＦＥＴ２を複数回オン／オフさせているが、オン／オフのスイッチング動作を、少なくとも２回以上行えばよい。
Ｓ３０８で、ゲート駆動信号ＤＨは所定回数、出力され、Ｓ３０９で、ゲート駆動信号ＤＨがローレベルに固定されることで、電源は停止する。なお、出力電圧Ｖｏｕｔは、接続された負荷によって電圧が下がる。電源が停止した後は、例えば、停電から復帰して、直流電圧Ｖｉｎが入力されるようになると、再度Ｓ３００から動作を開始する。このような制御によって、電源停止時にコンデンサＣ２の電圧を十分に小さくすることができる。
仮に、コンデンサＣ２の電圧が高いまま、電源が停止し、再度動作を開始すると、Ｓ３０１でゲート駆動信号ＤＨがハイレベルになったとき、コンデンサＣ２からＦＥＴ２を通りトランスＴ１へ大きな電流が流れる。そのため、ＦＥＴ２は電流定格が大きいものを選定する必要があった。一方、実施例１の制御によって、停止時にあらかじめコンデンサＣ２の電圧を下げておくと、ＦＥＴ２を流れる電流が小さくなるため、電流定格の低いＦＥＴも使用することができ、ＦＥＴ２をコストダウンすることができる。
電源制御部２０１は、出力電圧Ｖｏｕｔの生成を停止してから出力電圧Ｖｏｕｔの生成を再開するまでの間に、ＦＥＴ１を非導通とした状態でＦＥＴ２のスイッチング動作を制御すればよい。電源制御部２０１は、出力電圧Ｖｏｕｔの生成を停止してから出力電圧Ｖｏｕｔの生成を再開するまでの間に、ＦＥＴ２を少なくとも２回以上導通させる。電源制御部２０１は、出力電圧Ｖｏｕｔの生成を停止させる前にＦＥＴ２を導通させていた時間よりも、出力電圧Ｖｏｕｔの生成を停止させた後にＦＥＴ２を導通させる時間を短くする。電源制御部２０１は、出力電圧Ｖｏｕｔの生成を停止させる前のＦＥＴ２のスイッチング動作の周波数よりも、出力電圧Ｖｏｕｔの生成を停止させた後のＦＥＴ２のスイッチング動作の周波数を高くしてもよい。
実施例１では、Ｓ３０８において、電源制御部２０１が、所定回数、制御信号ＤＳ２を出力したかを判断することによって、コンデンサＣ２の電圧が所定電圧より小さいことを判断した。しかし、コンデンサＣ２の電圧が所定電圧よりも小さいことの判断は、これに限定されない。例えば、コンデンサＣ２の電圧を検知する電圧検知回路を設けて、コンデンサＣ２の電圧を検知し、電源制御部２０１が電圧検知回路の検知結果に基づいて、コンデンサＣ２の電圧が所定電圧よりも小さいと判断してもよい。また、コンデンサＣ２の電圧と放電電流量とに相関があることを利用し、コンデンサＣ２に流れる電流を検知する電流検知回路を設けてもよい。放電電流量の推移をモニタすることで、電源制御部２０１が電流検知回路の検知結果に基づいて、コンデンサＣ２の電圧が所定電圧よりも小さいと判断してもよい。これにより、コンデンサＣ２の残留電荷を検知できるため、残留電荷をゼロに近づけることができ、ＦＥＴ２に流れる電流を小さくし、故障を防ぐことができる。
実施例１において、Ｓ３０７で制御信号ＤＳ２を、Ｓ３０４におけるＰＷＭ信号の周波数よりも早い（高い）周波数で出力するとしたが、これに限定されない。例えば、制御信号ＤＳ２のハイレベルの時間を短くし、ＦＥＴ２のオン時間を短くすればよい。例えば、同じ周波数で制御信号ＤＳ２のハイレベルの時間を短くして、ＦＥＴ２のオン時間を短くしてもよい。
実施例１において、Ｓ３０７で制御信号ＤＳ２を固定のＰＷＭ信号として出力したが、これに限定されない。例えば、コンデンサＣ２の電圧を検知する電圧検知回路を設けて、電源制御部２０１が検知した電圧に基づいてＰＷＭ信号のハイレベルの時間や周波数を変更してもよい。ＦＥＴ２の電流は、コンデンサＣ２の電圧によって変わるため、コンデンサＣ２の電圧ごとＦＥＴ２の電流定格を超えない範囲で、制御信号ＤＳ２を最適化することができる。これによって、高速かつ安全にコンデンサＣ２の電圧を下げることができる。
また、電源制御部２０１が、ＶＳ端子電圧に基づいて、制御信号ＤＳ２のＰＷＭ信号のハイレベルの時間や周波数を変更してもよい。コンデンサＣ２に蓄えられた電荷は、Ｓ３０７において、トランスＴ２を介して平滑コンデンサ１０２へ戻る。直流電圧Ｖｉｎが異なると、コンデンサＣ２の放電時間が異なるため、ＶＳ端子電圧を検知して制御信号ＤＳ２を変えることで、ＦＥＴ２の電流定格を超えない範囲で、高速にコンデンサＣ２の電圧を下げることができる。
コンデンサＣ２の電圧が十分に小さくなった、言い換えれば、所定電圧以下になったことの判断は、次のようにすればよい。ＦＥＴ２のスイッチング動作の回数とコンデンサＣ２の電圧との関係を示す情報が記憶された記憶部を備え、電源制御部２０１は、記憶部に記憶された情報と、ＦＥＴ２のスイッチング動作の回数とに基づいて、コンデンサＣ２の電圧を求めてもよい。そして、電源制御部２０１は、求めたコンデンサＣ２の電圧が所定電圧以下になるまで、ＦＥＴ２のスイッチング動作を制御すればよい。
また、例えば、スイッチング電源２００は、コンデンサＣ２の電圧を検知する第１電圧検知手段である電圧検知回路を備え、電源制御部２０１は、検知したコンデンサＣ２の電圧が所定電圧以下になるまで、ＦＥＴ２のスイッチング動作を制御すればよい。
また、例えば、スイッチング電源２００は、コンデンサＣ２が放電するときに流れる電流を検知する電流検知手段である電流検知回路を備え、電源制御部２０１は、検知した電流に基づいてコンデンサＣ２の電圧を求めてもよい。電源制御部２０１は、求めたコンデンサＣ２の電圧が所定電圧以下になるまで、ＦＥＴ２のスイッチング動作を制御すればよい。
さらに、スイッチング電源２００は、平滑コンデンサ１０２の電圧を検知する第２電圧検知手段である電圧検知回路を備え、電源制御部２０１は、検知した電圧に基づいてコンデンサＣ２の電圧を求めてもよい。そして、電源制御部２０１は、求めたコンデンサＣ２の電圧が所定電圧以下になるまで、ＦＥＴ２のスイッチング動作を制御すればよい。
実施例１において、ＦＥＴ１をオフしたままＦＥＴ２をスイッチングする動作を、Ｓ３０５におけるＰＷＭ信号の出力を継続するか否かを判断した（Ｓ３０５）後に行ったが、これに限定されない。例えば、Ｓ３０６からＳ３０８までの動作を行うタイミングは、電源が次回起動するまでに行えばよい。言い換えれば、スイッチング電源２００が次回起動される前に、コンデンサＣ２の電圧が下がっていればよい。
このように、実施例１によれば、スイッチング動作を停止する際に、ＦＥＴ１をオフしたまま、ＦＥＴ２をスイッチングする制御を行うことで、コンデンサＣ２の電荷を抜くことができる。コンデンサＣ２に残った電荷が少ないため、再度、電源装置の動作を開始する際には、コンデンサＣ２からＦＥＴ２へ流れる電流を小さくすることができる。これにより、電流定格の低いスイッチングＦＥＴを使用することができ、ＦＥＴ２をコストダウンすることができる。
以上、実施例１によれば、電源装置の起動時にスイッチング素子に流れる電流のピーク値を抑制し、スイッチング素子に起因するコストを低減することができる。
実施例２において、電源装置の構成、スイッチング電源の構成、フィードバック部、電源制御部の構成、ＦＥＴ駆動部は、実施例１と同様であり、説明を省略する。
（電源制御部の制御）
図５は、実施例２における電源制御部２０１の制御を示すフローチャートである。電源制御部２０１は、スイッチング電源２００に直流電圧Ｖｉｎが供給されると、Ｓ５０１以降の制御を開始する。Ｓ５０１で電源制御部２０１は、制御信号ＤＳ１及び制御信号ＤＳ２をあらかじめ決められたオン時間、周波数で出力する。詳細は後述する。Ｓ５０２で電源制御部２０１は、電圧クランプ用のコンデンサＣ２の電圧が所定電圧より小さいか否かを判断する。実施例２では、あらかじめ実験等で求めたＰＷＭ信号の出力回数とコンデンサＣ２の電圧との関係に基づいて、所定回数、制御信号ＤＳ１及び制御信号ＤＳ２を出力したか否かによって、コンデンサＣ２の電圧が小さいと判断する。
Ｓ５０２で電源制御部２０１は、コンデンサＣ２が所定電圧よりも小さくないと判断した場合、処理をＳ５０１に戻し、所定電圧よりも小さいと判断した場合、処理をＳ５０３に進める。なお、Ｓ５０３～Ｓ５０８までの処理は、図３で説明したＳ３０１～Ｓ３０６までの処理と同様であり、説明を省略する。なお、Ｓ５０８で電源制御部２０１は、制御信号ＤＳ１及び制御信号ＤＳ２をローレベルにすることで、スイッチング動作を停止し、電源を停止する。電源が停止した後は、例えば、停電が復帰し、入力電圧である直流電圧Ｖｉｎが入力されるようになると、再度Ｓ５０１から動作を開始する。
（電源制御部による制御のタイミングチャート）
図６は、図５のＳ５０８の処理で電源が停止してから、電源が起動しＳ５０１からＳ５０５に至るまでの、（ｉ）制御信号ＤＳ１、（ｉｉ）制御信号ＤＳ２、（ｉｉｉ）ゲート駆動信号ＤＬ、（ｉｖ）ゲート駆動信号ＤＨを示す図である。図６は、（ｖ）コンデンサＣ２の電圧波形、（ｖｉ）ＦＥＴ２の電流波形を示す図である。なお、図６の横軸は時間を示す。コンデンサＣ２の電圧は、電位ＤＣＨを基準とした場合を、ＦＥＴ２の電流波形は、コンデンサＣ２からＦＥＴ２の向きに流れる電流を正とした。図６の「Ｓ５０８」等は図５のステップ番号に対応している。
Ｓ５０８では、制御信号ＤＳ１及び制御信号ＤＳ２がローレベルとなっている。したがって、ゲート駆動信号ＤＬ及びゲート駆動信号ＤＨもローレベルである。ゲート駆動信号ＤＨがオフであるため、ＦＥＴ２に電流は流れず、コンデンサＣ２の電圧は、Ｓ５０７時点での電圧が維持される。
Ｓ５０８でスイッチング電源２００が停止して、次にスイッチング電源２００が起動する（直流電圧Ｖｉｎが供給される）まで、制御信号ＤＳ１及び制御信号ＤＳ２はローレベルを維持するため、ゲート駆動信号ＤＬ及びゲート駆動信号ＤＨもローレベルである。この間、コンデンサＣ２は放電されないため電圧を維持する。ゲート駆動信号ＤＨがローレベルであり、ＦＥＴ２がオンしないため、ＦＥＴ２には電流が流れない。
Ｓ５０１になると、制御信号ＤＳ１及び制御信号ＤＳ２はＰＷＭ信号として出力が開始され、Ｓ５０２の条件が満たされるまでＰＷＭ信号の出力が継続される。このときの制御信号ＤＳ２のオン時間Ｔｏｎ２は、後述するＳ５０３における制御信号ＤＳ２のオン時間Ｔｏｎ１よりも短い（Ｔｏｎ２＜Ｔｏｎ１）。
ゲート駆動信号ＤＬは、制御信号ＤＳ１の信号と同様にハイレベル・ローレベルを繰り返す。一方、ゲート駆動信号ＤＨは、ＦＥＴ駆動部２０２のＶＨ端子の電圧がチャージされていないため、ローレベルを続ける。ゲート駆動信号ＤＨがローレベルである間、コンデンサＣ２の電圧は維持され、ＦＥＴ２の電流は流れない。この間、ゲート駆動信号ＤＬがローレベルになるたびに、ＶＨ端子には、電源電圧Ｖ１から電力供給される。ＶＨ端子に十分な電力が供給されたタイミングｔ１になると、ゲート駆動信号ＤＨは制御信号ＤＳ２に従って、ＰＷＭ信号として出力される。ゲート駆動信号ＤＨがハイレベルになると、ＦＥＴ２はトランスＴ１に向かって電流を流し、コンデンサＣ２の電圧は低下する。このとき、制御信号ＤＳ２はオン時間を短くしたＰＷＭ信号となっているため、ＰＷＭ信号の１周期の間に流れるＦＥＴ２の電流を小さくし、電流ピークを抑えることができる。これによって、ＦＥＴ２に定格の小さいＦＥＴを使用することができ、コストダウンすることができる。その後、コンデンサＣ２の電圧が小さくなるに従い、ＦＥＴ２の電流ピークは小さくなる（矢印α）。
Ｓ５０３では、初期値となる制御信号ＤＳ１がＰＷＭ信号として出力される。制御信号ＤＳ２は、制御信号ＤＳ１のローレベルの時間にデッドタイムを設けてハイレベルになり、それ以外はローレベルになるように出力される。ゲート駆動信号ＤＬ及びゲート駆動信号ＤＨは、制御信号ＤＳ１及び制御信号ＤＳ２に従ってＰＷＭ信号として出力される。
出力電圧Ｖｏｕｔのオーバーシュートを防ぎつつ出力電圧Ｖｏｕｔを目標電圧に近づけるため、Ｓ５０３では、制御信号ＤＳ１のＰＷＭ信号のオンデューティーを小さくし、Ｓ５０４にて徐々にＰＷＭ信号のオンデューティーを上げる制御を行っている。すなわち、Ｓ５０３では制御信号ＤＳ２のハイレベルの時間を長くし、ＦＥＴ２のオン時間を長くしている。
仮にＳ５０１及びＳ５０２を行わず、コンデンサＣ２の電圧が高い状態のままＳ５０３に遷移すると、ＦＥＴ２のオン時間が長いため、ＦＥＴ２がオンした時にＦＥＴ２に大きな電流が流れる。そのため、ＦＥＴ２は電流定格が大きいものを選定する必要があった。一方、実施例２では、Ｓ５０３の時点で、コンデンサＣ２の電圧が十分低いため、ＦＥＴ２を流れる電流が小さくなり、電流定格の低いＦＥＴも使用することができ、ＦＥＴ２をコストダウンすることができる。その後、Ｓ５０４で、制御信号ＤＳ１のオンデューティーを徐々に大きくすることで、２次側にエネルギーが供給され、出力電圧Ｖｏｕｔを目標電圧まで上昇させる。以上、電源制御部２０１は、出力電圧Ｖｏｕｔの生成を開始する際に、出力電圧Ｖｏｕｔを生成するためにＦＥＴ２を導通させる時間よりも短い時間でＦＥＴ２を導通させる。電源制御部２０１は、ＦＥＴ駆動部２０２を介してＦＥＴ１及びＦＥＴ２を制御しており、ＦＥＴ２は、電源制御部２０１の制御にかかわらずチャージポンプ回路が所定電圧にチャージされるまでは、非導通を維持する。
実施例２では、Ｓ５０２において、所定回数、制御信号ＤＳ２が出力されたか否かによって、コンデンサＣ２の電圧が所定電圧より小さいことが判断されたが、これに限定されない。例えば、コンデンサＣ２に電圧検知回路を設けて検出してもよい。また、コンデンサＣ２の電圧と放電電流量とに相関があることを利用し、コンデンサＣ２に流れる電流を検知する電流検知回路を設けて、放電電流量の推移をモニタして判断してもよい。
実施例２において、Ｓ５０１で制御信号ＤＳ２を固定のＰＷＭ信号の出力としたが、これに限定されない。例えば、コンデンサＣ２の電圧を検知する電圧検知回路を設けて、検知電圧に基づいてＰＷＭ信号のハイレベルの時間（オン時間）や周波数を変更してもよい。ＦＥＴ２の電流は、コンデンサＣ２の電圧によって変わるため、コンデンサＣ２の電圧ごとＦＥＴ２の電流定格を超えない範囲で、制御信号ＤＳ２を最適化することができる。これによって、高速かつ安全にコンデンサＣ２の電圧を下げることができる。
また、ＶＳ端子電圧に基づいて、制御信号ＤＳ２のＰＷＭ出力のハイレベルの時間（オン時間）や周波数を変更してもよい。コンデンサＣ２に蓄えられた電荷は、Ｓ５０１において、トランスＴ２を介して平滑コンデンサ１０２へ戻る。直流電圧Ｖｉｎが異なると、コンデンサＣ２の放電時間が異なるため、ＶＳ端子電圧を検知して制御信号ＤＳ２を変えることで、ＦＥＴ２の電流定格を超えない範囲で、高速にコンデンサＣ２の電圧を下げることができる。
実施例２において、Ｓ５０１及びＳ５０２をスイッチング動作が開始される直前に行ったが、これに限定されない。例えば、Ｓ５０７においてＰＷＭ信号の出力を継続しないと判断した直後から、次のスイッチング動作が開始されるまでの間に実施されればよい。
以上、説明したように、実施例２によれば、スイッチング動作の開始時にＦＥＴ２を短くオンする制御を行うことで、コンデンサＣ２からＦＥＴ２へ流れる電流を抑制しつつ、コンデンサＣ２の電圧を減らすことができる。また、ＦＥＴ２のスイッチングに必要なＶＨ端子電圧が不足している場合であっても、ＦＥＴ２がオフしているときにＦＥＴ１をオンすることで、ＶＨ端子電圧をチャージでき、ＦＥＴ２をスイッチングすることができる。これにより、電流定格の低いスイッチングＦＥＴを使用することができ、ＦＥＴ２をコストダウンすることができる。
以上、実施例２によれば、電源装置の起動時にスイッチング素子に流れる電流のピーク値を抑制し、スイッチング素子に起因するコストを低減することができる。
［レーザビームプリンタの説明］
図７に画像形成装置の一例として、レーザビームプリンタの概略構成を示す。レーザビームプリンタ１０００（以下、プリンタ１０００という）は、感光ドラム１０１０、帯電部１０２０、現像部１０３０を備えている。感光ドラム１０１０は、静電潜像が形成される像担持体である。帯電部１０２０は、感光ドラム１０１０を一様に帯電する。露光手段である光走査装置１０２５は、画像データに応じたレーザ光を感光ドラム１０１０上に走査することにより静電潜像を形成する。現像部１０３０は、感光ドラム１０１０に形成された静電潜像をトナーにより現像することでトナー像を形成する。感光ドラム１０１０上（像担持体上）に形成されたトナー像をカセット１０４０から供給された記録材としてのシートＰに転写部１０５０によって転写し、シートＰに転写した未定着のトナー像を定着器１０６０によって定着してトレイ１０７０に排出する。この感光ドラム１０１０、帯電部１０２０、現像部１０３０、転写部１０５０が画像形成部である。また、プリンタ１０００は、電源装置１０８０を備え、電源装置１０８０からモータ等の駆動部と制御部５０００へ電力を供給している。電源装置１０８０は、例えば実施例１、２のスイッチング電源２００を含む。
制御部５０００は、ＣＰＵ（不図示）を有しており、画像形成部による画像形成動作やシートＰの搬送動作等を制御している。プリンタ１０００は、プリント動作を終了させると所定時間が経過した後、プリント動作をすぐに実行できるスタンバイ状態に遷移する。更に所定時間が経過した後、プリンタ１０００は待機時の消費電力を低減するため、スタンバイ状態から低消費電力モードであるスリープ状態に遷移する。プリンタ１０００は第２のモードであるスリープ状態やスタンバイ状態、第１のモードであるプリント状態の３つの状態を持ち、制御部５０００がそれぞれの状態に遷移させる。なお、電源装置１０８０に含まれる実施例１、２のスイッチング電源２００を適用することができる画像形成装置は、図７に例示された構成に限定されない。
以上、実施例３によれば、電源装置の起動時にスイッチング素子に流れる電流のピーク値を抑制し、スイッチング素子に起因するコストを低減することができる。
２０１ 電源制御部
Ｃ２ コンデンサ
ＦＥＴ１、ＦＥＴ２ 電界効果トランジスタ
Ｔ トランス

Claims (18)

  1. １次巻線と２次巻線とを有するトランスと、
    前記１次巻線に直列に接続された第１スイッチング素子と、
    前記１次巻線に並列に接続された第２スイッチング素子と、
    前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、
    前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、
    を備え、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置であって、
    前記制御手段は、前記出力電圧の生成を停止してから前記出力電圧の生成を再開するまでの間に、前記第１スイッチング素子を非導通とした状態で前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする電源装置。
  2. 前記制御手段は、前記出力電圧の生成を停止してから前記出力電圧の生成を再開するまでの間に、前記第２スイッチング素子の前記スイッチング動作を少なくとも２回以上行うことを特徴とする請求項１に記載の電源装置。
  3. 前記制御手段は、前記出力電圧の生成を停止させる前に前記第２スイッチング素子を導通させていた時間よりも、前記出力電圧の生成を停止させた後に前記第２スイッチング素子を導通させる時間を短くすることを特徴とする請求項２に記載の電源装置。
  4. 前記制御手段は、前記出力電圧の生成を停止させる前の前記第２スイッチング素子の前記スイッチング動作の周波数よりも、前記出力電圧の生成を停止させた後の前記第２スイッチング素子の前記スイッチング動作の周波数を高くすることを特徴とする請求項２に記載の電源装置。
  5. 前記第２スイッチング素子の前記スイッチング動作の回数と前記第１コンデンサの電圧との関係を示す情報が記憶された記憶部を備え、
    前記制御手段は、前記記憶部に記憶された前記情報と、前記第２スイッチング素子の前記スイッチング動作の回数とに基づいて、前記第１コンデンサの電圧を求め、求めた前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項３又は請求項４に記載の電源装置。
  6. 前記第１コンデンサの電圧を検知する第１電圧検知手段を備え、
    前記制御手段は、前記第１電圧検知手段により検知した前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項３又は請求項４に記載の電源装置。
  7. 前記第１コンデンサが放電するときに流れる電流を検知する電流検知手段を備え、
    前記制御手段は、前記電流検知手段により検知した電流に基づいて前記第１コンデンサの電圧を求め、求めた前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項３又は請求項４に記載の電源装置。
  8. 整流した交流電圧を平滑する第２コンデンサと、
    前記第２コンデンサの電圧を検知する第２電圧検知手段と、
    を備え、
    前記制御手段は、前記第２電圧検知手段により検知した電圧に基づいて前記第１コンデンサの電圧を求め、求めた前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項３又は請求項４に記載の電源装置。
  9. １次巻線と２次巻線とを有するトランスと、
    前記１次巻線に直列に接続された第１スイッチング素子と、
    前記１次巻線に並列に接続された第２スイッチング素子と、
    前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、
    前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、
    を備え、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置であって、
    前記制御手段は、前記出力電圧の生成を開始する際に、前記出力電圧を生成するために前記第２スイッチング素子を導通させる時間よりも短い時間で前記第２スイッチング素子を導通させて前記スイッチング動作を行うことを特徴とする電源装置。
  10. 前記第１スイッチング素子及び前記第２スイッチング素子を駆動する駆動手段を備え、
    前記駆動手段は、前記第１スイッチング素子が導通することで充電され、前記第２スイッチング素子を駆動するためのチャージポンプ回路を有し、
    前記制御手段は、前記駆動手段を介して前記第１スイッチング素子及び前記第２スイッチング素子を制御し、
    前記第２スイッチング素子は、前記制御手段の制御にかかわらず前記チャージポンプ回路が所定電圧にチャージされるまでは、非導通を維持することを特徴とする請求項９に記載の電源装置。
  11. 前記第２スイッチング素子の前記スイッチング動作の回数と前記第１コンデンサの電圧との関係を示す情報が記憶された記憶部を備え、
    前記制御手段は、前記記憶部に記憶された前記情報と、前記第２スイッチング素子の前記スイッチング動作の回数とに基づいて、前記第１コンデンサの電圧を求め、求めた前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項１０に記載の電源装置。
  12. 前記第１コンデンサの電圧を検知する第１電圧検知手段を備え、
    前記制御手段は、前記第１電圧検知手段により検知した前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項１０に記載の電源装置。
  13. 前記第１コンデンサが放電するときに流れる電流を検知する電流検知手段を備え、
    前記制御手段は、前記電流検知手段により検知した電流に基づいて前記第１コンデンサの電圧を求め、求めた前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項１０に記載の電源装置。
  14. 整流した交流電圧を平滑する第２コンデンサと、
    前記第２コンデンサの電圧を検知する第２電圧検知手段と、
    を備え、
    前記制御手段は、前記第２電圧検知手段により検知した電圧に基づいて前記第１コンデンサの電圧を求め、求めた前記第１コンデンサの電圧が所定電圧以下になるまで、前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする請求項１０に記載の電源装置。
  15. 前記第１コンデンサの電圧を検知する第１電圧検知手段を備え、
    前記制御手段は、前記第１電圧検知手段により検知した電圧に基づいて、前記第２スイッチング素子を制御するためのＰＷＭ信号のオン時間又は周波数を変更することを特徴とする請求項１から請求項４、請求項９から請求項１４のうちのいずれか１項に記載の電源装置。
  16. 前記トランスは、補助巻線を有し、
    前記補助巻線に誘起された電圧を整流平滑する整流平滑手段と、
    前記整流平滑手段により整流平滑された電圧を分圧する第１抵抗及び第２抵抗と、
    を備え、
    前記制御手段は、前記第１抵抗及び前記第２抵抗により分圧された電圧に基づいて、前記第２スイッチング素子を制御するためのＰＷＭ信号のオン時間又は周波数を変更することを特徴とする請求項１から請求項４、請求項９から請求項１４のうちのいずれか１項に記載の電源装置。
  17. １次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続された第１スイッチング素子と、前記１次巻線に並列に接続された第２スイッチング素子と、前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、を有し、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置を備える画像形成装置であって、
    前記制御手段は、前記出力電圧の生成を停止してから前記出力電圧の生成を再開するまでの間に、前記第１スイッチング素子を非導通とした状態で前記第２スイッチング素子の前記スイッチング動作を行うことを特徴とする画像形成装置。
  18. １次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続された第１スイッチング素子と、前記１次巻線に並列に接続された第２スイッチング素子と、前記第２スイッチング素子に直列に接続され、前記第２スイッチング素子とともに前記１次巻線に並列に接続された第１コンデンサと、前記第１スイッチング素子及び前記第２スイッチング素子を導通又は非導通にするスイッチング動作を制御する制御手段と、を有し、前記制御手段が前記第１スイッチング素子と前記第２スイッチング素子とを交互に導通させることにより、前記トランスの２次側に出力電圧を生成する電源装置を備える画像形成装置であって、
    前記制御手段は、前記出力電圧の生成を開始する際に、前記出力電圧を生成するために前記第２スイッチング素子を導通させる時間よりも短い時間で前記第２スイッチング素子を導通させて前記スイッチング動作を行うことを特徴とする画像形成装置。
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