JP2023087543A - 光電変換装置及び機器 - Google Patents

Abstract

【課題】ＡＤ変換の精度を向上する。【解決手段】光電変換装置は、複数の画素回路と、複数の画素回路から読み出されたアナログ信号をＡＤ変換期間にＡＤ変換することによってデジタルデータを生成する複数のＡＤ変換回路と、複数のＡＤ変換回路によって生成されたデジタルデータを記憶する複数のメモリ回路と、複数のメモリ回路のうちの２つ以上のメモリ回路にそれぞれが接続されている複数の出力回路と、複数の出力回路の何れかを選択し、選択された出力回路に接続されている２つ以上のメモリ回路の何れかを選択することによって、選択されたメモリ回路に記憶されているデジタルデータを出力線に読み出す走査回路と、を備える。走査回路は、ＡＤ変換期間の長さをＴとして、ＡＤ変換期間の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間を少なくとも含む禁止期間中に、複数の出力回路からの出力回路の選択を変更しない。【選択図】図７

Description

本発明は、光電変換装置及び機器に関する。

光電変換装置からデータを高速に読み出すための様々な技術が提案されている。特許文献１は、画素列ごとにＡＤ変換回路及びメモリ回路を備える光電変換装置を提案する。メモリ回路からデジタルデータを読み出している間に、次の画素行からのアナログ信号をＡＤ変換することによって、データ読出しが高速化される。また、複数のメモリ回路は、複数のブロックに分割されており、各ブロックに含まれる２つ以上のメモリ回路が共通の出力回路に接続される。水平走査回路は、複数の出力回路の何れかを選択し、選択された出力回路に接続された２つ以上のメモリ回路の何れかを選択することによって、選択されたメモリ回路からデータ出力線にデジタルデータを読み出す。

特開２０１５－１９８３６５号公報

特許文献１に記載された光電変換装置において、出力回路の選択状態を変更する際に、２つ以上のメモリ回路がデータ出力線に接続されたり、接続解除されたりする。この接続状態の変化によって生じる電源変動は、ＡＤ変換動作に影響を与えうる。本発明は、ＡＤ変換の精度を向上することを目的とする。

上記課題に鑑みて、複数の画素回路と、前記複数の画素回路から読み出されたアナログ信号をＡＤ変換期間にＡＤ変換することによってデジタルデータを生成する複数のＡＤ変換回路と、前記複数のＡＤ変換回路によって生成された前記デジタルデータを記憶する複数のメモリ回路と、前記複数のメモリ回路のうちの２つ以上のメモリ回路にそれぞれが接続されている複数の出力回路と、前記複数の出力回路の何れかを選択し、前記選択された出力回路に接続されている２つ以上のメモリ回路の何れかを選択することによって、前記選択されたメモリ回路に記憶されている前記デジタルデータを出力線に読み出す走査回路と、を備え、前記走査回路は、前記ＡＤ変換期間の長さをＴとして、前記ＡＤ変換期間の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間を少なくとも含む禁止期間中に、前記複数の出力回路からの出力回路の選択を変更しない、光電変換装置が提供される。

上記手段により、ＡＤ変換の精度が向上する。

第１実施形態の撮像装置の構成例を示すブロック図。 第１実施形態の光電変換装置の構成例を示すブロック図。 第１実施形態の画素回路及び列回路の構成例を示す等価回路図。 第１実施形態のメモリブロック及びその周辺の回路の構成例を示すブロック図。 第１実施形態の光電変換装置の動作例の概要を示すタイミング図。 第１実施形態の光電変換装置の動作例の詳細を示すタイミング図。 第１実施形態の光電変換装置の動作例の詳細を示すタイミング図。 第２実施形態の光電変換装置の構成例を示すブロック図。 第２実施形態の光電変換装置の動作例の詳細を示すタイミング図。 第１実施形態の光電変換装置の動作例の詳細を示すタイミング図。 その他の実施形態の構成例を示すブロック図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

以下に述べる光電変換装置は、撮像を行うイメージセンサ（例えばＣＭＯＳイメージセンサ）であってもよい。ただし、撮像を行うイメージセンサに限られるものではなく、他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。

＜第１実施形態＞
図１を参照して、第１実施形態に係る撮像装置１００の構成例について説明する。撮像装置１００は、例えば、図１に示す構成要素を備える。光電変換装置１０１は、複数の画素回路が２次元配置された画素領域を備え、入射光に応じた撮像信号データを出力することが可能である。光電変換装置１０１の詳細構成は後述する。全体制御回路１０２は、撮像装置１００の各構成要素の動作を制御する。また、撮像信号データに対して記録・再生用画像を生成するための現像や圧縮等の信号処理を行う。入力装置１０３は、ユーザ等による外部から全体制御回路１０２への、撮影の実行指示や、撮像装置１００の駆動モード設定などに関する入力を受け付ける。

タイミング発生回路１０４は、全体制御回路１０２からの制御信号に従って、光電変換装置１０１及び信号処理回路１０７を駆動するためのタイミング信号を生成する。撮影レンズ１０５は、被写体の光学像を光電変換装置１０１に結像させる。撮影レンズ１０５は、撮像装置１００の本体から着脱可能であってもよいし着脱不能であってもよい。レンズ駆動機構１０６は、撮影レンズ１０５を駆動し、具体的に、全体制御回路１０２からの制御信号に従って、フォーカス制御や、ズーム制御、絞り制御等を行う。信号処理回路１０７は、光電変換装置１０１から出力される撮像信号データに対して、補正等の信号処理を行う。

表示装置１０８は、再生用画像や、撮像装置１００の駆動モード設定などの情報を表示する。記録装置１０９は不図示の記録媒体を備え、記録用画像データを記録する。記録媒体として、例えばフラッシュメモリ等の半導体メモリが用いられる。記録媒体は記録装置１０９から着脱可能であってもよいし着脱不能であってもよい。

図２を参照して、上述の光電変換装置１０１の構成例について説明する。画素領域２００に、複数の画素回路２０１が行列状に配置されている。本実施形態では、説明を簡易化するために、１０行×１６列の画素回路２０１を備える例を示しているが、画素回路２０１の行数及び列数はこれに限定されない。画素回路２０１は、光電変換部を備え、入射光に応じたアナログ信号を画素信号として出力可能である。さらに、画素回路２０１は、リセット状態にある場合のアナログ信号を出力可能である。画素領域２００のうち、上端の一行及び左端の二列（図２の網掛け部分）に含まれる画素回路２０１は遮光されたＯＢ（オプティカルブラック）画素回路２０１ａである。ＯＢ画素回路２０１ａの出力は、他の画素回路２０１の信号補正に利用される。

垂直走査回路２０２は、画素領域２００に対し、行単位で画素信号の読み出しタイミングを制御する。画素領域２００の複数の画素列に対応して複数の列回路２０３が設けられる。図２の例では、１６列の画素列に対応して１６個の列回路２０３が設けられており、画素列と列回路２０３とが１対１に対応している。列回路２０３は、ＡＤ（アナログ・デジタル）変換回路を含む。ＡＤ変換回路は、各画素列の画素回路２０１から読み出されたアナログ信号をＡＤ変換することによってデジタルデータを生成する。複数の列回路２０３に共通にカウンタ回路２０４が設けられている。カウンタ回路２０４から出力されたカウント信号が列回路２０３のＡＤ変換回路で参照され、ＡＤ変換に利用される。

複数の列回路２０３に対応して、複数のメモリ回路２０５が設けられる。図２の例では、列回路２０３とメモリ回路２０５とが１対１に対応している。メモリ回路２０５は、列回路２０３のＡＤ変換回路によって生成されたデジタルデータを一時的に記憶する。列回路２０３に対応してメモリ回路２０５を設けることによって、列回路２０３における画素信号のＡＤ変換動作と並行してメモリ回路２０５からデジタルデータの出力を行うことが可能となる。複数のメモリ回路２０５は、複数のメモリブロック２０６に分割されている。図２の例では、４列分のメモリ回路２０５によって１つのメモリブロック２０６が構成される。

複数のメモリブロック２０６のそれぞれに対して、ブロックデジタル出力線２０７が設けられている。メモリ回路２０５に保持された信号データは、対応するメモリブロック２０６のブロックデジタル出力線２０７を介して出力される。複数のブロックデジタル出力線２０７のそれぞれに対して、出力回路２０８が設けられている。出力回路２０８は、ブロックデジタル出力線２０７と共通デジタル出力線２０９との間に設けられ、共通デジタル出力線２０９とブロックデジタル出力線２０７との電気的な接続状態をメモリブロック２０６単位で制御するために使用される。１つの出力回路２０８は、対応するメモリブロック２０６に含まれる２つ以上（図２の例では４つ）のメモリ回路２０５にブロックデジタル出力線２０７を介して接続されている。共通デジタル出力線２０９を通じて、デジタルデータが光電変換装置１０１の外部に出力される。水平走査回路２１０は、出力回路２０８による共通デジタル出力線２０９とブロックデジタル出力線２０７との電気的な接続状態、及び、各メモリ回路２０５の出力タイミングを制御する。

図３を参照して、画素回路２０１及び列回路２０３の回路構成例について説明する。画素回路２０１はフォトダイオードＰＤを備える。フォトダイオードＰＤは、光電変換部として機能し、入射光に応じた電荷を蓄積可能である。また、画素回路２０１は、転送トランジスタＭ１と、リセットトランジスタＭ２と、フローティングディフュージョンＦＤと、増幅トランジスタＭ３と、選択トランジスタＭ４とを有する。フローティングディフュージョンＦＤは、電荷保持部として動作可能である。トランジスタＭ１～Ｍ４のゲートにはそれぞれ制御信号が垂直走査回路２０２から入力される。トランジスタＭ１～Ｍ４は、制御信号がハイレベルの間にオン状態となり、ローレベルの間にオフ状態となる。各制御信号は、画素領域２００の画素行単位で共通に入力され、同一画素行に配された画素回路２０１同士は共通の制御信号によって同時に駆動される。

転送トランジスタＭ１は制御信号ＰＴＸによって制御される。転送トランジスタＭ１がオン状態の間に、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤへ転送される。リセットトランジスタＭ２は制御信号ＰＲＥＳによって制御される。リセットトランジスタＭ２がオン状態となることによって、フローティングディフュージョンＦＤの電位が電源電位ＶＤＤによってリセットされる。また、制御信号ＰＲＥＳと制御信号ＰＴＸとを同時にオン状態とすることで、フォトダイオードＰＤの蓄積電荷をリセット可能である。選択トランジスタＭ４は制御信号ＰＳＥＬによって制御される。フローティングディフュージョンＦＤの電荷量に応じて増幅トランジスタＭ３が増幅変換した信号電圧は、増幅トランジスタＭ３がオン状態の間に、垂直信号線ＶＬへ画素信号として伝達される。

列回路２０３は、ＡＤ変換回路を備える。図３の例では、ＡＤ変換回路としてスロープ型のＡＤ変換回路を備えた例を示す。これに代えて、逐次比較型などの他のＡＤ変換回路が使用されてもよい。ＡＤ変換回路は、比較器３０１及びラッチ回路３０２、３０３を含む。画素回路２０１から垂直出力線ＶＬを介して入力された信号電圧は、比較器３０１に入力される。比較器３０１は入力信号Ｖｉｎと参照信号ＲＡＭＰとを比較し、比較結果を比較信号ＣＯＭＰとして出力する。参照信号ＲＡＭＰは、不図示のランプ生成回路によって生成されるランプ電圧であり、各列の比較器３０１に共通に供給される。比較器３０１は入力信号Ｖｉｎと参照電圧ＲＡＭＰとの大小を比較する。比較器３０１は、入力信号Ｖｉｎが参照信号Ｒａｍｐを下回る場合はローレベル、入力信号Ｖｉｎが参照信号ＲＡＭＰを上回る場合はハイレベルを、比較信号ＣＯＭＰとして出力する。

ラッチ回路３０２、３０３には、比較信号ＣＯＭＰと、カウンタ回路２０４から供給されるカウント値を示す複数ビットのデータとが入力される。さらに、ラッチ回路３０２には選択信号ＳＥＬ＿Ｎが入力される。ラッチ回路３０２は、選択信号ＳＥＬ＿Ｎがハイレベルの間、比較信号ＣＯＭＰの入力を受け付ける。ラッチ回路３０２は、比較信号ＣＯＭＰがハイレベルからローレベルに切り替わったタイミングで、カウンタ回路２０４から入力されるカウント値の各ビットデータを信号データとしてラッチする。また、ラッチ回路３０３には選択信号ＳＥＬ＿Ｓが入力される。ラッチ回路３０３は選択信号ＳＥＬ＿Ｓがハイレベルの間、比較信号ＣＯＭＰの入力を受け付ける。ラッチ回路３０３は、比較信号ＣＯＭＰがハイレベルからローレベルに切り替わったタイミングで、カウンタ回路２０４から入力されるカウント値の各ビットデータを信号データとしてラッチする。図３の例では、カウント回路１３からカウント値としてｎビットのデータが出力され、ラッチ回路３０２、３０３がそれぞれｎビットのデータをラッチ可能な構成が示される。これに代えて、ラッチ可能なデータのビット数はラッチ回路３０２とラッチ回路３０３とで異なっていてもよい。

図４を参照して、メモリ回路２０５から共通デジタル出力線２０９までの構成例を説明する。図４の例では、各メモリブロック２０６が４画素列分のメモリ回路２０５を有する。複数の列回路２０３のうち特定の１つを参照する場合に、添え字ｘを付して列回路２０３＿ｘのように表す。複数のメモリ回路２０５のうち特定の１つを参照する場合に、添え字ｘを付してメモリ回路２０５＿ｘのように表す。複数のメモリブロック２０６のうち特定の１つを参照する場合に、添え字ｉを付してメモリブロック２０６＿ｉのように表す。複数のブロックデジタル出力線２０７のうち特定の１つを参照する場合に、添え字ｉを付してブロックデジタル出力線２０７＿ｉのように表す。複数の出力回路２０８のうち特定の１つを参照する場合に、添え字ｉを付して出力回路２０８＿ｉのように表す。添え字ｘは、ｘ番目の画素列に対応する要素であることを示し、１以上、画素列数以下の整数である。添え字ｉは、ｉ番目のメモリブロックに対応する要素であることを示し、１以上、（画素列数／４）以下の整数である。

メモリ回路２０５＿ｘは列回路２０３＿ｘのラッチ回路３０２、３０３が出力する各ビットデータを、各画素列に共通に与えられるメモリ転送信号ＭＴＸに従って保持する。メモリ回路２０５＿ｘの出力端に列選択回路４００＿ｘが接続されている。列選択回路４００＿ｘは、メモリ回路２０５＿ｘを、水平走査回路２１０から列ごとに入力される読み出し信号ＲＥＡＤ＿ｘに従って、ブロックデジタル出力線２０７＿ｉに接続する。ブロックデジタル出力線２０７＿ｉはメモリブロック２０６＿ｉごとに設けられ、接続されたデジタルメモリから各ビットデータを伝送可能である。

出力回路２０８ｉは、水平走査回路２１０からメモリブロックごとに入力されるブロック選択信号ＢＳＥＬ＿ｉがハイレベルの間、ブロックデジタル出力線２０７＿ｉを共通デジタル出力線２０９に接続する。共通デジタル出力線２０９は、複数のメモリブロック２０６に共通に設けられ、出力回路２０８＿ｉを介して接続されたメモリブロック２０６＿ｉの各ビットデータを伝送可能である。

図５及び図６を参照して、光電変換装置１０１からのデジタルデータの読み出し動作例について説明する。図５には、特定の画素行（以降、ｙ行目とする）とその前後の画素行とについて、各画素行の動作の時間的な前後関係を示している。１つの画素行に対する処理は、画素回路２０１から読み出されたアナログ信号に対応するデジタルデータを生成するデータ生成動作と、生成されたデジタルデータを外部に出力するデータ出力動作とを含む。データ生成動作では、同一の画素行に含まれる複数の画素回路２０１について並行してデジタルデータが生成される。データ出力動作では、同一の画素行に含まれる複数の画素回路２０１について順番にデジタルデータが出力される。光電変換装置１０１は、ｙ行目の画素行についてのデータ生成動作とｙ－１行目の画素行についてのデータ出力動作とが時間的に重畳するように構成される。また、光電変換装置１０１は、ｙ＋１行目の画素行についてのデータ生成動作とｙ行目の画素行についてのデータ出力動作とが時間的に重畳するように構成される。

図６を参照して、は、画素信号のＡＤ変換を含むデータ生成動作と、メモリ回路２０５からのデータ出力動作の詳細について説明する。時刻Ｔ００～Ｔ１０にｙ行目の画素回路２０１についてのデータ生成動作を示し、時刻Ｔ１１～Ｔ１４にメモリ回路２０５からｙ行目の画素回路２０１についてのデータ出力動作を示す。時刻Ｔ００～Ｔ１０に、ｙ行目の画素回路２０１についてのデータ生成動作と並行して、ｙ－１行目の画素回路２０１についてのデータ出力動作が行われる。また、時刻Ｔ１１～Ｔ１４に、ｙ＋１行目の画素回路２０１についてのデータ生成動作と並行して、ｙ行目の画素回路２０１についてのデータ出力動作が行われる。制御信号ＰＳＥＬ、ＰＲＥＳ及びＰＴＸは、画素行ごとに異なるタイミングでレベルが切り替わる。そこで、各画素行の画素回路２０１に供給される制御信号を添え字を付すことによって区別する。例えば、ｙ行目の画素回路２０１に供給される制御信号ＰＳＥＬをＰＳＥＬ＿ｙと表す。

ｙ行目の画素回路２０１についてのデータ生成動作は、時刻Ｔ００に、制御信号ＰＳＥＬ＿ｙがハイレベルに切り替わることによって開始される。これによって、ｙ行目の画素回路２０１の選択トランジスタＭ４がオン状態となり、増幅トランジスタＭ３が垂直出力線ＶＬに接続される。

時刻Ｔ０１に、制御信号ＰＲＥＳ＿ｙがローレベルに切り替わることによって、リセットトランジスタＭ２がオフ状態に遷移し、フローティングディフュージョンＦＤのリセットが解除される。その後、所定の時間が経過後の時刻Ｔ０２に、画素のリセットレベルに対するＡＤ変換動作が開始される。時刻Ｔ０１～Ｔ０２の間隔は、リセット解除後に垂直出力線ＶＬの電圧が安定すると想定される長さに設定されている。

ＡＤ変換動作は、ＡＤ変換回路の比較器３０１に対してランプ信号ＲＡＭＰの供給が開始されることによって開始される。ランプ信号ＲＡＭＰとは、時間の結果とともに一定の比率で電圧レベルが変化する信号のことである。ランプ信号ＲＡＭＰの供給開始とともに、カウンタ回路２０４は、時刻Ｔ０２からカウントを開始し、ランプ信号ＲＡＭＰが供給されている間の時間をカウントする。ランプ信号ＲＡＭＰの供給開始及びカウンタ回路２０４のカウント開始とともに、選択信号ＳＥＬ＿Ｎがハイレベルに切り替わる。これによって、ラッチ回路３０２が比較信号ＣＯＭＰの入力の受け付けを開始する。

比較器３０１は、垂直出力線ＶＬを介して入力される入力電圧Ｖｉｎと、ランプ信号ＲＡＭＰとの電圧レベルとの大小を比較する。このとき、入力電圧Ｖｉｎは、画素回路２０１のフローティングディフュージョンＦＤのリセットレベルに基づく電圧レベルに安定している。この時点の入力電圧Ｖｉｎは、リセット状態である画素回路２０１から読み出されるアナログ信号である。このようなアナログ信号を、以下ではＮ信号と表す。ランプ信号ＲＡＭＰの電圧レベルが時間の経過とともに低下し、入力電圧Ｖｉｎを下回ると、比較信号ＣＯＭＰがローレベルに切り替わる。この時刻をＴ０３とする。比較信号ＣＯＭＰのローレベルへの変化に応じて、ラッチ回路３０２は、カウンタ回路２０４によるカウント値の各ビットデータをラッチする。このときラッチされたデジタルデータは、画素回路２０１から読み出されたＮ信号を表す。以下、Ｎ信号を表すデジタルデータをＮ信号データと表す。

時刻Ｔ０４に、ＡＤ変換回路の比較器３０１に対するランプ信号ＲＡＭＰの供給が終了する。これによって、画素回路２０１のＮ信号のＡＤ変換動作が終了する。ＡＤ変換回路の比較器３０１に対するランプ信号ＲＡＭＰの供給の終了とともに、選択信号ＳＥＬ＿Ｎがローレベルに切り替わる。これによって、ラッチ回路３０２による比較信号ＣＯＭＰの受け付けを停止する。また、ＡＤ変換回路の比較器３０１に対するランプ信号ＲＡＭＰの供給の終了とともに、カウンタ回路２０４は、カウントを停止する。ランプ信号ＲＡＭＰ及びカウンタ回路２０４は、次のＡＤ変換動作の前にそれぞれリセットされる。

時刻Ｔ０５に、制御信号ＰＴＸ＿ｙがハイレベルに切り替わり、時刻Ｔ０６までハイレベルに維持される。これによって、フォトダイオードＰＤに蓄積された信号電荷がフローティングディフュージョンＦＤに転送される。フォトダイオードＰＤには、以前の読み出しが終了してからここまでに画素回路２０１（具体的には、そのフォトダイオードＰＤ）に入射した光量に応じた電荷が蓄積されている。フォトダイオードＰＤから転送された電荷量に応じてフローティングディフュージョンＦＤの電位が変動する。これに応じて、入力電圧Ｖｉｎは、フローティングディフュージョンＦＤの電位に基づく電圧レベルに変化する。この時点の入力電圧Ｖｉｎは、入射光に応じた電荷が蓄積された状態の画素回路２０１から読み出されるアナログ信号である。このようなアナログ信号を、以下ではＳ信号と表す。Ｓ信号は、画素回路２０１のリセットレベルに光信号レベルが重畳した値を有する。フォトダイオードに光が入射していない場合に（例えば、ＯＢ画素回路２０１ａについて）、Ｓ信号は、図６の破線で示すようにＮ信号と概略等しい値となる。

時刻Ｔ０６に、制御信号ＰＴＸ＿ｙがローレベルに切り替わる。これによって、フォトダイオードＰＤからの信号電荷の転送が終了する。これと同時に、入力電圧Ｖｉｎに対するＡＤ変換動作が再び開始される。時刻Ｔ０６から開始されるＡＤ変換動作は、時刻Ｔ０２から開始された上述のＡＤ変換動作と同様である。ただし、今回のＡＤ変換動作では、結果をラッチ回路３０２に保持させるために、ＡＤ変換動作の開始とともに、選択信号ＳＥＬ＿Ｓがハイレベルに切り替わる。フォトダイオードＰＤに光が入射しなかった場合に（例えば、ＯＢ画素回路２０１ａについて）比較信号ＣＯＭＰが反転した時刻をＴ０７ａで表す。また、何らかの光量が入射した場合に比較信号ＣＯＭＰが反転した時刻をＴ０７ｂで表す。このときラッチされたデジタルデータは、画素回路２０１から読み出されたＳ信号を表す。以下、Ｓ信号を表すデジタルデータをＳ信号データと表す。

時刻Ｔ０８に、ＡＤ変換回路の比較器３０１に対するランプ信号ＲＡＭＰの供給が終了する。これによって、画素回路２０１のＳ信号のＡＤ変換動作が終了する。ＡＤ変換回路の比較器３０１に対するランプ信号ＲＡＭＰの供給の終了とともに、選択信号ＳＥＬ＿Ｓがローレベルに切り替わる。これによって、ラッチ回路３０３による比較信号ＣＯＭＰの受け付けを停止する。また、ＡＤ変換回路の比較器３０１に対するランプ信号ＲＡＭＰの供給の終了とともに、カウンタ回路２０４は、カウントを停止する。ランプ信号ＲＡＭＰ及びカウンタ回路２０４は、次のＡＤ変換動作の前にそれぞれリセットされる。

時刻Ｔ０９に、制御信号ＰＲＥＳ＿ｙがハイレベルに切り替わる。これによって、リセットトランジスタＭ２がオン状態に遷移し、フローティングディフュージョンＦＤのリセットが開始される。時刻Ｔ１０に、制御信号ＰＳＥＬ＿ｙがローレベルに切り替わる。これによって、ｙ行目の画素回路２０１の選択トランジスタＭ４がオフ状態となり、増幅トランジスタＭ３の垂直出力線ＶＬへの接続が解除される。以上のように、制御信号ＰＳＥＬ＿ｙがローレベルに切り替わることによって、ｙ行目の画素回路２０１についてのデータ生成動作の動作が終了する。

Ｓ信号に対するＡＤ変換動作の終了後、時刻Ｔ０８からＴ１１までの間の任意のタイミングで、メモリ回路２０５に供給されるメモリ転送信号ＭＴＸが一時的に（図６の例では時刻Ｔ０９～Ｔ１０の間）ハイレベルに切り替わる。これによって、ラッチ回路３０２にラッチされたＮ信号データと、ラッチ回路３０３にラッチされたＳ信号データとが、メモリ回路２０５に記憶される。以下では、Ｎ信号データとＳ信号データとを合わせて信号データと表す。

ｙ行目の画素回路２０１についての信号データがメモリ回路２０５に記憶された後、時刻Ｔ１１から、ｙ行目の画素回路２０１についてのデータ出力動作が開始される。具体的に、メモリ回路２０５に記憶されたデジタルデータが共通デジタル出力線２０９を通じて光電変換装置１０１の外部（例えば、図１の信号処理回路１０７）へ出力される。

時刻ＴＢ１～ＴＢ２の間、ブロック選択信号ＢＳＥＬ＿１がハイレベルとなる。これによって、メモリブロック２０６＿１が選択され、ブロックデジタル出力線２０７＿１が共通デジタル出力線２０９に接続される。ブロック選択信号ＢＳＥＬ＿１がハイレベルの間に、読み出し信号ＲＥＡＤ＿１～ＲＥＡＤ＿４が順次送られ、メモリ回路２０５＿１～２０５＿４が順に選択される。メモリ回路２０５＿１～２０５＿４がブロックデジタル出力線２０７＿１に順次接続されることで、メモリ回路２０５＿１～２０５＿４に記憶された信号データが順に共通デジタル出力線２０９から出力される。

同様にして、時刻ＴＢ２～ＴＢ３の間に、メモリブロック２０６＿２が選択され、メモリ回路２０５＿５～２０５＿８に記憶された信号データが順に共通デジタル出力線２０９から出力される。時刻ＴＢ３～ＴＢ４の間に、メモリブロック２０６＿３が選択され、メモリ回路２０５＿９～２０５＿１２に記憶された信号データが順に共通デジタル出力線２０９から出力される。時刻ＴＢ４～ＴＢ５の間に、メモリブロック２０６＿４が選択され、メモリ回路２０５＿１３～２０５＿１６に記憶された信号データが順に共通デジタル出力線２０９から出力される。すべてのメモリ回路２０５からデジタルデータが読み出されることによって、ｙ行目の画素回路２０１についてのデータ出力動作が終了する。

光電変換装置１０１の外部に出力された信号データは、信号処理回路１０７において処理される。例えば、信号処理回路１０７は、Ｓ信号データからＮ信号データを減算することで、Ｓ信号データに含まれるノイズ成分を除去し、入射光に応じた成分を抽出する。減算処置を行う機能は、光電変換装置１０１に設けられた回路によって行われてもよい。

図７を参照して、水平走査回路２１０の動作の詳細について説明する。図７は、図６のタイミング図の一部の信号及び一部の期間に着目した図である。上述のように、水平走査回路２１０は、複数の出力回路２０８に制御信号ＢＳＥＬを供給することによって、複数の出力回路２０８から特定の出力回路２０８を選択する。

特定の出力回路２０８が選択されると、その出力回路２０８に接続されたブロックデジタル出力線２０７と共通デジタル出力線２０９とが接続される。特定の出力回路２０８の選択が解除されると、その出力回路２０８に接続されたブロックデジタル出力線２０７と共通デジタル出力線２０９とが切断される。このような接続状態の変化により、電源配線を介して、列回路２０３や垂直出力線ＶＬに電源変動が発生する。このような電源変動がＡＤ変換動作中の比較器３０１の出力の反転（すなわち、デジタルデータのビット値の確定）の付近で発生してしまうと、ＡＤ変換で得られる値に誤差が発生してしまう。特に、Ｎ信号や、ＯＢ画素回路２０１ａからのＳ信号のような比較的小さな値を有する信号がこのような電源変動の影響を受けやすい。

そこで、本実施形態の水平走査回路２１０は、Ｎ信号に対するＡＤ変換動作中の比較器３０１の出力の反転の付近で、複数の出力回路２０８からの出力回路の選択を変更しないように動作する。出力回路２０８の選択の変更とは、新たに出力回路２０８を選択することと、出力回路２０８の選択を解除することとを含む。新たに出力回路２０８を選択することは、出力回路２０８へ供給する制御信号ＢＳＥＬをハイレベルに切り換えることによって行われる。出力回路２０８の選択を解除することは、出力回路２０８へ供給する制御信号ＢＳＥＬをローレベルに切り換えることによって行われる。複数の出力回路２０８からの出力回路２０８の選択を変更しない期間のことを禁止期間と表す。すなわち、水平走査回路２１０は、禁止期間中に出力回路２０８の選択を変更せず、他の期間に出力回路２０８の選択を変更する。

まず、Ｎ信号に対するＡＤ変換動作の禁止期間について説明する。Ｎ信号に対するＡＤ変換動作が行われる期間をＡＤ変換期間１と表す。ＡＤ変換期間１に含まれる禁止期間を禁止期間１と表す。上述のように、ＡＤ変換期間１は、ＡＤ変換動作を行うためにランプ信号が変化している期間であってもよい。光電変換装置１０１は、Ｎ信号に対するＡＤ変換動作中の比較器３０１の出力が反転する時刻がＡＤ変換期間１の中央に位置するように設計される。そこで、禁止期間１に、ＡＤ変換期間１（時刻Ｔ０２～Ｔ０４）の中央の時刻ＴＣ４を含める。また、実際のＮ信号の値によって、比較器３０１の出力が反転する時刻は変化する。そこで、禁止期間１は、ある程度の長さを有する。

禁止期間１の中央は、ＡＤ変換期間１（時刻Ｔ０２～Ｔ０４）の中央（時刻ＴＣ４）に一致してもよいし、そこからずれていてもよい。ＡＤ変換期間１の長さをＴとして、禁止期間１の長さは、例えばＴの３０％であってもよいし、５０％であってもよい。禁止期間１の長さをＴの３０％とした場合に、禁止期間１は、ＡＤ変換期間１の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間であってもよい。禁止期間１の長さをＴの５０％とした場合に、禁止期間１は、ＡＤ変換期間１の開始から０．２５Ｔ経過してから０．７５Ｔ経過するまでの期間であってもよい。

禁止期間１が長いほど、比較器３０１の出力が反転する時刻が禁止期間１に含まれる可能性が高くなる。一方、禁止期間１が長いほど、出力回路２０８の選択の変更が制限される期間が長くなる。そのため、禁止期間１の長さは、両者のトレードオフを考慮して設計される。禁止期間１は、ＡＤ変換期間１よりも短くてもよいし、ＡＤ変換期間１と同じであってもよい。

図７の例において、水平走査回路２１０は、時刻Ｔ００で、制御信号ＢＳＥＬ＿１をハイレベルに切り換えることによって、出力回路２０８＿１を選択する。その後、水平走査回路２１０は、時刻ＴＣ２で、制御信号ＢＳＥＬ＿１をローレベルに切り換えることによって、出力回路２０８＿１の選択を解除するとともに、制御信号ＢＳＥＬ＿２をハイレベルに切り換えることによって、出力回路２０８＿２を選択する。その後、時刻ＴＣ３で禁止期間１が開始するため、水平走査回路２１０は、出力回路２０８の選択を変更しない。具体的に、水平走査回路２１０は、出力回路２０８＿２が選択された状態を維持する。

時刻ＴＣ４で、禁止期間１が終了する。その後、水平走査回路２１０は、時刻Ｔ０４で、制御信号ＢＳＥＬ＿２をローレベルに切り換えることによって、出力回路２０８＿２の選択を解除するとともに、制御信号ＢＳＥＬ＿３をハイレベルに切り換えることによって、出力回路２０８＿３を選択する。上述の例では、Ｎ信号データが確定する時刻Ｔ０３が禁止期間１に含まれる。

続いて、Ｓ信号に対するＡＤ変換動作の禁止期間について説明する。Ｓ信号に対するＡＤ変換動作が行われる期間をＡＤ変換期間２と表す。ＡＤ変換期間２に含まれる禁止期間を禁止期間２と表す。上述のように、ＡＤ変換期間２は、ＡＤ変換動作を行うためにランプ信号が変化している期間であってもよい。

上述のように、ＡＤ変換されるアナログ信号の値が大きければ、電源変動の影響を受けにくい。そこで、ＡＤ変換期間２の前半に禁止期間２が設定される。禁止期間２の長さは、禁止期間１の長さと同じであってもよい。また、ＡＤ変換期間２の開始から禁止期間２の開始までの長さは、ＡＤ変換期間１の開始から禁止期間１の開始までの長さと同じであってもよい。ＡＤ変換期間１の長さをＴとして、禁止期間２の長さは、例えばＴの３０％であってもよいし、５０％であってもよい。禁止期間１の長さをＴの３０％とした場合に、禁止期間２は、ＡＤ変換期間２の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間であってもよい。禁止期間２の長さをＴの５０％とした場合に、禁止期間２は、ＡＤ変換期間２の開始から０．２５Ｔ経過してから０．７５Ｔ経過するまでの期間であってもよい。

図７の例において、水平走査回路２１０は、時刻ＴＣ５で、制御信号ＢＳＥＬ＿３をローレベルに切り換えることによって、出力回路２０８＿３の選択を解除する。また、水平走査回路２１０は、時刻ＴＣ５で、制御信号ＢＳＥＬ＿４をハイレベルに切り換えることによって、出力回路２０８＿４を選択する。その後、時刻ＴＣ６で禁止期間２が開始するため、水平走査回路２１０は、出力回路２０８の選択を変更しない。具体的に、水平走査回路２１０は、出力回路２０８＿４が選択された状態を維持する。

時刻ＴＣ７で、禁止期間２が終了する。その後、水平走査回路２１０は、時刻ＴＣ８で、制御信号ＢＳＥＬ＿４をローレベルに切り換えることによって、出力回路２０８＿４の選択を解除する。上述の例では、ＯＢ画素回路２０１ａについてＳ信号データが確定する時刻Ｔ０７ａが禁止期間２に含まれる。

電源変動がＡＤ変換動作に与える影響をＮ信号とＳ信号とで近くなるように出力回路２０８の選択が変更されてもよい。例えば、ＡＤ変換期間１の開始から、禁止期間１の開始までに出力回路２０８の選択が最後に変更されるまでの時間（ＴＣ２－Ｔ０２）は、ＡＤ変換期間２の開始から、禁止期間２の開始までに出力回路２０８の選択が最後に変更されるまでの時間（ＴＣ５－Ｔ０６）に等しくてもよい。

以上、本実施形態によれば、出力回路２０８の選択の変更がＡＤ変換に与える影響を軽減できる。それにより、ＡＤ変換の精度が向上する。

また、比較器３０１にＡＤ変換期間１に先立ってオフセットを保持させることで、Ｎ信号のＡＤ変換における比較信号ＣＯＭＰのローレベルへの変化タイミングを制御してもよい。このような動作はオートゼロ動作とも呼ばれる。例えば、特開２０２１－６４８５９号公報の図２に記載の構成で、同公報図３に記載の時刻ｔ１～ｔ１２までの動作によって複数の比較器３０１にオフセットを付与し、当該オフセットを保持させるようにしてもよい。この場合には、Ｎ信号のＡＤ変換において、典型的にはＡＤ変換期間１の中央付近に比較信号ＣＯＭＰのローレベルへの変化タイミングが設定される。このため、本実施形態のように、禁止期間１をＡＤ変換期間１の中央付近（ＡＤ変換期間の長さをＴとして、開始してから０．３５Ｔ経過してから０．６５Ｔを経過するまでの期間）に設ける。これにより、本実施形態の効果を得やすくすることができる。また、禁止期間１を、ＡＤ変換期間１の開始から０．２５Ｔ経過してから０．７５Ｔ経過するまでの期間とすることによっても、複数の出力回路２０８からの出力回路の選択を変更する動作と、比較信号ＣＯＭＰのローレベルへの変化タイミングとが重なりにくくすることができる。

＜第２実施形態＞
第１実施形態は、すべてのメモリ回路２０５からデータが読み出される動作モードで光電変換装置１０１が動作する場合について説明した。このような動作モードを全メモリモードと呼ぶ。第２実施形態において、光電変換装置１０１は、全メモリモードに代えて又はこれに加えて、一部のメモリ回路２０５からのみデータが読み出される動作モードで動作可能である。このように、選択される出力回路２０８の個数が少ない動作モードを部分メモリモードと呼ぶ。例えば、隣接する画素列の信号をビニングして読み出す場合や、一部の画素列のみから信号を読み出す場合（すなわち、クロップ読み出しの場合）に、光電変換装置１０１は部分メモリモードで動作する。

以下では、部分メモリモードの一例として、クロップ読み出しによって、複数の画素回路２０１のうち、図８の領域８００に含まれる１０行４列の画素回路２０１のみから画素信号を読み出す場合について説明する。図８は、図２に示される光電変換装置１０１に、領域８００の説明が追加された図である。この例では、領域８００に含まれる画素回路２０１に対応するメモリ回路２０５（具体的に、メモリ回路２０５＿１～２０５＿４）のみが使用され、他のメモリ回路２０５（具体的に、メモリ回路２０５＿５～２０５＿１６）は使用されない。

全メモリモードでの光電変換装置１０１の動作は図６で説明したものと同様である。図９を参照して部分メモリモードでの光電変換装置１０１の動作を説明する。図６との共通部分について説明を省略する。この例では、メモリブロック２０６＿２～２０６＿４に含まれるメモリ回路２０５が選択されない。そのため、水平走査回路２１０は、制御信号ＢＳＥＬ＿２～ＢＳＥＬ＿４及びＲＥＡＤ＿５～ＲＥＡＤ＿１６をローレベルに維持する。部分メモリモードでは、出力回路２０８の選択の変更の回数が、全メモリモードよりも少ない。そのため、出力回路２０８の選択の変更が禁止される禁止期間を長くすることができる。

図１０を参照して、水平走査回路２１０の動作の詳細について説明する。図１０は、図９のタイミング図の一部の信号及び一部の期間に着目した図である。部分メモリモードにおける禁止期間１の開始は、全メモリモードにおける禁止期間１の開始と同じタイミングであってもよい。一方、部分メモリモードにおける禁止期間１の終了は、全メモリモードにおける禁止期間１の終了よりも遅いタイミングであってもよい。すなわち、部分メモリモードにおける禁止期間１は、全メモリモードにおける禁止期間１よりも長い。部分メモリモードにおける禁止期間１は、ＡＤ変換期間１の終了まで継続してもよい。

部分メモリモードにおける禁止期間２の開始は、全メモリモードにおける禁止期間２の開始と同じタイミングであってもよい。一方、部分メモリモードにおける禁止期間２の終了は、全メモリモードにおける禁止期間２の終了よりも遅いタイミングであってもよい。すなわち、部分メモリモードにおける禁止期間２は、全メモリモードにおける禁止期間２よりも長い。部分メモリモードにおける禁止期間２は、ＡＤ変換期間２の終了まで継続してもよい。図１０の例では、禁止期間１の前に出力回路２０８＿１が選択されている。出力回路２０８＿１は、他の期間、例えば図９において破線で示すような期間に選択されてもよい。

＜その他の実施形態＞
図１１（ａ）を参照しながら、半導体装置１１０３を備える機器１１００に係る実施形態について詳細に説明する。半導体装置１１０３は、上述の何れの実施形態の光電変換装置であってもよい。半導体装置１１０３は、半導体デバイス１１０１と、半導体デバイス１１０１を収容するパッケージ１１０２とを含んでもよい。パッケージ１１０２は、半導体デバイス１１０１が固定された基体と、半導体デバイス１１０１に対向するガラスなどの蓋体と、を含んでもよい。パッケージ１１０２は、基体に設けられた端子と半導体デバイス１１０１に設けられた端子（ボンディングパッド）とを接続するボンディングワイヤやバンプなどの接合部材をさらに含んでもよい。

機器１１００は、光学装置１１０４、制御装置１１０５、処理装置１１０６、表示装置１１０７、記憶装置１１０８、および機械装置１１０９の少なくともいずれかを備えてもよい。光学装置１１０４は、例えばレンズやシャッター、ミラーである。制御装置１１０５は、半導体装置１１０３を制御する。制御装置１１０５は、例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などの半導体装置である。

処理装置１１０６は、半導体装置１１０３から出力された信号を処理する。処理装置１１０６は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵ（Central Processing Unit）やＡＳＩＣなどの半導体装置である。表示装置１１０７は、半導体装置１１０３で得られた情報（画像）を表示する、ＥＬ（Electro-Luminescence）表示装置や液晶表示装置である。記憶装置１１０８は、半導体装置１１０３で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置１１０８は、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリ、又はフラッシュメモリやハードディスクドライブなどの不揮発性メモリである。

機械装置１１０９は、モーターやエンジンなどの可動部又は推進部を有する。機器１１００では、半導体装置１１０３から出力された信号を表示装置１１０７に表示したり、機器１１００が備える通信装置（不図示）によって外部に送信したりする。そのために、機器１１００は、半導体装置１１０３が有する記憶回路や演算回路とは別に、記憶装置１１０８や処理装置１１０６をさらに備えてもよい。機械装置１１０９は、半導体装置１１０３から出力され信号に基づいて制御されてもよい。

また、機器１１００は、撮影機能を有する情報端末（例えばスマートフォンやウェアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置１１０９は、ズーミングや合焦、シャッター動作のために光学装置１１０４の部品を駆動してもよい。これにかえて、カメラにおける機械装置１１０９は防振動作のために半導体装置１１０３を移動してもよい。

また、機器１１００は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置１１０９は移動装置として用いられてもよい。輸送機器としての機器１１００は、半導体装置１１０３を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものであってもよい。運転（操縦）の補助および／または自動化のための処理装置１１０６は、半導体装置１１０３で得られた情報に基づいて移動装置としての機械装置１１０９を操作するための処理を行ってもよい。これにかえて、機器１１００は、内視鏡などの医療機器や、分析測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器であってもよい。

図１１（ｂ）及び図１１（ｃ）を用いて、撮像システム及び移動体に係る実施形態について説明する。図１１（ｂ）は、車載カメラに関する撮像システム１１１０の一例を示したものである。撮像システム１１１０は、光電変換装置１１１１を有する。光電変換装置１１１１は、上述の実施形態の何れの光電変換装置であってもよい。撮像システム１１１０は、光電変換装置１１１１により取得された複数の画像データに対し、画像処理を行う処理装置である画像処理部１１１２を有する。また、撮像システム１１１０は、光電変換装置１１１１により取得された複数の画像データから視差（視差画像の位相差）の算出を行う処理装置である視差取得部１１１３を有する。さらに、撮像システム１１１０は、算出された視差に基づいて対象物までの距離を算出する処理装置である距離取得部１１１４と、算出された距離に基づいて衝突可能性があるか否かを判定する処理装置である衝突判定部１１１５と、を有する。ここで、視差取得部１１１３や距離取得部１１１４は、対象物までの距離情報等の情報を取得する情報取得部の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部１１１５はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。上述した各種の処理装置は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールに基づいて演算を行う汎用のハードウェアによって実現されてもよい。また、処理装置は、ＦＰＧＡ、ＡＳＩＣ等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム１１１０は、車両情報取得装置１１１６と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム１１１０は、衝突判定部１１１５での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ１１１７に接続されている。すなわち、制御ＥＣＵ１１１７は、距離情報に基づいて移動体を制御する移動体制御部の一例である。また、撮像システム１１１０は、衝突判定部１１１５での判定結果に基づいて、ドライバーへ警報を発する警報装置１１１８にも接続されている。例えば、衝突判定部１１１５の判定結果として衝突可能性が高い場合に、制御ＥＣＵ１１１７はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１１１８は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム１１１０で撮像する。図１１（ｃ）に、車両前方（撮像範囲１１１９）を撮像する場合の撮像システム１１１０を示した。車両情報取得装置１１１６は、撮像システム１１１０を動作させ撮像を実行させるように指示を送る。

以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（輸送機器）に適用することができる。移動体（輸送機器）における移動装置はエンジン、モーター、車輪、プロペラなどの各種の移動部である。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１０１ 光電変換装置、２０３ 列回路、２０５ メモリ回路、２０８ 出力回路、２１０ 水平走査回路

Claims (14)

1. 複数の画素回路と、
   前記複数の画素回路から読み出されたアナログ信号をＡＤ変換期間にＡＤ変換することによってデジタルデータを生成する複数のＡＤ変換回路と、
   前記複数のＡＤ変換回路によって生成された前記デジタルデータを記憶する複数のメモリ回路と、
   前記複数のメモリ回路のうちの２つ以上のメモリ回路にそれぞれが接続されている複数の出力回路と、
   前記複数の出力回路の何れかを選択し、前記選択された出力回路に接続されている２つ以上のメモリ回路の何れかを選択することによって、前記選択されたメモリ回路に記憶されている前記デジタルデータを出力線に読み出す走査回路と、を備え、
   前記走査回路は、前記ＡＤ変換期間の長さをＴとして、前記ＡＤ変換期間の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間を少なくとも含む禁止期間中に、前記複数の出力回路からの出力回路の選択を変更しない、光電変換装置。
2. 前記走査回路は、前記ＡＤ変換期間のうちの前記禁止期間に含まれない期間中に、前記複数の出力回路からの出力回路の選択を変更する、請求項１に記載の光電変換装置。
3. 前記走査回路は、前記ＡＤ変換期間の開始から前記禁止期間の開始までの期間中に、前記複数の出力回路からの出力回路の選択を変更する、請求項１に記載の光電変換装置。
4. 前記禁止期間の長さは、前記ＡＤ変換期間の長さよりも短い、請求項１乃至３の何れか１項に記載の光電変換装置。
5. 前記複数のＡＤ変換回路は、
   第１ＡＤ変換期間に、リセット状態の前記複数の画素回路から読み出された第１アナログ信号をＡＤ変換し、
   第２ＡＤ変換期間に、入射光に応じた電荷が蓄積された状態の前記複数の画素回路から読み出された第２アナログ信号をＡＤ変換し、
   前記ＡＤ変換期間は、前記第１ＡＤ変換期間であり、
   前記走査回路は、前記第１ＡＤ変換期間の長さをＴとして、前記第１ＡＤ変換期間の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間を少なくとも含む第１禁止期間中に、前記複数の出力回路からの出力回路の選択を変更しない、請求項１乃至４の何れか１項に記載の光電変換装置。
6. 前記走査回路は、前記第１ＡＤ変換期間の長さをＴとして、前記第２ＡＤ変換期間の開始から０．３５Ｔ経過してから０．６５Ｔ経過するまでの期間を少なくとも含む第２禁止期間中に、前記複数の出力回路からの出力回路の選択を変更しない、請求項５に記載の光電変換装置。
7. 前記第１ＡＤ変換期間の開始から、前記第１禁止期間の開始までに前記複数の出力回路からの出力回路の選択が最後に変更されるまでの時間は、前記第２ＡＤ変換期間の開始から、前記第２禁止期間の開始までに前記複数の出力回路からの出力回路の選択が最後に変更されるまでの時間に等しい、請求項６に記載の光電変換装置。
8. 前記光電変換装置は、第１動作モードと、前記第１動作モードよりも、前記複数の出力回路のうち選択される出力回路の個数が少ない第２動作モードとで動作可能であり、
   前記第２動作モードにおける前記第２禁止期間は、前記第１動作モードにおける前記第２禁止期間よりも長い、請求項６又は７に記載の光電変換装置。
9. 前記第２動作モードにおいて、前記第１禁止期間は、前記第１ＡＤ変換期間の終了まで継続し、前記第２禁止期間は、前記第２ＡＤ変換期間の終了まで継続する、請求項８に記載の光電変換装置。
10. 前記禁止期間が、前記ＡＤ変換期間の開始から終了までの期間である、請求項１に記載の光電変換装置。
11. 前記禁止期間が、前記ＡＤ変換期間の開始から０．２５Ｔ経過してから０．７５Ｔ経過するまでの期間を少なくとも含む期間である、請求項１に記載の光電変換装置。
12. ランプ信号が入力され、前記ランプ信号と前記アナログ信号との比較結果を示す信号を出力する比較器を前記ＡＤ変換回路は有し、
    前記ＡＤ変換期間は、前記ランプ信号の電圧レベルの変化の開始から、前記変化の終了までの期間である、請求項１乃至１１の何れか１項に記載の光電変換装置。
13. 前記比較器は前記ＡＤ変換期間に先立ってオフセットが保持される、請求項１２に記載の光電変換装置。
14. 請求項１乃至１３の何れか１項に記載の光電変換装置と、
    前記光電変換装置に対応した光学装置、
    前記光電変換装置を制御する制御装置、
    前記光電変換装置から出力された信号を処理する処理装置、
    前記光電変換装置で得られた情報を表示する表示装置、
    前記光電変換装置で得られた情報を記憶する記憶装置、及び
    前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかと、を備える機器。

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