JP7336199B2 - 撮像装置、撮像システム及び信号処理装置 - Google Patents

Description

本発明は、撮像装置、撮像システム及び信号処理装置に関する。

２次元画像を取得するためのエリア型撮像装置の１つに、ＣＭＯＳ型イメージセンサ（以下、ＣＭＯＳセンサという）がある。近年、画素アレイから行単位で読み出されるアナログ信号を、画素アレイの各列に対応して設けられたアナログ／デジタル（Ａ／Ｄ）変換器を用いて並列処理し、Ｎビットのデジタル信号に変換するＣＭＯＳセンサの開発が行われている。各列のＡ／Ｄ変換器から出力されたデジタル信号は、水平転送回路を用いて出力回路に順次転送され、ＣＭＯＳセンサの外部へと出力される。列毎にＡ／Ｄ変換器を内蔵したこのようなＣＭＯＳセンサでは、Ａ／Ｄ変換動作と水平転送動作とをパイプライン処理することにより、フレームレートを向上することが可能である。

特許文献１には、Ａ／Ｄ変換動作と水平転送動作とをパイプライン処理するＣＭＯＳセンサにおいて、水平転送動作に伴う消費電流の変化に起因して発生するＡ／Ｄ変換誤差を低減する技術が開示されている。また、特許文献２には、被写体を撮像して得られたデジタルデータをシリアル伝送する際の伝送品質を確保する技術が開示されている。

特開２０１２－０８５０６３号公報 特開２０１７－０１７３８１号公報

特許文献１に記載の技術は、水平転送期間の長さを調整することによって消費電流の変化に起因して発生するＡＤ変換誤差を低減するものである。しかしながら、水平転送動作に伴う消費電流の変化は転送するデータの変化によっても生じるため、特許文献１に記載の技術では被写体に依存した転送データの変化に伴うＡ／Ｄ変換誤差を低減することはできなかった。また、特許文献２に記載の技術では、デジタルデータをデータ伝送の過程でランダムなデータに変換するが、Ａ／Ｄ変換器から出力されるデジタルデータの伝送時点において被写体に依存したデジタルデータの変化が生じうる。そのため、伝送路を駆動する際、デジタルデータの変化によって生じる消費電流の変化を抑制することはできず、被写体に依存した転送データの変化に伴うＡ／Ｄ変換誤差を低減することはできなかった。

本発明の目的は、デジタルデータの水平転送動作に伴う消費電流の変化に起因した画質劣化を低減しうる撮像装置を提供することにある。

本発明の一観点によれば、複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの一方のビットの値を反転するビット値反転部とを有し、前記第１のデジタルデータ及び前記第２のデジタルデータのうちの他方のビットの値は、反転されずに前記メモリ部から前記共通出力線に出力される撮像装置が提供される。

また、本発明の他の一観点によれば、複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの少なくとも一方に対してスクランブル処理を施すスクランブル処理部とを有する撮像装置が提供される。

また、本発明の更に他の一観点によれば、複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、複数の出力線と、前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部とを有し、前記ビット値反転部は、行方向に１列おきに設けられている撮像装置が提供される。
また、本発明の更に他の一観点によれば、複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、複数の出力線と、前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部とを有し、前記ビット値反転部は、列毎に交互に設けられた第１のビット値反転部と第２のビット値反転部とを有し、前記第１のビット値反転部は、前記第１のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転し、前記第２のビット値反転部は、前記第２のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの他のビットの値を反転する撮像装置が提供される。

また、本発明の更に他の一観点によれば、入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの一方のビットの値を反転するビット値反転部とを有し、前記第１のデジタルデータ及び前記第２のデジタルデータのうちの他方のビットの値は、反転されずに前記メモリ部から前記共通出力線に出力される信号処理装置が提供される。

また、本発明の更に他の一観点によれば、入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの少なくとも一方に対してスクランブル処理を施すスクランブル処理部とを有する信号処理装置が提供される。

また、本発明の更に他の一観点によれば、入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、複数の出力線と、前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部とを有し、前記ビット値反転部は、行方向に１列おきに設けられている信号処理装置が提供される。
また、本発明の更に他の一観点によれば、入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、複数の出力線と、前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部とを有し、前記ビット値反転部は、列毎に交互に設けられた第１のビット値反転部と第２のビット値反転部とを有し、前記第１のビット値反転部は、前記第１のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転し、前記第２のビット値反転部は、前記第２のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの他のビットの値を反転する信号処理装置が提供される。

本発明によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

本発明の第１実施形態による撮像装置の概略構成を示すブロック図である。 本発明の第１実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第１実施形態による撮像装置におけるデジタル信号処理部の構成例を示す概略図である。 本発明の第１実施形態による撮像装置の駆動態様を示す概略図（その１）である。 本発明の第１実施形態による撮像装置の駆動態様を示す概略図（その２）である。 本発明の第１実施形態による撮像装置の駆動態様を示す概略図（その３）である。 参考例による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 参考例による撮像装置のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。 被写体の一例を示す概略図である。 参考例による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その１）である。 参考例による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その２）である。 被写体の他の一例を示す概略図である。 参考例による撮像装置により図１２の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。 参考例による撮像装置における駆動タイミングと電源電流との関係を示す図である。 本発明の第１実施形態による撮像装置のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その１）である。 本発明の第１実施形態による撮像装置のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その２）である。 本発明の第１実施形態による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その１）である。 本発明の第１実施形態による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その２）である。 本発明の第１実施形態による撮像装置により図１２の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。 本発明の第１実施形態による撮像装置における駆動タイミングと電源電流との関係を示す図である。 本発明の第２実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第３実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第４実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第４実施形態による撮像装置のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。 本発明の第５実施形態による撮像装置の概略構成を示すブロック図である。 本発明の第５実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第５実施形態による撮像装置の駆動方法を示す図である。 本発明の第６実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第６実施形態による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。 本発明の第７実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第８実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。 本発明の第８実施形態による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その１）である。 本発明の第８実施形態による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図（その２）である。 本発明の第９実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第１０実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による撮像装置について、図１乃至図２０を用いて説明する。

はじめに、本実施形態による撮像装置の概略構成について、図１乃至図３を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。図３は、本実施形態による撮像装置におけるデジタル信号処理部の構成例を示す概略図である。

本実施形態による撮像装置１０００は、図１に示すように、画素アレイ１００と、画素駆動部２００と、信号処理部３００と、デジタルメモリ群４００と、水平走査部５００と、を有している。また、撮像装置１０００は、デジタル信号処理部６００と、パラレル／シリアル（Ｐ／Ｓ）変換部７００と、信号出力部８００と、制御部９００と、を更に有している。撮像装置１０００のこれら構成部は、特に限定されるものではないが、例えば同一の半導体基板上に形成され得る。

画素アレイ１００は、複数の行及び複数の列に渡ってマトリクス状に配された複数の画素１０１を含む。画素アレイ１００を構成する画素１０１の数は、特に限定されるものではない。本明細書では、ｎ行×ｍ列のマトリクス状に配された複数の画素１０１を含む画素アレイ１００を想定し、これら変数ｎ，ｍを用いて説明を行うことがある。

画素アレイ１００の各行には、第１の方向（図１において横方向）に延在して、画素駆動信号線２０１が配されている。画素駆動信号線２０１は、第１の方向に並ぶ画素１０１にそれぞれ接続され、これら画素１０１に共通の信号線をなしている。画素駆動信号線２０１の延在する第１の方向は、行方向と呼ぶことがある。各行の画素駆動信号線２０１は、画素駆動部２００に接続されている。

画素アレイ１００の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、画素出力線２０２が配されている。画素出力線２０２は、第２の方向に並ぶ画素１０１にそれぞれ接続され、これら画素１０１に共通の信号線をなしている。画素出力線２０２の延在する第２の方向は、列方向と呼ぶことがある。各列の画素出力線２０２は、信号処理部３００に接続されている。

信号処理部３００は、画素アレイ１００の各列に対応して設けられた複数の列信号処理部３１０を含む。各列の画素出力線２０２は、対応する列の列信号処理部３１０に接続されている。各列の列信号処理部３１０は、対応する列の信号処理出力線３０１を介してデジタルメモリ群４００に接続されている。

デジタルメモリ群４００は、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４１０，４２０を含む。信号処理部３００の各列の列信号処理部３１０は、対応する列の信号処理出力線３０１を介して、デジタルメモリ部４１０及びデジタルメモリ部４２０のうちの一方に接続されている。各列のデジタルメモリ部４１０，４２０は、共通出力線４０１を介してデジタル信号処理部６００に接続されている。

水平走査部５００は、画素アレイ１００の各列に対応して設けられた選択信号線５０１を介して、対応する列のデジタルメモリ部４１０又はデジタルメモリ部４２０に接続されている。デジタル信号処理部６００は、デジタル信号処理出力線６０５を介してＰ／Ｓ変換部７００に接続されている。Ｐ／Ｓ変換部７００は、信号出力部８００に接続されている。制御部９００は、画素駆動部２００、信号処理部３００、デジタルメモリ群４００、水平走査部５００、デジタル信号処理部６００等に接続されている。

なお、信号処理出力線３０１の各々、共通出力線４０１、デジタル信号処理出力線６０５は、Ｎビット（Ｎは自然数）のデジタル信号を出力するための信号線であり、デジタル信号のビット数に対応するＮ本の信号線により構成されている。

デジタルメモリ群４００は、図２に示すように、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４１０，４２０を含む。デジタルメモリ部４１０，４２０は、列単位で交互に配されている。例えば、デジタルメモリ部４１０が奇数列に配され、デジタルメモリ部４２０が偶数列に配される。或いは、デジタルメモリ部４２０が奇数列に配され、デジタルメモリ部４１０が偶数列に配される。図２には、デジタルメモリ群４００を構成するｍ列のデジタルメモリ部４１０，４２０のうち、連続する６列分のデジタルメモリ部４１０，４２０を抜き出して示している。図２では簡略化のため、３列目から６列目までのデジタルメモリ部４１０，４２０については詳細な図示を省略している。

デジタルメモリ部４１０の各々は、Ｎビットのデジタルメモリセル４０２と、デジタルメモリセル４０２の各ビットに対応して設けられたバッファ４０４及びトライステートバッファ４０５と、を有する。

デジタルメモリ部４１０のデジタルメモリセル４０２は、対応する列の信号処理出力線３０１に接続されている。Ｎビットのデジタル画素信号が出力される信号処理出力線３０１のＮ本の信号線が、Ｎビットのデジタルメモリセル４０２の各ビットに接続されている。デジタルメモリセル４０２の各ビットは、デジタルメモリセル出力線４０３を介して、バッファ４０４の入力端子に接続されている。バッファ４０４の出力端子は、トライステートバッファ４０５の入力端子に接続されている。トライステートバッファ４０５の出力端子は、Ｎビットの信号を出力する共通出力線４０１のＮ本の信号線のうち、対応するビットの信号線に接続されている。デジタルメモリセル４０２の各ビットには、選択信号線５０１が接続されている。トライステートバッファ４０５には、バッファ制御線４０６が接続されており、制御部９００から供給されるバッファ制御信号によってトライステートバッファ４０５を制御できるようになっている。

デジタルメモリ部４２０の各々は、Ｎビットのデジタルメモリセル４０２と、デジタルメモリセル４０２の各ビットに対応して設けられたインバータ４０７及びトライステートバッファ４０５と、を有する。

デジタルメモリ部４２０のデジタルメモリセル４０２は、対応する列の信号処理出力線３０１に接続されている。Ｎビットのデジタル画素信号が出力される信号処理出力線３０１のＮ本の信号線が、Ｎビットのデジタルメモリセル４０２の各ビットに接続されている。デジタルメモリセル４０２の各ビットは、デジタルメモリセル出力線４０３を介して、インバータ４０７の入力端子に接続されている。インバータ４０７の出力端子は、トライステートバッファ４０５の入力端子に接続されている。トライステートバッファ４０５の出力端子は、Ｎビットの信号を出力する共通出力線４０１のＮ本の信号線のうち、対応するビットの信号線に接続されている。デジタルメモリセル４０２の各ビットには、選択信号線５０１が接続されている。トライステートバッファ４０５には、バッファ制御線４０６が接続されており、制御部９００から供給されるバッファ制御信号によってトライステートバッファ４０５を制御できるようになっている。インバータ４０７は、デジタルメモリセル４０２が保持するデータの各ビットの値を反転するビット値反転部としての機能を有する。

信号処理部３００の各列の列信号処理部３１０から信号処理出力線３０１を介して出力されたＮビットのデジタル画素信号は、対応する列のデジタルメモリ部４１０又はデジタルメモリ部４２０のデジタルメモリセル４０２に保持される。

水平走査部５００から選択信号線５０１を介して供給される制御信号（列選択信号）は、デジタルメモリセル４０２の各ビットに並列に入力される。デジタルメモリ部４１０のデジタルメモリセル４０２は、水平走査部５００からの制御信号を受信すると、各ビットのデジタル値を、デジタルメモリセル出力線４０３、バッファ４０４及びトライステートバッファ４０５を介して共通出力線４０１に出力する。デジタルメモリ部４２０のデジタルメモリセル４０２は、水平走査部５００からの制御信号を受信すると、各ビットのデジタル値を、デジタルメモリセル出力線４０３、インバータ４０７及びトライステートバッファ４０５を介して共通出力線４０１に出力する。トライステートバッファ４０５は、バッファ制御線４０６を介して供給される制御信号によって出力をハイインピーダンスに制御できるように構成されており、他の列が選択されている際には出力がハイインピーダンスに制御される。

デジタル信号処理部６００は、共通出力線４０１を構成するＮ本の信号線の各々に対応する複数の処理回路を備える。図３には、共通出力線４０１を構成するＮ本の信号線のうちの１本の信号線に接続される処理回路の構成例を示している。デジタル信号処理部６００は、実際には、共通出力線４０１を構成するＮ本の信号線に対応するＮ個の処理回路を含む。デジタル信号処理部６００のＮ個の処理回路とデジタル信号処理出力線６０５との間の接続についても同様である。

デジタル信号処理部６００の各々の処理回路は、図３に示すように、バッファ６０１、インバータ６０２、スイッチ６０３，６０４を有している。バッファ６０１及びインバータ６０２の入力端子は、共通出力線４０１に接続されている。バッファ６０１の出力端子は、スイッチ６０３を介してデジタル信号処理出力線６０５に接続されている。インバータ６０２の出力端子は、スイッチ６０４を介してデジタル信号処理出力線６０５に接続されている。スイッチ６０３，６０４は、制御部９００から供給される制御信号によって制御される。例えば、スイッチ６０３，６０４は、制御信号がハイのときにオン（導通状態）になり、制御信号がローのときにオフ（非導通状態）になる。

デジタルメモリ部４１０，４２０から共通出力線４０１を介してデジタル信号処理部６００に入力されたデジタル信号は、バッファ６０１及びインバータ６０２に入力される。バッファ６０１の出力信号及びインバータ６０２の出力信号のうちスイッチ６０３，６０４により選択されたいずれかの出力信号が、デジタル信号処理出力線６０５を介してＰ／Ｓ変換部７００に転送される。

次に、本実施形態による撮像装置の動作の概略について、図１乃至図６を用いて説明する。

各々の画素１０１は、フォトダイオード等の光電変換素子からなる光電変換部を含み、入射光をその光量に応じた電気信号（画素信号）に変換する。画素駆動部２００は、画素１０１から画素信号を読み出す際に画素１０１内の読み出し回路（図示せず）を駆動するための制御信号を、画素駆動信号線２０１を介して画素１０１に供給する。画素駆動部２００は、画素駆動信号線２０１を介して供給する制御信号によって、画素１０１のリセット、光電変換、電荷の転送、画素信号を出力する行の選択などを制御する。これにより、各々の画素１０１は、対応する行の画素駆動信号線２０１から供給される制御信号に応じて、光電変換部で生成された電荷の量に基づく画素信号を、対応する列の画素出力線２０２に出力する。画素駆動部２００により選択された行に属する複数の画素１０１は、対応する列の画素出力線２０２に同時に画素信号を出力する。

画素出力線２０２に出力された画素信号は、対応する列の列信号処理部３１０に入力され、列信号処理部３１０において所定の信号処理を実施される。列信号処理部３１０の各々は、少なくともアナログ／デジタル（Ａ／Ｄ）変換器を含み、アナログ信号である画素信号をＮビットのデジタル信号に変換する。各列の列信号処理部３１０で処理されたデジタル画素信号は、対応する列の信号処理出力線３０１を介して、対応する列のデジタルメモリ部４１０又はデジタルメモリ部４２０に入力される。

列信号処理部３１０は、Ａ／Ｄ変換以外の他の機能を更に備えていてもよい。列信号処理部３１０が備えうる他の機能としては、例えば、画素信号を増幅する機能、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う機能、画素信号をサンプル－ホールド（Ｓ／Ｈ）する機能が挙げられる。

各列のデジタルメモリ部４１０又はデジタルメモリ部４２０は、対応する列の列信号処理部３１０から信号処理出力線３０１を介して供給されたデジタル画素信号を保持する。水平走査部５００は、デコーダやシフトレジスタにより構成されうる。水平走査部５００は、デジタルメモリ部４１０，４２０に保持されたデジタルデータを列毎に順次、デジタル信号処理部６００に転送するための制御信号を、選択信号線５０１を介してデジタルメモリ部４１０，４２０に供給する。水平走査部５００は、デジタルメモリ部４１０，４２０の各々が保持するデジタルデータを順次、共通出力線４０１に出力する転送部である。水平走査部５００からの制御信号を受信したデジタルメモリ部４１０，４２０は、保持するデジタルデータを、共通出力線４０１を介してデジタル信号処理部６００に転送する。

デジタル信号処理部６００は、デジタルメモリ群４００から受信したデジタルデータに対して、所定の信号処理を実施する。デジタル信号処理部６００が実施する信号処理としては、例えば、デジタルゲインやオフセット加減算、デコード、データのスクランブル処理などのデジタル信号処理が挙げられる。本実施形態において、デジタル信号処理部６００は、ビット値反転部が反転したビットの値を元に戻すデコード処理やスクランブル処理部がデジタルデータに対して行ったスクランブル処理を元に戻すデコード処理を行うデコード処理部としての機能を備える。

デジタル信号処理部６００においてデジタル信号処理が施されたデジタルデータは、デジタル信号処理出力線６０５を介してＰ／Ｓ変換部７００に転送され、次いで信号出力部８００を介して撮像装置１０００の外部に出力される。信号出力部８００は、例えば、バッファ回路のように単一の端子から電圧出力を行う方式や差動の２端子を持つＬＶＤＳ（Low Voltage Differential Signaling）方式の外部インターフェースを有する。

制御部９００は、画素駆動部２００、信号処理部３００、デジタルメモリ群４００、水平走査部５００、デジタル信号処理部６００等に、これらの動作やそのタイミングを制御する制御信号を供給する。制御部９００から供給される制御信号の少なくとも一部は、撮像装置１０００の外部から供給されてもよい。

図４乃至図６は、本実施形態による撮像装置の駆動態様を示す概略図である。図４及び図５中、「画素読出し」は、画素１０１から画素出力線２０２に画素信号を読み出すまでの動作を示す。図６中、「画素読出し＋Ｓ／Ｈ」は、画素１０１から画素信号を読み出して列信号処理部３１０のＳ／Ｈ（サンプル－ホールド）回路にサンプル－ホールドするまでの動作を示す。図４乃至図６中、「Ａ／Ｄ変換」は、画素信号を列信号処理部３１０でＡ／Ｄ変換してデジタルメモリ部４１０又はデジタルメモリ部４２０に保存するまでの動作を示す。図４乃至図６中、「水平転送」は、デジタルメモリ部４１０又はデジタルメモリ部４２０に保持されている画素信号を信号出力部８００から出力するまでの動作を示す。図４乃至図６において、縦方向は画素アレイ１００における行位置を表し、横方向は時間を表している。各ブロックの横方向の長さが、概ね１水平期間を示している。

図４は、「画素読出し」、「Ａ／Ｄ変換」及び「水平転送」を一連の信号処理として、前の行（例えば、第ｎ－１行）における当該一連の信号処理を終えた後に、次の行（例えば、第ｎ行）における当該一連の信号処理を開始する駆動態様である。画素１０１におけるリセット、光電変換、蓄積の動作は、前の行の「画素読出し」の終了後、次の行の「画素読出し」の開始までの期間に行われる。

図５は、各行における上記一連の信号処理のうち、前の行（例えば、第ｎ－１行）の「水平転送」と次の行（例えば、第ｎ行）の「画素読出し」とを同じタイミングで実行する駆動態様である。

「画素読出し」の動作は、水平転送するデジタルデータの信号処理に影響しないため、前の行の「水平転送」と次の行の「画素読出し」とを同時に開始し、並行して行うことができる。このように構成することで、全行の読み出しに要する時間を短縮することができる。

図６は、「画素読出し＋Ｓ／Ｈ」、「Ａ／Ｄ変換」及び「水平転送」を一連の信号処理として、前の行（例えば、第ｎ－２行）の「Ａ／Ｄ変換」と次の行（例えば、第ｎ－１行）の「画素読出し＋Ｓ／Ｈ」とを同じタイミングで実行する駆動態様である。より詳しく言うと、前の行（例えば、第ｎ－２行）の「水平転送」と次の行（例えば、第ｎ－１行）の「Ａ／Ｄ変換」と更に次の行（例えば、第ｎ行）の「画素読出し＋Ｓ／Ｈ」とを、同じタイミングで並行して実行する。

ここで、列信号処理部３１０は、Ａ／Ｄ変換部の前段にＳ／Ｈ回路を備えているものとする。列信号処理部３１０がＡ／Ｄ変換部の前段にＳ／Ｈ回路を備えている場合、前の行の「Ａ／Ｄ変換」と次の行の「画素読出し＋Ｓ／Ｈ」とを同じタイミングで実行することが可能である。図７では説明の便宜上、「画素読出し＋Ｓ／Ｈ」を１つの動作単位としているが、厳密には、前の行における「Ａ／Ｄ変換」が終了した後に、次の行における「Ｓ／Ｈ」動作を開始する。このように構成することで、前の行の「Ａ／Ｄ変換」と次の行の「画素読出し」とを同じタイミングで実行することができる。

また、デジタルメモリ群４００は、列信号処理部３１０におけるＡ／Ｄ変換で得られるデジタルデータを保持するためのデジタルメモリ部と、このデジタルデータを保持するための読み出し用の別のデジタルメモリ部と、を更に備えているものとする。デジタルメモリ群４００が２系統のデジタルメモリ部を備えることで、一方のデジタルメモリ部からデジタルデータの読み出しを行う一方で、Ａ／Ｄ変換によって得られるデジタルデータを他方のデジタルメモリ部に保存することができる。これにより、前の行の「水平転送」と次の行の「Ａ／Ｄ変換」とを同じタイミングで並行して行うことができる。このように構成することで、全行の読み出しに要する時間を更に短縮することができる。

次に、本実施形態による撮像装置の詳細な動作について、参考例による撮像装置の動作と比較しつつ、図７乃至図２０を用いて説明する。

図７は、参考例による撮像装置におけるデジタルメモリ群４００の構成例を示す概略図である。参考例による撮像装置は、デジタルメモリ群４００の構成が異なるほかは、基本的な構成は本実施形態による撮像装置と同様である。参考例による撮像装置のデジタルメモリ群４００は、図７に示すように、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４１０を含む。図７には、デジタルメモリ群４００を構成するｍ列のデジタルメモリ部４１０のうち、連続する６列分のデジタルメモリ部４１０を抜き出して示している。図７では簡略化のため、２列目から６列目までのデジタルメモリ部４１０については詳細な図示を省略している。参考例による撮像装置のデジタルメモリ群４００におけるデジタルメモリ部４１０の各々は、図２に示す本実施形態による撮像装置のデジタルメモリ群４００におけるデジタルメモリ部４１０と同様であるため、詳細な説明は省略する。

図８は、参考例による撮像装置のデジタルメモリ群４００からデジタル信号処理出力線６０５に至る信号経路におけるデータの値を模式的に示す図である。ここでは、列信号処理部３１０によるＡ／Ｄ変換の結果としてデジタルメモリセル４０２の各ビットに保持されるデータを“０”と“１”とで表現するものとする。

図８中、「デジタルメモリセル４０２」は、連続する６列のデジタルメモリセル４０２の特定のビットに保持されているデータの値を示している。例えば、図８に示す０，０，１，１，０，０の値は、図７に示す６列のデジタルメモリセル４０２の各々の特定のビットに保持されているデータの値である。

「共通出力線４０１」は、各列のデジタルメモリセル４０２に保持されているデータを共通出力線４０１に順番に出力したときの、共通出力線４０１の当該特定のビットに対応する信号線上におけるデータの値を示している。例えば、図８に示す０，０，１，１，０，０の値は、共通出力線４０１の当該信号線上におけるデータの値がこの順番で切り替わることを示している。

「スイッチ６０３」及び「スイッチ６０４」は、スイッチ６０３，６０４の制御信号の信号レベルを示している。例えば、当該信号レベルがハイレベルのとき、対応するスイッチがオンになる。また、当該信号レベルがローレベルのとき、対応するスイッチがオフになる。ここでは、ハイレベルの制御信号によってスイッチ６０３がオンに制御され、ローレベルの制御信号によってスイッチ６０４がオフに制御されているものとする。

「デジタル信号処理出力線６０５」は、デジタル信号処理出力線６０５の当該特定のビットに対応する信号線上におけるデータの値を示している。例えば、図８に示す０，０，１，１，０，０の値は、デジタル信号処理出力線６０５の当該信号線上におけるデータの値がこの順番で切り替わることを示している。

ここで、画素アレイ１００で撮像される被写体の一例として、図９に示すような被写体を想定する。図９に示す被写体は、暗い領域と、明るい領域と、を含む。画素アレイ１００を、図９に示すように列で規定される範囲Ａ、範囲Ｂ及び範囲Ｃに分割すると、第１行から第ｋ行までの範囲Ａ，Ｂ，Ｃ及び第ｋ行から第ｎ行までの範囲Ａ，Ｃは暗い領域に相当し、第ｋ行から第ｎ行までの範囲Ｂは明るい領域に相当する。

図１０及び図１１は、参考例による撮像装置により図９の被写体を撮像した場合の、デジタルメモリ群４００からデジタル信号処理出力線６０５に至る信号経路におけるデータの値を模式的に示す図である。図１０及び図１１には、図８と同様、各列のデジタルメモリ部４１０のデジタルメモリセル４０２の特定のビットに保持されているデータの値、共通出力線４０１上及びデジタル信号処理出力線６０５上における当該データの値を示している。デジタルメモリセル４０２の当該特定のビットに保持されているデータの値は、図９の暗い領域においては“０”、明るい領域においては“１”であるものとする。

図１０及び図１１中、「デジタルメモリセル４０２」は、連続する１８列のデジタルメモリセル４０２の特定のビットに保持されているデータの値を示している。ここでは、範囲Ａ，Ｂ，Ｃのそれぞれが６列を含む場合を想定している。「共通出力線４０１」は、共通出力線４０１の当該特定のビットに対応する信号線上のデータの値を示している。「デジタル信号処理出力線６０５」は、デジタル信号処理出力線６０５の当該特定のビットに対応する信号線上のデータの値を示している。また、図１０及び図１１には、トライステートバッファ４０５の電源電流のレベルを併せて示している。図において電源電流のレベルが変化している場合、電源電流が変動していることを示している。

図１０は、参考例による撮像装置によって図９の被写体を撮影し、第１行のデジタルデータを転送した場合である。図９の被写体において、第１行は範囲Ａ，Ｂ，Ｃの総ての列において暗いため、総ての列のデジタルメモリセル４０２の当該ビットに保持されているデータは“０”である。したがって、共通出力線４０１上及びデジタル信号処理出力線６０５上においてデータの切り替わりが発生することはなく、トライステートバッファ４０５の駆動による電源電流の変動はほとんど生じない。

図１１は、参考例による撮像装置によって図９の被写体を撮影し、第ｎ行のデジタルデータを転送した場合である。図９の被写体において、第ｎ行は範囲Ａ，Ｃが暗く範囲Ｂが明るいため、範囲Ａ，Ｃのデジタルメモリセル４０２の当該ビットには“０”が、範囲Ｂのデジタルメモリセル４０２の当該ビットには“１”が保持されている。したがって、共通出力線４０１上及びデジタル信号処理出力線６０５上においては、範囲Ａの列から範囲Ｂの列に遷移するタイミング及び範囲Ｂの列から範囲Ｃの列に遷移するタイミングにおいて、データの切り替わりが発生する。この場合、データの切り替わりが発生するこれらタイミングにおいて、トライステートバッファ４０５の駆動による電源電流の変動が生じる。

図１２は、画素アレイ１００で撮像される被写体の他の例を示している。図１２に示す被写体は、図９の状態から、明るい領域が行方向に沿って平行に移動したものである。図１３は、参考例による撮像装置によって図１２の被写体を撮影し、第ｎ行のデジタルデータを転送した場合である。

図１２の被写体を撮影した場合においても、図１３に示すように、基本的な動作は図９の被写体を撮影した場合と同様である。ただし、デジタルメモリセル４０２に保持されるデータが変化することに伴い、共通出力線４０１上及びデジタル信号処理出力線６０５上においてデータの切り替わるタイミングが変化し、電源電流の変動が発生するタイミングも変化する。

図１４は、図６を用いて説明した駆動態様と図１０及び図１１を用いて説明したトライステートバッファ４０５における電源電流の変動との関係を説明する図である。図１４において、第１行から第３行は、例えば図９の第１行から第ｋ行の間の行に対応し、第ｎ－２行から第ｎ行は、例えば図９の第ｋ行から第ｎ行の間の行に対応するものとする。

図６の駆動態様を適用した場合、図１４に示すように、第１行の水平転送動作と、第２行のＡ／Ｄ変換動作と、第３行の画素読出し及びＳ／Ｈ動作と、が同じタイミングで実行される。また、第２行の水平転送動作と、第３行のＡ／Ｄ変換動作と、図示しない第４行の画素読出し及びＳ／Ｈ動作と、が同じタイミングで実行される。また、第ｎ－２行の水平転送動作と、第ｎ－１行のＡ／Ｄ変換動作と、第ｎ行の画素読出し及びＳ／Ｈ動作と、が同じタイミングで実行される。また、第ｎ－１行の水平転送動作と、第ｎ行のＡ／Ｄ変換動作と、が同じタイミングで実行される。

図６の駆動態様のように、複数の行の信号処理動作を並行して行い高速読み出しを実現する場合、水平転送動作に伴う電源電流の変動が、他の行の読み出し動作に影響することがある。例えば、Ｓ／Ｈ動作においては、サンプリング時のクロストークによってＳ／Ｈ容量上の信号が変化し、静定する前にホールドされる結果、Ａ／Ｄ変換される画素信号に誤差が生じることがある。また、Ａ／Ｄ変換時のクロストークによって参照比較電圧やバイアス電圧が変動し、Ａ／Ｄ変換誤差が生じることがある。

参考例による撮像装置によって図９の被写体を撮影した場合、図１０を用いて説明したように、第１行の水平転送動作に伴う電源電流の変動は、ほとんど生じない。しかしながら、第ｎ－２行の水平転送動作においては、図１１を用いて説明したように、電源電流の変動が生じうる。例えば、電源電流の変動に起因するクロストークによってＡ／Ｄ変換結果に誤差が生じる場合、第１行～第３行ではＡ／Ｄ変換誤差は生じず、第ｎ－２行～第ｎ行ではＡ／Ｄ変換誤差が生じることになる。つまり、第１行～第ｋ行の範囲Ａ，Ｂ，Ｃと、第ｋ行～第ｎ行の範囲Ａ，Ｃとは、同じ暗い領域であり画素１０１からは同じレベルの画素信号が出力されるが、Ａ／Ｄ変換結果は異なることになる。撮像装置から出力される映像では、光が照射された行と同じ行の暗い領域にノイズとして観測され、一般にスミアと呼ばれる画質上の問題を生じることになる。

また、図１２及び図１３を用いて説明したように、被写体のイメージによって電源電流の変動が発生するタイミングは変化する。Ｓ／Ｈ動作やＡ／Ｄ変換動作においてクロストークが発生するタイミングが変化すると、誤差の生じ方も変化する。例えば、Ａ／Ｄ変換誤差は、図９と図１２との間のパターンの違いに起因して、変換値の誤差量が変化する。つまり、明るい領域の位置によってスミアのレベルが変化する。このことは、仮にスミアを補正しようとした場合には被写体の明暗の位置情報を考慮する必要があることを意味しているが、このような補正を行うことは困難である。

なお、電源電流の変動は、トライステートバッファ４０５においてのみならず、デジタル信号処理部６００やＰ／Ｓ変換部７００でも生じうる。デジタル信号処理部６００やＰ／Ｓ変換部７００においても、デジタルデータの値の変化によって電源電流が変動し、トライステートバッファ４０５と同様のクロストークを引き起こすことがある。

クロストークの経路としては、半導体基板上の不純物層、配線、素子の各々に存在するカップリング容量、行方向に延在する共通出力線４０１の電流変化による電磁波ノイズなどが挙げられる。また、撮像装置の外部のパッケージや基板上にもクロストークの経路がある。なお、詳細なクロストークの経路の説明については省略する。

図１５及び図１６は、本実施形態による撮像装置のデジタルメモリ群４００からデジタル信号処理出力線６０５に至る信号経路におけるデータの値を模式的に示す図である。ここでは、図８の場合と同様、列信号処理部３１０によるＡ／Ｄ変換の結果としてデジタルメモリセル４０２の各ビットに保持されるデータを“０”と“１”とで表現するものとする。

図１５及び図１６中、「デジタルメモリセル４０２」は、連続する６列のデジタルメモリセル４０２の特定のビットに保持されているデータの値を示している。例えば、図１５及び図１６に示す０，０，１，１，０，０の値は、図２に示す６列分のデジタルメモリセル４０２の特定のビットに保持されているデータの値である。

「共通出力線４０１」は、各列のデジタルメモリセル４０２に保持されているデータを共通出力線４０１に順番に出力したときの、共通出力線４０１の当該特定のビットに対応する信号線上のデータの値を示している。

「スイッチ６０３」及び「スイッチ６０４」は、スイッチ６０３，６０４の制御信号の信号レベルを示している。例えば、当該信号レベルがハイレベルのとき、対応するスイッチがオンになる。また、当該信号レベルがローレベルのとき、対応するスイッチがオフになる。ここでは、ハイレベルの制御信号によってスイッチ６０３がオンに制御され、ローレベルの制御信号によってスイッチ６０４がオフに制御されているものとする。

「デジタル信号処理出力線６０５」は、デジタル信号処理出力線６０５の当該特定のビットに対応する信号線上のデータの値を示している。

図１５は、図８の場合と同様、ハイレベルの制御信号によってスイッチ６０３をオンに制御し、ローレベルの制御信号によってスイッチ６０４をオフに制御する駆動を行った場合である。水平走査部５００からの制御信号に応じて各列のデジタルメモリ部４１０，４２０が順番に選択されることにより、共通出力線４０１の当該特定のビットに対応する信号線上のデータは、０，１，１，０，０，１の順番に切り替わる。スイッチ６０３の制御信号がハイレベル、スイッチ６０４の制御信号がローレベルであるとすると、スイッチ６０３がオン、スイッチ６０４がオフとなり、バッファ６０１が選択される。これにより、デジタル信号処理出力線６０５上のデータは、共通出力線４０１の当該特定のビットに対応する信号線上におけるデータと同様、０，１，１，０，０，１の順番に切り替わる。

図１６は、水平走査部５００から供給される制御信号に同期して、スイッチ６０３，６０４の制御信号をハイレベルとローレベルとに交互に切り替える駆動を行った場合である。水平走査部５００からの制御信号に応じて各列のデジタルメモリ部４１０，４２０が順番に選択されることにより、共通出力線４０１の当該特定のビットに対応する信号線上のデータは、０，１，１，０，０，１の順番に切り替わる。スイッチ６０３，６０４が図１６に示すように交互にオンになることで、バッファ６０１とインバータ６０２とが交互に選択されるこれにより、デジタル信号処理出力線６０５上のデータは、０，０，１，１，０，０の順番に切り替わる。

このように、図１５に示す駆動例の場合、デジタルメモリ群４００に保持されているデジタルデータを１列おきに反転してＰ／Ｓ変換部７００に転送し、信号出力部８００から撮像装置１０００の外部へと出力する。このため、信号出力部８００から出力されるデータに対しては、撮像装置１０００の外部でデコード処理を行う必要がある。

一方、図１６に示す駆動例の場合には、デジタルメモリ群４００に保持されているデジタルデータは、１列おきに反転してデジタルメモリ群４００から出力されるが、デジタル信号処理部６００で再び１列おきに反転して信号出力部８００へと転送される。したがって、信号出力部８００から出力されるデータに対して、撮像装置１０００の外部でデコード処理をする必要はない。

図１７は、本実施形態による撮像装置によって図９の被写体を撮影し、第１行目のデジタルデータを転送した場合である。デジタル信号処理部６００のスイッチ６０３，６０４は、図１６に示す駆動例の場合と同様、水平走査部５００から供給される制御信号に同期してオンとオフとを交互に繰り返すものとする。

図９の被写体において、第１行目は範囲Ａ，Ｂ，Ｃの総ての列において暗いため、総ての列のデジタルメモリセル４０２の当該ビットに保持されているデータは０である。しかし、デジタルメモリ群４００がデジタルメモリ部４１０，４２０を有する構成では、デジタルメモリ群４００から共通出力線４０１に出力されるデータは１列毎に反転する。したがって、共通出力線４０１上では交互に０のデータと１のデータとが切り替わることとなり、トライステートバッファ４０５の駆動による電源電流の変動が生じる。共通出力線４０１に出力されたデータは、デジタル信号処理部６００において再び１列毎に反転されて元の値に戻り、信号出力部８００へと転送される。

図１８は、本実施形態による撮像装置によって図９の被写体を撮影し、第ｎ行目のデジタルデータを転送した場合である。第ｎ行目のデジタルデータ転送においても、図１７の場合と同様、デジタルメモリ群４００から共通出力線４０１に出力されるデータは１列毎に反転する。したがって、共通出力線４０１上では交互に０のデータと１のデータとが切り替わることとなり、トライステートバッファ４０５の駆動による電源電流の変動が生じる。共通出力線４０１に出力されたデータは、デジタル信号処理部６００において再び１列毎に反転されて元の値に戻り、信号出力部８００へと転送される。

図１９は、本実施形態による撮像装置によって図１２の被写体を撮影し、第ｎ行目のデジタルデータを転送した場合である。図１２の被写体を撮影した場合においても、図１９に示すように、基本的な動作は図９の被写体を撮影した場合と同様である。ただし、デジタルメモリセル４０２に保持されるデータが変化することに伴い、共通出力線４０１上及びデジタル信号処理出力線６０５上においてデータの切り替わるタイミングが変化し、電源電流の変動が発生するタイミングも変化する。

図２０は、図６を用いて説明した駆動態様と図１７及び図１８を用いて説明したトライステートバッファ４０５における電源電流の変動との関係を説明する図である。図２０において、第１行から第３行は、例えば図９の第１行から第ｋ行の間の行に対応し、第ｎ－２行から第ｎ行は、例えば図９の第ｋ行から第ｎ行の間の行に対応するものとする。

本実施形態による撮像装置によって図９の被写体を撮影した場合、図１７を用いて説明したように、第１行～第３行の水平転送動作において、トライステートバッファ４０５の電源電流の変動が生じる。また、図１８を用いて説明したように、第ｎ－２行～第ｎ行の水平転送動作においても、トライステートバッファ４０５の電源電流の変動が生じる。つまり、本実施形態による撮像装置においては、第１行～第３行及び第ｎ－２行～第ｎ行のいずれにおいても、Ａ／Ｄ変換誤差が生じていることになる。

しかしながら、本実施形態による撮像装置においては、電源電流の変動に多少の差はあるものの、配線や素子の寄生容量や寄生抵抗によって電源電流の変動は平滑化される。つまり、第１行～第３行における変換誤差を含むＡ／Ｄ変換結果と、第ｎ－２行～第ｎ行における変換誤差を含むＡ／Ｄ変換結果とは、概ね同じとなり、Ａ／Ｄ変換値の差によって生じるスミアを低減することができる。また、電源電流の変動は被写体の明暗によらずに生じるため、被写体の明暗の位置に依存した電源電流の変動も緩和することができる。

このように、本実施形態による撮像装置においては、デジタルメモリ群４００に保持されているデジタルデータを１列おきに反転して共通出力線４０１上に出力している。換言すると、共通出力線４０１に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの一方のビットの値を反転している。これにより、信号処理動作の時間軸上における特異な電源電流の変動を抑制し、被写体の明暗の位置に依存した画質の劣化を低減することができる。

なお、本実施形態では、デジタルデータの転送時、転送するデジタルデータを１列毎に反転する構成としているが、Ａ／Ｄ変換結果を１列毎にランダムなデータに置き換えるスクランブラやエンコーダ等によってデータを変換する構成としてもよい。この場合、デジタル信号処理部６００や撮像装置１０００の外部に、スクランブラやエンコーダ等によるデータの変換を元に戻すためのデスクランブラやデコーダを配置すればよい。なお、スクランブル処理部（スクランブラ）が行うスクランブル処理としては、例えば、デジタルデータに含まれる各ビットの値を所定のスクランブルパターンに則って並べ替える処理や特定のビットの値を反転する処理等が挙げられる。本実施形態で説明した各ビットの値を反転する処理も、スクランブル処理の一態様である。

また、Ａ／Ｄ変換結果がバイナリコードであれば、例えば最上位ビット（ＭＳＢ：Most Significant Bit）のように被写体に依存して０，１のトグルがしにくい上位側のビットのみ、１列毎に反転する構成としてもよい。

また、本実施形態では、図６に示す駆動態様における信号処理動作時のクロストークに着目したが、図４及び図５の駆動例においても同様にクロストークは生じうる。例えば、図４の駆動例の場合は、一の画素の読み出しから次の画素の読み出しまでの期間に行われる画素のリセット、光電変換、蓄積動作において、時間軸上の特定のタイミングで電源電流の変動によるクロストークが発生しうる。本実施形態は、これらクロストークの抑制に適用することも可能である。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

［第２実施形態］
本発明の第２実施形態による撮像装置について、図２１を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２１は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。

本実施形態による撮像装置は、デジタルメモリ群４００及び共通出力線４０１の構成を除き、基本的な構成は第１実施形態による撮像装置と同様である。すなわち、本実施形態による撮像装置のデジタルメモリ群４００は、図２１に示すように、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４１０Ａ，４１０Ｂ，４２０Ａ，４２０Ｂを含む。また、本実施形態による撮像装置は、２組の共通出力線４０１Ａ，４０１Ｂを含む。

デジタルメモリ部４１０Ａ，４１０Ｂ，４２０Ａ，４２０Ｂは、各列にこの順番で繰り返し配されている。例えば、デジタルメモリ部４１０Ａは第１列、第５列、…に配され、デジタルメモリ部４１０Ｂは、第２列、第６列、…に配され、デジタルメモリ部４２０Ａは、第３列、第７列、…に配され、デジタルメモリ部４２０Ｂは、第４列、第８列、…に配される。

デジタルメモリ部４１０Ａ，４１０Ｂは、第１実施形態による撮像装置のデジタルメモリ群４００におけるデジタルメモリ部４１０と同様、デジタルメモリセル４０２と、バッファ４０４と、トライステートバッファ４０５と、を有する。デジタルメモリ部４１０Ａ，４１０Ｂのデジタルメモリセル４０２は、対応する列の信号処理出力線３０１に接続されている。Ｎビットのデジタル画素信号が出力される信号処理出力線３０１のＮ本の信号線が、Ｎビットのデジタルメモリセル４０２の各ビットに接続されている。デジタルメモリセル４０２の各ビットは、デジタルメモリセル出力線４０３を介して、バッファ４０４の入力端子に接続されている。バッファ４０４の出力端子は、トライステートバッファ４０５の入力端子に接続されている。

隣り合う列に配されたデジタルメモリ部４１０Ａ，４１０Ｂの各々は組を構成している。各々の組を構成するデジタルメモリ部４１０Ａ，４１０Ｂには、同じ制御信号を供給する共通の選択信号線５０１が接続されている。デジタルメモリ部４１０Ａのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＡのＮ本の信号線のうち、対応するビットの信号線に接続されている。また、デジタルメモリ部４１０Ｂのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＢのＮ本の信号線のうち、対応するビットの信号線に接続されている。

デジタルメモリ部４２０Ａ，４２０Ｂは、第１実施形態による撮像装置のデジタルメモリ群４００におけるデジタルメモリ部４２０と同様、デジタルメモリセル４０２と、インバータ４０７と、トライステートバッファ４０５と、を有する。デジタルメモリ部４２０Ａ，４２０Ｂのデジタルメモリセル４０２は、対応する列の信号処理出力線３０１に接続されている。Ｎビットのデジタル画素信号が出力される信号処理出力線３０１のＮ本の信号線が、Ｎビットのデジタルメモリセル４０２の各ビットに接続されている。デジタルメモリセル４０２の各ビットは、デジタルメモリセル出力線４０３を介して、インバータ４０７の入力端子に接続されている。インバータ４０７の出力端子は、トライステートバッファ４０５の入力端子に接続されている。

隣り合う列に配されたデジタルメモリ部４２０Ａ，４２０Ｂの各々は組を構成している。各々の組を構成するデジタルメモリ部４２０Ａ，４２０Ｂには、同じ制御信号を供給する共通の選択信号線５０１が接続されている。デジタルメモリ部４２０Ａのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＡのＮ本の信号線のうち、対応するビットの信号線に接続されている。また、デジタルメモリ部４２０Ｂのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＢのＮ本の信号線のうち、対応するビットの信号線に接続されている。

このように構成することで、デジタルメモリ部４１０Ａ，４１０Ｂのデジタルメモリセル４０２に保持されているデータを、共通出力線４０１Ａ，４０１Ｂに並列に読み出すことができる。また、デジタルメモリ部４２０Ａ，４２０Ｂのデジタルメモリセル４０２に保持されているデータを、共通出力線４０１Ａ，４０１Ｂに並列に読み出すことができる。したがって、本実施形態の撮像装置によれば、第１実施形態の撮像装置と比較して２倍の速さで読み出しを行うことができる。

複数の列を並列に読み出す構成とした場合、デジタルデータの転送の際に同時に駆動する回路、例えばトライステートバッファ４０５の数が並列数に応じて増加し、電源電流の変動も並列数に応じて増加することになる。例えば、１２ビットのデジタルメモリセル４０２が配置される構成で１０列を並列に読み出す場合、共通出力線４０１を構成する信号線の本数は、１２本×１０並列で合計１２０本となる。Ａ／Ｄ変換の結果がバイナリコードの場合、必ずしも１２ビットの総てのデータが変化するわけではなく、１０列並列の読み出しにおいて電源電流の変動が単純に１０倍とはならない場合もあるが、電源電流の変動の増加を抑制することは困難である。

このため、図７を用いて説明した参考例による撮像装置に、複数列を並列に読み出す構成を適用した場合、被写体の明るさの違いによる電源電流の変動の差がより大きくなり、画質の悪化が更に顕著となる虞がある。

この点、本実施形態による撮像装置では、第１実施形態において説明したように電源電流の変動による影響を抑制することが可能である。したがって、本実施形態の撮像装置によれば、複数列を並列に読み出す構成とした場合にも、電源電流の変動が画質に与える影響を効果的に抑制することができる。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

なお、本実施形態では２列毎に並列に読み出す構成を説明したが、３列以上の特定の列数毎に並列に読み出す構成とすることも可能である。この場合、複数の共通出力線の各々に対応する列に対して１列おきにデータを反転すればよい。このように構成すれば、第１実施形態の撮像装置と比較して３倍以上の速さで読み出しを行うことができる。

［第３実施形態］
本発明の第３実施形態による撮像装置について、図２２を用いて説明する。第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２２は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。

本実施形態による撮像装置は、デジタルメモリ群４００及び共通出力線４０１の構成を除き、基本的な構成は第１実施形態による撮像装置と同様である。すなわち、本実施形態による撮像装置のデジタルメモリ群４００は、図２２に示すように、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４３０Ａ，４３０Ｂ，４４０Ａ，４４０Ｂを含む。また、本実施形態による撮像装置は、２組の共通出力線４０１Ａ，４０１Ｂを含む。

デジタルメモリ部４３０Ａ，４３０Ｂ，４４０Ａ，４４０Ｂは、各列にこの順番で繰り返し配されている。例えば、デジタルメモリ部４３０Ａは第１列、第５列、…に配され、デジタルメモリ部４３０Ｂは、第２列、第６列、…に配され、デジタルメモリ部４４０Ａは、第３列、第７列、…に配され、デジタルメモリ部４４０Ｂは、第４列、第８列、…に配される。デジタルメモリ部４３０Ａ，４３０Ｂ，４４０Ａ，４４０Ｂの各々は、デジタルメモリセル４０２と、バッファ４０４と、インバータ４０７と、トライステートバッファ４０５と、を有する。

隣り合う列に配されたデジタルメモリ部４３０Ａ，４３０Ｂの各々は組を構成している。各々の組を構成するデジタルメモリ部４３０Ａ，４３０Ｂには、同じ制御信号を供給する共通の選択信号線５０１が接続されている。デジタルメモリ部４３０Ａのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＡのＮ本の信号線のうち、対応するビットの信号線に接続されている。また、デジタルメモリ部４３０Ｂのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＢのＮ本の信号線のうち、対応するビットの信号線に接続されている。

同様に、隣り合う列に配されたデジタルメモリ部４４０Ａ，４４０Ｂの各々は組を構成している。各々の組を構成するデジタルメモリ部４４０Ａ，４４０Ｂには、同じ制御信号を供給する共通の選択信号線５０１が接続されている。デジタルメモリ部４４０Ａのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＡのＮ本の信号線のうち、対応するビットの信号線に接続されている。また、デジタルメモリ部４４０Ｂのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＢのＮ本の信号線のうち、対応するビットの信号線に接続されている。

第１及び第２実施形態で説明したデジタルメモリ部４１０，４１０Ａ，４１０Ｂは、各ビットのデジタルデータの出力経路にバッファ４０４を有している。また、第１及び第２実施形態で説明したデジタルメモリ部４２０，４２０Ａ，４２０Ｂは、各ビットのデジタルデータの出力経路にインバータ４０７を有している。

これに対し、本実施形態におけるデジタルメモリ部４３０Ａ，４３０Ｂ，４４０Ａ，４４０Ｂの各々は、デジタルデータの出力経路にバッファ４０４を有するビットと、デジタルデータの出力経路にインバータ４０７を有するビットと、を含む。そして、隣り合うデジタルメモリ部４３０Ａとデジタルメモリ部４４０Ａとは、バッファ４０４を有するビットとインバータ４０７を有するビットとが互いに異なるように構成されている。例えば、第１列のデジタルメモリ部４３０Ａの最上位ビットの出力経路にバッファ４０４が配されている場合、第３列のデジタルメモリ部４４０Ａの最上位ビットの出力経路にはインバータ４０７を配する。他のビットについても同様である。また、隣り合うデジタルメモリ部４３０Ｂとデジタルメモリ部４４０Ｂとは、バッファ４０４を有するビットとインバータ４０７を有するビットとが互いに異なるように構成されている。

このように構成することで、共通出力線４０１Ａ，４０１Ｂを構成する信号線の各々には、バッファ４０４を介して出力されたデジタルデータと、インバータ４０７を介して出力されたデジタルデータとが、交互に出力されることになる。したがって、バッファ４０４やインバータ４０７の電源電流の変動に対しても、第１及び第２実施形態で説明した効果と同様の効果を得ることができる。

また、トライステートバッファ４０５の出力をビット毎に反転することで、第１実施形態で説明した電源電流の変動が逆相で生じることとなり、電源電流の変動に伴う電源の変動やクロストークを相殺することができる。これにより、画質の劣化を低減することができる。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

［第４実施形態］
本発明の第４実施形態による撮像装置について、図２３及び図２４を用いて説明する。第１乃至第３実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２３は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。図２４は、本実施形態による撮像装置のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。

第１乃至第３実施形態では、デジタルメモリセル４０２よりも後段においてデジタルデータの反転処理やスクランブル処理を行う例を示したが、デジタルデータの反転処理やスクランブル処理は、必ずしもデジタルメモリセル４０２の後段で行う必要はない。本実施形態では、デジタルメモリセル４０２の前段においてデジタルデータの反転処理やスクランブル処理を行う例を説明する。

本実施形態による撮像装置は、信号処理部３００とデジタルメモリ群４００との間の接続態様が異なるほかは、第１実施形態で説明した参考例による撮像装置と同様である。すなわち、本実施形態による撮像装置は、図２３に示すように、各列の信号処理出力線３０１とデジタルメモリ部４１０との間に、バッファ３０２又はインバータ３０３が接続されている。バッファ３０２及びインバータ３０３は、列毎に交互に配されている。インバータ３０３は、列信号処理部３１０から出力されるデータの各ビットの値を反転するビット値反転部として機能する。なお、本明細書において、バッファ３０２及びインバータ３０３は、信号処理部３００或いは列信号処理部３１０の構成要素として説明することがある。

図２３には、信号処理出力線３０１の各々に１つのバッファ３０２又はインバータ３０３を接続するように記載しているが、実際には信号処理出力線３０１を構成するＮ本の信号線の各々に、バッファ３０２又はインバータ３０３が接続される。

図２４は、図２３に示す撮像装置の信号処理部３００からデジタル信号処理出力線６０５に至る信号経路におけるデータの値を模式的に示す図である。

図２４中、「信号処理出力線３０１」は、連続する６列の列信号処理部３１０から信号処理出力線３０１へと出力されるデジタル画素信号の特定のビットのデータの値を示している。例えば、図２４に示す０，０，１，１，０，０は、図２３に示す６列の信号処理出力線３０１の各々の特定のビットに対応する信号線から出力されるデータの値である。

「デジタルメモリセル４０２」は、バッファ３０２又はインバータ３０３を介して当該６列に対応するデジタルメモリセル４０２の当該特定のビットに入力されるデータの値を示している。例えば、図２４に示す０，１，１，０，０，１の値は、図２４に示す６列のデジタルメモリセル４０２の各々の特定のビットに入力されるデータの値である。

「共通出力線４０１」は、各列のデジタルメモリセル４０２に保持されているデータを共通出力線４０１に順番に読み出したときの、共通出力線４０１の当該特定のビットに対応する信号線上におけるデータの値を示している。例えば、図２４に示す０，１，１，０，０，１の値は、共通出力線４０１の当該信号線上におけるデータの値がこの順番で切り替わることを示している。

「デジタル信号処理出力線６０５」は、デジタル信号処理出力線６０５の当該特定のビットに対応する信号線上におけるデータの値を示している。例えば、図２４に示す０，０，１，１，０，０の値は、デジタル信号処理出力線６０５の信号線上におけるデータの値がこの順番で切り替わることを示している。

撮像装置をこのように構成することで、信号処理部３００から出力されるデジタル画素信号のうち、所定の列のデジタル画素信号のデジタルデータを反転し、デジタルメモリセル４０２に保持することができる。図２３の構成例においては、デジタルメモリセル４０２に保持されるデータを１列毎に反転している。したがって、共通出力線４０１上のデータの切り替わりやトライステートバッファ４０５の電源電流の変動は、第１実施形態による撮像装置の場合（図１６）と同じになる。すなわち、本実施形態による撮像装置においても、第１実施形態による撮像装置と同様の効果を得ることができる。

なお、図２３の構成例においては、信号処理出力線３０１を構成するＮ本の信号線の総てにバッファ３０２を接続する列と、信号処理出力線３０１を構成するＮ本の信号線の総てにインバータ３０３を接続する列と、を設けている。しかしながら、信号処理出力線３０１を構成するＮ本の信号線のうち、一部の信号線をバッファ３０２に接続し、他の一部の信号線をインバータ３０３に接続するようにしてもよい。また、最下位ビット（ＬＳＢ：Least Significant Bit）など、データの値の変化の頻度が多いビットに接続される信号経路にはバッファ３０２やインバータ３０３を配置しない構成とし、素子数を低減するようにしてもよい。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

［第５実施形態］
本発明の第５実施形態による撮像装置について、図２５乃至図２７を用いて説明する。第１乃至第４実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２５は、本実施形態による撮像装置の概略構成を示すブロック図である。図２６は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。図２７は、本実施形態による撮像装置の駆動方法を示す図である。

本実施形態においては、第４実施形態と同様、デジタルメモリセル４０２の前段においてデジタルデータの反転処理やスクランブル処理を行う例を説明する。本実施形態では、Ａ／Ｄ変換器を利用して、デジタルデータの反転処理やスクランブル処理を行う。なお、Ａ／Ｄ変換方式としては、パイプライン型、逐次比較型、積分型などが挙げられるが、本実施形態では積分型のＡ／Ｄ変換器を用いた場合の適用例を示すものとする。ただし、本発明に適用可能なＡ／Ｄ変換方式は、特に限定されるものではない。

本実施形態による撮像装置１０００は、図２５に示すように、図１に示す撮像装置の構成に加え、参照比較電圧生成器３２０と、カウンタ４５０と、を更に有している。参照比較電圧生成器３２０は、時間の経過とともに信号レベルが変化する参照比較電圧、例えばランプ電圧を生成し、各列の列信号処理部３１０に供給する。各列の列信号処理部３１０は、アナログ画素信号のレベルと参照比較電圧のレベルとを比較し、比較の結果に応じた信号を対応する列のデジタルメモリ部４１０に出力する比較器（図示せず）を有する。カウンタ４５０は、参照比較電圧生成器３２０が生成する参照比較電圧のレベルの変化開始と同期して時間の計測を開始し、カウント値を各列のデジタルメモリ部４１０に供給する。

図２６は、カウンタ４５０と各列のデジタルメモリ部４１０との接続関係を示す図である。カウンタ４５０から出力されるＮビットのカウント値は、図２６に示すように、バッファ４６０を介して、或いは、インバータ４７０を介して、各列のデジタルメモリ部４１０に供給される。図２６では、カウンタ４５０からバッファ４６０を介してデジタルメモリ部４１０に接続される列と、カウンタ４５０からインバータ４７０を介してデジタルメモリ部４１０に接続される列と、を１列毎に交互に配置している。つまり、隣接する列のデジタルメモリ部４１０には、各ビットの値が反転したカウント値が供給される。インバータ４７０は、カウンタ４５０から出力されるデータの各ビットの値を反転するビット値反転部として機能する。

次に、本実施形態による撮像装置におけるＡ／Ｄ変換動作について、図２７を用いて説明する。

参照比較電圧生成器３２０は、時間の経過とともにレベルが変化するランプ状の参照比較電圧を生成し、各列の列信号処理部３１０に供給する。図２７には、参照比較電圧として、時間の経過とともに電圧レベルが低下する参照比較電圧を示している。

列信号処理部３１０の比較器は、アナログ画素信号のレベルと参照比較電圧のレベルとを比較する。比較器は、アナログ画素信号のレベルと参照比較電圧のレベルとの大小関係が変化することに応じたラッチ信号を出力する。例えば、図２７には、アナログ画素信号のレベルが参照比較電圧のレベルよりも高くなったタイミングで、比較器の出力信号がローレベルからハイレベルへと変化する場合を示している。

カウンタ４５０は、参照比較電圧のレベルの変化開始と同期して時間の計測（カウント）を開始し、計測したカウント値を各列のデジタルメモリ部４１０に供給する。列信号処理部３１０の比較器からラッチ信号を受信したデジタルメモリ部４１０は、比較器からラッチ信号を受信したタイミングにおいてカウンタ４５０から受信しているカウント値を、Ａ／Ｄ変換結果としてデジタルメモリセル４０２に保持する。

すなわち、カウンタ４５０からバッファ４６０を介してカウント値が供給されるデジタルメモリ部４１０がラッチ信号を受信した場合、当該デジタルメモリ部４１０の各ビットには、カウント値ａの各ビットの値がそのまま保持される。また、カウンタ４５０からインバータ４７０を介してカウント値が供給されるデジタルメモリ部４１０がラッチ信号を受信した場合、当該デジタルメモリ部４１０の各ビットには、カウント値ａの各ビットの値を反転した値が保持される。

このように、本実施形態による撮像装置では、バッファ４６０を介してカウンタ４５０に接続されるデジタルメモリ部４１０と、インバータ４７０を介してカウンタ４５０に接続されるデジタルメモリ部４１０とを、１列毎に交互に配置している。これにより、隣接する列のデジタルメモリ部４１０に、各ビットの値が反転したカウント値を供給することができる。すなわち、本実施形態による撮像装置におけるデジタルデータの転送態様は、図２４に示す第４実施形態の場合と同様になる。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

なお、本実施形態では、バッファ４６０を介してカウント値を入力するデジタルメモリ部４１０とインバータ４７０を介してカウント値を入力するデジタルメモリ部４１０とを列単位で交互に配置したが、必ずしも列単位で交互に配置する必要はない。カウンタ４５０と各列のデジタルメモリ部４１０との間の接続は、デジタルデータに対して適用する反転処理やスクランブル処理の態様に応じて、適宜選択することができる。

また、本実施形態では、カウンタ４５０とデジタルメモリ部４１０との間の総てのビットの信号線にバッファ４６０又はインバータ４７０を配置する例を示したが、バッファ４６０やインバータ４７０を配置するビットや個数は特に限定されるものではない。

また、本実施形態では、カウンタ４５０を、各列のＡ／Ｄ変換器で共用しているが、各列のデジタルメモリ部４１０の各々がカウンタを備えた構成としてもよい。この場合、列毎に時間を計測し、カウント結果を１列おきに反転して出力し、転送するように構成すればよい。或いは、単調増加（アップカウント）するカウンタを用いたＡ／Ｄ変換器と単調減少（ダウンカウント）するカウンタを用いたＡ／Ｄ変換器とを１列おきに交互に配置する構成としてもよい。このように構成することによっても、カウント値の各ビットの値を１列おきに反転して出力することができ、本実施形態と同様の効果を得ることができる。

［第６実施形態］
本発明の第６実施形態による撮像装置について、図２８及び図２９を用いて説明する。第１乃至第５実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２８は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。図２９は、本実施形態による撮像装置により図９の被写体を撮影した場合のデジタルメモリ群からデジタル信号処理出力線に至る信号経路におけるデータの値を模式的に示す図である。

本実施形態による撮像装置は、デジタルメモリ群４００及び共通出力線４０１の構成を除き、基本的な構成は第１実施形態による撮像装置と同様である。すなわち、本実施形態による撮像装置のデジタルメモリ群４００は、図２８に示すように、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４１０Ａ，４２０Ｂを含む。また、本実施形態による撮像装置は、第２及び第３実施形態と同様、２組の共通出力線４０１Ａ，４０１Ｂを含む。

デジタルメモリ部４１０Ａ，４２０Ｂは、各列に交互に配されている。例えば、デジタルメモリ部４１０Ａが奇数列に配され、デジタルメモリ部４２０Ｂが偶数列に配される。或いは、デジタルメモリ部４２０Ｂが奇数列に配され、デジタルメモリ部４１０Ａが偶数列に配される。デジタルメモリ部４１０Ａ，４２０Ｂは、第２実施形態による撮像装置におけるデジタルメモリ部４１０Ａ，４２０Ｂと同じである。

すなわち、デジタルメモリ部４１０Ａは、デジタルメモリセル４０２を有する。また、デジタルメモリ部４１０Ａは、デジタルメモリセル４０２の各ビットに対応して、バッファ４０４と、トライステートバッファ４０５と、をそれぞれ有する。デジタルメモリ部４１０Ａのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＡのＮ本の信号線のうち、対応するビットの信号線に接続されている。

また、デジタルメモリ部４２０Ｂは、デジタルメモリセル４０２を有する。また、デジタルメモリ部４２０Ｂは、デジタルメモリセル４０２の各ビットに対応して、インバータ４０７と、トライステートバッファ４０５と、をそれぞれ有する。デジタルメモリ部４２０Ｂのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＢのＮ本の信号線のうち、対応するビットの信号線に接続されている。

画素アレイ１００の複数の列は、隣り合う２列毎に組を構成している。例えば、第１列と第２列とが１つの組を構成し、第３列と第４列とが別の１つの組を構成している。各々の組に属するデジタルメモリ部４１０Ａ，４２０Ｂには、同じ制御信号を供給する共通の選択信号線５０１が接続されている。

このように構成することで、デジタルメモリ部４１０Ａのデジタルメモリセル４０２に保持されているデータと、デジタルメモリ部４２０Ｂのデジタルメモリセル４０２に保持されているデータとを、共通出力線４０１Ａ，４０１Ｂに並列に読み出すことができる。

図２９は、本実施形態による撮像装置によって図９の被写体を撮影し、第ｎ行目のデジタルデータを転送した場合の、デジタルメモリ群４００からデジタル信号処理出力線６０５に至る信号経路におけるデータの値を模式的に示す図である。図２９には、図１１と同様、各列のデジタルメモリ部４１０Ａ，４２０Ｂのデジタルメモリセル４０２の特定のビットに保持されているデータの値、共通出力線４０１Ａ，４０１Ｂ上及びデジタル信号処理出力線６０５上における当該データの値を示している。デジタルメモリセル４０２の当該特定のビットに保持されているデータの値は、図９の暗い領域においては“０”、明るい領域においては“１”であるものとする。

図２９中、「デジタルメモリセル４０２」は、連続する１８列のデジタルメモリセル４０２の特定のビットに保持されているデータの値を示している。ここでは、範囲Ａ，Ｂ，Ｃのそれぞれが６列を含む場合を想定している。「共通出力線４０１Ａ」は、共通出力線４０１Ａの当該特定のビットに対応する信号線上のデータの値を示している。「共通出力線４０１Ｂ」は、共通出力線４０１Ｂの当該特定のビットに対応する信号線上のデータの値を示している。「デジタル信号処理出力線６０５」は、デジタル信号処理出力線６０５の当該特定のビットに対応する信号線上のデータの値を示している。また、図２９には、デジタルメモリ部４１０Ａ，４２０Ｂの各々に含まれるトライステートバッファ４０５の電源電流のレベルを併せて示している。図において電源電流のレベルが変化している場合、電源電流が変動していることを示している。

図９の被写体において、第ｎ行は範囲Ａ，Ｃが暗く範囲Ｂが明るいため、範囲Ａ，Ｃのデジタルメモリセル４０２の当該ビットには“０”が、範囲Ｂのデジタルメモリセル４０２の当該ビットには“１”が保持されている。したがって、共通出力線４０１Ａ上、共通出力線４０１Ｂ上及びデジタル信号処理出力線６０５上においては、範囲Ａの列から範囲Ｂの列に遷移するタイミング及び範囲Ｂの列から範囲Ｃの列に遷移するタイミングにおいて、データの切り替わりが発生する。この場合、データの切り替わりが発生するこれらタイミングにおいて、トライステートバッファ４０５の駆動による電源電流の変動が生じる。

しかしながら、本実施形態による撮像装置においては、共通出力線４０１Ａ及び共通出力線４０１Ｂの同じビットに対応する信号線には、対応するビットの値が互いに反転して出力されることになる。そのため、トライステートバッファ４０５の駆動による電源電流の変動は、デジタルメモリ部４１０Ａとデジタルメモリ部４２０Ｂとでは極性が逆になる。したがって、デジタルメモリ部４１０Ａにおける電源電流の変動による影響とデジタルメモリ部４２０Ｂにおける電源電流の変動による影響とが互いに打ち消し合い、全体として電源電流の変動による影響を抑制することができる。また、図７に示した参考例による撮像装置のデジタルメモリ群４００の構成に対して、同じ極性の電源電流の変動を引き起こすデジタルメモリ部を減らすことができ、同じ極性の電源電流の変動の絶対値を低減することができる。

また、本実施形態による撮像装置においては、デジタルメモリ部４１０Ａ，４２０Ｂのデジタルメモリセル４０２に保持されているデータを、共通出力線４０１Ａ，４０１Ｂに並列に読み出すことができる。したがって、第２実施形態と同様に、第１実施形態の撮像装置と比較して２倍の速さで読み出しを行うことができる。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

なお、本実施形態ではデジタルメモリ部４１０Ａ，４２０Ｂを１列毎に交互に配置する構成としたが、２列以上の特定の列数毎にデジタルメモリ部４１０Ａ，４２０Ｂを交互に配置する構成とすることも可能である。また、転送されるデジタルデータは、デジタル信号処理部６００でデコードしてもよいし、撮像装置の外部にてデコードしてもよい。

［第７実施形態］
本発明の第７実施形態による撮像装置について、図３０を用いて説明する。第１乃至第６実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図３０は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。

本実施形態による撮像装置は、デジタルメモリ群４００及び共通出力線４０１の構成を除き、基本的な構成は第１実施形態による撮像装置と同様である。すなわち、本実施形態による撮像装置のデジタルメモリ群４００は、図３０に示すように、画素アレイ１００の各列に対応して設けられた複数のデジタルメモリ部４３０Ａ，４４０Ｂを含む。また、本実施形態による撮像装置は、第２、第３及び第６実施形態と同様、２組の共通出力線４０１Ａ，４０１Ｂを含む。

デジタルメモリ部４３０Ａ，４４０Ｂは、各列に交互に配されている。例えば、デジタルメモリ部４３０Ａが奇数列に配され、デジタルメモリ部４４０Ｂが偶数列に配される。或いは、デジタルメモリ部４４０Ｂが奇数列に配され、デジタルメモリ部４３０Ａが偶数列に配される。デジタルメモリ部４３０Ａ，４４０Ｂは、第３実施形態による撮像装置におけるデジタルメモリ部４３０Ａ，４４０Ｂと同じである。すなわち、デジタルメモリ部４３０Ａ，４４０Ｂの各々は、デジタルメモリセル４０２と、バッファ４０４と、トライステートバッファ４０５と、インバータ４０７と、を有する。

デジタルメモリ部４３０Ａ，４４０Ｂの各々は、デジタルデータの出力経路にバッファ４０４を有するビットと、デジタルデータの出力経路にインバータ４０７を有するビットと、を含む。そして、デジタルメモリ部４３０Ａとデジタルメモリ部４４０Ｂとは、バッファ４０４を有するビットとインバータ４０７を有するビットとが互いに異なるように構成されている。例えば、第１列のデジタルメモリ部４３０Ａの最上位ビットの出力経路にバッファ４０４が配されている場合、第２列のデジタルメモリ部４４０Ｂの最上位ビットの出力経路にはインバータ４０７を配する。他のビットについても同様である。

デジタルメモリ部４３０Ａのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＡのＮ本の信号線のうち、対応するビットの信号線に接続されている。また、デジタルメモリ部４４０Ｂのトライステートバッファ４０５の出力端子の各々は、Ｎビットの信号を出力する共通出力線４０１ＢのＮ本の信号線のうち、対応するビットの信号線に接続されている。

画素アレイ１００の複数の列は、隣り合う２列毎に組を構成している。例えば、第１列と第２列とが１つの組を構成し、第３列と第４列とが別の１つの組を構成している。各々の組に属するデジタルメモリ部４３０Ａ，４４０Ｂには、同じ制御信号を供給する共通の選択信号線５０１が接続されている。図３０には、第１列のデジタルメモリ部４３０Ａ及び第２列のデジタルメモリ部４４０Ｂに接続された選択信号線５０１－１と、第３列のデジタルメモリ部４３０Ａ及び第４列のデジタルメモリ部４４０Ｂに接続された選択信号線５０１－２と、を示している。

このように構成することで、共通出力線４０１Ａ及び共通出力線４０１Ｂの同じビットに対応する信号線には、第６実施形態と同様、対応するビットの値が互いに反転して出力されることになる。そのため、トライステートバッファ４０５の駆動による電源電流の変動は、デジタルメモリ部４３０Ａとデジタルメモリ部４４０Ｂとでは極性が逆になる。したがって、デジタルメモリ部４３０Ａにおける電源電流の変動による影響とデジタルメモリ部４４０Ｂにおける電源電流の変動による影響とが互いに打ち消し合い、全体として電源電流の変動による影響を抑制することができる。

また、本実施形態による撮像装置においては、隣接するビットでデータが反転しているため、第６実施形態と比較して、各デジタルメモリ部４３０Ａ，４４０Ｂで生じるトライステートバッファ４０５の電流変動の極性や変動の発生タイミングが分散する。したがって、被写体の明暗に応じて急峻に発生しうる電源変動を緩和することができる。

このように、本実施形態によれば、デジタル信号の水平転送動作に伴う消費電流の変化に起因した画質劣化を低減することができる。

［第８実施形態］
本発明の第８実施形態による撮像装置について、図３１乃至図３３を用いて説明する。第１乃至第７実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

はじめに、本実施形態による撮像装置の概略構成について、図３１を用いて説明する。図３１は、本実施形態による撮像装置におけるデジタルメモリ群の構成例を示す概略図である。

本実施形態による撮像装置は、信号処理部３００とデジタル信号処理部６００との間の構成を除き、基本的な構成は第１実施形態による撮像装置と同様である。すなわち、本実施形態による撮像装置のデジタルメモリ群４００は、図３１に示すように、複数のデジタルメモリブロック１４００を含み、共通出力線１４２０、バッファ部１４１１及び共通出力線１４２１を介してデジタル信号処理部６００に接続されている。

デジタルメモリ群４００は、複数のデジタルメモリブロック１４００を有する。デジタルメモリブロック１４００の各々は、画素アレイ１００の複数列に対応して設けられている。図３１には説明の簡略化のため、画素アレイ１００が１２列により構成され、４つのデジタルメモリブロック１４００－１，１４００－２，１４００－３，１４００－４の各々が１２列のうちの３列ずつに対応している場合を例示している。デジタルメモリブロック１４００－１，１４００－２，１４００－３，１４００－４は、同様の構成を有している。ここでは図面の簡略化のため、デジタルメモリブロック１４００－１以外のデジタルメモリブロック１４００－２，１４００－３，１４００－４についての詳細な図示は省略している。なお、デジタルメモリ群４００が有するデジタルメモリブロック１４００の数及びデジタルメモリブロック１４００の各々に対応する列の数は、特に限定されるものではない。

デジタルメモリブロック１４００の各々は、複数のデジタルメモリ部１４０１と、バッファ部１４０４と、を有する。デジタルメモリブロック１４００の各々の複数のデジタルメモリ部１４０１は、当該デジタルメモリブロック１４００が対応する各列にそれぞれ設けられている。図３１には説明の簡略化のため、デジタルメモリブロック１４００の各々が３列に対応する３つのデジタルメモリ部１４０１－１，１４０１－２，１４０１－３を有する場合を例示している。デジタルメモリ部１４０１－１，１４０１－２，１４０１－３は、同様の構成を有している。ここでは図面の簡略化のため、デジタルメモリ部１４０１－１以外のデジタルメモリ部１４０１－２，１４０１－３についての詳細な図示は省略している。

デジタルメモリ部１４０１の各々は、Ｎビットのデジタルメモリセル４０２を有する。また、デジタルメモリ部１４０１の各々は、デジタルメモリセル４０２の各ビットに対応して、バッファ４０４と、インバータ４０７と、トライステートバッファ４０５と、スイッチ１４０２，１４０３と、をそれぞれ有する。なお、ここでは図面及び説明の簡略化のため、デジタルメモリセル４０２の特定のビットに接続される１組のバッファ４０４、インバータ４０７、トライステートバッファ４０５及びスイッチ１４０２，１４０３のみを示している。

デジタルメモリセル４０２は、対応する列の信号処理出力線３０１に接続されている。Ｎビットのデジタル画素信号が出力される信号処理出力線３０１のＮ本の信号線が、Ｎビットのデジタルメモリセル４０２の各ビットに接続されている。デジタルメモリセル４０２の各ビットは、デジタルメモリセル出力線４０３を介して、バッファ４０４の入力端子及びインバータ４０７の入力端子に接続されている。また、デジタルメモリセル４０２の各ビットには、選択信号線５０１が接続されている。バッファ４０４の出力端子は、スイッチ１４０２を介してトライステートバッファ４０５の入力端子に接続されている。インバータ４０７の出力端子は、スイッチ１４０３を介してトライステートバッファ４０５の入力端子に接続されている。トライステートバッファ４０５の出力端子は、共通出力線４０１を構成するＮ本の信号線のうちの対応するビットの信号線に接続されている。なお、本実施形態において、共通出力線４０１は、デジタルメモリブロック１４００毎に独立して設けられている。

バッファ部１４０４は、共通出力線４０１を構成するＮ本の信号線の各々に対応して、バッファ１４０５と、インバータ１４０６と、スイッチ１４０７，１４０８と、トライステートバッファ１４０９と、をそれぞれ有する。なお、ここでは図面及び説明の簡略化のため、共通出力線４０１のＮ本の信号線のうち特定のビットの信号線に接続される１組のバッファ１４０５、インバータ１４０６、スイッチ１４０７，１４０８及びトライステートバッファ１４０９のみを示している。

バッファ１４０５の入力端子及びインバータ１４０６の入力端子は、共通出力線４０１を構成するＮ本の信号線のうちの対応するビットの信号線に接続されている。バッファ１４０５の出力端子は、スイッチ１４０７を介してトライステートバッファ１４０９の入力端子に接続されている。インバータ１４０６の出力端子は、スイッチ１４０８を介してトライステートバッファ１４０９の入力端子に接続されている。トライステートバッファ１４０９にはバッファ制御線１４１０が接続されており、制御部９００から供給されるバッファ制御信号によってトライステートバッファ１４０９を制御できるようになっている。トライステートバッファ１４０９の出力端子は、共通出力線１４２０を構成するＮ本の信号線のうちの対応するビットの信号線に接続されている。

共通出力線１４２０は、バッファ部１４１１に接続されている。バッファ部１４１１は、共通出力線１４２０を構成するＮ本の信号線の各々に対応して、バッファ１４１２と、インバータ１４１３と、スイッチ１４１４，１４１５と、をそれぞれ有する。なお、ここでは図面及び説明の簡略化のため、共通出力線１４２０のＮ本の信号線のうち特定のビットの信号線に接続される１組のバッファ１４１２、インバータ１４１３及びスイッチ１４１４，１４１５のみを示している。

バッファ１４１２の入力端子及びインバータ１４１３の入力端子は、共通出力線１４２０を構成するＮ本の信号線のうちの対応するビットの信号線に接続されている。バッファ１４１２の出力端子は、スイッチ１４１４を介して、共通出力線１４２１を構成するＮ本の信号線のうちの対応するビットの信号線に接続されている。インバータ１４１３の出力端子は、スイッチ１４１５を介して、共通出力線１４２１を構成するＮ本の信号線のうちの対応するビットの信号線に接続されている。共通出力線１４２１は、デジタル信号処理部６００に接続されている。

各列のデジタルメモリ部１４０１は、対応する列の列信号処理部３１０から信号処理出力線３０１を介して出力されたデジタル画素信号をデジタルメモリセル４０２に保持する。デジタルメモリ部１４０１のデジタルメモリセル４０２は、水平走査部５００から選択信号線５０１を介して制御信号を受信すると、各ビットのデータをデジタルメモリセル出力線４０３へと出力する。デジタルメモリセル出力線４０３に出力されたデータは、スイッチ１４０２，１４０３のいずれか一方がオンになることで、正転又は反転してトライステートバッファ４０５に入力され、共通出力線４０１の対応するビットの信号線に出力される。すなわち、スイッチ１４０２がオンの場合、デジタルメモリセル出力線４０３に出力されたデータは、バッファ４０４、スイッチ１４０２及びトライステートバッファ４０５を介して共通出力線４０１に出力される。また、スイッチ１４０３がオンの場合、デジタルメモリセル出力線４０３に出力されたデータは、インバータ４０７、スイッチ１４０３及びトライステートバッファ４０５を介して共通出力線４０１に出力される。トライステートバッファ４０５は、バッファ制御線４０６を介して供給される制御信号によって出力をハイインピーダンスに制御できるように構成されており、他の列が選択されている際には出力がハイインピーダンスに制御される。

共通出力線４０１に出力されたデータは、バッファ部１４０４に入力される。バッファ部１４０４に入力されたデータは、バッファ部１４０４のスイッチ１４０７，１４０８のいずれか一方がオンになることで、正転又は反転してトライステートバッファ１４０９に入力され、共通出力線１４２０の対応するビットの信号線に出力される。すなわち、スイッチ１４０７がオンの場合、共通出力線４０１を介してバッファ部１４０４に入力されたデータは、バッファ１４０５、スイッチ１４０７及びトライステートバッファ１４０９を介して共通出力線１４２０に出力される。また、スイッチ１４０８がオンの場合、共通出力線４０１を介してバッファ部１４０４に入力されたデータは、インバータ１４０６、スイッチ１４０８及びトライステートバッファ１４０９を介して共通出力線１４２０に出力される。トライステートバッファ１４０９は、バッファ制御線１４１０を介して供給される制御信号によって出力をハイインピーダンスに制御できるように構成されており、他のデジタルメモリ部１４０１が選択されている際には出力がハイインピーダンスに制御される。

共通出力線１４２０に出力されたデータは、バッファ部１４１１に入力され、バッファ部１４１１のスイッチ１４１４，１４１５のいずれか一方がオンになることで、正転又は反転して共通出力線１４２１の対応するビットの信号線に出力される。すなわち、スイッチ１４１４がオンの場合、共通出力線１４２０を介してバッファ部１４１１に入力されたデータは、バッファ１４１２及びスイッチ１４１４を介して共通出力線１４２１に出力される。また、スイッチ１４１５がオンの場合、共通出力線１４２０を介してバッファ部１４１１に入力されたデータは、インバータ１４１３及びスイッチ１４１５を介して共通出力線１４２１に出力される。共通出力線１４２１に出力されたデータは、デジタル信号処理部６００に入力される。

本実施形態において、共通出力線４０１は、デジタルメモリブロック１４００毎に配されている。そのため、第１実施形態の場合とデジタルメモリ部１４０１の総列数が同じとき、第１実施形態に対して、デジタルメモリ部１４０１のトライステートバッファ４０５の接続数を低減することができる。また、延在する共通出力線４０１の物理的な長さが短くなることで寄生負荷を低減することができる。これにより、共通出力線４０１上の駆動負荷を低減し、デジタルデータの転送を高速化することができる。

また、図３１の構成例では総てのデジタルメモリブロック１４００－１，１４００－２，１４００－３，１４００－４に対して１つのバッファ部１４１１を設けているが、２つ以上のバッファ部１４１１を設けてもよい。例えば、デジタルメモリブロック１４００－１，１４００－２，１４００－３，１４００－４の各々に対応する４つのバッファ部１４１１を設ける構成としてもよい。このように構成することで、共通出力線４０１と同様、共通出力線１４２０の駆動負荷を低減し、デジタルデータの転送を高速化することができる。

次に、本実施形態による撮像装置の動作について、図３２及び図３３を用いて説明する。図３２及び図３３は、本実施形態による撮像装置によって図９の被写体を撮影し、第ｎ行のデジタルデータを転送した場合の、デジタルメモリ群４００からデジタル信号処理出力線６０５に至る信号経路におけるデータの値を模式的に示す図である。図３２と図３３とは、スイッチの動作が異なっている。

図３２及び図３２には、各列のデジタルメモリ部１４０１のデジタルメモリセル４０２の特定のビットに保持されているデータの値、共通出力線４０１，１４２０，１４２１上及びデジタル信号処理出力線６０５上における当該データの値を示している。デジタルメモリセル４０２の当該特定のビットに保持されているデータの値は、図９の暗い領域においては“０”、明るい領域においては“１”であるものとする。

図３２及び図３３中、「デジタルメモリセル４０２」は、連続する１２列のデジタルメモリセル４０２の特定のビットに保持されているデータの値を示している。ここでは、範囲Ａが３列を含み、範囲Ｂが６列を含み、範囲Ｃが３列を含む場合を想定している。範囲Ａがデジタルメモリブロック１４００－１に対応し、範囲Ｂがデジタルメモリブロック１４００－２，１４００－３に対応し、範囲Ｃがデジタルメモリブロック１４００－４に対応している。「共通出力線４０１」は、デジタルメモリブロック１４００－１，１４００－２，１４００－３，１４００－４の各々の共通出力線４０１における当該特定のビットに対応する信号線上のデータの値を示している。「共通出力線１４２０」は、共通出力線１４２０の当該特定のビットに対応する信号線上のデータの値を示している。「共通出力線１４２１」は、共通出力線１４２１の当該特定のビットに対応する信号線上のデータの値を示している。「スイッチ６０３」及び「スイッチ６０４」は、スイッチ６０３，６０４の制御信号の信号レベルを示している。「デジタル信号処理出力線６０５」は、デジタル信号処理出力線６０５の当該特定のビットに対応する信号線上のデータの値を示している。また、図３２及び図３３にはトライステートバッファ４０５，１４０９の電源電流のレベルを併せて示している。図において電源電流のレベルが変化している場合、電源電流が変動していることを示している。

ここで、トライステートバッファ４０５は、デジタルメモリブロック１４００毎の電源電流の変動を引き起こす。また、トライステートバッファ１４０９は、デジタルメモリ群４００の電源電流の変動を引き起こす。ここでの説明は、トライステートバッファ４０５，１４０９の電源は共通とし、これらの合計をデジタルメモリ群４００の電源電流とする。トライステートバッファ４０５は複数のデジタルメモリ部１４０１の各々に配置され、また、トライステートバッファ１４０９は複数のデジタルメモリブロック１４００の各々に配置され、電源電流の変動はデータが転送されている期間に生じる。図３２では、共通の電源の変動として、連続した電源変動で示している。

まず、本実施形態による撮像装置の第１の駆動例について、図３２を用いて説明する。なお、本実施形態で説明するスイッチの駆動は一例であり、スイッチの駆動方法を限定するものではない。

第１の駆動例において、デジタルメモリブロック１４００－１，１４００－３のデジタルメモリ部１４０１－１，１４０１－３のスイッチ１４０２はオンに設定し、スイッチ１４０３はオフに設定する。また、デジタルメモリブロック１４００－１，１４００－３のデジタルメモリ部１４０１－２のスイッチ１４０２はオフに設定し、スイッチ１４０３はオンに設定する。一方、デジタルメモリブロック１４００－２，１４００－４のデジタルメモリ部１４０１－１，１４０１－３のスイッチ１４０２はオフに設定し、スイッチ１４０３はオンに設定する。また、デジタルメモリブロック１４００－２，１４００－４のデジタルメモリ部１４０１－２のスイッチ１４０２はオンに設定し、スイッチ１４０３はオフに設定する。つまり、各列のデジタルメモリ部１４０１のトライステートバッファ４０５に入力されるデータは、デジタルメモリセル４０２に保持されているデータに対して、列番号順に、正転、反転、正転、反転、…、の関係となる。

デジタルメモリブロック１４００－１，１４００－２，１４００－３，１４００－４に含まれるバッファ部１４０４のスイッチ１４０７はオンに設定し、スイッチ１４０８はオフに設定する。つまり、デジタルメモリブロック１４００－１～１４００－４から共通出力線１４２０に出力されるデータは、デジタルメモリ部１４０１－１～１４０１－３の各々のトライステートバッファ４０５から出力されるデータに対して正転の関係となる。

バッファ部１４１１のスイッチ１４１４はオンに設定し、スイッチ１４１５はオフに設定する。つまり、バッファ部１４１１から共通出力線１４２１に出力されるデータは、共通出力線１４２０からバッファ部１４１１に入力されるに対して正転の関係となり、デジタル信号処理部６００へと入力される。

デジタル信号処理部６００のスイッチ６０３，６０４は、第１実施形態において図１６を用いて説明したように、各列のデータの転送毎にオンとオフが切り替わるように駆動される。

図９の被写体において、第ｎ行は範囲Ａ，Ｃが暗く範囲Ｂが明るいため、範囲Ａ，Ｃの列に対応するデジタルメモリセル４０２の特定のビットには“０”が、範囲Ｂの列に対応するデジタルメモリセル４０２の当該特定のビットには“１”が保持されている。

各デジタルメモリブロック１４００の共通出力線４０１には、デジタルメモリセル４０２から、先に説明したスイッチ１４０２，１４０３の状態に応じたデータが転送される。

例えば、デジタルメモリブロック１４００－１の対応する３列のデジタルメモリセル４０２には、順番に０，０，０のデジタルデータが保持されている。これらデジタルデータは、各々、正転、反転、正転の関係のデジタルデータとなり、トライステートバッファ４０５に入力される。したがって、デジタルメモリブロック１４００－１の共通出力線４０１には、０，１，０のデータが順番に転送される。

また、デジタルメモリブロック１４００－２の対応する３列のデジタルメモリセル４０２には、順番に１，１，１のデジタルデータが保持されている。これらデジタルデータは、各々、反転、正転、反転の関係のデジタルデータとなり、トライステートバッファ４０５に入力される。したがって、デジタルメモリブロック１４００－２の共通出力線４０１には、０，１，０のデータが順番に転送される。

共通出力線１４２０，１４２１においては、入力信号はいずれも正転の関係のデータとして転送され、デジタル信号処理部６００に入力される。デジタル信号処理部６００では、第１実施形態において図１６を用いて説明したように、スイッチ６０３，６０４が交互にオンに制御される。したがって、デジタル信号処理出力線６０５には、各列のデジタルメモリセル４０２に保持されたデータの順番と同様の順番でデータが転送される。

図９の被写体では、範囲Ａの列から範囲Ｂの列に遷移するタイミング及び範囲Ｂの列から範囲Ｃの列に遷移するタイミングにおいてデータの切り替わりが発生する。この場合、データの切り替わりが発生するこれらタイミングにおいて、トライステートバッファ４０５，１４０９の駆動による電源電流の変動が生じる。

しかしながら、本実施形態の第１の駆動例においても第１実施形態と同様、各スイッチの状態を適宜設定することで電源電流の変動は被写体の明暗によらずに生じる。したがって、被写体の明暗の位置に依存した電源電流の変動を緩和することができる。つまり、各スイッチを適切に駆動することにより、より効果的に電源電流の変動を緩和することができる。

次に、本実施形態による撮像装置の第２の駆動例について、図３３を用いて説明する。第２の駆動例は、第１の駆動例とはスイッチの状態が異なっている。

第２の駆動例において、デジタルメモリブロック１４００－１～１４００－４のデジタルメモリ部１４０１－１～１４０１－３のスイッチ１４０２，１４０３の設定は、第１の駆動例と同じである。

デジタルメモリブロック１４００－１～１４００－４に含まれるバッファ部１４０４のスイッチ１４０７はオフに設定し、スイッチ１４０８はオンに設定する。つまり、デジタルメモリブロック１４００－１～１４００－４から共通出力線１４２０に出力されるデータは、デジタルメモリ部１４０１－１～１４０１－３の各々のトライステートバッファ４０５から出力されるデータに対して反転の関係となる。

バッファ部１４１１のスイッチ１４１４はオンに設定し、スイッチ１４１５はオフに設定する。つまり、バッファ部１４１１から共通出力線１４２１に出力されるデータは、共通出力線１４２０からバッファ部１４１１に入力されるデータに対して正転の関係となり、デジタル信号処理部６００へと入力される。

デジタル信号処理部６００のスイッチ６０３，６０４は、各列のデータの転送毎にオンとオフが切り替わるように駆動されるが、第１の駆動例とはスイッチ６０３，６０４のオン、オフの期間を入れ替えている。

図９の被写体において、第ｎ行は範囲Ａ，Ｃが暗く範囲Ｂが明るいため、範囲Ａ，Ｃの列に対応するデジタルメモリセル４０２の特定のビットには“０”が、範囲Ｂの列に対応するデジタルメモリセル４０２の当該特定のビットには“１”が保持されている。

各デジタルメモリブロック１４００の共通出力線４０１には、デジタルメモリセル４０２から、先に説明したスイッチ１４０２，１４０３の状態に応じたデータが転送される。第２の駆動例におけるスイッチ１４０２，１４０３の設定は第１の駆動例と同じであるため、共通出力線４０１に出力されるデータは、第１の駆動例の場合と同じになる。

共通出力線１４２０，１４２１においては、入力信号はいずれも反転の関係のデータとして転送され、デジタル信号処理部６００に入力される。つまり、第２の駆動例における共通出力線１４２０上及び共通出力線１４２１上のデータは、第１の駆動例に対して、各々対応するデータが反転されることになる。

デジタル信号処理部６００ではスイッチ６０３，６０４を交互にオンにするが、第１の駆動例に対してオンとオフの期間を入れ替えている。これにより、デジタル信号処理出力線６０５には、第１の駆動例と同様、各列のデジタルメモリセル４０２に保持されたデータの順番と同様の順番でデータが転送される。

本実施形態の第２の駆動例においても、データの切り替わりに伴うトライステートバッファ４０５，１４０９の電源電流の変動が発生する。しかしながら、各スイッチの状態を適宜設定することで電源電流の変動は被写体の明暗によらずに生じる。したがって、被写体の明暗の位置に依存した電源電流の変動を緩和することができる。つまり、各スイッチを適切に駆動することにより、より効果的に電源電流の変動を緩和することができる。

特に、第２の駆動例においては、トライステートバッファ４０５における駆動電流の変動とトライステートバッファ１４０９における駆動電流の変動とが、極性が逆の変動になる。したがって、電源電流の変動を相殺し、変動量自体を低減することができる。

このように、本実施形態による撮像装置においては、デジタルメモリ群４００に保持されているデジタルデータを、１列毎、１ビット毎に正転、反転制御することができる。また、データの転送経路上において、データの正転、反転を制御することができる。これにより、デジタルデータの水平転送動作により生じ得る特異な電源電流の変動を抑制、低減し、被写体の明暗の位置に依存した画質の劣化を低減することができる。

なお、本実施形態では、デジタルメモリ部１４０１にバッファ４０４及びインバータ４０７の一方を選択するスイッチ１４０２，１４０３を設け、トライステートバッファ４０５に入力されるデータの正転、反転を制御した。しかしながら、デジタルメモリ部１４０１は、第１又は第２実施形態のデジタルメモリ部１４０１のように、トライステートバッファ４０５に入力されるデータの正転、反転を固定するようにしてもよい。この場合、転送するデータの正転、反転は、必ずしもデジタルメモリ部１４０１で行う必要はなく、バッファ部１４０４，１４１１やデジタル信号処理部６００で制御するようにしてもよい。

また、本実施形態では、撮像時にスイッチ１４０２，１４０３，１４０７，１４０８，１４１４，１４１５の状態を維持する構成としたが、スイッチ６０３，６０４と同様、データの転送毎にオンとオフとを切り替える構成としてもよい。各スイッチを制御する単位は、特に限定されるものではなく、例えば、デジタルメモリブロック１４００の単位で行ってもよいし、デジタルメモリ部１４０１の単位で行ってもよい。

また、本実施形態では、デジタルメモリブロック１４００毎に共通出力線４０１を分割して高速化を図る構成としたが、共通出力線１４２０をも分割して更に高速化を図る構成としてもよい。また、各デジタルメモリ部１４０１と共通出力線４０１，１４２０，１４２１との間の接続関係や信号線の並列配置数は、本実施形態で説明した構成に限定されるものではない。

［第９実施形態］
本発明の第９実施形態による撮像システムについて、図３４を用いて説明する。図３４は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第８実施形態で述べた撮像装置１０００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図３４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図３４に例示した撮像システム１２００は、撮像装置１２０１、被写体の光学像を撮像装置１２０１に結像させるレンズ１２０２、レンズ１２０２を通過する光量を可変にするための絞り１２０４、レンズ１２０２の保護のためのバリア１２０６を有する。レンズ１２０２及び絞り１２０４は、撮像装置１２０１に光を集光する光学系である。撮像装置１２０１は、第１乃至第８実施形態のいずれかで説明した撮像装置１０００であって、レンズ１２０２により結像された光学像を画像データに変換する。

撮像システム１２００は、また、撮像装置１２０１より出力される出力信号の処理を行う信号処理部１２０８を有する。信号処理部１２０８は、撮像装置１２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部１２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１２０８の一部であるＡＤ変換部は、撮像装置１２０１が設けられた半導体基板に形成されていてもよいし、撮像装置１２０１とは別の半導体基板に形成されていてもよい。また、撮像装置１２０１と信号処理部１２０８とが同一の半導体基板に形成されていてもよい。

撮像システム１２００は、さらに、画像データを一時的に記憶するためのメモリ部１２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１２１２を有する。さらに撮像システム１２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１２１４、記録媒体１２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１２１６を有する。なお、記録媒体１２１４は、撮像システム１２００に内蔵されていてもよく、着脱可能であってもよい。

さらに撮像システム１２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１２１８、撮像装置１２０１と信号処理部１２０８に各種タイミング信号を出力するタイミング発生部１２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム１２００は少なくとも撮像装置１２０１と、撮像装置１２０１から出力された出力信号を処理する信号処理部１２０８とを有すればよい。

撮像装置１２０１は、撮像信号を信号処理部１２０８に出力する。信号処理部１２０８は、撮像装置１２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第８実施形態による撮像装置１０００を適用した撮像システムを実現することができる。

［第１０実施形態］
本発明の第１０実施形態による撮像システム及び移動体について、図３５を用いて説明する。図３５は、本実施形態による撮像システム及び移動体の構成を示す図である。

図３５（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム１３００は、撮像装置１３１０を有する。撮像装置１３１０は、上記第１乃至第８実施形態のいずれかに記載の撮像装置１０００である。撮像システム１３００は、撮像装置１３１０により取得された複数の画像データに対し、画像処理を行う画像処理部１３１２と、撮像システム１３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部１３１４を有する。また、撮像システム１３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部１３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部１３１８と、を有する。ここで、視差取得部１３１４や距離取得部１３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部１３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム１３００は車両情報取得装置１３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム１３００は、衝突判定部１３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ１３３０が接続されている。また、撮像システム１３００は、衝突判定部１３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置１３４０とも接続されている。例えば、衝突判定部１３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ１３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム１３００で撮像する。図３５（ｂ）に、車両前方（撮像範囲１３５０）を撮像する場合の撮像システムを示した。車両情報取得装置１３２０が、撮像システム１３００ないしは撮像装置１３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

例えば、デジタルデータの反転処理やスクランブル処理を、上記第１乃至第３実施形態ではデジタルメモリセル４０２よりも後段で行い、第４及び第５実施形態ではデジタルメモリセル４０２よりも前段で行ったが、双方において行うようにしてもよい。この場合、共通出力線４０１上におけるデータが上記実施形態で説明した態様で切り替わるように、各段におけるデータ処理を適宜組み合わせればよい。

また、上記第１乃至第８実施形態では、画像の取得を目的とした装置、すなわち撮像装置を例示したが、本発明の適用例は必ずしも撮像装置に限定されるものではない。例えば、上記第１０実施形態で説明したような測距を目的とする装置に適用する場合にあっては、必ずしも画像を出力する必要はない。このような場合、当該装置は、光情報を所定の電気信号に変換する光電変換装置と言うことができる。撮像装置は、光電変換装置の１つである。

また、上記第１乃至第８実施形態では本発明を適用した撮像装置について説明したが、入射光の光量に応じた信号を出力する複数の画素を有することは、本発明の必須の要件ではない。本発明の一観点によれば、例えば、入射光に基づく信号に対して上記第１乃至第８実施形態で説明した所定の信号処理を実施する信号処理装置を構成することも可能である。

また、上記第９及び第１０実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図３４及び図３５に示した構成に限定されるものではない。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１００…画素アレイ
１０１…画素
３１０…列信号処理部
４０１，４０１Ａ，４０１Ｂ，１４２０，１４２１…共通出力線
４０２…デジタルメモリセル
４１０，４１０Ａ，４１０Ｂ，４２０，４２０Ａ，４２０Ｂ，４３０Ａ，４３０Ｂ，４４０Ａ，４４０Ｂ，１４０１…デジタルメモリ部
４５０…カウンタ
６００…デジタル信号処理部
１０００…撮像装置
１４００…デジタルメモリブロック
１４０４，１４１１…バッファ部

Claims (35)

1. 複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、
   前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、
   前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
   前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、
   前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの一方のビットの値を反転するビット値反転部と
   を有し、
   前記第１のデジタルデータ及び前記第２のデジタルデータのうちの他方のビットの値は、反転されずに前記メモリ部から前記共通出力線に出力される
   ことを特徴とする撮像装置。
2. 前記ビット値反転部は、前記メモリ部に設けられており、前記メモリが保持する前記デジタルデータのビットの値を反転して前記共通出力線に出力する
   ことを特徴とする請求項１記載の撮像装置。
3. 前記ビット値反転部は、前記列信号処理部に設けられており、前記デジタルデータのビットの値を反転して前記メモリ部に出力する
   ことを特徴とする請求項１記載の撮像装置。
4. 前記複数の列の前記Ａ／Ｄ変換部に共通のカウンタを更に有し、
   前記ビット値反転部は、前記カウンタから前記メモリ部に出力されるカウント値のビットの値を反転する
   ことを特徴とする請求項３記載の撮像装置。
5. 前記列信号処理部は、アップカウントするカウンタを備えた前記Ａ／Ｄ変換部と、ダウンカウントするカウンタを備えた前記Ａ／Ｄ変換部と、を備える
   ことを特徴とする請求項３記載の撮像装置。
6. 前記ビット値反転部は、前記デジタルデータを構成する複数のビットの値をそれぞれ反転する
   ことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
7. 前記ビット値反転部は、前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転する
   ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
8. 前記ビット値反転部は、１列おきに設けられている
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
9. 前記デジタルデータを並列に出力する複数の前記共通出力線を有し、
   前記ビット値反転部は、複数の前記共通出力線の各々に対応する列に対して１列おきに設けられている
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
10. 前記ビット値反転部は、列毎に交互に設けられた第１のビット値反転部と第２のビット値反転部とを有し、
    前記第１のビット値反転部は、前記第１のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転し、
    前記第２のビット値反転部は、前記第２のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの他のビットの値を反転する
    ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
11. 前記共通出力線よりも後段に設けられ、前記ビット値反転部が反転したビットの値を元に戻すデコード処理を行うデコード処理部を更に有する
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
12. 複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、
    前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、
    前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、
    前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの少なくとも一方に対してスクランブル処理を施すスクランブル処理部と
    を有することを特徴とする撮像装置。
13. 前記スクランブル処理部は、前記メモリ部に設けられており、前記メモリが保持する前記デジタルデータに対して前記スクランブル処理を行い、前記共通出力線に出力する
    ことを特徴とする請求項１２記載の撮像装置。
14. 前記スクランブル処理部は、前記列信号処理部に設けられており、前記Ａ／Ｄ変換部から出力される前記デジタルデータに対して前記スクランブル処理を行い、前記メモリ部に出力する
    ことを特徴とする請求項１２記載の撮像装置。
15. 前記スクランブル処理部は、１列おきに設けられている
    ことを特徴とする請求項１２乃至１４のいずれか１項に記載の撮像装置。
16. 前記デジタルデータを並列に出力する複数の前記共通出力線を有し、
    前記スクランブル処理部は、複数の前記共通出力線の各々に対応する列に対して１列おきに設けられている
    ことを特徴とする請求項１２乃至１４のいずれか１項に記載の撮像装置。
17. 前記共通出力線よりも後段に設けられ、前記スクランブル処理部が前記デジタルデータに対して行った前記スクランブル処理を元に戻すデコード処理を行うデコード処理部を更に有する
    ことを特徴とする請求項１２乃至１６のいずれか１項に記載の撮像装置。
18. 一の行に属する前記画素の信号を前記列信号処理部に出力する動作と、他の行に属する前記画素から出力される信号に基づく前記デジタルデータを前記共通出力線に出力する動作と、が並行して行われる
    ことを特徴とする請求項１乃至１７のいずれか１項に記載の撮像装置。
19. 一の行に属する前記画素から出力される信号をＡ／Ｄ変換する動作と、他の行に属する前記画素が出力する信号に基づく前記デジタルデータを前記共通出力線に出力する動作と、が並行して行われる
    ことを特徴とする請求項１乃至１７のいずれか１項に記載の撮像装置。
20. 複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、
    前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、
    前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    複数の出力線と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、
    前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部と
    を有し、
    前記ビット値反転部は、行方向に１列おきに設けられている
    ことを特徴とする撮像装置。
21. 複数の行及び複数の列を構成するように配され、各々が入射光の光量に応じた信号を出力する複数の画素と、
    前記複数の列に対応して設けられ、対応する列に配された前記画素から出力される信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の列信号処理部と、
    前記複数の列に対応して設けられ、対応する列の前記列信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    複数の出力線と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、
    前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部と
    を有し、
    前記ビット値反転部は、列毎に交互に設けられた第１のビット値反転部と第２のビット値反転部とを有し、
    前記第１のビット値反転部は、前記第１のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転し、
    前記第２のビット値反転部は、前記第２のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの他のビットの値を反転する
    ことを特徴とする撮像装置。
22. 前記転送部は、前記第１のデジタルデータと前記第２のデジタルデータとを、前記複数の出力線のうち共通の出力線に続けて出力する
    ことを特徴とする請求項２０又は２１記載の撮像装置。
23. 前記複数の出力線は、第１の出力線と第２の出力線とを含み、
    前記転送部は、前記第１のデジタルデータを前記第１の出力線に出力し、前記第２のデジタルデータを前記第２の出力線に出力する
    ことを特徴とする請求項２０又は２１記載の撮像装置。
24. 前記転送部は、前記第１のデジタルデータと前記第２のデジタルデータとを同時に出力する
    ことを特徴とする請求項２３記載の撮像装置。
25. 前記ビット値反転部は、前記メモリ部に設けられており、前記メモリが保持する前記デジタルデータのビットの値を反転して前記出力線に出力する
    ことを特徴とする請求項２０乃至２４のいずれか１項に記載の撮像装置。
26. 前記ビット値反転部は、前記デジタルデータを構成する複数のビットの値をそれぞれ反転する
    ことを特徴とする請求項２０乃至２５のいずれか１項に記載の撮像装置。
27. 前記ビット値反転部は、前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転する
    ことを特徴とする請求項２０乃至２５のいずれか１項に記載の撮像装置。
28. 前記第１のメモリ部と前記第２のメモリ部とが、隣り合う列に配されている
    ことを特徴とする請求項２０乃至２７のいずれか１項に記載の撮像装置。
29. 前記出力線よりも後段に設けられ、前記ビット値反転部が反転したビットの値を元に戻すデコード処理を行うデコード処理部を更に有する
    ことを特徴とする請求項２０乃至２８のいずれか１項に記載の撮像装置。
30. 請求項１乃至２９のいずれか１項に記載の撮像装置と、
    前記撮像装置の前記画素から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
31. 移動体であって、
    請求項１乃至２９のいずれか１項に記載の撮像装置と、
    前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
32. 入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、
    前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、
    前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの一方のビットの値を反転するビット値反転部と
    を有し、
    前記第１のデジタルデータ及び前記第２のデジタルデータのうちの他方のビットの値は、反転されずに前記メモリ部から前記共通出力線に出力される
    ことを特徴とする信号処理装置。
33. 入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、
    前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを順次、共通出力線に出力する転送部と、
    前記共通出力線に続けて出力される第１のデジタルデータ及び第２のデジタルデータのうちの少なくとも一方に対してスクランブル処理を施すスクランブル処理部と
    を有することを特徴とする信号処理装置。
34. 入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、
    前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    複数の出力線と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、
    前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部と
    を有し、
    前記ビット値反転部は、行方向に１列おきに設けられている
    ことを特徴とする信号処理装置。
35. 入射光に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換部を各々が有する複数の信号処理部と、
    前記複数の信号処理部に対応して設けられ、対応する前記信号処理部が出力するデジタルデータを保持するメモリを各々が有する複数のメモリ部と、
    複数の出力線と、
    前記複数のメモリ部の各々が保持する前記デジタルデータを、前記複数の出力線に出力する転送部と、
    前記複数のメモリ部のうちの第１のメモリ部から出力される第１のデジタルデータ、及び、前記複数のメモリ部のうちの第２のメモリ部から出力される第２のデジタルデータのうちの少なくとも一方のビットの値を反転する手段を備えるビット値反転部と
    を有し、
    前記ビット値反転部は、列毎に交互に設けられた第１のビット値反転部と第２のビット値反転部とを有し、
    前記第１のビット値反転部は、前記第１のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの一部のビットの値を反転し、
    前記第２のビット値反転部は、前記第２のデジタルデータに対応する前記デジタルデータを構成する複数のビットのうちの他のビットの値を反転する
    ことを特徴とする信号処理装置。

Images