JP2023054524A - 半導体記憶装置およびシステム - Google Patents

Abstract

【課題】高速動作可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１メモリセルアレイＭＣＡ０を有する第１プレーンＰＢ０と、第２メモリセルアレイＭＣＡ１を有する第２プレーンＰＢ１と、制御回路とを含む。前記制御回路は、前記第１メモリセルアレイから読み出された第１データと、前記第２メモリセルアレイから読み出された第２データとを、並行して前記半導体記憶装置の外部に出力する、ように構成される。【選択図】図１８

Description

実施形態は、半導体記憶装置およびシステムに関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０２０－４７３１２号公報

高速動作可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１メモリセルアレイを有する第１プレーンと、第２メモリセルアレイを有する第２プレーンと、制御回路とを含む。前記制御回路は、前記第１メモリセルアレイから読み出された第１データと、前記第２メモリセルアレイから読み出された第２データとを、並行して前記半導体記憶装置の外部に出力する、ように構成される。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置のコア部の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の或るメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。 第１実施形態に係る半導体記憶装置内での入出力回路とプレーンとの間のデータ転送に係る構成を説明するための図。 第１実施形態に係る半導体記憶装置のプレーンの構成をより詳細に説明するための図。 第１実施形態に係る半導体記憶装置の或るプレーンの或るディビジョンを介したデータ転送の一例を説明するための図。 第１実施形態に係る半導体記憶装置の当該ディビジョンを介したデータ転送の別の例を説明するための図。 第１実施形態に係る半導体記憶装置１内での当該ディビジョンから入出力回路へのデータ転送に係る構成の一例を示す図。 第１実施形態に係る半導体記憶装置の当該ディビジョンのデータレジスタ回路のデータラッチ群の構成の一例を示す図。 第１実施形態に係る半導体記憶装置の当該ディビジョンのデータレジスタ回路のデータラッチ群の構成の一例を示す図。 ソフトビットデータの一例を説明するための図。 第１実施形態に係る半導体記憶装置の或る圧縮回路により生成される圧縮データを説明するための図。 圧縮データへの変換ステップを示す図。 第１実施形態に係る半導体記憶装置が読出し動作およびデータ出力動作を実行する動作例を示すフロー図。 第１実施形態に係る半導体記憶装置が実行する或るデータ出力動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態に係る半導体記憶装置の或るプレーンからの圧縮データと別のプレーンからの圧縮データの、入出力回路への並行転送およびメモリコントローラへの並行送信を説明するための図。 第１実施形態の変形例に係る半導体記憶装置の或る圧縮回路により生成される圧縮データを説明するための図。 第１実施形態の変形例に係る半導体記憶装置の或る圧縮回路により生成される圧縮データをさらに説明するための図。 第２実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第２実施形態に係る半導体記憶装置のコア部の構成の一例を示すブロック図。 第２実施形態に係る半導体記憶装置のプレーンの構成をより詳細に説明するための図。 第２実施形態に係る半導体記憶装置の或るプレーンの或るディビジョンを介したデータ転送の一例を説明するための図。 第２実施形態に係る半導体記憶装置の当該ディビジョンのカラムデコーダ回路の構成の一例を示す図。 第３実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第３実施形態に係る半導体記憶装置のコア部の構成の一例を示す図。 第３実施形態に係る半導体記憶装置の圧縮回路により生成される圧縮データを説明するための図。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。

各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。

＜第１実施形態＞
以下、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。図１に示される参照符号１ａ、１ｂ、３ａ、および３ｂについては、後続する実施形態に係る説明において言及する。

メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＤ^ＴＭカードのようなメモリカード、または、ＳＳＤ（Solid State Drive）等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４からホストコマンドを受信し、当該ホストコマンドに基づいて半導体記憶装置１を制御する。当該制御により、半導体記憶装置１のメモリセルアレイに書込みデータを記憶させる動作（以下、書込み動作と称される。）、および、半導体記憶装置１のメモリセルアレイから読出しデータを読み出す動作（以下、読出し動作と称される。）等の、種々の動作が実行される。

メモリコントローラ２は、ホストインタフェース回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、ＲＯＭ（Read Only Memory）２４、メモリインタフェース回路２５、およびＥＣＣ（Error Check and Correction）回路２６を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-Chip）として構成される。

ホストインタフェース回路２１は、ホストインタフェースを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。例えば、ホストインタフェース回路２１は、ホスト装置４からメモリコントローラ２に送られるホストコマンドを受信する。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路２１およびメモリインタフェース回路２５の機能の一部を実行する。

ＲＡＭ２３はさらに、例えば、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＡＭ２３のうちバッファとして機能する部分を、データバッファ２３１として説明する。データバッファ２３１は、ホスト装置４からホストインタフェース回路２１を介して送信される書込みデータを受信し、当該書込みデータを一時的に保持する。データバッファ２３１はさらに、ホストインタフェース回路２１を介してホスト装置４に送信される読出しデータを一時的に保持する。データバッファ２３１は、揮発性のメモリであっても不揮発性のメモリであってもよい。

メモリインタフェース回路２５は、メモリインタフェースを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリインタフェースは、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、ライトプロテクト信号ｂＷＰ、レディ／ビジー信号ｂＲ／Ｂ、入出力タイミング制御信号ＤＱＳおよびｂＤＱＳ、ならびに信号ＤＱ＜０＞～ＤＱ＜７＞を伝送する。以下、信号ＤＱ＜０＞～ＤＱ＜７＞を信号ＤＱ＜７：０＞と表記する。以下、特別な言及がない限り、他の構成要素に付される符号に同様の表記が用いられている場合も同じである。

信号ＤＱＳおよびｂＤＱＳは次の関係にある。信号ＤＱＳの電圧がハイ（Ｈ）レベルの間は信号ｂＤＱＳの電圧はロー（Ｌ）レベルであり、信号ＤＱＳの電圧がＬレベルの間は信号ｂＤＱＳの電圧はＨレベルである。以降の説明において、或る信号に関連してレベルという用語を用いる場合、特別な言及がない限り、当該信号の電圧のレベルに言及している。

メモリインタフェース回路２５は、例えば、ホスト装置４からのホストコマンドに基づいてコマンドセットを生成し、信号ＤＱ＜７：０＞を介して当該コマンドセットを半導体記憶装置１に送信する。コマンドセットは、例えば、コマンドＣＭＤおよびアドレス情報ＡＤＤを含む。コマンドセットは、コマンドＣＭＤおよびアドレス情報ＡＤＤに加えて書込みデータＤＡＴを含み得る。一方、メモリインタフェース回路２５は、半導体記憶装置１から信号ＤＱ＜７：０＞を介して送信される読出しデータＤＡＴを受信する。本明細書では、参照を容易にするため、メモリインタフェース回路２５がそれぞれ送信および受信する書込みデータおよび読出しデータのいずれにも参照符号ＤＡＴを付して説明を行う。以下、書込みデータおよび読出しデータは、データＤＡＴと総称され得る。

ＥＣＣ回路２６は、データバッファ２３１に保持される書込みデータを受信する。ＥＣＣ回路２６は、当該書込みデータにエラー訂正符号を付加する。当該エラー訂正符号が付された書込みデータが書込みデータＤＡＴである。ＥＣＣ回路２６は、書込みデータＤＡＴを、例えばデータバッファ２３１またはメモリインタフェース回路２５等に供給する。

ＥＣＣ回路２６は、メモリインタフェース回路２５を介して、半導体記憶装置１から送信された読出しデータＤＡＴを受信する。ＥＣＣ回路２６は、エラー訂正符号に基づいて、当該読出しデータＤＡＴにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、当該読出しデータＤＡＴにエラーが存在すると判定する場合、エラー訂正符号に基づいて、当該読出しデータＤＡＴにエラー訂正処理を行う。ＥＣＣ回路２６は、当該エラー訂正処理後の読出しデータを、例えばデータバッファ２３１等に供給する。

（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

半導体記憶装置１は、コア部１１、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、およびドライバセット１７を含む。

コア部１１は、複数のプレーンＰＢを含む。本明細書では、コア部１１が４つのプレーンＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３により構成されているものとして説明を行うが、コア部１１に含まれるプレーンＰＢの数は４つに限定されない。各プレーンＰＢはメモリセルアレイを含む。半導体記憶装置１では、書込みデータＤＡＴを或るプレーンのメモリセルアレイに記憶させる書込み動作、読出しデータＤＡＴを或るプレーンのメモリセルアレイから読み出す読出し動作等の、各種動作が実行される。

入出力回路１２は、メモリコントローラ２との間での信号ＤＱ＜７：０＞の入出力を制御し、信号ＤＱＳおよび信号ｂＤＱＳの出力を制御する。信号ＤＱ＜７：０＞は、例えば、コマンドＣＭＤ、データＤＡＴ、およびアドレス情報ＡＤＤを含む。コマンドＣＭＤは、例えば、ホスト装置４からのホストコマンドに応じた処理を半導体記憶装置１に実行させるためのコマンドを含む。アドレス情報ＡＤＤは、例えばカラムアドレスおよびロウアドレスを含む。ロウアドレスは、例えば、ブロックアドレス、ページアドレス、およびプレーンアドレスを含む。プレーンアドレスは、例えばブロックアドレスに含まれる。以下ではブロックアドレスがプレーンアドレスを含むものとして説明を行う。入出力回路１２により制御され得る信号ＤＱＳおよびｂＤＱＳは、メモリインタフェース回路２５による信号ＤＱ＜７：０＞の入力を可能にするために使用される。

入出力回路１２による信号ＤＱ＜７：０＞の入出力についてより具体的に説明する。入出力回路１２は、メモリコントローラ２から、書込みデータＤＡＴ、コマンドＣＭＤ、およびアドレス情報ＡＤＤを受信し、当該書込みデータＤＡＴをコア部１１に転送し、当該アドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１４に転送する。入出力回路１２は、コア部１１から読出しデータＤＡＴを受信する。入出力回路１２は、信号ＤＱＳおよびｂＤＱＳをＨレベルとＬレベルとの間でトグル（ｔｏｇｇｌｅ）させつつ、当該読出しデータＤＡＴをメモリコントローラ２に送信する。

ロジック制御回路１３は、メモリコントローラ２から、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、ライトプロテクト信号ｂＷＰ、ならびに、信号ＤＱＳおよびｂＤＱＳを受信する。ロジック制御回路１３は、受信される信号に基づいて、入出力回路１２およびシーケンサ１５を制御する。

チップイネーブル信号ｂＣＥは、半導体記憶装置１をイネーブルにするために使用される。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱ＜７：０＞を介してコマンドＣＭＤが送信される期間を入出力回路１２に通知するために使用される。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱ＜７：０＞を介してアドレス情報ＡＤＤが送信される期間を入出力回路１２に通知するために使用される。ライトイネーブル信号ｂＷＥおよびリードイネーブル信号ｂＲＥはそれぞれ、入出力回路１２による信号ＤＱ＜７：０＞の入力および出力を可能にするために使用される。ライトプロテクト信号ｂＷＰは、半導体記憶装置１におけるデータの書込みおよび消去を禁止するために使用される。ロジック制御回路１３に入力される信号ＤＱＳおよびｂＤＱＳは、入出力回路１２による信号ＤＱ＜７：０＞の入力を可能にするために使用される。信号ＤＱＳおよびｂＤＱＳは、例えば、信号ＤＱ＜７：０＞を介して書込みデータＤＡＴが送信されている間にメモリコントローラ２によりＨレベルとＬレベルとの間でトグルされる。

ロジック制御回路１３は、シーケンサ１５による制御にしたがってレディ／ビジー信号ｂＲ／Ｂを生成し、当該レディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。レディ／ビジー信号ｂＲ／Ｂは、半導体記憶装置１がレディ状態とビジー状態とのいずれにあるかをメモリコントローラ２に通知するために使用される。レディ状態では、半導体記憶装置１はメモリコントローラ２からのコマンドを受け付ける。ビジー状態では、半導体記憶装置１は、メモリコントローラ２からのコマンドを、例外を除いて受け付けない。

レジスタ１４は、入出力回路１２から転送されるコマンドＣＭＤおよびアドレス情報ＡＤＤを保持する。レジスタ１４は、例えば、当該コマンドＣＭＤおよびアドレス情報ＡＤＤをシーケンサ１５に転送する。

シーケンサ１５は、レジスタ１４に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。シーケンサ１５は、例えば、レジスタ１４に保持されるアドレス情報ＡＤＤに基づいて制御信号ＣＮＴを生成し、当該制御信号ＣＮＴをコア部１１に送信する。制御信号ＣＮＴは、例えばブロックアドレスを含む。制御信号ＣＮＴにより、コア部１１に含まれる複数のプレーンＰＢのうち対象のプレーンＰＢの制御が可能となる。シーケンサ１５は、電圧生成回路１６、ドライバセット１７、および当該対象のプレーンＰＢを制御して、当該対象のプレーンＰＢに対するデータの書込み動作、読出し動作、および消去動作等の各種動作を実行する。

電圧生成回路１６は、シーケンサ１５による制御に基づいて、書込み動作、読出し動作、および消去動作等に使用される各種電圧を生成し、生成した電圧をドライバセット１７に供給する。

ドライバセット１７は、電圧生成回路１６から供給される電圧等から、例えば、書込み動作および読出し動作等で使用される各種電圧を、コア部１１に転送する。

（３）コア部およびプレーン
図３は、第１実施形態に係る半導体記憶装置１のコア部１１の構成の一例を示すブロック図である。

コア部１１は、プレーンＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３に加えて、マルチプレクサＭＵＸを含む。マルチプレクサＭＵＸは、例えば制御信号ＣＮＴに基づいて、読出し動作および書込み動作等の各種動作の対象のプレーンＰＢを選択する。マルチプレクサＭＵＸは、選択したプレーンＰＢと入出力回路１２との間でのデータＤＡＴの転送を可能とする。

プレーンＰＢ０は、メモリセルアレイＭＣＡ０、ロウデコーダモジュールＲＤ０、カラムデコーダＣＤ０、データレジスタＤＲ０、およびセンスアンプモジュールＳＡ０を含む。

メモリセルアレイＭＣＡ０は、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは自然数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。半導体記憶装置１では、例えば、ＳＬＣ（Single-Level Cell）方式、ＭＬＣ（Multi-Level Cell）方式、ＴＬＣ（Three-Level Cell）方式、またはＱＬＣ（Quad-Level Cell）方式を適用可能である。ＳＬＣ方式では各メモリセルに１ビットのデータが保持され、ＭＬＣ方式では各メモリセルに２ビットのデータが保持され、ＴＬＣ方式では各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では各メモリセルに４ビットのデータが保持される。なお、５ビット以上のデータが各メモリセルに保持されるようにしてもよい。

ロウデコーダモジュールＲＤ０は、レジスタ１４に保持されるアドレス情報ＡＤＤ中のブロックアドレスに基づいて、読出し動作および書込み動作等の各種動作の対象のブロックＢＬＫ等を選択する。ロウデコーダモジュールＲＤ０は、選択したブロックＢＬＫに、ドライバセット１７から供給される各種電圧を転送可能である。

カラムデコーダＣＤ０は、入出力回路１２からマルチプレクサＭＵＸを介して転送される書込みデータＤＡＴを、レジスタ１４に保持されるアドレス情報ＡＤＤ中のカラムアドレスに基づいてデータレジスタＤＲ０に転送する。カラムデコーダＣＤ０は、データレジスタＤＲ０から転送される読出しデータＤＡＴを、レジスタ１４に保持されるアドレス情報ＡＤＤ中のカラムアドレスに基づいて、マルチプレクサＭＵＸを介して入出力回路１２に転送する。

データレジスタＤＲ０は、例えば、キャッシュメモリとして機能する複数のデータラッチ回路を含む。データレジスタＤＲ０は、カラムデコーダＣＤ０から転送される書込みデータＤＡＴを受信し、当該書込みデータＤＡＴを当該複数のデータラッチ回路に一時的に保持させる。データレジスタＤＲ０は、センスアンプモジュールＳＡ０から転送されるデータに基づいて読出しデータＤＡＴを生成し、当該読出しデータＤＡＴを当該複数のデータラッチ回路に一時的に保持させる。

センスアンプモジュールＳＡ０は、データレジスタＤＲ０に保持される書込みデータＤＡＴをメモリセルアレイＭＣＡ０に転送する。センスアンプモジュールＳＡ０は、メモリセルアレイＭＣＡ０内の複数のメモリセルトランジスタそれぞれの閾値電圧に関係する信号をセンスし、例えば、当該センスに基づくデータをデータレジスタＤＲ０に転送する。

上記では、プレーンＰＢ１の構成について説明したが、他のプレーンＰＢは各々、例えば、プレーンＰＢ１について説明したのと同様の構成を有する。図３では、例えばプレーンＰＢ１が、メモリセルアレイＭＣＡ１、ロウデコーダモジュールＲＤ１、カラムデコーダＣＤ１、データレジスタＤＲ１、およびセンスアンプモジュールＳＡ１を含むことが示されている。

（４）メモリセルアレイ
プレーンＰＢ０のメモリセルアレイＭＣＡ０の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡが有し得る。

図４は、第１実施形態に係る半導体記憶装置１のメモリセルアレイＭＣＡ０の回路構成の一例を示す。メモリセルアレイＭＣＡ０の回路構成の一例として、メモリセルアレイＭＣＡ０に含まれる或るブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイＭＣＡ０に含まれる他のブロックＢＬＫは各々、図４に示されるのと同様の回路構成を有し得る。

当該ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。当該複数のＮＡＮＤストリングＮＳはそれぞれ、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは自然数）に１対１に対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート（以下、ゲートとも称される。）および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、当該ＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続される。当該選択トランジスタＳＴ１のソースと、当該ＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続される。当該選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

選択トランジスタＳＴ１およびＳＴ２、ならびに、メモリセルトランジスタＭＴ０～ＭＴ７、それぞれのゲートに接続される配線について、整数ｊおよび整数ｋを用いて説明する。次の説明は、図４の例では、ｊが０から３の整数の各々のケースについて成り立ち、また、ｋが０から７の整数の各々のケースについて成り立つ。

ストリングユニットＳＵｊに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｊに共通して接続される。当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれのメモリセルトランジスタＭＴｋのゲートは、ワード線ＷＬｋに共通して接続される。

ビット線ＢＬの各々は、当該ブロックＢＬＫのストリングユニットＳＵそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続される。これらのビット線ＢＬは、例えば、メモリセルアレイＭＣＡ０の異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。このようなビット線ＢＬは、例えば、プレーンＰＢ毎に設けられている。この場合、異なるプレーンＰＢそれぞれのブロックＢＬＫ間では、例えば、同一のビット線ＢＬが上述したように共有されてはいない。

ソース線ＳＬは、当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースに共通して接続されることにより、当該ブロックＢＬＫのストリングユニットＳＵ間で共有される。当該ソース線ＳＬは、例えば、異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴそれぞれに記憶される同位の１ビットのデータの集合を、例えば「１ページデータ」と称する。例えばＭＬＣ方式等により各メモリセルに複数ビットのデータが保持される場合には、１つのセルユニットＣＵには、このような「１ページデータ」が複数保持され得る。

以上でメモリセルアレイＭＣＡ０の回路構成について説明したが、メモリセルアレイＭＣＡ０の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々の個数を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数それぞれは、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

（５）メモリセルトランジスタの閾値電圧
メモリセルトランジスタＭＴのゲートに印加する電圧を高くしていくと、当該メモリセルトランジスタＭＴはオフ状態からオン状態に切り替えられる。オフ状態は、当該メモリセルトランジスタＭＴを電流が流れるチャネルが形成されていない状態であり、オン状態は、当該チャネルが形成されている状態である。このようにメモリセルトランジスタＭＴがオフ状態からオン状態にちょうど切り替えられるときの当該電圧が、当該メモリセルトランジスタＭＴの閾値電圧と称される。閾値電圧は負の電圧であることもある。

図５は、図４に示したメモリセルアレイＭＣＡ０の各メモリセルトランジスタＭＴがＴＬＣ方式により３ビットのデータを記憶する場合の、閾値電圧分布、データの割当て、および読出し電圧の一例を示す。

メモリセルトランジスタＭＴは、閾値電圧に基づいて、上記３ビットのデータを記憶する。書込み動作では、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することにより当該メモリセルトランジスタＭＴの閾値電圧を上昇させるプログラム動作が行われる。

図５は、このような閾値電圧の制御の結果として形成される８つの閾値電圧分布の一例として、メモリセルトランジスタＭＴの閾値電圧が或る値であるようなメモリセルトランジスタＭＴの数を、当該値を変数としてプロットしたグラフの一例を概略的に示す。横軸は、メモリセルトランジスタＭＴの閾値電圧の値を示している。縦軸は、メモリセルトランジスタＭＴの数を示している。

８つの閾値電圧分布はそれぞれ、例えば“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートに対応付けられる。メモリセルトランジスタＭＴの閾値電圧に応じて、当該メモリセルトランジスタＭＴが、これらのステートのいずれかにあるものとして区別される。メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートにある順に、当該メモリセルトランジスタＭＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１１”（“上位ビット／中位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“１１０”データが割り当てられ、“Ｂ”ステートに“１００”データが割り当てられ、“Ｃ”ステートに“０００”データが割り当てられ、“Ｄ”ステートに“０１０”データが割り当てられ、“Ｅ”ステートに“０１１”データが割り当てられ、“Ｆ”ステートに“００１”データが割り当てられ、“Ｇ”ステートに“１０１”データが割り当てられる。各ステートに割り当てられたデータが、当該ステートにあるメモリセルトランジスタＭＴに記憶されているデータである。

読出し動作では、メモリセルトランジスタＭＴがいずれのステートにあるかが判定される。読出し動作において使用される読出し電圧が設定される。具体的には、“Ａ”ステートに対応付けられて読出し電圧ＶＡが設定され、“Ｂ”ステートに対応付けられて読出し電圧ＶＢが設定され、“Ｃ”ステートに対応付けられて読出し電圧ＶＣが設定され、“Ｄ”ステートに対応付けられて読出し電圧ＶＤが設定され、“Ｅ”ステートに対応付けられて読出し電圧ＶＥが設定され、“Ｆ”ステートに対応付けられて読出し電圧ＶＦが設定され、“Ｇ”ステートに対応付けられて読出し電圧ＶＧが設定される。

或るメモリセルトランジスタＭＴのゲートに読出し電圧ＶＡが印加された場合について説明する。当該メモリセルトランジスタＭＴがオン状態にあれば、当該メモリセルトランジスタＭＴが“Ｅｒ”ステートにあることが分かる。一方、当該メモリセルトランジスタＭＴがオフ状態にあれば、当該メモリセルトランジスタＭＴが“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートのいずれかにあることが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートにあるのか、あるいは、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートのいずれかにあるのかを判定することが可能となる。他の読出し電圧についても同様である。以降の説明において、このような判定は読出しとも称される。

さらに、最も高い“Ｇ”ステートにあるメモリセルトランジスタＭＴの閾値電圧より常に高くなるように、読出しパス電圧ＶＲＥＡＤが設定される。或るメモリセルトランジスタＭＴのゲートに読出しパス電圧ＶＲＥＡＤが印加されると、当該メモリセルトランジスタＭＴは、記憶するデータにかかわらずオン状態になる。

図４を参照して説明したように、１つのセルユニットＣＵのメモリセルトランジスタＭＴそれぞれに記憶される同位の１ビットのデータの集合は、１ページデータを構成する。

下位ビットのデータの集合からなる１ページデータである、ロワーページのデータは、当該セルユニットＣＵのメモリセルトランジスタＭＴについて、読出し電圧ＶＡを用いた読出し（以下、読出し電圧Ｖα（αは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、またはＧ）を用いた読出しはα読出しと称される。）およびＥ読出しの結果に基づいて判定される。具体的には次の通りである。

例えば、Ａ読出しにより、読出し対象のメモリセルトランジスタＭＴが“Ｅｒ”ステートにあるのか、あるいは、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、または“Ｇ”ステートのいずれかにあるのかが判定される。続いて、Ｅ読出しにより、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、または“Ｇ”ステートにある読出し対象のメモリセルトランジスタＭＴが、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、または“Ｄ”ステートにあるか、あるいは、“Ｅ”ステート、“Ｆ”ステート、または“Ｇ”ステートにあるかが判定される。読出し対象のメモリセルトランジスタＭＴは、“Ｅｒ”ステート、“Ｅ”ステート、“Ｆ”ステート、または“Ｇ”ステートにあると、ロワーページにおいて“１”データを記憶し、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、または“Ｄ”ステートにあると、ロワーページにおいて“０”データを記憶すると判定される。

中位ビットのデータの集合のミドルページのデータ、および、上位ビットのデータの集合のアッパーページのデータ、の読出しについても同じである。ミドルページのデータの読出しでは、Ｂ読出し、Ｄ読出し、およびＦ読出しにより、各読出し対象のメモリセルトランジスタＭＴがミドルページにおいて記憶するデータが判定される。アッパーページのデータの読出しでは、Ｃ読出しおよびＧ読出しにより、各読出し対象のメモリセルトランジスタＭＴがアッパーページにおいて記憶するデータが判定される。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

（６）入出力回路とプレーンとの間でのデータ転送に係る概略構成
図６は、第１実施形態に係る半導体記憶装置１内での入出力回路１２とプレーンＰＢとの間のデータ転送に係る構成を説明するための図である。

入出力回路１２は、メモリコントローラ２から送信される書込みデータＤＡＴを、信号ＤＱ＜７：０＞を介して受信する。当該書込みデータＤＡＴの受信では、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期毎に、当該書込みデータＤＡＴのうちの例えば１６ビットのデータの受信が行われる。入出力回路１２は、当該書込みデータＤＡＴをマルチプレクサＭＵＸに転送する。当該書込みデータＤＡＴの転送は例えば１６ビット毎行われる。

入出力回路１２は、マルチプレクサＭＵＸから転送される読出しデータＤＡＴを受信する。当該読出しデータＤＡＴの転送は例えば１６ビット毎行われる。入出力回路１２は、当該読出しデータＤＡＴをメモリコントローラ２に信号ＤＱ＜７：０＞を介して送信する。当該読出しデータＤＡＴの送信では、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期毎に、当該読出しデータＤＡＴのうちの例えば１６ビットのデータが送信される。

マルチプレクサＭＵＸは、例えば制御信号ＣＮＴに基づいてプレーンＰＢを選択する。マルチプレクサＭＵＸは、入出力回路１２から転送される書込みデータＤＡＴを、選択したプレーンＰＢのカラムデコーダＣＤに転送する。当該書込みデータＤＡＴの転送は１６ビット毎行われる。マルチプレクサＭＵＸは、選択したプレーンＰＢのカラムデコーダＣＤから転送される読出しデータＤＡＴを入出力回路１２に転送する。当該読出しデータＤＡＴの転送は例えば１６ビット毎行われる。

以上、入出力回路１２とプレーンＰＢとの間のデータ転送に係る概略構成を説明した。選択されたプレーンＰＢ内でのデータ転送については、図３を参照して説明した通りである。

以上で説明したデータ転送についての説明は、後述する圧縮データの転送についても成り立つ。以降で行うデータ転送についての説明に関しても同じである。

以下、プレーンＰＢ内でのデータ転送に係る構成について、より詳細に説明する。

（７）ディビジョン
図７は、第１実施形態に係る半導体記憶装置１のプレーンＰＢの構成をより詳細に説明するための図である。

以下、プレーンＰＢ０を例に挙げて説明するが、他のプレーンＰＢは各々、プレーンＰＢ０について説明するのと同様の構成を有し得る。

プレーンＰＢ０は、ディビジョンＤＩＶ０、ＤＩＶ１、ＤＩＶ２、・・・、およびＤＩＶ（ｐ－１）（ｐは自然数）を含む。このようなディビジョンＤＩＶは、例えば１６本のビット線ＢＬ毎に設けられている。本明細書では、ディビジョンＤＩＶが１６本のビット線ＢＬ毎に設けられている場合について説明を行う。プレーンＰＢに含まれるディビジョンＤＩＶの数は、プレーンＰＢ間で異なっていてもよい。

以下、ディビジョンＤＩＶ０の構成について説明するが、他のディビジョンＤＩＶは各々、ディビジョンＤＩＶ０について説明するのと同様の構成を有し得る。

ディビジョンＤＩＶ０は、カラムデコーダ回路ＣＤＣ、データレジスタ回路ＤＲＣ、および、例えば１６個のセンスアンプ回路ＳＡＣ＜１５：０＞を含む。ディビジョンＤＩＶ０は、１６本のビット線ＢＬに対応付けられている。

カラムデコーダ回路ＣＤＣは、カラムデコーダＣＤ０と入出力回路１２との間でのデータＤＡＴの転送の制御単位である。カラムデコーダ回路ＣＤＣは、マルチプレクサＭＵＸに接続される。プレーンＰＢ０のすべてのディビジョンＤＩＶそれぞれのカラムデコーダ回路ＣＤＣの組み合わせが、カラムデコーダＣＤ０を構成する。

データレジスタ回路ＤＲＣは、カラムデコーダ回路ＣＤＣに接続される。プレーンＰＢ０のすべてのディビジョンＤＩＶそれぞれのデータレジスタ回路ＤＲＣの組み合わせが、データレジスタＤＲ０を構成する。

データレジスタ回路ＤＲＣは、例えば、上記１６本のビット線ＢＬに１対１に対応付けられキャッシュメモリとして機能する１６個のデータラッチ回路を含む。当該１６個のデータラッチ回路は各々、当該データラッチ回路に対応付けられるビット線ＢＬと入出力回路１２との間に直列に接続される。データレジスタ回路ＤＲＣは、書込み動作において、カラムデコーダ回路ＣＤＣから転送されるデータのビット毎に、当該ビットのデータを、当該１６個のデータラッチ回路のいずれかに保持させる。データレジスタ回路ＤＲＣは、読出し動作において、データレジスタ回路ＤＲＣに接続される１６個のセンスアンプ回路ＳＡＣ＜１５：０＞から転送されるデータに基づいてデータを生成し、当該生成したデータのビット毎に、当該ビットのデータを、当該１６個のデータラッチ回路のいずれかに保持させる。

データレジスタ回路ＤＲＣは、例えば２つの圧縮回路ＣＭＰを含む。

１６個のセンスアンプ回路ＳＡＣ＜１５：０＞は各々、データレジスタ回路ＤＲＣに接続される。当該１６個のセンスアンプ回路ＳＡＣ＜１５：０＞は上記１６本のビット線ＢＬに１対１に対応付けられている。当該１６個のセンスアンプ回路ＳＡＣ＜１５：０＞は各々、対応付けられたビット線ＢＬに接続される。プレーンＰＢ０のすべてのディビジョンＤＩＶに含まれるセンスアンプ回路ＳＡＣの組み合わせが、センスアンプモジュールＳＡ０を構成する。

当該１６個のセンスアンプ回路ＳＡＣ＜１５：０＞は各々、書込み動作において、対応付けられたビット線ＢＬに印加する電圧の制御を行う。１６個のセンスアンプ回路ＳＡＣ＜１５：０＞は各々、読出し動作において、対応付けられたビット線ＢＬに流れる電流または当該ビット線ＢＬの電位の変化をセンスし、当該センスに基づくデータをデータレジスタ回路ＤＲＣに転送する。

以下、ディビジョンＤＩＶ０からマルチプレクサＭＵＸへのデータ転送について説明する。
図８は、第１実施形態に係る半導体記憶装置１のプレーンＰＢ０のディビジョンＤＩＶ０を介したデータ転送の一例を説明するための図である。

データレジスタ回路ＤＲＣは、データラッチ群ＤＬＧｅおよびデータラッチ群ＤＬＧ０を含む。データラッチ群ＤＬＧｅは、センスアンプ回路ＳＡＣ＜７：０＞に接続される。データラッチ群ＤＬＧｏは、センスアンプ回路ＳＡＣ＜７：０＞に接続される。さらに、図７に示した２つの圧縮回路ＣＭＰが、図８では圧縮回路ＣＭＰｅおよびＣＭＰｏとして示されている。圧縮回路ＣＭＰｅはデータラッチ群ＤＬＧｅに対応付けられている。圧縮回路ＣＭＰｏはデータラッチ群ＤＬＧｏに対応付けられている。

カラムデコーダ回路ＣＤＣは、スイッチＳＷｅ＜７：０＞およびスイッチＳＷｏ＜７：０＞を含む。スイッチＳＷｅ＜７：０＞は、８ビットのデータの転送のためのスイッチであり、例えば、ビット毎に用意されたスイッチの集合である。同様の表記の他のスイッチについても同じである。スイッチＳＷｅ＜７：０＞はデータラッチ群ＤＬＧｅに対応付けられている。スイッチＳＷｏ＜７：０＞はデータラッチ群ＤＬＧｏに対応付けられている。

８個のセンスアンプ回路ＳＡＣ＜７：０＞は各々、対応付けられたビット線ＢＬを介して電気的に接続される或るメモリセルトランジスタＭＴの閾値電圧に関係する信号をセンスし、当該センスに基づくデータをデータラッチ群ＤＬＧｅに転送する。

データレジスタ回路ＤＲＣは、センスアンプ回路ＳＡＣ＜７：０＞の各々について、データラッチ群ＤＬＧｅに転送された当該データに基づいて、当該センスアンプ回路ＳＡＣに電気的に接続されるメモリセルトランジスタＭＴの閾値電圧に係るデータを生成する。これにより、データレジスタ回路ＤＲＣは、センスアンプ回路ＳＡＣ＜７：０＞それぞれに電気的に接続される８個のメモリセルトランジスタＭＴの閾値電圧に係るデータＤｅ［７：０］を生成する。データＤｅ［７：０］は８ビットのデータである。データＤｅ［７：０］は、例えば、後述するハードビットデータの一部分である、あるいは、後述するソフトビットデータの一部分である。データレジスタ回路ＤＲＣは、データＤｅ［７：０］をデータラッチ群ＤＬＧｅに保持させる。

データラッチ群ＤＬＧｅは、例えば、データＤｅ［７：０］をスイッチＳＷｅ＜７：０＞に転送する。スイッチＳＷｅ＜７：０＞は、データＤｅ［７：０］をマルチプレクサＭＵＸに転送可能である。

８個のセンスアンプ回路ＳＡＣ＜１５：８＞は各々、対応付けられたビット線ＢＬを介して電気的に接続される或るメモリセルトランジスタＭＴの閾値電圧に関係する信号をセンスし、当該センスに基づくデータをデータラッチ群ＤＬＧｏに転送する。

データレジスタ回路ＤＲＣは、センスアンプ回路ＳＡＣ＜１５：８＞の各々について、データラッチ群ＤＬＧｏに転送された当該データに基づいて、当該センスアンプ回路ＳＡＣに電気的に接続されるメモリセルトランジスタＭＴの閾値電圧に係るデータを生成する。これにより、データレジスタ回路ＤＲＣは、センスアンプ回路ＳＡＣ＜１５：８＞それぞれに電気的に接続される８個のメモリセルトランジスタＭＴの閾値電圧に係るデータＤｏ［７：０］を生成する。データＤｏ［７：０］は８ビットのデータである。データＤｏ［７：０］は、例えば、後述するハードビットデータの一部分である、あるいは、後述するソフトビットデータの一部分である。データレジスタ回路ＤＲＣは、データＤｏ［７：０］をデータラッチ群ＤＬＧｏに保持させる。

データラッチ群ＤＬＧｏは、例えば、データＤｏ［７：０］をスイッチＳＷｏ＜７：０＞に転送する。スイッチＳＷｏ＜７：０＞は、データＤｏ［７：０］をマルチプレクサＭＵＸに転送可能である。

このようにして、カラムデコーダ回路ＣＤＣは、データＤｅ［７：０］およびデータＤｏ［７：０］をマルチプレクサＭＵＸに転送する。図６を参照して説明したカラムデコーダＣＤ０からマルチプレクサＭＵＸへの読出しデータＤＡＴの転送の或る単位である１６ビットは、例えば、当該カラムデコーダ回路ＣＤＣから転送されるデータＤｅ［７：０］およびデータＤｏ［７：０］に相当する。

図９は、第１実施形態に係る半導体記憶装置１の当該ディビジョンＤＩＶ０を介したデータ転送の別の例を説明するための図である。

図９では、図８に示したスイッチＳＷｅ＜７：０＞がスイッチＳＷｅ＜３：０＞とスイッチＳＷｅ＜７：４＞とに分けて示され、図８に示したスイッチＳＷｏ＜７：０＞がスイッチＳＷｏ＜３：０＞とスイッチＳＷｏ＜７：４＞とに分けて示されている。

スイッチＳＷｅ＜３：０＞は、スイッチＳＷｅ＜７：０＞に転送される８ビットのデータのうち、下位の４ビットのデータの転送のためのスイッチである。スイッチＳＷｅ＜７：４＞は、スイッチＳＷｅ＜７：０＞に転送される８ビットのデータのうち、上位の４ビットのデータの転送のためのスイッチである。スイッチＳＷｏ＜３：０＞とスイッチＳＷｏ＜７：４＞との関係も同様である。

データレジスタ回路ＤＲＣによるデータＤｅ［７：０］およびデータＤｏ［７：０］の生成および保持までは、図８を参照して説明したのと同じである。ここで、データＤｅ［７：０］およびデータＤｏ［７：０］は、例えばソフトビットデータの一部分である。

圧縮回路ＣＭＰｅは、データラッチ群ＤＬＧｅに保持されるデータＤｅ［７：０］に基づいて圧縮データＤＣｅ［３：０］を生成する。例えばシーケンサ１５による制御の下、圧縮データＤＣｅ［３：０］はデータラッチ群ＤＬＧｅに保持される。圧縮データＤＣｅ［３：０］は、４ビットのデータである。圧縮データＤＣｅ［３：０］の生成の詳細は後述される。例えば、メモリコントローラ２は、圧縮データＤＣｅ［３：０］に基づいて、圧縮前のデータＤｅ［７：０］を生成可能である。

データラッチ群ＤＬＧｅは、圧縮データＤＣｅ［３：０］をスイッチＳＷｅ＜３：０＞に転送する。

スイッチＳＷｅ＜３：０＞は、圧縮データＤＣｅ［３：０］をマルチプレクサＭＵＸに転送可能である。スイッチＳＷｅ＜３：０＞に、例えば、シーケンサ１５により制御信号ＳＩＧＬが供給される。スイッチＳＷｅ＜３：０＞を介した圧縮データＤＣｅ［３：０］のマルチプレクサＭＵＸへの転送は、制御信号ＳＩＧＬにより制御される。

圧縮回路ＣＭＰｏは、データラッチ群ＤＬＧｏに保持されるデータＤｏ［７：０］に基づいて圧縮データＤＣｏ［３：０］を生成する。例えばシーケンサ１５による制御の下、圧縮データＤＣｏ［３：０］はデータラッチ群ＤＬＧｏに保持される。圧縮データＤＣｏ［３：０］は、４ビットのデータである。圧縮データＤＣｏ［３：０］の生成の詳細は後述される。例えば、メモリコントローラ２は、圧縮データＤＣｏ［３：０］に基づいて、圧縮前のデータＤｏ［７：０］を生成可能である。

データラッチ群ＤＬＧｏは、圧縮データＤＣｏ［３：０］をスイッチＳＷｏ＜３：０＞に転送する。

スイッチＳＷｏ＜３：０＞は、圧縮データＤＣｏ［３：０］をマルチプレクサＭＵＸに転送可能である。スイッチＳＷｏ＜３：０＞にも、例えば、シーケンサ１５により制御信号ＳＩＧＬが供給される。スイッチＳＷｏ＜３：０＞を介した圧縮データＤＣｏ［３：０］のマルチプレクサＭＵＸへの転送は、制御信号ＳＩＧＬにより制御される。

このようにして、カラムデコーダ回路ＣＤＣは、圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］をマルチプレクサＭＵＸに転送する。この場合にカラムデコーダ回路ＣＤＣからマルチプレクサＭＵＸに転送される圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］のビット数の和は、８ビットであり、図８の例の場合のデータＤｅ［７：０］およびデータＤｏ［７：０］のビット数の和の１６ビットの半分である。

上記では、圧縮データがスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞に転送される場合の例について説明したが、スイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞の代わりにスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞に圧縮データが転送されるようにしてもよい。以下、圧縮データがスイッチＳＷｅ＜７：４＞に転送される場合、当該圧縮データのことを圧縮データＤＣｅ［７：４］と称し、圧縮データがスイッチＳＷｏ＜７：４＞に転送される場合、当該圧縮データのことを圧縮データＤＣｏ［７：４］と称する。圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］も各々、４ビットのデータである。

スイッチＳＷｅ＜７：４＞には、例えば、シーケンサ１５により制御信号ＳＩＧＵが供給される。制御信号ＳＩＧＵは、例えば、制御信号ＳＩＧＬとは異なる。スイッチＳＷｅ＜７：４＞を介したマルチプレクサＭＵＸへのデータ転送は、制御信号ＳＩＧＵにより制御される。スイッチＳＷｏ＜７：４＞にも、例えば、シーケンサ１５により制御信号ＳＩＧＵが供給される。スイッチＳＷｏ＜７：４＞を介したマルチプレクサＭＵＸへのデータ転送は、制御信号ＳＩＧＵにより制御される。

図１０は、第１実施形態に係る半導体記憶装置１内での当該ディビジョンＤＩＶ０から入出力回路１２へのデータ転送に係る構成の一例を示す。

マルチプレクサＭＵＸは、データバスとして、配線群ＩＣＧＬおよび配線群ＩＣＧＵを含む。マルチプレクサＭＵＸは、入出力回路１２に、例えば、配線群ＩＣＧＬに対応付けられたデータバスＤＢＬと、配線群ＩＣＧＵに対応付けられたデータバスＤＢＵとを介して接続される。

配線群ＩＣＧＬは、各ディビジョンＤＩＶからスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞を介して転送されるデータの伝送経路である。一方、配線群ＩＣＧＵは、各ディビジョンＤＩＶからスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞を介して転送されるデータの伝送経路である。

データバスＤＢＬは、配線群ＩＣＧＬを介して伝送されるデータの、マルチプレクサＭＵＸから入出力回路１２への転送経路である。一方、データバスＤＢＵは、配線群ＩＣＧＵを介して伝送されるデータの、マルチプレクサＭＵＸから入出力回路１２への転送経路である。

図９を参照して説明した、当該ディビジョンＤＩＶ０からスイッチＳＷｅ＜３：０＞を介して転送される圧縮データＤＣｅ［３：０］とスイッチＳＷｏ＜３：０＞を介して転送される圧縮データＤＣｏ［３：０］は、マルチプレクサＭＵＸ内で配線群ＩＣＧＬを介して伝送される。

配線群ＩＣＧＬを介して伝送される圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］は、データバスＤＢＬを介して、マルチプレクサＭＵＸから入出力回路１２に転送される。

入出力回路１２は、転送された圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］を、信号ＤＱ＜３：０＞を介してメモリコントローラ２に送信する。圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］の計８ビットのデータの信号ＤＱ＜３：０＞を介した送信は、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期で行われる。

上記では、圧縮データが、スイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞を介してマルチプレクサＭＵＸに転送される場合について説明した。圧縮データが、スイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞の代わりにスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞を介してマルチプレクサＭＵＸに転送される場合は次の通りである。当該圧縮データは、配線群ＩＣＧＬの代わりに配線群ＩＣＧＵを介して伝送され、続いて、データバスＤＢＬの代わりにデータバスＤＢＵを介して入出力回路１２に転送される。続いて、当該圧縮データは、入出力回路１２から信号ＤＱ＜７：４＞を介してメモリコントローラ２に送信される。

また、図８を参照して説明したように、圧縮されていないデータＤｅ［７：０］およびデータＤｏ［７：０］がスイッチＳＷｅ＜７：０＞およびスイッチＳＷｏ＜７：０＞を介してマルチプレクサＭＵＸに転送される場合は次の通りである。

データＤｅ［７：０］のうち下位の４ビットのデータと、データＤｏ［７：０］のうち下位の４ビットのデータが、配線群ＩＣＧＬおよびデータバスＤＢＬを介して入出力回路１２に転送され、続いて、入出力回路１２から信号ＤＱ＜３：０＞を介してメモリコントローラ２に送信される。一方、データＤｅ［７：０］のうち上位の４ビットのデータと、データＤｏ［７：０］のうち上位の４ビットのデータが、配線群ＩＣＧＵおよびデータバスＤＢＵを介して入出力回路１２に転送され、続いて、入出力回路１２から信号ＤＱ＜７：４＞を介してメモリコントローラ２に送信される。

（８）データラッチ群
図１１は、第１実施形態に係る半導体記憶装置１の当該ディビジョンＤＩＶ０のデータレジスタ回路ＤＲＣのデータラッチ群ＤＬＧｅの構成の一例を示す。以下で説明するのと同様の構成を、当該データレジスタ回路ＤＲＣのデータラッチ群ＤＬＧｏも有し得る。以下で説明するデータラッチ群ＤＬＧｅの構成は一例に過ぎず、データラッチ群ＤＬＧｅとしては種々の構成が適用可能である。

データラッチ群ＤＬＧｅは、センスアンプ回路ＳＡＣ＜０＞にバスＬＢＵＳ０を介して接続されるデータラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、・・・、およびＤＬ（ｑ－１）（ｑは自然数）を含む。データラッチ群ＤＬＧｅはさらに、センスアンプ回路ＳＡＣ＜１＞にバスＬＢＵＳ１を介して接続されるデータラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、・・・、およびＤＬ（ｑ－１）を含む。データラッチ群ＤＬＧｅはさらに、センスアンプ回路ＳＡＣ＜２＞にバスＬＢＵＳ２を介して接続されるデータラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、・・・、およびＤＬ（ｑ－１）を含む。以下、同様であり、データラッチ群ＤＬＧｅはさらに、センスアンプ回路ＳＡＣ＜７＞にバスＬＢＵＳ７を介して接続されるデータラッチ回路ＤＬ０、ＤＬ１、ＤＬ２、・・・、およびＤＬ（ｑ－１）を含む。各データラッチ回路ＤＬは、当該データラッチ回路ＤＬにバスＬＢＵＳを介して接続されるセンスアンプ回路ＳＡＣに対応付けられており、例えば、当該バスＬＢＵＳを介してデータを受信し、受信したデータを一時的に保持する。各データラッチ回路ＤＬは、例えば１ビットのデータを保持可能である。各バスＬＢＵＳに接続されるデータラッチ回路ＤＬの数は、例えば、各メモリセルトランジスタＭＴが記憶するデータのビット数に基づく。

データラッチ群ＤＬＧｅはさらに、トランジスタＴｒ０、Ｔｒ１、Ｔｒ２、・・・、およびＴｒ７、ならびに、８個のデータラッチ回路ＸＤＬ＜７：０＞を含む。これらのトランジスタは各々、例えばｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタのような電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。特別な言及がない限り、本明細書でトランジスタと称される構成要素についても同じである。各データラッチ回路ＸＤＬは、例えば１ビットのデータを保持可能である。

トランジスタＴｒ０の第１端はバスＬＢＵＳ０に接続され、トランジスタＴｒ０の第２端はバスＤＢＵＳに接続される。トランジスタＴｒ１の第１端はバスＬＢＵＳ１に接続され、トランジスタＴｒ１の第２端は当該バスＤＢＵＳに接続される。トランジスタＴｒ２の第１端はバスＬＢＵＳ２に接続され、トランジスタＴｒ２の第２端は当該バスＤＢＵＳに接続される。以下、同様であり、トランジスタＴｒ７の第１端はバスＬＢＵＳ７に接続され、トランジスタＴｒ７の第２端は当該バスＤＢＵＳに接続される。各トランジスタＴｒのゲートには或る制御信号が入力される。当該制御信号は、例えばシーケンサ１５から供給される。

８個のデータラッチ回路ＸＤＬ＜７：０＞は、図７を参照して説明したキャッシュメモリとして機能する１６個のデータラッチ回路のうちの８個である。８個のデータラッチ回路ＸＤＬ＜７：０＞は各々、当該バスＤＢＵＳに接続される。８個のデータラッチ回路ＸＤＬ＜７：０＞は、スイッチＳＷｅ＜７：０＞に接続される。

演算回路ＬＣは、バスＬＢＵＳ０、ＬＢＵＳ１、ＬＢＵＳ２、・・・、およびＬＢＵＳ７に接続される。演算回路ＬＣは、各種データラッチ回路ＤＬおよびＸＤＬ中のデータに対して論理演算を行い得る。当該論理演算には、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、および否定排他的論理和（ＸＮＯＲ）演算等が含まれる。後述するように、演算回路ＬＣは、圧縮回路ＣＭＰｅとして機能し得る。

このようなデータラッチ群ＤＬＧｅの構成に基づいて、図８を参照して説明したデータ転送をより詳細に説明する。

読出し動作において、各センスアンプ回路ＳＡＣに、例えばシーケンサ１５により制御信号ＳＴＢが供給される。

例えばセンスアンプ回路ＳＡＣ＜０＞は、読出し動作において、対応付けられたビット線ＢＬを介して電気的に接続されるメモリセルトランジスタＭＴの閾値電圧に関係する信号をセンスする。より具体的には、センスアンプ回路ＳＡＣ＜０＞は、例えば、当該ビット線ＢＬを流れる電流、または、当該ビット線ＢＬの電位の変化をセンスする。センスアンプ回路ＳＡＣ＜０＞は、制御信号ＳＴＢがアサートされるタイミングで、当該センスに基づくデータを確定させ、当該データをバスＬＢＵＳ０に出力する。例えばシーケンサ１５による制御に基づき、当該データは、バスＬＢＵＳ０に接続される或るデータラッチ回路ＤＬに転送されて保持される。

演算回路ＬＣは、このようにデータラッチ回路ＤＬに保持されたデータに基づいて、当該メモリセルトランジスタＭＴの閾値電圧に係る１ビットのデータＤｅ［０］を生成する。例えばシーケンサ１５による制御に基づき、データＤｅ［０］は、バスＬＢＵＳ０に接続される或るデータラッチ回路ＤＬ（例えばデータラッチ回路ＤＬ０）に保持される。

同様に、センスアンプ回路ＳＡＣ＜１＞に電気的に接続されるメモリセルトランジスタＭＴの閾値電圧に係る１ビットのデータＤｅ［１］が、バスＬＢＵＳ１に接続される或るデータラッチ回路（例えばデータラッチ回路ＤＬ０）に保持される。同様に、センスアンプ回路ＳＡＣ＜２＞に電気的に接続されるメモリセルトランジスタＭＴの閾値電圧に係る１ビットのデータＤｅ［２］が、バスＬＢＵＳ２に接続される或るデータラッチ回路（例えばデータラッチ回路ＤＬ０）に保持される。以下、同様であり、センスアンプ回路ＳＡＣ＜７＞に電気的に接続されるメモリセルトランジスタＭＴの閾値電圧に係る１ビットのデータＤｅ［７］が、バスＬＢＵＳ７に接続される或るデータラッチ回路（例えばデータラッチ回路ＤＬ０）に保持される。

このように生成および保持されたデータＤｅ［０］、データＤｅ［１］、データＤｅ［２］、・・・、およびデータＤｅ［７］の組み合わせが、図８を参照して説明したデータＤｅ［７：０］に相当する。

このように保持されたデータＤｅ［０］、データＤｅ［１］、データＤｅ［２］、・・・、およびデータＤｅ［７］がそれぞれ、例えば、シーケンサ１５によるトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、・・・、およびＴｒ７の制御等に基づき、バスＤＢＵＳを介して順次、８個のデータラッチ回路ＸＤＬ＜７：０＞に転送されて保持される。データラッチ回路ＸＤＬ＜７：０＞に保持されたデータＤｅ［７：０］が、図８を参照して説明したように、データラッチ群ＤＬＧｅからスイッチＳＷｅ＜７：０＞に転送される。

続いて、上述したデータラッチ群ＤＬＧｅの構成に基づいて、図９を参照して説明したデータ転送をより詳細に説明する。

当該説明を容易にする目的で、図１２は、図１１に示したデータラッチ群ＤＬＧｅの構成を示している。図１２では、図１１に示した８個のデータラッチ回路ＸＤＬ＜７：０＞が、４個のデータラッチ回路ＸＤＬ＜３：０＞と４個のデータラッチ回路ＸＤＬ＜７：４＞とに分けて示されている。

演算回路ＬＣは、各種データラッチ回路（例えばデータラッチ回路ＤＬ０、データラッチ回路ＸＤＬ等）に保持されたデータＤｅ［０］、データＤｅ［１］、データＤｅ［２］、・・・、およびデータＤｅ［７］に基づいて、図９を参照して説明した圧縮データＤＣｅ［３：０］を生成する。圧縮データＤＣｅ［３：０］は、例えば、シーケンサ１５によるトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、・・・、およびＴｒ７の制御等に基づき、バスＤＢＵＳを介して４個のデータラッチ回路ＸＤＬ＜３：０＞に転送されて保持される。データラッチ回路ＸＤＬ＜３：０＞に保持された圧縮データＤＣｅ［３：０］が、図９を参照して説明したように、データラッチ群ＤＬＧｅからスイッチＳＷｅ＜３：０＞に転送される。

（９）ソフトビットデータ
以下、ソフトビットデータの一例を説明する。本明細書に開示される技術が適用可能なソフトビットデータは、以下に例示されるものに限定されない。

ハードビットデータは、例えば、或る読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴから読み出された、ロワーページのデータ、ミドルページのデータ、またはアッパーページのデータである。

ソフトビットデータは、例えば、当該セルユニットＣＵのメモリセルトランジスタＭＴそれぞれの閾値電圧に関係するデータである。ソフトビットデータは、例えば、ハードビットデータの各ビットのデータの確からしさの算出に用いられ得、メモリコントローラ２のＥＣＣ回路２６によるエラー訂正処理に用いられ得る。

本明細書で言及される読出しデータＤＡＴには、ハードビットデータとソフトビットデータのいずれも含まれ得る。

以下、当該セルユニットＣＵのメモリセルトランジスタＭＴから読み出されるソフトビットデータについて説明する。

図１３は、ソフトビットデータの一例を説明するための図である。図１３は、ハードビットデータＨＢがロワーページのデータである場合の、ハードビットデータＨＢの各ビットのデータ、および、当該ハードビットデータＨＢに係るソフトビットデータＳＢ１の各ビットのデータ、の例を示す。

当該ハードビットデータＨＢの各ビットのデータは次の通りである。第１行に示されるように、電圧ＶＡ未満または電圧ＶＥ以上の閾値電圧のメモリセルトランジスタＭＴに係るビットのデータは“１”データであり、電圧ＶＡ以上電圧ＶＥ未満の閾値電圧のメモリセルトランジスタＭＴに係るビットのデータは“０”データである。

ソフトビットデータＳＢ１の取得のため、先ず、ロワーページのデータの読出しとして、電圧ＶＡおよび電圧ＶＥそれぞれの代わりに、電圧ＶＡよりもある大きさだけ低い電圧（電圧ＶＡ－２Δ）および電圧ＶＥよりも当該大きさだけ低い電圧（電圧ＶＥ－２Δ）を用いた読出しが行われる。

このように読み出されるデータの各ビットのデータは次の通りである。第２行に示されるように、電圧ＶＡ－２Δ未満または電圧ＶＥ－２Δ以上の閾値電圧のメモリセルトランジスタＭＴに係るビットのデータは“１”データであり、電圧ＶＡ－２Δ以上かつ電圧ＶＥ－２Δ未満の閾値電圧のメモリセルトランジスタＭＴに係るビットのデータは“０”データである。各ビットのデータは、当該ビットに係るメモリセルトランジスタＭＴにバスＬＢＵＳを介して接続される或るデータラッチ回路（例えばデータラッチ回路ＤＬ０）に保持される。

同様に、ロワーページのデータの読出しとして、電圧ＶＡおよび電圧ＶＥそれぞれの代わりに、電圧ＶＡ＋２Δおよび電圧ＶＥ＋２Δを用いた読出しが行われる。

このように読み出されるデータの各ビットのデータは次の通りである。第３行に示されるように、電圧ＶＡ＋２Δ未満または電圧ＶＥ＋２Δ以上の閾値電圧のメモリセルトランジスタＭＴに係るビットのデータは“１”データであり、電圧ＶＡ＋２Δ以上かつ電圧ＶＥ＋２Δ未満の閾値電圧のメモリセルトランジスタＭＴに係るビットのデータは“０”データである。各ビットのデータは、当該ビットに係るメモリセルトランジスタＭＴにバスＬＢＵＳを介して接続される別のデータラッチ回路（例えばデータラッチ回路ＤＬ１）に保持される。

続いて、上記セルユニットＣＵの各メモリセルトランジスタＭＴについて、当該メモリセルトランジスタＭＴにバスＬＢＵＳを介して接続される演算回路ＬＣが、当該バスＬＢＵＳに接続されるデータラッチ回路ＤＬ０中のデータと、当該バスＬＢＵＳに接続されるデータラッチ回路ＤＬ１中のデータとに対する、ＸＯＲ演算を行う。当該演算の結果は、例えば、当該バスＬＢＵＳに接続される或るデータラッチ回路（例えばデータラッチ回路ＸＤＬ）に保持される。

このように、上記セルユニットＣＵのメモリセルトランジスタＭＴにそれぞれ係るデータラッチ回路ＸＤＬに保持されたデータが、ソフトビットデータＳＢ１である。

このようなソフトビットデータＳＢ１のビットのうち、“１”データのビットは、例えば１パーセント以下のように、非常に低い割合でしか存在しない。

（１０）圧縮データ
図１４は、第１実施形態に係る半導体記憶装置１の或る圧縮回路ＣＭＰにより生成される圧縮データを説明するための図である。半導体記憶装置１に含まれる他の圧縮回路ＣＭＰも各々、以下に説明するのと同様に圧縮データを生成し得る。

図９および図１２を参照して説明した、圧縮回路ＣＭＰｅによるデータＤｅ［７：０］の圧縮データＤＣｅ［３：０］への圧縮、および、圧縮回路ＣＭＰｏによるデータＤｏ［７：０］の圧縮データＤＣｏ［３：０］への圧縮は、以下に説明する８ビットのデータＩＯ［７：０］の圧縮と同様に実行される。本明細書で言及される他のデータの圧縮も同様に実行され得る。なお、以下に説明する圧縮データの生成は一例に過ぎず、他の方式により圧縮データが生成されるようにしてもよい。

以降の説明では、データＩＯ［７：０］の８ビットをそれぞれ、下位から順に第０ビット、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビットとも称する。以下、或るビットのデータが“０”データである場合、当該ビットのビット値は０であり、或るビットのデータが“１”データである場合、当該ビットのビット値は１であるとも称される。

図１４では、第０ビットから第７ビットまでに“１”データのビットが１以下である場合の計９つのケースのデータＩＯ［７：０］の圧縮が示される。これは、図１３を参照して説明したように、ソフトビットデータＳＢ１のビットのうち、“１”データのビットが、例えば１パーセント以下のように、非常に低い割合でしか存在しないことによる。図１４に示される圧縮は、例えば、図１５に示されるデータＩＯ［７：０］の変換に基づいて実現される。

図１５に示される各変換ステップについて説明する。
圧縮回路ＣＭＰは、例えば、シーケンサ１５から供給される或る制御信号に基づいて、次の処理を実行する。当該制御信号は、メモリコントローラ２から半導体記憶装置１に送信される或るコマンドに基づいていてもよい。

先ず、圧縮回路ＣＭＰは、第２ビットおよび第４ビットそれぞれのビット値をＯＲ演算した結果の値を、第２ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０１）。

続いて、圧縮回路ＣＭＰは、第３ビットおよび第５ビットそれぞれのビット値をＯＲ演算した結果の値を、第３ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０２）。

続いて、圧縮回路ＣＭＰは、第３ビットおよび第６ビットそれぞれのビット値をＯＲ演算した結果の値を、第３ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０３）。

続いて、圧縮回路ＣＭＰは、第３ビットおよび第７ビットそれぞれのビット値をＯＲ演算した結果の値を、第３ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０４）。

続いて、圧縮回路ＣＭＰは、第０ビットおよび第４ビットそれぞれのビット値をＯＲ演算した結果の値を、第０ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０５）。

続いて、圧縮回路ＣＭＰは、第０ビットおよび第５ビットそれぞれのビット値をＯＲ演算した結果の値を、第０ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０６）。

続いて、圧縮回路ＣＭＰは、第１ビットおよび第６ビットそれぞれのビット値をＯＲ演算した結果の値を、第１ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０７）。

続いて、圧縮回路ＣＭＰは、第２ビットおよび第７ビットそれぞれのビット値をＯＲ演算した結果の値を、第２ビットのビット値とするように、データＩＯ［７：０］を変換する（ＳＴ０８）。

続いて、圧縮回路ＣＭＰは、このように変換された後のデータＩＯ［７：０］のうちの第０ビット、第１ビット、第２ビット、および第３ビットの４ビットのデータを、ＳＴ０１の変換前のデータＩＯ［７：０］（以下、元データＩＯ［７：０］とも称される。）の圧縮データとする。

次に、図１４に示される９つのケースの元データＩＯ［７：０］から、図１５を参照して説明した変換に基づいて生成される圧縮データについて説明する。

元データＩＯ［７：０］の８ビットに“１”データのビットが無い場合（ケースＣＳＸ）、圧縮データの４ビットのデータは各々“０”データである。

元データＩＯ［７：０］の８ビットのうち第０ビットのデータ（データＩＯ［０］）のみが“１”データである場合（ケースＣＳ０）、次の通りである。圧縮データのうち、第１ビット、第２ビット、および第３ビットのデータは“０”データであり、第０ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第１ビットのデータ（データＩＯ［１］）のみが“１”データである場合（ケースＣＳ１）、次の通りである。圧縮データのうち、第０ビット、第２ビット、および第３ビットのデータは“０”データであり、第１ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第２ビットのデータ（データＩＯ［２］）のみが“１”データである場合（ケースＣＳ２）、次の通りである。圧縮データのうち、第０ビット、第１ビット、および第３ビットのデータは“０”データであり、第２ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第３ビットのデータ（データＩＯ［３］）のみが“１”データである場合（ケースＣＳ３）、次の通りである。圧縮データのうち、第０ビット、第１ビット、および第２ビットのデータは“０”データであり、第３ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第４ビットのデータ（データＩＯ［４］）のみが“１”データである場合（ケースＣＳ４）、次の通りである。圧縮データのうち、第１ビットおよび第３ビットのデータは“０”データであり、第０ビットおよび第２ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第５ビットのデータ（データＩＯ［５］）のみが“１”データである場合（ケースＣＳ５）、次の通りである。圧縮データのうち、第１ビットおよび第２ビットのデータは“０”データであり、第０ビットおよび第３ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第６ビットのデータ（データＩＯ［６］）のみが“１”データである場合（ケースＣＳ６）、次の通りである。圧縮データのうち、第０ビットおよび第２ビットのデータは“０”データであり、第１ビットおよび第３ビットのデータは“１”データである。

元データＩＯ［７：０］の８ビットのうち第７ビットのデータ（データＩＯ［７］）のみが“１”データである場合（ケースＣＳ７）、次の通りである。圧縮データのうち、第０ビットおよび第１ビットのデータは“０”データであり、第２ビットおよび第３ビットのデータは“１”データである。

以上、９つのケースの圧縮データのうちに、互いに一致する２以上の圧縮データの組み合わせは存在しない。ゆえに、メモリコントローラ２が、このような圧縮データを受信する場合、例えばＣＰＵ２２とＲＡＭ２３との組み合わせを用いることにより、受信した圧縮データに基づいて、当該圧縮データの元データＩＯ［７：０］と同一のデータを生成可能である。

［動作例］
以下、第１実施形態に係る半導体記憶装置１が、プレーンＰＢのメモリセルアレイＭＣＡからデータを読み出す読出し動作を実行し、続いて、読み出されたデータを出力してメモリコントローラ２に送信させるデータ出力動作を実行する、或る動作例について説明する。

（１）全体フロー
図１６は、第１実施形態に係る半導体記憶装置１が読出し動作およびデータ出力動作を実行する動作例を示すフロー図である。

メモリコントローラ２は、ホスト装置４からのホストコマンドに基づいて、半導体記憶装置１に読出し動作を実行させるための或るコマンドセットを生成し、当該コマンドセットを半導体記憶装置１に送信する。半導体記憶装置１による当該コマンドセットの受信により、図１６のフロー図に示される動作が開始される。

半導体記憶装置１は、例えば当該コマンドセットに基づいて、２つのプレーンＰＢ（以下、第１プレーンＰＢおよび第２プレーンＰＢとも称される。）の各々について、当該プレーンＰＢ内で、メモリセルアレイＭＣＡから例えばソフトビットデータをデータレジスタＤＲに読み出す（ＳＴ１１）。当該ソフトビットデータは、当該データレジスタＤＲの複数のデータラッチ回路ＸＤＬに保持される。

半導体記憶装置１は、当該第１プレーンＰＢおよび第２プレーンＰＢの各々について、データレジスタＤＲに読み出されたソフトビットデータの圧縮データを生成する（ＳＴ１２）。

半導体記憶装置１は、第１プレーンＰＢからの圧縮データと、第２プレーンＰＢからの圧縮データとを、メモリコントローラ２に並行して送信する（ＳＴ１３）。

以上に説明したＳＴ１１の動作、ＳＴ１２の動作、およびＳＴ１３の動作は、部分的にオーバーラップして実行されてもよい。

（２）コマンドシーケンス
以下、図１６を参照して説明したフロー図に関係する或るコマンドシーケンスについて説明する。

図１７は、第１実施形態に係る半導体記憶装置１が実行する或るデータ出力動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。以下で説明するコマンドセットは一例に過ぎず、当該データ出力動作のためには他のコマンドセットも適用可能である。

例えば、図１６のＳＴ１１の動作が完了すると半導体記憶装置１はレディ状態にある。以下、ＳＴ１１の動作により、プレーンＰＢ０とプレーンＰＢ１の各々について、例えばソフトビットデータがデータレジスタＤＲに読み出されている場合について説明する。より具体的には、プレーンＰＢ０およびＰＢ１の各々について、当該プレーンＰＢの各ディビジョンＤＩＶのデータラッチ群ＤＬＧｅおよびデータラッチ群ＤＬＧｏにそれぞれデータＤｅ［７：０］およびデータＤｏ［７：０］が保持されている。なお、本明細書では、或るディビジョンＤＩＶに係るデータと、別のディビジョンＤＩＶに係るデータとに、同一の符号が付されていることがあるが、同一の符号が付されていてもデータの内容が必ずしも一致するわけではない。

例えば、半導体記憶装置１が、Ｈレベルのレディ／ビジー信号ｂＲ／Ｂにより、半導体記憶装置１がレディ状態にあることをメモリコントローラ２に通知している間に、メモリコントローラ２は次のように動作する。

メモリコントローラ２は、データ出力動作を半導体記憶装置１に実行させるためのコマンドセットを生成して信号ＤＱ＜７：０＞を介して当該コマンドセットを半導体記憶装置１に送信する。当該コマンドセットは、例えば、コマンド“ＸＸｈ”、コマンド“０５ｈ”、アドレス情報ＡＤＤ１、アドレス情報ＡＤＤ２、およびコマンド“Ｅ０ｈ”を含む。半導体記憶装置１は当該コマンドセットを受信してデータ出力動作を開始する。より具体的には次の通りである。

メモリコントローラ２は、コマンド“ＸＸｈ”を生成し、当該コマンド“ＸＸｈ”を半導体記憶装置１に送信する。コマンド“ＸＸｈ”は、例えば、プレフィクスコマンドとも称されるコマンドの一種であり、例えば、コマンド“ＸＸｈ”を含むコマンドセット中の後続するコマンドにより特定される動作を半導体記憶装置１が実行する際の方式を指定する。ここでは、コマンド“ＸＸｈ”は、複数のプレーンＰＢから読み出されたデータを並行して出力してメモリコントローラ２に並行して送信させる動作を半導体記憶装置１に実行させるために使用されるコマンドである。ロジック制御回路１３および入出力回路１２により、コマンド“ＸＸｈ”がレジスタ１４に転送される。

続いて、メモリコントローラ２は、コマンド“０５ｈ”を生成し、当該コマンド“０５ｈ”を半導体記憶装置１に送信する。コマンド“０５ｈ”は、例えば、半導体記憶装置１に、読出し動作によりデータラッチ回路ＸＤＬに転送された読出しデータを出力してメモリコントローラ２に送信させるデータ出力動作のために使用されるコマンドである。ロジック制御回路１３および入出力回路１２により、コマンド“０５ｈ”がレジスタ１４に転送される。

続いて、メモリコントローラ２は、例えば５サイクルにわたるアドレス情報ＡＤＤ１を生成し、当該アドレス情報ＡＤＤ１を半導体記憶装置１に送信する。当該アドレス情報ＡＤＤ１は、例えばカラムアドレスおよびロウアドレスを含む。当該ロウアドレスはプレーンアドレスを含む。プレーンアドレスは、対象のプレーンＰＢを指定する。当該プレーンアドレスがプレーンＰＢ０を指定する場合について説明する。ロジック制御回路１３および入出力回路１２により、アドレス情報ＡＤＤ１がレジスタ１４に転送される。

続いて、メモリコントローラ２は、例えば５サイクルにわたるアドレス情報ＡＤＤ２を生成し、当該アドレス情報ＡＤＤ２を半導体記憶装置１に送信する。当該アドレス情報ＡＤＤ２は、例えばカラムアドレスおよびロウアドレスを含む。当該ロウアドレスはプレーンアドレスを含む。プレーンアドレスは、対象のプレーンＰＢを指定する。当該プレーンアドレスがプレーンＰＢ１を指定する場合について説明する。ロジック制御回路１３および入出力回路１２により、アドレス情報ＡＤＤ２がレジスタ１４に転送される。

続いて、メモリコントローラ２は、コマンド“Ｅ０ｈ”を生成し、当該コマンド“Ｅ０ｈ”を半導体記憶装置１に送信する。コマンド“Ｅ０ｈ”は、半導体記憶装置１に、コマンド“０５ｈ”の受信以降に受信したアドレス情報ＡＤＤ１およびＡＤＤ２に基づいてデータ出力動作を開始させるために使用されるコマンドである。ロジック制御回路１３および入出力回路１２により、コマンド“Ｅ０ｈ”がレジスタ１４に転送される。

シーケンサ１５は、コマンド“Ｅ０ｈ”を受信することに応じて、プレフィクスコマンド“ＸＸｈ”により指定される方式で、対象のプレーンＰＢのデータレジスタＤＲおよびカラムデコーダＣＤ等を制御して、データ出力動作を開始する。より具体的には次の通りである。

例えばシーケンサ１５から供給される制御信号に基づいて、プレーンＰＢ０の各ディビジョンＤＩＶについて、圧縮回路ＣＭＰｅがデータラッチ群ＤＬＧｅに保持されるデータＤｅ［７：０］に基づいて圧縮データＤＣｅ［３：０］を生成し、圧縮回路ＣＭＰｏがデータラッチ群ＤＬＧｏに保持されるデータＤｏ［７：０］に基づいて圧縮データＤＣｏ［３：０］を生成する。圧縮データＤＣｅ［３：０］は、データラッチ群ＤＬＧｅのデータラッチ回路ＸＤＬ＜３：０＞に保持され、圧縮データＤＣｏ［３：０］は、データラッチ群ＤＬＧｏのデータラッチ回路ＸＤＬ＜３：０＞に保持される。

プレーンＰＢ１の各ディビジョンＤＩＶについても同様に、圧縮回路ＣＭＰｅがデータＤｅ［７：０］に基づいて圧縮データＤＣｅ［７：４］を生成し、圧縮回路ＣＭＰｏがデータＤｏ［７：０］に基づいて圧縮データＤＣｏ［７：４］を生成する。圧縮データＤＣｅ［７：４］は、データラッチ群ＤＬＧｅのデータラッチ回路ＸＤＬ＜７：４＞に保持され、圧縮データＤＣｏ［７：４］は、データラッチ群ＤＬＧｏのデータラッチ回路ＸＤＬ＜７：４＞に保持される。

例えばこのようにして、図１６のＳＴ１２の動作が実現される。

続いて、マルチプレクサＭＵＸが、アドレス情報ＡＤＤ１中のプレーンアドレスと、アドレス情報ＡＤＤ２中のプレーンアドレスとに基づいて、プレーンＰＢ０とプレーンＰＢ１とをともに選択する。

例えばシーケンサ１５から供給される制御信号に基づいて、プレーンＰＢ０の各ディビジョンＤＩＶに保持される圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］が、入出力回路１２に転送され、入出力回路１２から信号ＤＱ＜３：０＞を介してメモリコントローラ２に送信される。図１７では、このように転送および送信されるデータが圧縮データＤＣ０として示されている。

同様に、プレーンＰＢ１の各ディビジョンＤＩＶに保持される圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］が、入出力回路１２に転送され、入出力回路１２から信号ＤＱ＜７：４＞を介してメモリコントローラ２に送信される。図１７では、このように転送および送信されるデータが圧縮データＤＣ１として示されている。

図１７に示されるように、信号ＤＱ＜３：０＞を介した圧縮データＤＣ０のメモリコントローラ２への送信と、信号ＤＱ＜７：４＞を介した圧縮データＤＣ１のメモリコントローラ２への送信は、並行して実行される。半導体記憶装置１による信号ＤＱ＜７：４＞の送信では、信号ＤＱ毎に異なる外部端子が用いられる。

例えばこのようにして、図１６のＳＴ１３の動作が実行される。

上記で説明したコマンドセットは一例に過ぎない。例えば、メモリコントローラ２が、コマンド“０５ｈ”、アドレス情報ＡＤＤ１、コマンド“０５ｈ”、アドレス情報ＡＤＤ２、およびコマンド“Ｅ０ｈ”を登場順に含むコマンドセットを生成して半導体記憶装置１に送信するようにしてもよい。半導体記憶装置１は、当該コマンドセットに基づいて、上述したデータ出力動作を実行し得る。

上記では、データ出力動作のためのコマンドセットに、複数のプレーンＰＢから読み出されたデータを並行して出力してメモリコントローラ２に送信させるためのプレフィクスコマンドが含まれる場合について説明を行った。このようなプレフィクスコマンドは、例えば、読出し動作のためのコマンドセット中に含まれるようにされてもよい。この場合、当該プレフィクスコマンドに基づいて、或るプレーンＰＢから読み出されたデータの圧縮データが生成され、別のプレーンＰＢから読み出されたデータの圧縮データが生成され、当該２つのプレーンＰＢからの圧縮データのメモリコントローラ２へのデータ出力動作が、リードイネーブル信号ｂＲＥのトグルをトリガとして行われるようにしてもよい。

（３）データ転送処理およびデータ出力処理の詳細
半導体記憶装置１は、図１７を参照して説明した、プレーンＰＢ０の各ディビジョンＤＩＶからの圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］の入出力回路１２への転送と、プレーンＰＢ１の各ディビジョンＤＩＶからの圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］の入出力回路１２への転送とを、異なるデータバスを経由させることにより並行して実行する。より具体的には次の通りである。

図１８は、第１実施形態に係る半導体記憶装置１のプレーンＰＢ０からの圧縮データとプレーンＰＢ１からの圧縮データの、入出力回路１２への並行転送およびメモリコントローラ２への並行送信を説明するための図である。

図１７を参照して説明したように、プレーンＰＢ０の各ディビジョンＤＩＶについて、圧縮データＤＣｅ［３：０］がデータラッチ群ＤＬＧｅのデータラッチ回路ＸＤＬ＜３：０＞に保持され、圧縮データＤＣｏ［３：０］がデータラッチ群ＤＬＧｏのデータラッチ回路ＸＤＬ＜３：０＞に保持されている。

プレーンＰＢ０の各ディビジョンＤＩＶは圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］をそれぞれ、カラムデコーダ回路ＣＤＣのスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞を介してマルチプレクサＭＵＸに転送する。当該転送は、レジスタ１４に保持されるアドレス情報ＡＤＤ中のカラムアドレスに基づいて、ディビジョンＤＩＶ毎に行われる。図１８では、ディビジョンＤＩＶ０からの転送が最初に行われ、続いて、ディビジョンＤＩＶ１からの転送が行われる場合の例が示されている。

図１０を参照して説明したように、プレーンＰＢ０の各ディビジョンＤＩＶからの圧縮データＤＣｅ［３：０］と圧縮データＤＣｏ［３：０］は、マルチプレクサＭＵＸ内で配線群ＩＣＧＬを介して伝送され、続いて、マルチプレクサＭＵＸから入出力回路１２に、データバスＤＢＬを介して転送される。当該伝送および転送は、例えばディビジョンＤＩＶ毎に行われる。このようにプレーンＰＢ０から転送されるデータが、図１７を参照して説明した圧縮データＤＣ０に相当する。

図１７を参照して説明したように、プレーンＰＢ１の各ディビジョンＤＩＶについて、圧縮データＤＣｅ［７：４］がデータラッチ群ＤＬＧｅのデータラッチ回路ＸＤＬ＜７：４＞に保持され、圧縮データＤＣｏ［７：４］がデータラッチ群ＤＬＧｏのデータラッチ回路ＸＤＬ＜７：４＞に保持されている。

プレーンＰＢ１の各ディビジョンＤＩＶは圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］をそれぞれ、カラムデコーダ回路ＣＤＣのスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞を介してマルチプレクサＭＵＸに転送する。当該転送は、レジスタ１４に保持されるアドレス情報ＡＤＤ中のカラムアドレスに基づいて、ディビジョンＤＩＶ毎に行われる。図１８では、ディビジョンＤＩＶ０からの転送が最初に行われ、続いて、ディビジョンＤＩＶ１からの転送が行われる場合の例が示されている。

例えば、プレーンＰＢ０の最初のディビジョンＤＩＶ０についてスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞がオン状態にされる期間と、プレーンＰＢ１の最初のディビジョンＤＩＶ０についてスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞がオン状態にされる期間とが、少なくとも一部において重なっていてもよい。プレーンＰＢ０およびＰＢ１の他のディビジョンについても同様である。

図１０を参照して説明したように、プレーンＰＢ１の各ディビジョンＤＩＶからの圧縮データＤＣｅ［７：４］と圧縮データＤＣｏ［７：４］は、マルチプレクサＭＵＸ内で配線群ＩＣＧＵを介して伝送され、続いて、マルチプレクサＭＵＸから入出力回路１２に、データバスＤＢＵを介して転送される。当該伝送および転送は、例えばディビジョンＤＩＶ毎に行われる。このようにプレーンＰＢ１から転送されるデータが、図１７を参照して説明した圧縮データＤＣ１に相当する。

入出力回路１２は、このように並行して転送される圧縮データＤＣ０および圧縮データＤＣ１を受信し、圧縮データＤＣ０を信号ＤＱ＜３：０＞を介して、圧縮データＤＣ１を信号ＤＱ＜７：４＞を介して、メモリコントローラ２に並行して送信する。

信号ＤＱ＜３：０＞を介した圧縮データＤＣ０の送信は、例えば、プレーンＰＢ０のディビジョンＤＩＶ毎に行われる。より具体的には、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期で、例えば、１つのディビジョンＤＩＶからの圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］の計８ビットのデータが送信される。

信号ＤＱ＜７：４＞を介した圧縮データＤＣ１の送信は、例えば、プレーンＰＢ１のディビジョンＤＩＶ毎に行われる。より具体的には、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期で、例えば、１つのディビジョンＤＩＶからの圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］の計８ビットのデータが送信される。

［効果］
第１実施形態に係る半導体記憶装置１は、例えば、プレーンＰＢ０およびプレーンＰＢ１の各々について、当該プレーンＰＢ内でメモリセルアレイＭＣＡから読み出した例えばソフトビットデータをデータレジスタＤＲに保持させている。より具体的には、半導体記憶装置１は、当該プレーンＰＢの各ディビジョンＤＩＶについて、当該ディビジョンＤＩＶのデータレジスタ回路ＤＲＣにデータＤｅ［７：０］およびデータＤｏ［７：０］を保持させる。ここで、データレジスタ回路ＤＲＣは、圧縮回路ＣＭＰｅおよびＣＭＰｏを含む。

プレーンＰＢ０の各ディビジョンＤＩＶについて、圧縮回路ＣＭＰｅがデータＤｅ［７：０］に基づいて圧縮データＤＣｅ［３：０］を生成し、圧縮回路ＣＭＰｏがデータＤｏ［７：０］に基づいて圧縮データＤＣｏ［３：０］を生成する。同様に、プレーンＰＢ１の各ディビジョンＤＩＶについて、圧縮回路ＣＭＰｅがデータＤｅ［７：０］に基づいて圧縮データＤＣｅ［７：４］を生成し、圧縮回路ＣＭＰｏがデータＤｏ［７：０］に基づいて圧縮データＤＣｏ［７：４］を生成する。

半導体記憶装置１のマルチプレクサＭＵＸは、データ出力動作において、プレーンＰＢ０とプレーンＰＢ１とをともに選択する。

半導体記憶装置１は、プレーンＰＢ０の各ディビジョンＤＩＶからの圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］を、マルチプレクサＭＵＸ内で配線群ＩＣＧＬを介して伝送し、マルチプレクサＭＵＸから入出力回路１２にデータバスＤＢＬを介して転送し、入出力回路１２からメモリコントローラ２に信号ＤＱ＜３：０＞を介して送信する。図１７では、このように転送および送信されるデータが圧縮データＤＣ０として示されている。信号ＤＱ＜３：０＞を介した圧縮データＤＣ０の送信では、例えば、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期で、１つのディビジョンＤＩＶからの圧縮データＤＣｅ［３：０］および圧縮データＤＣｏ［３：０］の計８ビットのデータが送信される。これは、信号ＤＱＳおよびｂＤＱＳの１周期で、信号ＤＱ＜３：０＞を介して、プレーンＰＢ０のメモリセルアレイＭＣＡ０から読み出された圧縮前のデータのうち実質的に計１６ビット送信されることを意味する。

半導体記憶装置１は、プレーンＰＢ１の各ディビジョンＤＩＶからの圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］を、マルチプレクサＭＵＸ内で配線群ＩＣＧＵを介して伝送し、マルチプレクサＭＵＸから入出力回路１２にデータバスＤＢＵを介して転送し、入出力回路１２からメモリコントローラ２に信号ＤＱ＜７：４＞を介して送信する。図１７では、このように転送および送信されるデータが圧縮データＤＣ１として示されている。信号ＤＱ＜７：４＞を介した圧縮データＤＣ１の送信では、例えば、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期で、１つのディビジョンＤＩＶからの圧縮データＤＣｅ［７：４］および圧縮データＤＣｏ［７：４］の計８ビットのデータが送信される。これは、信号ＤＱＳおよびｂＤＱＳの１周期で、信号ＤＱ＜７：４＞を介して、プレーンＰＢ１のメモリセルアレイＭＣＡ１から読み出された圧縮前のデータのうち実質的に計１６ビット送信されることを意味する。

半導体記憶装置１は、このような、圧縮データＤＣ０の転送と圧縮データＤＣ１の転送とを並行して実行し、さらに、圧縮データＤＣ０のメモリコントローラ２への送信と、圧縮データＤＣ１のメモリコントローラ２への送信とを、並行して実行可能である。これは、上述したように、圧縮データＤＣ０の転送および送信でそれぞれ介されるデータバスおよび信号ＤＱが、圧縮データＤＣ１の転送および送信でそれぞれ介されるデータバスおよび信号ＤＱと相違しているためである。

このように、第１実施形態に係る半導体記憶装置１は、２つのプレーンＰＢからのデータを並行してメモリコントローラ２に送信可能である。当該２つのプレーンＰＢのうち１つのプレーンＰＢからのデータの送信に着目すると、当該データの送信におけるデータ移動効率は、半導体記憶装置１が当該プレーンＰＢのメモリセルアレイＭＣＡから読み出された圧縮前のデータをそのままメモリコントローラ２に送信するときと実質的に同じである。したがって、第１実施形態に係る半導体記憶装置１によれば、半導体記憶装置１からメモリコントローラ２へのデータ移動効率が向上され得る。

さらに、図１１の例では、圧縮回路ＣＭＰｅは、例えば、バスＬＢＵＳ０、ＬＢＵＳ１、ＬＢＵＳ２、・・・、およびＬＢＵＳ７に接続される演算回路ＬＣにより実現され得る。他の圧縮回路ＣＭＰも同様である。このため、第１実施形態に係る半導体記憶装置１によると、回路面積の増大を抑えつつ、上述したデータ移動効率の向上が図られ得る。

［変形例］
図１４および図１５を参照して、９つのケースの元データＩＯ［７：０］から生成される圧縮データについて説明した。以下、第０ビットから第７ビットまでに“１”データのビットが２つ以上ある場合の元データＩＯ［７：０］から、図１５を参照して説明した変換に基づいて生成される圧縮データについて説明する。

図１３を参照して説明したように、ソフトビットデータＳＢ１のビットのうち、“１”データのビットが、例えば１パーセント以下のように非常に低い割合でしか存在しないため、ソフトビットデータの一部分のデータの圧縮ではこのような圧縮データが生成されることは殆ど無い。さらに、以下に説明するように、このような圧縮データが生成されたとしても、そのことをメモリコントローラ２が認知し得る。このため、このような圧縮データが生成されていたとしても、ＥＣＣ回路２６は十分な精度でエラー訂正処理を行うことが可能である。

以下、図１９および図２０を参照しながら、第０ビットから第７ビットまでに“１”データのビットが２つだけある場合の計２８個のケースの元データＩＯ［７：０］から、図１５を参照して説明した変換に基づいて生成される圧縮データについて説明する。

図１９は、第１実施形態の変形例に係る半導体記憶装置１の或る圧縮回路ＣＭＰにより生成される圧縮データを説明するための図である。図１９では、上述した２８個のケースのうち１２個のケースが示される。

元データＩＯ［７：０］のうち第０ビットのデータ（データＩＯ［０］）と第２ビットのデータ（データＩＯ［２］）とが“１”データである場合（ケースＣＳ０２）、次の通りである。

圧縮データのうち、第１ビットおよび第３ビットのデータは“０”データであり、第０ビットおよび第２ビットのデータは“１”データである。当該圧縮データは、図１４を参照して説明した、元データＩＯ［７：０］のうち第４ビットのデータ（データＩＯ［４］）のみが“１”データである場合（ケースＣＳ４）の圧縮データに一致する。

したがって、メモリコントローラ２は、ケースＣＳ０２の圧縮データを受信する場合、受信した圧縮データに基づいて、ケースＣＳ４の元データＩＯ［７：０］と同一のデータを生成し得る。これにより、メモリコントローラ２により、元データＩＯ［７：０］のうち、データＩＯ［４］が“０”データであったにかかわらず、データＩＯ［４］が“１”データであったと誤って検知される。このように或るビットのデータが“０”データであったにかかわらず当該ビットのデータが“１”データであったと誤って検知されることを、以下、誤検知と称する。

図１９に示されるケースＣＳ０３、ケースＣＳ１３、およびケースＣＳ２３についても、メモリコントローラ２による同様の誤検知が行われ得る。すなわち、元データＩＯ［７：０］の第０ビットから第７ビットまでに“１”データのビットが２つだけある場合の計２８個のケースのうち、４つのケースについてのみ、メモリコントローラ２によるこのような誤検知が行われ得る。

一方、元データＩＯ［７：０］のうち第０ビットのデータ（データＩＯ［０］）と第４ビットのデータ（データＩＯ［４］）とが“１”データである場合（ケースＣＳ０４）、次の通りである。

圧縮データのうち、第１ビットおよび第３ビットのデータは“０”データであり、第０ビットおよび第２ビットのデータは“１”データである。当該圧縮データは、図１４を参照して説明した、元データＩＯ［７：０］のうち第４ビットのデータ（データＩＯ［４］）のみが“１”データである場合（ケースＣＳ４）の圧縮データに一致する。

したがって、メモリコントローラ２は、ケースＣＳ０４の圧縮データを受信する場合、受信した圧縮データに基づいて、ケースＣＳ４の元データＩＯ［７：０］と同一のデータを生成し得る。これにより、メモリコントローラ２により、元データＩＯ［７：０］のうち、データＩＯ［０］が“１”データであったことは検知されないが、データＩＯ［４］が“１”データであったことは正しく検知される。このように２ビットの“１”データのうち１ビットの“１”データのみが検知されることを、以下、１ビット検知と称する。

図１９に示されるケースＣＳ０５、ケースＣＳ１６、ケースＣＳ２４、ケースＣＳ２７、ケースＣＳ３５、ケースＣＳ３６、およびケースＣＳ３７についても、メモリコントローラ２による同様の１ビット検知が行われ得る。すなわち、元データＩＯ［７：０］の第０ビットから第７ビットまでに“１”データのビットが２つだけある場合の計２８個のケースのうち、８つのケースについて、メモリコントローラ２によるこのような１ビット検知が行われ得る。

図２０は、第１実施形態の変形例に係る半導体記憶装置１の或る圧縮回路ＣＭＰにより生成される圧縮データをさらに説明するための図である。図２０では、上述した２８個のケースのうち残りの１６個のケースが示される。

元データＩＯ［７：０］のうち第０ビットのデータ（データＩＯ［０］）と第１ビットのデータ（データＩＯ［１］）とが“１”データである場合（ケースＣＳ０１）、次の通りである。

圧縮データのうち、第２ビットおよび第３ビットのデータは“０”データであり、第０ビットおよび第１ビットのデータは“１”データである。当該圧縮データは、図１４を参照して説明したいずれのケースＣＳの圧縮データにも一致しない。

したがって、メモリコントローラ２は、ケースＣＳ０１の圧縮データを受信する場合、上述した誤検知および１ビット検知の場合とは異なり、例えば、受信した圧縮データに基づいてデータを生成することをしない。代わりに、メモリコントローラ２は、例えば、受信した圧縮データが正規のものではないと検知し得る。このように圧縮データが正規のものではないと検知されることを、以下、イレギュラー検知と称する。これにより、メモリコントローラ２により、元データＩＯ［７：０］の第０ビットから第７ビットまでに“１”データのビットが２以上あることが認識され得る。

図２０に示される他の１５個のケースＣＳについても、メモリコントローラ２による同様のイレギュラー検知が行われ得る。すなわち、元データＩＯ［７：０］の第０ビットから第７ビットまでに“１”データのビットが２つだけある場合の計２８個のケースのうち、１６個のケースについて、メモリコントローラ２によるこのようなイレギュラー検知が行われ得る。

元データＩＯ［７：０］の第０ビットから第７ビットまでに“１”データのビットが３つだけある場合の計５６個のケースについては、メモリコントローラ２により、４つのケースについて、上述したのと同様の１ビット検知が行われ得、５２個のケースについて、上述したのと同様のイレギュラー検知が行われ得る。

元データＩＯ［７：０］の第０ビットから第７ビットまでに“１”データのビットが４つある場合についても同様である。

＜第２実施形態＞
以下、第２実施形態に係る半導体記憶装置１ａについて説明する。

第２実施形態に係る半導体記憶装置１ａの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を主に説明する。

半導体記憶装置１ａを含むメモリシステム３ａの説明として、図１の説明において、メモリシステム３をメモリシステム３ａに、半導体記憶装置１を半導体記憶装置１ａに置き換えたものが成り立つ。

図２１は、第２実施形態に係る半導体記憶装置１ａの構成の一例を示すブロック図である。

半導体記憶装置１ａは、第１実施形態に係る半導体記憶装置１において、コア部１１をコア部１１ａに置き換えたものである。コア部１１ａは、コア部１１において、４つのプレーンＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３を、４つのプレーンＰＢａ０、ＰＢａ１、ＰＢａ２、およびＰＢａ３に置き換えたものである。半導体記憶装置１ａについて、図２を参照して第１実施形態に係る半導体記憶装置１について行った説明と同様の説明が成り立つ。

図２２は、第２実施形態に係る半導体記憶装置１ａのコア部１１ａの構成の一例を示すブロック図である。

プレーンＰＢａ０は、第１実施形態に係る半導体記憶装置１のプレーンＰＢ０において、カラムデコーダＣＤ０をカラムデコーダＣＤａ０に置き換え、データレジスタＤＲ０をデータレジスタＤＲａ０に置き換えたものである。他のプレーンＰＢａについても同様である。コア部１１ａについて、図３を参照して第１実施形態に係る半導体記憶装置１のコア部１１について行った説明と同様の説明が成り立つ。

図２３は、第２実施形態に係る半導体記憶装置１ａのプレーンＰＢａの構成をより詳細に説明するための図である。

以下、プレーンＰＢａ０を例に挙げて説明するが、他のプレーンＰＢａは各々、プレーンＰＢａ０について説明するのと同様の構成を有し得る。

プレーンＰＢａ０は、プレーンＰＢ０において、各カラムデコーダ回路ＣＤＣが２つの圧縮回路ＣＭＰａを有するようにし、各データレジスタ回路ＤＲＣから２つの圧縮回路ＣＭＰを除いたものに相当する。このような構成の変更のため、カラムデコーダ回路に付される符号がＣＤＣからＣＤＣａに変更されており、データレジスタ回路に付される符号がＤＲＣからＤＲＣａに変更され、ディビジョンに付される符号もＤＩＶからＤＩＶａに変更されている。

カラムデコーダＣＤａ０は、プレーンＰＢａ０のすべてのディビジョンＤＩＶａそれぞれのカラムデコーダ回路ＣＤＣａの組み合わせにより構成されるものである。また、データレジスタＤＲａ０は、プレーンＰＢａ０のすべてのディビジョンＤＩＶａそれぞれのデータレジスタ回路ＤＲＣａの組み合わせにより構成されるものである。

図２４は、第２実施形態に係る半導体記憶装置１ａのプレーンＰＢａ０のディビジョンＤＩＶａ０を介したデータ転送の一例を説明するための図である。

図２３に示した２つの圧縮回路ＣＭＰａが、図２４では圧縮回路ＣＭＰａｅおよびＣＭＰａｏとして示されている。圧縮回路ＣＭＰａｅはデータラッチ群ＤＬＧｅに対応付けられている。圧縮回路ＣＭＰａｏはデータラッチ群ＤＬＧｏに対応付けられている。

図８を参照して説明したように、データレジスタ回路ＤＲＣａによりデータＤｅ［７：０］およびデータＤｏ［７：０］が生成され、データラッチ群ＤＬＧｅにデータＤｅ［７：０］が保持され、データラッチ群ＤＬＧｏにデータＤｏ［７：０］が保持されている。より具体的には、例えば、データラッチ群ＤＬＧｅの８個のデータラッチ回路ＸＤＬ＜７：０＞にデータＤｅ［７：０］が保持され、データラッチ群ＤＬＧｏの８個のデータラッチ回路ＸＤＬ＜７：０＞にデータＤｏ［７：０］が保持されている。

データラッチ群ＤＬＧｅは、例えば、データＤｅ［７：０］を圧縮回路ＣＭＰａｅに転送する。圧縮回路ＣＭＰａｅは、データラッチ群ＤＬＧｅから転送されるデータＤｅ［７：０］を受信し、データＤｅ［７：０］に基づいて、図９の例と同等の圧縮データＤＣｅ［３：０］を生成する。圧縮回路ＣＭＰａｅは、圧縮データＤＣｅ［３：０］をスイッチＳＷｅ＜３：０＞に転送する。スイッチＳＷｅ＜３：０＞は、図９を参照して説明したように、圧縮データＤＣｅ［３：０］をマルチプレクサＭＵＸに転送可能である。

データラッチ群ＤＬＧｏは、例えば、データＤｏ［７：０］を圧縮回路ＣＭＰａｏに転送する。圧縮回路ＣＭＰａｏは、データラッチ群ＤＬＧｏから転送されるデータＤｏ［７：０］を受信し、データＤｏ［７：０］に基づいて、図９の例と同等の圧縮データＤＣｏ［３：０］を生成する。圧縮回路ＣＭＰａｏは、圧縮データＤＣｏ［３：０］をスイッチＳＷｏ＜３：０＞に転送する。スイッチＳＷｏ＜３：０＞は、図９を参照して説明したように、圧縮データＤＣｏ［３：０］をマルチプレクサＭＵＸに転送可能である。

上記では、圧縮データがスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞に転送される場合の例について説明したが、図９の例と同様、スイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞の代わりにスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞に圧縮データが転送されるようにしてもよい。

図２５は、第２実施形態に係る半導体記憶装置１ａの当該ディビジョンＤＩＶａ０のカラムデコーダ回路ＣＤＣａの構成の一例を示す図である。

データラッチ群ＤＬＧｅのデータラッチ回路ＸＤＬ＜７：０＞と圧縮回路ＣＭＰａｅとの間に、例えば、スイッチＳ０１ｅが設けられている。スイッチＳ０１ｅがオン状態にある間に、当該データラッチ回路ＸＤＬ＜７：０＞から圧縮回路ＣＭＰａｅへのデータＤｅ［７：０］の転送が可能とされる。スイッチＳ０１ｅは、例えば、スイッチＳ０１ｅが転送するデータのビット毎に用意されたスイッチの集合である。同様の表記の他のスイッチＳについても同じである。スイッチＳ０１ｅがオン状態にあるかオフ状態にあるかは、例えばシーケンサ１５から供給される制御信号に基づいて制御される。同様の表記の他のスイッチＳについても同様である。

当該データラッチ回路ＸＤＬ＜７：０＞とスイッチＳＷｅ＜７：０＞との間に、例えば、スイッチＳ０２ｅが設けられている。スイッチＳ０２ｅがオン状態にある間に、当該データラッチ回路ＸＤＬ＜７：０＞からスイッチＳＷｅ＜７：０＞へのデータＤｅ［７：０］の転送が可能とされる。

図２４を参照して説明した、データＤｅ［７：０］の圧縮回路ＣＭＰａｅへの転送は、スイッチＳ０１ｅがオン状態にされスイッチＳ０２ｅがオフ状態にされることにより実現される。一方、スイッチＳ０１ｅがオフ状態にされスイッチＳ０２ｅがオン状態にされることにより、図８の例と同様に、データＤｅ［７：０］はスイッチＳＷｅ＜７：０＞に転送される。

圧縮回路ＣＭＰａｅとスイッチＳＷｅ＜３：０＞との間に、例えばスイッチＳ１１ｅが設けられている。スイッチＳ１１ｅがオン状態にある間に、圧縮回路ＣＭＰａｅからスイッチＳＷｅ＜３：０＞への圧縮データＤＣｅ［３：０］の転送が可能とされる。

圧縮回路ＣＭＰａｅとスイッチＳＷｅ＜７：４＞との間に、例えばスイッチＳ１２ｅが設けられている。スイッチＳ１２ｅがオン状態にある間に、圧縮回路ＣＭＰａｅからスイッチＳＷｅ＜７：４＞への圧縮データの転送が可能とされる。

このように、圧縮回路ＣＭＰａｅは、データラッチ群ＤＬＧｅとスイッチＳＷｅ＜７：０＞との間に直列に接続されている。

図２４を参照して説明した、圧縮データＤＣｅ［３：０］のスイッチＳＷｅ＜３：０＞への転送は、スイッチＳ１１ｅがオン状態にされスイッチＳ１２ｅがオフ状態にされることにより実現される。一方、スイッチＳ１１ｅがオフ状態にされスイッチＳ１２ｅがオン状態にされることにより、図９を参照して説明したのと同様に、圧縮データはスイッチＳＷｅ＜７：４＞に転送される。

データラッチ群ＤＬＧｏのデータラッチ回路ＸＤＬ＜７：０＞と圧縮回路ＣＭＰａｏとの間に、例えば、スイッチＳ０１ｏが設けられている。スイッチＳ０１ｏがオン状態にある間に、当該データラッチ回路ＸＤＬ＜７：０＞から圧縮回路ＣＭＰａｏへのデータＤｏ［７：０］の転送が可能とされる。

当該データラッチ回路ＸＤＬ＜７：０＞とスイッチＳＷｏ＜７：０＞との間に、例えば、スイッチＳ０２ｏが設けられている。スイッチＳ０２ｏがオン状態にある間に、当該データラッチ回路ＸＤＬ＜７：０＞からスイッチＳＷｏ＜７：０＞へのデータＤｏ［７：０］の転送が可能とされる。

図２４を参照して説明した、データＤｏ［７：０］の圧縮回路ＣＭＰａｏへの転送は、スイッチＳ０１ｏがオン状態にされスイッチＳ０２ｏがオフ状態にされることにより実現される。一方、スイッチＳ０１ｏがオフ状態にされスイッチＳ０２ｏがオン状態にされることにより、図８の例と同様に、データＤｏ［７：０］はスイッチＳＷｏ＜７：０＞に転送される。

圧縮回路ＣＭＰａｏとスイッチＳＷｏ＜３：０＞との間に、例えばスイッチＳ１１ｏが設けられている。スイッチＳ１１ｏがオン状態にある間に、圧縮回路ＣＭＰａｏからスイッチＳＷｏ＜３：０＞への圧縮データＤＣｏ［３：０］の転送が可能とされる。

圧縮回路ＣＭＰａｏとスイッチＳＷｏ＜７：４＞との間に、例えばスイッチＳ１２ｏが設けられている。スイッチＳ１２ｏがオン状態にある間に、圧縮回路ＣＭＰａｏからスイッチＳＷｏ＜７：４＞への圧縮データの転送が可能とされる。

このように、圧縮回路ＣＭＰａｏは、データラッチ群ＤＬＧｏとスイッチＳＷｏ＜７：０＞との間に直列に接続されている。

図２４を参照して説明した、圧縮データＤＣｏ［３：０］のスイッチＳＷｏ＜３：０＞への転送は、スイッチＳ１１ｏがオン状態にされスイッチＳ１２ｏがオフ状態にされることにより実現される。一方、スイッチＳ１１ｏがオフ状態にされスイッチＳ１２ｏがオン状態にされることにより、図９を参照して説明したのと同様に、圧縮データはスイッチＳＷｏ＜７：４＞に転送される。

以上、第２実施形態に係る半導体記憶装置１ａによっても、第１実施形態に係る半導体記憶装置１と同様、半導体記憶装置１ａからメモリコントローラ２へのデータ移動効率が向上され得る。

さらに、図２４および図２５の例では、圧縮回路ＣＭＰａｅは、例えば、データラッチ群ＤＬＧｅのデータラッチ回路ＸＤＬ＜７：０＞からデータＤｅ［７：０］の８ビットを並行して受信し、当該データＤｅ［７：０］に基づいて圧縮データＤＣｅ［３：０］を生成する。他の圧縮回路ＣＭＰａも同様である。このため、第２実施形態に係る半導体記憶装置１ａによると、第１実施形態に係る半導体記憶装置１と比較して、各圧縮回路ＣＭＰａによる圧縮データの生成が速く、ゆえに、上述したデータ移動効率のさらなる向上が図られ得る。

＜第３実施形態＞
以下、第３実施形態に係る半導体記憶装置１ｂについて説明する。

第３実施形態に係る半導体記憶装置１ｂの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を主に説明する。

半導体記憶装置１ｂを含むメモリシステム３ｂの説明として、図１の説明において、メモリシステム３をメモリシステム３ｂに、半導体記憶装置１を半導体記憶装置１ｂに置き換えたものが成り立つ。

図２６は、第３実施形態に係る半導体記憶装置１ｂの構成の一例を示すブロック図である。

半導体記憶装置１ｂは、第１実施形態に係る半導体記憶装置１において、コア部１１をコア部１１ｂに置き換えたものである。半導体記憶装置１ｂについて、図２を参照して第１実施形態に係る半導体記憶装置１について行った説明と同様の説明が成り立つ。

図２７は、第３実施形態に係る半導体記憶装置１ｂのコア部１１ｂの構成の一例を示す。

コア部１１ｂは、第１実施形態に係る半導体記憶装置１のコア部１１において、マルチプレクサＭＵＸをマルチプレクサＭＵＸｂに置き換えたものである。マルチプレクサＭＵＸｂは、圧縮回路ＣＭＰｂを含む。

マルチプレクサＭＵＸｂは、データバスとして、配線群ＩＣＧＬ－Ｌおよび配線群ＩＣＧＵ－Ｌ、ならびに、配線群ＩＣＧＬ－Ｒおよび配線群ＩＣＧＵ－Ｒを含む。配線群ＩＣＧＬ－Ｌおよび配線群ＩＣＧＵ－Ｌ、ならびに、配線群ＩＣＧＬ－Ｒおよび配線群ＩＣＧＵ－Ｒは、圧縮回路ＣＭＰｂに接続される。マルチプレクサＭＵＸｂは、例えばデータバスＤＢＬとデータバスＤＢＵとを介して、入出力回路１２に接続される。

配線群ＩＣＧＬ－Ｌは、プレーンＰＢ０およびプレーンＰＢ１の各ディビジョンＤＩＶからスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞を介して転送されるデータの伝送経路である。一方、配線群ＩＣＧＵ－Ｌは、プレーンＰＢ０およびプレーンＰＢ１の各ディビジョンＤＩＶからスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞を介して転送されるデータの伝送経路である。

配線群ＩＣＧＬ－Ｒは、プレーンＰＢ２およびプレーンＰＢ３の各ディビジョンＤＩＶからスイッチＳＷｅ＜３：０＞およびスイッチＳＷｏ＜３：０＞を介して転送されるデータの伝送経路である。一方、配線群ＩＣＧＵ－Ｒは、プレーンＰＢ２およびプレーンＰＢ３の各ディビジョンＤＩＶからスイッチＳＷｅ＜７：４＞およびスイッチＳＷｏ＜７：４＞を介して転送されるデータの伝送経路である。

読出し動作により、プレーンＰＢ０、プレーンＰＢ１、プレーンＰＢ２、およびプレーンＰＢ３の各々について、例えばソフトビットデータがデータレジスタＤＲに読み出されている場合について説明する。より具体的には、プレーンＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３の各々について、当該プレーンＰＢの各ディビジョンＤＩＶのデータラッチ群ＤＬＧｅおよびデータラッチ群ＤＬＧｏにそれぞれデータＤｅ［７：０］およびデータＤｏ［７：０］が保持されている。

図１７を参照して説明したように、プレーンＰＢ０の各ディビジョンＤＩＶについて、圧縮回路ＣＭＰｅおよびＣＭＰｏによりデータＤｅ［７：０］およびデータＤｏ［７：０］に基づいて圧縮データＤＣｅ［３：０］（圧縮データＤＣｅ－Ｌ［３：０］）および圧縮データＤＣｏ［３：０］（圧縮データＤＣｏ－Ｌ［３：０］）が生成される。

同様に、プレーンＰＢ１の各ディビジョンＤＩＶについて、圧縮データＤＣｅ［７：４］（圧縮データＤＣｅ－Ｌ［７：４］）および圧縮データＤＣｏ［７：４］（圧縮データＤＣｏ－Ｌ［７：４］）が生成される。

同様に、プレーンＰＢ２の各ディビジョンＤＩＶについて、圧縮データＤＣｅ［３：０］（圧縮データＤＣｅ－Ｒ［３：０］）および圧縮データＤＣｏ［３：０］（圧縮データＤＣｏ－Ｒ［３：０］）が生成される。

同様に、プレーンＰＢ３の各ディビジョンＤＩＶについて、圧縮データＤＣｅ［７：４］（圧縮データＤＣｅ－Ｒ［７：４］）および圧縮データＤＣｏ［７：４］（圧縮データＤＣｏ－Ｒ［７：４］）が生成される。

続いて、マルチプレクサＭＵＸｂが、プレーンＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３を選択し、半導体記憶装置１ｂは次のように動作する。

プレーンＰＢ０の各ディビジョンＤＩＶは圧縮データＤＣｅ－Ｌ［３：０］および圧縮データＤＣｏ－Ｌ［３：０］をそれぞれ、図１８を参照して説明したのと同様にマルチプレクサＭＵＸｂに転送する。当該転送は、例えばディビジョンＤＩＶ毎に行われる。プレーンＰＢ０の各ディビジョンＤＩＶからの圧縮データＤＣｅ－Ｌ［３：０］と圧縮データＤＣｏ－Ｌ［３：０］は、マルチプレクサＭＵＸｂ内で配線群ＩＣＧＬ－Ｌを介して伝送される。当該伝送は、例えばディビジョンＤＩＶ毎に行われる。

プレーンＰＢ１の各ディビジョンＤＩＶは圧縮データＤＣｅ－Ｌ［７：４］および圧縮データＤＣｏ－Ｌ［７：４］をそれぞれ、図１８を参照して説明したのと同様にマルチプレクサＭＵＸｂに転送する。当該転送は、例えばディビジョンＤＩＶ毎に行われる。プレーンＰＢ１の各ディビジョンＤＩＶからの圧縮データＤＣｅ－Ｌ［７：４］と圧縮データＤＣｏ－Ｌ［７：４］は、マルチプレクサＭＵＸｂ内で配線群ＩＣＧＵ－Ｌを介して伝送される。当該伝送は、例えばディビジョンＤＩＶ毎に行われる。

プレーンＰＢ２の各ディビジョンＤＩＶは圧縮データＤＣｅ－Ｒ［３：０］および圧縮データＤＣｏ－Ｒ［３：０］をそれぞれ、図１８を参照して説明したのと同様にマルチプレクサＭＵＸｂに転送する。当該転送は、例えばディビジョンＤＩＶ毎に行われる。プレーンＰＢ２の各ディビジョンＤＩＶからの圧縮データＤＣｅ－Ｒ［３：０］と圧縮データＤＣｏ－Ｒ［３：０］は、マルチプレクサＭＵＸｂ内で配線群ＩＣＧＬ－Ｒを介して伝送される。当該伝送は、例えばディビジョンＤＩＶ毎に行われる。

プレーンＰＢ３の各ディビジョンＤＩＶは圧縮データＤＣｅ－Ｒ［７：４］および圧縮データＤＣｏ－Ｒ［７：４］をそれぞれ、図１８を参照して説明したのと同様にマルチプレクサＭＵＸｂに転送する。当該転送は、例えばディビジョンＤＩＶ毎に行われる。プレーンＰＢ３の各ディビジョンＤＩＶからの圧縮データＤＣｅ－Ｒ［７：４］と圧縮データＤＣｏ－Ｒ［７：４］は、マルチプレクサＭＵＸｂ内で配線群ＩＣＧＵ－Ｒを介して伝送される。当該伝送は、例えばディビジョンＤＩＶ毎に行われる。

このように各プレーンＰＢから転送される圧縮データは、マルチプレクサＭＵＸｂ内で、他のプレーンＰＢからの圧縮データとは異なる配線群を経由され、ゆえに、プレーンＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３からの圧縮データがマルチプレクサＭＵＸｂ内で並行して伝送される。

圧縮回路ＣＭＰｂは、配線群ＩＣＧＬ－Ｌを介して伝送される、プレーンＰＢ０の或るＤＩＶからの圧縮データＤＣｅ－Ｌ［３：０］および圧縮データＤＣｏ－Ｌ［３：０］を受信する。圧縮回路ＣＭＰｂは、配線群ＩＣＧＵ－Ｌを介して伝送される、プレーンＰＢ１の或るＤＩＶからの圧縮データＤＣｅ－Ｌ［７：４］および圧縮データＤＣｏ－Ｌ［７：４］を受信する。圧縮回路ＣＭＰｂは、配線群ＩＣＧＬ－Ｒを介して伝送される、プレーンＰＢ２の或るＤＩＶからの圧縮データＤＣｅ－Ｒ［３：０］および圧縮データＤＣｏ－Ｒ［３：０］を受信する。圧縮回路ＣＭＰｂは、配線群ＩＣＧＵ－Ｒを介して伝送される、プレーンＰＢ３の或るＤＩＶからの圧縮データＤＣｅ－Ｒ［７：４］および圧縮データＤＣｏ－Ｒ［７：４］を受信する。

圧縮回路ＣＭＰｂは、このように受信される３２ビットのデータに基づいて、例えば１６ビットの圧縮データＤＣＣを生成し、当該生成した圧縮データＤＣＣを、入出力回路１２にデータバスＤＢＬおよびデータバスＤＢＵを介して転送する。当該転送は、圧縮データＤＣＣの１６ビットを単位として行われる。例えば、メモリコントローラ２は、圧縮データＤＣＣに基づいて、各プレーンＰＢで読み出されていた圧縮前のデータを生成可能である。

入出力回路１２は、マルチプレクサＭＵＸｂから転送される圧縮データＤＣＣを受信し、圧縮データＤＣＣを信号ＤＱ＜７：０＞を介してメモリコントローラ２に送信する。圧縮データＤＣＣの計１６ビットのデータの信号ＤＱ＜７：０＞を介した送信は、トグルされる信号ＤＱＳおよびｂＤＱＳの１周期で行われる。

図２８は、第３実施形態に係る半導体記憶装置１ｂの圧縮回路ＣＭＰｂにより生成される圧縮データＤＣＣを説明するための図である。

圧縮回路ＣＭＰｂによる圧縮データＤＣＣの生成に用いられる各プレーンＰＢからの圧縮データについての、圧縮回路ＣＭＰｅおよびＣＭＰｏによる圧縮前のデータに着目する。

より具体的には、プレーンＰＢ０についての当該圧縮前のデータであるデータＤｅ［７：０］およびデータＤｏ［７：０］、プレーンＰＢ１についての当該圧縮前のデータであるデータＤｅ［７：０］およびデータＤｏ［７：０］、プレーンＰＢ２についての当該圧縮前のデータであるデータＤｅ［７：０］およびデータＤｏ［７：０］、ならびに、プレーンＰＢ３についての当該圧縮前のデータであるデータＤｅ［７：０］およびデータＤｏ［７：０］の組み合わせである、６４ビットのデータＤＡＴＡに着目する。

当該データＤＡＴＡでは、例えば、上位から、プレーンＰＢ０のデータＤｅ［７：０］の８ビット、プレーンＰＢ０のデータＤｏ［７：０］の８ビット、プレーンＰＢ１のデータＤｅ［７：０］の８ビット、プレーンＰＢ１のデータＤｏ［７：０］の８ビット、プレーンＰＢ２のデータＤｅ［７：０］の８ビット、プレーンＰＢ２のデータＤｏ［７：０］の８ビット、プレーンＰＢ３のデータＤｅ［７：０］の８ビット、プレーンＰＢ３のデータＤｏ［７：０］の８ビット、が登場順に並べられている。

以下、当該６４ビットのうちに“１”データのビットが２つ以下の場合について説明を行う。これは、図１３を参照して説明したように、ソフトビットデータＳＢ１のビットのうち、“１”データのビットが、例えば１パーセント以下のように、非常に低い割合でしか存在しないことによる。

図２８では、当該６４ビットのうちに“１”データのビットが２つある場合が示される。具体的には、上位から数えてｓ番目（ｓは自然数）の或るビットのデータが“１”データであり、下位から数えてｔ番目（ｔは自然数）の別のビットのデータが“１”データである。

例えば、圧縮回路ＣＭＰｂにより生成される圧縮データＤＣＣの１６ビットのうち７ビットがｓを表し別の７ビットがｔを表す。このため、例えばメモリコントローラ２は、圧縮データＤＣＣに基づいて、当該圧縮データＤＣＣの生成に用いられた、プレーンＰＢ０のデータＤｅ［７：０］およびデータＤｏ［７：０］、プレーンＰＢ１のデータＤｅ［７：０］およびデータＤｏ［７：０］、プレーンＰＢ２のデータＤｅ［７：０］およびデータＤｏ［７：０］、ならびに、プレーンＰＢ３のデータＤｅ［７：０］およびデータＤｏ［７：０］を生成可能である。

上記では、データＤＡＴＡのうちに“１”データのビットが２つある場合について説明を行った。データＤＡＴＡのうちに“１”データのビットが１以下の場合についても、圧縮回路ＣＭＰｂは同様に圧縮データを生成可能である。

上記では、圧縮回路ＣＭＰｂが、４つのプレーンＰＢから各々、８ビットの圧縮データを受信し、このように受信される３２ビットのデータに基づいて、１６ビットの圧縮データを生成する場合の例について説明を行った。しかしながら、本実施形態はこれに限定されない。例えば、圧縮回路ＣＭＰｂが、３つのプレーンＰＢから各々、８ビットの圧縮データを受信し、このように受信される２４ビットのデータに基づいて、上述したような１６ビットの圧縮データを生成するようにしてもよい。

さらに、圧縮回路ＣＭＰｂが、例えば、プレーンＰＢ０の或るディビジョンＤＩＶから、圧縮されていないデータＤｅ［７：０］およびデータＤｏ［７：０］の計１６ビットのデータを配線群ＩＣＧＬ－Ｌおよび配線群ＩＣＧＵ－Ｌを介して受信し、プレーンＰＢ２の或るディビジョンＤＩＶから、圧縮されていないデータＤｅ［７：０］およびデータＤｏ［７：０］の計１６ビットのデータを配線群ＩＣＧＬ－Ｒおよび配線群ＩＣＧＵ－Ｒを介して受信し、このように受信される３２ビットのデータに基づいて、上述したような１６ビットの圧縮データを生成するようにしてもよい。

上記で説明した、第３実施形態に係る半導体記憶装置１ｂは、第１実施形態に係る半導体記憶装置１において、マルチプレクサＭＵＸをマルチプレクサＭＵＸｂに置き換えたものである。しかしながら、本実施形態はこれに限定されない。例えば、第２実施形態に係る半導体記憶装置１ａにおいて、マルチプレクサＭＵＸをマルチプレクサＭＵＸｂに置き換えることにより、第３実施形態において開示した技術が実現されるようにしてもよい。

以上、第３実施形態に係る半導体記憶装置１ｂによっても、第１実施形態に係る半導体記憶装置１と同様、半導体記憶装置１ｂからメモリコントローラ２へのデータ移動効率が向上され得る。第３実施形態に係る半導体記憶装置１ｂによると、第１実施形態に係る半導体記憶装置１と比較して、当該データ移動効率がより向上され得る。

＜他の実施形態＞
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ，１ｂ…半導体記憶装置、１１，１１ａ，１１ｂ…コア部、１２…入出力回路、１３…ロジック制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、１７…ドライバセット、２…メモリコントローラ、２１…ホストインタフェース回路、２２…ＣＰＵ、２３…ＲＡＭ、２３１…データバッファ、２４…ＲＯＭ、２５…メモリインタフェース回路、２６…ＥＣＣ回路、３，３ａ，３ｂ…メモリシステム、４…ホスト装置、ＭＵＸ，ＭＵＸｂ…マルチプレクサ、ＰＢ，ＰＢａ…プレーン、ＣＤ，ＣＤａ…カラムデコーダ、ＤＲ，ＤＲａ…データレジスタ、ＳＡ…センスアンプモジュール、ＲＤ…ロウデコーダモジュール、ＭＣＡ…メモリセルアレイ、ＤＩＶ，ＤＩＶａ…ディビジョン、ＣＤＣ，ＣＤＣａ…カラムデコーダ回路、ＤＲＣ，ＤＲＣａ…データレジスタ回路、ＳＡＣ…センスアンプ回路、ＣＭＰ，ＣＭＰａ，ＣＭＰｂ…圧縮回路、ＬＣ…演算回路、ＤＬＧ…データラッチ群、ＤＬ，ＸＤＬ…データラッチ回路、ＳＷ，Ｓ０１，Ｓ０２，Ｓ１１，Ｓ１２…スイッチ、ＩＣＧＬ，ＩＣＧＵ…配線群、ＤＢＬ，ＤＢＵ…データバス、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、Ｔｒ…トランジスタ。

Claims (8)

1. 半導体記憶装置であって、
   第１メモリセルアレイを有する第１プレーンと、
   第２メモリセルアレイを有する第２プレーンと、
   前記第１メモリセルアレイから読み出された第１データと、前記第２メモリセルアレイから読み出された第２データとを、並行して前記半導体記憶装置の外部に出力する、ように構成される制御回路と
   を備える、半導体記憶装置。
2. 前記第１プレーンは、前記第１メモリセルアレイから第１の数のビット線を介して読み出された第３データに基づいて前記第１データを生成する、ように構成される第１回路を備え、
   前記第２プレーンは、前記第２メモリセルアレイから前記第１の数のビット線を介して読み出された第４データに基づいて前記第２データを生成する、ように構成される第２回路を備え、
   前記第３データのビット数は前記第１の数であり、
   前記第４データのビット数は前記第１の数であり、
   前記第１データのビット数は、前記第１の数の半分以下の数であり、
   前記第２データのビット数は、前記第１の数の半分以下の数である、
   請求項１に記載の半導体記憶装置。
3. 前記第１プレーンはさらに、前記第３データを保持する第１データラッチ群を備え、
   前記第１データは、前記第１データラッチ群に保持される前記第３データに基づいて、前記第１回路により生成されたものであり、
   前記制御回路はさらに、前記生成された前記第１データを前記第１データラッチ群に保持させる、ように構成され、
   前記第２プレーンはさらに、前記第４データを保持する第２データラッチ群を備え、
   前記第２データは、前記第２データラッチ群に保持される前記第４データに基づいて、前記第２回路により生成されたものであり、
   前記制御回路はさらに、前記生成された前記第２データを前記第２データラッチ群に保持させる、ように構成される、
   請求項２に記載の半導体記憶装置。
4. 前記第１データおよび前記第２データの前記半導体記憶装置の外部への出力を行う、出力回路をさらに備え、
   前記第１プレーンはさらに、前記第３データを保持する第１データラッチ群を備え、
   前記第１回路は、前記第１データラッチ群と前記出力回路との間に直列に接続され、
   前記第２プレーンはさらに、前記第４データを保持する第２データラッチ群を備え、
   前記第２回路は、前記第２データラッチ群と前記出力回路との間に直列に接続される、
   請求項２に記載の半導体記憶装置。
5. 前記第３データおよび前記第４データは各々、ソフトビットデータの一部分である、請求項２に記載の半導体記憶装置。
6. 前記第１データの出力と、前記第２データの出力は、互いに異なる外部端子を介して行われる、請求項１に記載の半導体記憶装置。
7. 前記制御回路はさらに、複数のプレーンからのデータ出力の実行のための第１コマンドを受け取る、ように構成され、
   前記第１データおよび前記第２データの前記半導体記憶装置の外部への出力は、前記第１コマンドに基づいて実行される、
   請求項１に記載の半導体記憶装置。
8. 請求項２に記載の半導体記憶装置と、
   前記半導体記憶装置から出力される前記第１データおよび前記第２データを受け取り、前記第１データに基づいて前記第３データを生成し、前記第２データに基づいて前記第４データを生成する、ように構成されるコントローラと
   を備える、システム。

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