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JP2022039620A - 半導体装置 - Google Patents

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JP2022039620A
JP2022039620A JP2020144745A JP2020144745A JP2022039620A JP 2022039620 A JP2022039620 A JP 2022039620A JP 2020144745 A JP2020144745 A JP 2020144745A JP 2020144745 A JP2020144745 A JP 2020144745A JP 2022039620 A JP2022039620 A JP 2022039620A
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JP
Japan
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pad
semiconductor memory
memory chip
terminal
bonding wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2020144745A
Other languages
English (en)
Inventor
雄一 佐野
Yuichi Sano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
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Priority to TW110106307A priority patent/TWI780598B/zh
Priority to CN202110219887.3A priority patent/CN114121857A/zh
Priority to US17/189,132 priority patent/US20220068879A1/en
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Abstract

【課題】電気特性が向上した半導体装置を提供する。【解決手段】半導体装置１００は、第１端子３Ａを有する基板１と、基板上に設けられ、第１パッド４を有する第１半導体メモリチップ２Ａと、第１半導体素子上に設けられ、第２パッド５を有する第２半導体メモリチップ２Ｂと、第１端子と第１パッドを接続する第１ボンディングワイヤ６と、第１ボンディングワイヤとは異なる第１端子上の座標位置から第１端子と第１パッド又は第２パッドを接続する第２ボンディングワイヤと、を有する【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
従来のＮＡＮＤフラッシュメモリチップを積層したパッケージにおいて、電気特性面を考慮すると信号と電源の配線を併走させることでインダクタンスを低減し、動作を安定させる手法がある。動作をより安定化させるために電源を強化している。
特開２００７－１５０１４４号公報
本発明の実施形態は、電気特性が向上した半導体装置を提供する。
実施形態の半導体装置は、第１端子を有する基板と、基板上に設けられ、第１パッドを有する第１半導体メモリチップと、第１半導体素子上に設けられ、第２パッドを有する第２半導体メモリチップと、第１端子と第１パッドを接続する第１ボンディングワイヤと、第１ボンディングワイヤとは異なる第１端子上の座標位置から第１端子と第１パッド又は第２パッドを接続する第２ボンディングワイヤと、を有する
実施形態に係る半導体装置の模式的断面図。 実施形態に係る半導体装置の上面図。 実施形態に係る半導体装置の上面図。 実施形態に係る半導体装置の模式的断面図。 実施形態に係る半導体装置の上面図。 実施形態に係る半導体装置の模式的断面図。 実施形態に係る半導体装置の模式的断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
（第１実施形態）
第１実施形態は、半導体装置に関する。図１に半導体装置１００の模式的断面図を示す。図２及び図３に半導体装置１００の要部の上面図を示す。実施形態の半導体装置１００は、より具体的には、ＮＡＮＤフラッシュメモリチップ等を搭載した半導体パッケージである。なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差し、互いに直交することが好ましい。
半導体装置１００は、記憶装置の一例である。半導体装置１００は、端子を有する基板１、パッドを有する半導体メモリチップ２（２Ａ，２Ｂ）、第１ボンディングワイヤ６、第２ボンディングワイヤ７、コントローラチップ８、封止材９及び半田ボール１０を有する。
基板１は、半導体メモリチップ２の支持基板である。基板１はより具体的には、多層の配線基板である。基板１の第１面側に半導体メモリチップ２が設けられている。基板１の第１面と対向する第２面側は、半導体装置１００の外部と接続するための半田ボール１０などの半球状の電極が設けられている。
基板１は、ボンディングワイヤを介して半導体メモリチップ２と電気的に接続している。基板１には、半導体メモリチップ２と接続する端子を有する。端子は、電源用端子、ＩＯ用端子、接地用端子及びＩＯ以外の信号用端子など複数種類の端子が含まれ、それぞれの端子は基板１上に設けられている。例えばＩＯ用端子は半導体メモリチップ２のデータ入出力用の端子である。例えば信号用端子は半導体メモリチップ２の動作を制御する制御信号入力用の端子である、図２には、基板１と半導体メモリチップ２の配線の一例を示している。図２には、４つの端子（３Ａ、３Ｂ、３Ｃ、３ｘ）を示している。端子３Ａと端子３ｘの間にも複数の端子が存在していてもよい。図２及び図３では、第１端子としての端子３Ａから複数のボンディングワイヤが半導体メモリチップ２と接続している。
図２及び図３では、第１端子３Ａは、電源用端子又は接地用端子である。第１端子３Ａが電源用端子である場合、第２端子３Ｂは、接地用端子であり、第３端子３ＣはＩＯ用端子である。第３端子３Ｃは、第１端子３Ａと第２端子３Ｂに隣接し、第１端子３Ａと第２端子３Ｂの間に位置している。第１端子３Ａが接地用端子である場合、第２端子３Ｂは、電源用端子であり、第３端子３ＣはＩＯ用端子である。ＩＯ用端子が差動配線用の端子である場合も実施形態に含まれるため、電源用端子と接地用端子の間には、１つ又は２つのＩＯ用端子が設けられている。
半導体メモリチップ２は、基板１上に設けられている。半導体メモリチップ２は、データの読み書きをする半導体チップである。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。半導体メモリチップ２は、個体差を除き同一回路であり同一構造の半導体チップであることが好ましい。また、本実施形態においては、半導体メモリチップ２として不揮発性メモリチップ、揮発性メモリチップを用いることが出来る。半導体メモリチップ２をＹ方向にずらしながら積層させる段数は図１のように２段とするだけでなく３段以上とすることもできるが、高速動作のために電源を強化しており、高速動作をさせる観点から図１のように積層させる段数（第１ボンディングワイヤ６Ａで接続する半導体メモリチップ２の数）は２段であることが好ましい。
図１に示すように、半導体メモリチップ２が複数含まれる場合は、半導体メモリチップ２は、Ｙ方向にずれながらＺ方向に積層していることが好ましい。半導体メモリチップ２が複数含まれる場合、例えば、図１等に示すように、基板１上に第１半導体メモリチップ２Ａが設けられ、第１半導体メモリチップ２Ａ上に第２半導体メモリチップ２Ｂが設けられている。
半導体メモリチップ２の間又は半導体メモリチップ２と基板１の間は、図示しない接着性の樹脂フィルムで固定されていることが好ましい。
半導体メモリチップ２は、基板１又は他の半導体メモリチップ２と接続するための端子としてのパッドを有する。パッドは、電源用パッド、ＩＯ用パッド、接地用パッド及びＩＯ以外の信号用パッドなど複数種類のパッドが含まれ、それぞれ半導体メモリチップ２上に設けられ、半導体メモリチップ２の配線と接続している。図２及び図３には、基板１と半導体メモリチップ２の配線の一例を示している。図２及び図３において、第１半導体メモリチップ２Ａの４つのパッド（４Ａ、４Ｂ、４Ｃ、４ｘ）が示されている。また、図２及び図３において、第２半導体メモリチップ２Ｂの４つのパッド（５Ａ、５Ｂ、５Ｃ、５ｘ）が示されている。パッド４Ａとパッド４ｘの間及びパッド５Ａとパッド５ｘの間にも複数のパッドが存在していてもよい。図２及び図３では、基板１の第１端子３Ａ、第１半導体メモリチップ２Ａの第１パッド４Ａと第２半導体メモリチップ２Ｂの第２パッド５Ａは、２つのボンディングワイヤ６、７を介して電気的に接続している。
第１パッド４Ａは、第１半導体メモリチップ２Ａの第１配線と接続し、第２パッド５Ａは第２半導体メモリチップ２Ｂの第２配線と接続する。第１配線及び第２配線の両方は電源配線であるか接地配線のどちらかである。つまり、第１パッド４Ａ及び第２パッド５Ａの両方は、電源用パッドであるか接地用パッドのどちらかである。
第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂは、共通するメモリ回路を有し、第１半導体メモリチップ２Ａの第１パッド４Ａは第２半導体メモリチップ２Ｂの第２パッド５Ａに対応することで、複数の半導体メモリチップ２の共通する電源回路の配線を強化することができる。電源を強化する観点からＩＯ配線のパッドを挟む電源側のパッドと接地側のパッドの両方に第２ボンディングワイヤ７を用いることが好ましい。しかし、第２ボンディングワイヤ７を形成するためには第１端子３Ａの面積を大きくする必要があるため、電源側のパッドに第２ボンディングワイヤ７を用いることで効率的かつ効果的に半導体メモリチップ２を動作させる電源を強化することができる。
第４パッド４Ｃは、第１パッド４Ａ及び第４パッド４Ｃと隣接し、第１パッド４Ａと第４パッド４Ｃの間に位置している。第３パッド４Ｂは、第１半導体メモリチップ２Ａの第３配線と接続する。第４パッド４Ｃは、第１半導体メモリチップ２Ａの第４配線と接続する。そして、例えば、第１配線及び第２配線の両方と第３配線の一方は電源配線であり他方は接地配線であって、第４配線は、ＩＯ配線である。第１パッド４Ａ及び第２パッド５Ａが電源用パッドである場合、第３パッド４Ｂ及びパッド５Ｂは接地用パッドであり、第４パッド４Ｃ及びパッド５ＣはＩＯ用パッドである。このとき、第１パッド４Ａが第１半導体メモリチップ２Ａの電源配線と接続し、第３パッド４Ｂが第１半導体メモリチップ２Ａの接地配線と接続し、第４パッド４Ｃが第１半導体メモリチップ２ＡのＩＯ配線と接続する。そして、第２パッド５Ａが第２半導体メモリチップ２Ｂの電源配線と接続し、パッド５Ｂが第２半導体メモリチップ２Ｂの接地配線と接続し、パッド５Ｃが第２半導体メモリチップ２ＢのＩＯ配線と接続する。また、第１パッド４Ａ及び第２パッド５Ａが接地用パッドである場合、第３パッド４Ｂ及びパッド５Ｂは、電源用パッドであり、第４パッド４ＣはＩＯ用パッドである。このとき、第１パッド４Ａが第１半導体メモリチップ２Ａの接地配線と接続し、第３パッド４Ｂが第１半導体メモリチップ２Ａの電源配線と接続し、第４パッド４Ｃは第１半導体メモリチップ２ＡのＩＯ配線と接続する。そして、第２パッド５Ａが第２半導体メモリチップ２Ｂの接地配線と接続し、パッド５Ｂが第２半導体メモリチップ２Ｂの電源配線と接続し、パッド５Ｃが第２半導体メモリチップ２ＢのＩＯ配線と接続する。ＩＯ用パッドが差動配線用のパッドである場合も実施形態に含まれるため、電源用パッドと接地用パッドの間には、１つ又は２つのＩＯ用パッドが設けられている。
基板１の端子３と半導体メモリチップ２のパッド４、５は複数のボンディングワイヤで電気的に接続されている。ボンディングワイヤ６は、基板と第１半導体メモリチップ２Ａ及び第２半導体メモリチップ２Ｂの両方と接続する。第１ボンディングワイヤ６Ａは、基板１の第１端子３Ａと第１半導体メモリチップ２Ａの第１パッド４Ａを接続する。第２ボンディングワイヤ７は、基板１の第１端子３Ａと第１半導体メモリチップ２Ａの第１パッド４Ａ又は第２半導体メモリチップ２Ｂの第２パッド５Ａと接続する。
図２及び図３では、基板１の第１端子３Ａ、第１半導体メモリチップ２Ａの第１パッド４Ａ及び第２半導体メモリチップ２Ｂの第２パッド５Ａは、第１ボンディングワイヤ６Ａを介して接続している。第３ボンディングワイヤは基板１の第２端子３Ｂと第１半導体メモリチップ２Ａの第３パッドと接続する。第４ボンディングワイヤ６Ｃは、基板１の第３端子３Ｃと第１半導体メモリチップ２Ａの第４パッド４Ｃを接続する。図２及び図３では、基板１の第２端子３Ｂ、第１半導体メモリチップ２Ａの第３パッド４Ｂ及び第２半導体メモリチップ２Ｂのパッド５Ｂは、第３ボンディングワイヤ６Ｂを介して接続している。図２及び図３では、基板１の第３端子３Ｃ、第１半導体メモリチップ２Ａの第４パッド４Ｃ及び第２半導体メモリチップ２Ｂのパッド５Ｃは、第４ボンディングワイヤ６Ｃを介して接続している。図２では、基板１の第１端子３Ａ及び第２半導体メモリチップ２Ｂの第２パッド５Ａは、第２ボンディングワイヤ７を介して接続している。図３では、基板１の第１端子３Ａ及び第１半導体メモリチップ２Ａの第１パッド４Ａは、第２ボンディングワイヤ７を介して接続している。また、基板１の端子３ｘ、第１半導体メモリチップ２Ａのパッド４ｘ及び第２半導体メモリチップ２Ｂのパッド５ｘは、ボンディングワイヤ６ｘを介して接続されている。
第２ボンディングワイヤ７は、第１ボンディングワイヤ６Ａとは異なる基板１の第１端子３Ａ上の座標位置から第１端子３Ａと第１パッド４Ａ又は第２パッド５を接続する。第２ボンディングワイヤ７は、半導体メモリチップ２間を接続しない配線である。第２ボンディングワイヤ７は、第１ボンディングワイヤ６Ａと並走し、第１ボンディングワイヤ６Ａが第１端子３Ａと接続する第１パッド４Ａと第２パッド５Ａのいずれか一方と接続している。第２ボンディングワイヤ７は、第１ボンディングワイヤ６Ａと同じ第１端子３Ａを起点に半導体メモリチップ２に向かって延在している。第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７は、第１端子３Ａ上で重なっていないため、第１端子３Ａ上の第１ボンディングワイヤ６Ａの起点のＸ－Ｙ座標と第２ボンディングワイヤ７のＸ－Ｙ座標が異なる。
第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７は、１つの端子である第１端子３Ａから延在している。２つの端子から別々に第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７を形成すると、基板１に占める面積が増えるため好ましくない。他の端子と同程度の面積であると、ボンディングワイヤを複数形成し難い。また、第１端子３Ａの面積が他の端子より大きすぎると基板１上において大面積を専有することになり、他のボンディングワイヤの形成に影響が生じてしまう。
ボンディングワイヤによる配線の抵抗及びインダクタンスを下げて電源を強化する観点から、第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７を用いることが好ましい。
ボンディングワイヤの配線抵抗とインダクタンスによる半導体メモリチップ２への動作の影響は、半導体メモリチップ２の動作速度が高速である場合に大きくなる。例えば、５００ＭＨｚ以上で高速動作するＩＯ配線と接続したパッドの隣の電源用パッドや接地用パッドに実施形態の第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７を併用した構成を採用することが好ましい。動作速度が１０００ＭＨｚ以上になると電源の影響がより大きくなるため、このような高速動作が要求されるＩＯ配線と接続したパッドの隣の電源用パッドや接地用パッドに実施形態の第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７を併用した構成を採用することが好ましい。
半導体メモリチップ２が多段になると配線が長くなっている上段側でインピーダンスが上昇し易いため、半導体メモリチップ２の上段側に第２ボンディングワイヤ７を接続させる好ましい。
第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７が並走して接続すると第１ボンディングワイヤ６Ａと第２ボンディングワイヤ７が回路ループを形成する。回路ループが形成されることで、第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂの対応する配線の電源を強化することができる。
第２ボンディングワイヤ７は、上段側の第２半導体メモリチップ２Ｂと接続することで配線スペースの観点から作製しやすいことが好ましい。下段側の第１半導体メモリチップ２Ａのパッド４上には基板１から延びるボンディングワイヤ６を形成し、さらに第２半導体メモリチップ２Ｂに延びるボンディングワイヤ６を形成しているため、第２半導体メモリチップ２Ｂよりも下段側の第１半導体メモリチップ２Ａ第２ボンディングワイヤ７を接続するとワイヤ接続の信頼性が低下する場合がある。そこで、第２ボンディングワイヤ７は、上段側の第２半導体メモリチップ２Ｂ側の第２パッド５と接続していることが好ましい。
また、第４ボンディングワイヤ６Ｃの形状は、隣接する第１ボンディングワイヤ６Ａと第３ボンディングワイヤ６Ｂと異なることが好ましい、ボンディングワイヤの形状が異なるとボンディングワイヤ同士の干渉が少なくなることが好ましい。ボンディングワイヤの形状を変えるには、ボンディングの方法を変える手法が挙げられる。例えば、第４ボンディングワイヤ６Ｃを形成する際に、正ボンディングでボンディングワイヤを形成する、つまり、半導体メモリチップ２側から基板１に向かってボール接合とステッチ接合によりループを形成してボンディングワイヤを形成し、隣接する第１ボンディングワイヤ６Ａや第３ボンディングワイヤ６Ｂを形成する際に、逆ボンディング、つまり、基板１から半導体メモリチップ２側に向かってバンプを介した接合によりループを形成してボンディングワイヤを形成する。ボンディングワイヤの高さを意図的に変えることでもボンディングワイヤの形状を変えることができる。ボンディングワイヤの長さが長くなると配線抵抗とインダクタンスが高くなってしまいやすいため、ボンディングワイヤの高さが高くなりすぎないようにボンディングワイヤの形状を変えることが好ましい。また、実施形態のボンディングワイヤ６，７は、バンプを有するボンディングワイヤを採用することもできるし、ウェッジボンディングでチェーン上の途切れのないワイヤを採用することもできる。
コントローラチップ８は、半導体メモリチップ２の読み書き及び消去などを制御する半導体チップである。コントローラチップ８の位置は、図１に示した位置だけでなく、半導体メモリチップ２の上や下に設けることができる。コントローラチップ８は、図示しない配線で基板１と接続し、半導体メモリチップ２と電気的に接続している。
封止材９は、半導体メモリチップ２、ボンディングワイヤ６，７及びコントローラチップ８を封止している。封止材９は、例えば、モールド樹脂である。
半田ボール１０は、半導体装置１００の外部と電気的に接続する端子である。
（第２実施形態）
第２実施形態は、半導体装置に関する。第２実施形態は、第１実施形態の半導体装置１００の変形例である。図４に第２実施形態の半導体装置２００の断面模式図を示す。図５に半導体装置２００の要部の上面図を示す。第２実施形態では、第２半導体メモリチップ２Ｂが第１半導体メモリチップ２Ａ上に反転して設けられていて、第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂにおいて、それぞれ基板１の１つの端子の異なる座標位置から２つのボンディングワイヤを有することが第１実施形態の半導体装置１００と異なる。第１実施形態と第２実施形態で共通する内容については、その説明を省略する。
第１実施形態では、第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂが同じ向きでＹ方向にずれながら積層しているが、第２実施形態では、第２半導体メモリチップ２Ｂが第１半導体メモリチップ２Ａとは１８０°回転させてＹ方向にずれながら積層している。第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂは共通するメモリ回路を有し、好ましくは同一回路のチップであるため、第２実施形態にように半導体メモリチップ２を１８０°回転させて配置させた場合、両方の半導体メモリチップ２に対して同様に電源を強化する構成を採用することが電源強化の観点から好ましい。
第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂが反転しているため、ボンディングワイヤ６を第２半導体メモリチップ２Ｂ側に延在させても第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂで共通する配線に接続させることができないため、第２半導体メモリチップ２Ｂも基板１からのボンディングワイヤ１２，１３で基板１と第２半導体メモリチップ２Ｂを接続する。
第１実施形態では、第２ボンディングワイヤ７が第２半導体メモリチップ２Ｂと接続していたが、第２実施形態では、第２ボンディングワイヤ７は第１半導体メモリチップ２Ａの第１パッド４Ａと接続している。
基板１には、端子３の他に、端子１１（１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ）が設けられている。基板１上の端子１１は、ボンディングワイヤ１２，１３を介して第２半導体メモリチップ２Ｂのパッド５と接続している。基板１の端子１１は、位置が反転していることを除き、端子と同様である。
図５では、基板１の第４端子１１Ａ、第２半導体メモリチップ２Ａの第２パッド５Ａは、第５ボンディングワイヤ１２Ａを介して接続している。図５では、基板１の端子１１Ｂ、第２半導体メモリチップ２Ｂのパッド５Ｂは、ボンディングワイヤ１２Ｂを介して接続している。図５では、基板１の端子１１Ｃ、第２半導体メモリチップ２Ｂのパッド５Ｃは、ボンディングワイヤ１２Ｃを介して接続している。図５では、基板１の第４端子１１Ａ及び第２半導体メモリチップ２Ｂの第２パッド５Ａは、第６ボンディングワイヤ１３を介して接続している。第２ボンディングワイヤ７と第６ボンディングワイヤ１３が第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂの共通する回路の電源を強化することが好ましい。
（第３実施形態）
第３実施形態は、半導体装置に関する。第３実施形態は第１実施形態の半導体装置１００の変形例である。図６に第３実施形態の半導体装置３００の断面模式図を示す。第３実施形態では、コントローラチップ８を下部に設けコントローラチップ８上に２段の半導体メモリチップ２を積層させた積層体が１８０°回転して向かい合う様に配置していることが第１実施形態の半導体装置１００と異なる。第１実施形態と第３実施形態で共通する内容については、その説明を省略する。
第３実施形態において、コントローラチップ８はＤＡＦ等の接着性樹脂組成物１４で覆われている。接着性樹脂組成物１４上には第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂが積層した積層体とは１８０°回転して向かい合う様に第３半導体メモリチップ２Ｃと第４半導体メモリチップ２Ｄが積層した積層体が設けられている。第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂが積層した積層体と第３半導体メモリチップ２Ｃと第４半導体メモリチップ２Ｄが積層した積層体は、１８０°回転していること以外は同じである。
基板１の端子３は図６左側の第１半導体メモリチップ２Ａ及び第２半導体メモリチップ２Ｂと接続するボンディングワイヤ６，７が形成されている。一方、基板１の端子３側とは反対側には端子１５が設けられている。基板１の端子１５からは第３半導体メモリチップ２Ｃのパッド１８と第４半導体メモリチップ２Ｄのパッド１９と接続するボンディングワイヤ１８，１９が設けられている。ボンディングワイヤ１８は、第１ボンディングワイヤ６に対応する。ボンディングワイヤ１９は、第２ボンディングワイヤ７に対応する。ボンディングワイヤ１８は、第３半導体メモリチップ２Ｃと第４半導体メモリチップ２Ｄの両方と接続し、ボンディングワイヤ１９は、第２半導体メモリチップ２Ｂの第２パッド５Ａに相当する第４半導体メモリチップ２Ｄのパッド１７と接続する。ボンディングワイヤ１９は、第２ボンディングワイヤ７に対応する。ボンディングワイヤ１９は、第２ボンディングワイヤ７が電気的に接続している第１半導体メモリチップ２Ａ及び第２半導体メモリチップ２Ｂの例えば電源配線に相当する第３半導体メモリチップ２Ｃ及び第４半導体メモリチップ２Ｄと電気的に接続し電源を強化することができる。
第３実施形態の半導体装置３００のように複数の積層体を備えた場合であっても、第１実施形態と同様に配線の抵抗とインダクタンスを下げることができる。
第３実施形態の半導体装置３００は、第１実施形態の半導体装置１００よりも多くの半導体メモリチップ２を用いていて、高速動作させる点で有利な電源の強化を図っていることから、高速動作と大容量を両立させている。
（第４実施形態）
第４実施形態は、半導体装置に関する。第４実施形態は第１実施形態の半導体装置１００、第２実施形態の半導体装置２００及び第３実施形態の半導体装置３００の変形例である。図７に第４実施形態の半導体装置４００の断面模式図を示す。第４実施形態では、第３実施形態と同様にコントローラチップ８を下部に設けコントローラチップ８上に２段の半導体メモリチップ２を積層させ、さらに反転させた２段の半導体メモリチップ２を積層させるように配置していることが第１実施形態の半導体装置１００から第３実施形態の半導体装置３００と異なる。第１実施形態から第３実施形態と第４実施形態で共通する内容については、その説明を省略する。
第３実施形態の半導体装置３００では、図６の左右両方の半導体メモリチップ２の２段の積層体が同じ田笹で向き合うように接着性樹脂組成物１４上に設けられているが、第４実施形態の半導体装置４００では、１８０°回転した第３半導体メモリチップ２Ｃ及び第４半導体メモリチップ２Ｄの積層体が第１半導体メモリチップ２Ａと第２半導体メモリチップ２Ｂの積層体上に設けられている。この半導体装置４００の形態は、第２実施形態の半導体装置２００の形態の変形例でもある。
第３半導体メモリチップ２Ｃと第４半導体メモリチップ２Ｄを第２半導体メモリチップ２Ｂと同じ向きでＹ方向にずれるように積層させると、４段の積層体になるが高速動作させる観点から積層させて、１本のボンディングワイヤで接続する半導体メモリチップ２の段数は２段とすることが好ましい。積層させる半導体メモリチップ２の数が増えるとボンディングワイヤのワイヤ長が長くなり配線の抵抗とインダクタンスが大きくなり高速動作させる観点からは好ましくない。
第４実施形態の半導体装置４００は、第２実施形態の半導体装置２００よりも多くの半導体メモリチップ２を用いていて、高速動作させる点で有利な電源の強化を図っていることから、高速動作と大容量を両立させている。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…基板、２…半導体メモリチップ、３…端子、４…パッド、５…パッド、６…ボンディングワイヤ、７…ボンディングワイヤ、８…コントローラチップ、９…封止材、１０…半田ボール、１１…端子、１２…ボンディングワイヤ、１３…ボンディングワイヤ、１４…接着性樹脂組成物、１５…端子、１６…パッド、１７…パッド、１８…ボンディングワイヤ、１９…ボンディングワイヤ、２００…半導体装置、３００…半導体装置、４００…半導体装置

Claims (7)

  1. 第１端子を有する基板と、
    前記基板上に設けられ、第１パッドを有する第１半導体メモリチップと、
    前記第１半導体素子上に設けられ、第２パッドを有する第２半導体メモリチップと、
    前記第１端子と前記第１パッドを接続する第１ボンディングワイヤと、
    前記第１ボンディングワイヤとは異なる第１端子上の座標位置から前記第１端子と前記第１パッド又は前記第２パッドを接続する第２ボンディングワイヤと、
    を有する半導体装置。
  2. 前記第１ボンディングワイヤと前記第２ボンディングワイヤは、回路ループを形成する請求項１に記載の半導体装置。
  3. 前記第１パッドは、前記第１半導体メモリチップの第１配線と接続し、
    前記第２パッドは、前記第２半導体メモリチップの第２配線と接続し、
    前記第１配線及び第２配線の両方は、電源配線であるか接地配線のどちらかである請求項１又は２に記載の半導体装置。
  4. 前記基板は、第２端子及び第３端子をさらに有し、
    前記第１半導体メモリチップは、第３パッド及び第４パッドをさらに有し、
    前記第３端子は、前記第１端子及び前記第２端子と隣接し、前記第１端子と第２端子の間に位置し、
    前記第４パッドは、前記第１パッド及び前記第３パッドと隣接し、前記第１パッドと前記第３パッドの間に位置し、
    前記第２端子と前記第３パッドを接続する第３ボンディングワイヤ及び前記第３端子と前記第４パッドを接続する第４ボンディングワイヤをさらに有し、
    前記第１パッドは、前記第１半導体メモリチップの第１配線と接続し、
    前記第２パッドは、前記第２半導体メモリチップの第２配線と接続し、
    前記第３パッドは、前記第１半導体メモリチップの第３配線と接続し、
    前記第４パッドは、前記第１半導体メモリチップの第４配線と接続し、
    前記第１配線及び前記第２配線の両方と前記第３配線の一方は電源配線であり他方は接地配線であり、
    前記第４配線は、ＩＯ配線である請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第４ボンディングワイヤの形状は、隣接する前記第１ボンディングワイヤと前記第３ボンディングワイヤと異なる請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１半導体メモリチップと前記第２半導体メモリチップは、共通するメモリ回路を有し、前記第１半導体メモリチップの前記第１パッドは、前記第２半導体メモリチップ前記第２パッドに対応する請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１パッドは、前記第１半導体メモリチップの第１配線と接続し、
    前記第２パッドは、前記第２半導体メモリチップの第２配線と接続し、
    前記第１配線及び第２配線の両方は、電源配線である請求項１から６いずれか１項に記載の半導体装置。
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