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JP2022033036A - 半導体装置及びこれを含む電子システム - Google Patents

半導体装置及びこれを含む電子システム Download PDF

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JP2022033036A JP2021131387A JP2021131387A JP2022033036A JP 2022033036 A JP2022033036 A JP 2022033036A JP 2021131387 A JP2021131387 A JP 2021131387A JP 2021131387 A JP2021131387 A JP 2021131387A JP 2022033036 A JP2022033036 A JP 2022033036A
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信 煥 姜
Shinhwan Kang
智 煥 金
Jihwan Kim
智 勳 韓
Jee-Hoon Han
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Abstract

【課題】集積度及び信頼度を向上させた半導体装置及びこれを含む電子システムを提供する。【解決手段】半導体装置は、周辺回路を含む下部構造物と、下部構造物上でメモリセルアレイ領域から階段領域に延長し、ゲート積層領域２９Ｇ及び階段領域内でメモリセルアレイ領域から離れる第１方向に配列される複数の絶縁体積層領域２９Ｉを含む積層構造物２９と、積層構造物上のキャッピング絶縁構造物及びゲート積層領域を貫通し、キャッピング絶縁構造物内に延長する分離構造物７１ｍ、７１ｓを含む。積層構造物は、メモリセルアレイ領域内で交互に繰り返し積層され、階段領域内に延長する層間絶縁層及び水平層を含む。水平層は、ゲート水平層及び絶縁性水平層を含む。ゲート積層領域は、ゲート水平層を含む。夫々の絶縁体積層領域は、絶縁性水平層を含む。階段領域内で積層構造物は、第１階段領域ＩＳ１、連結階段領域ＣＳ及び第２階段領域ＩＳ２を含む。【選択図】図２ｂ

Description

本発明は、半導体装置及びこれを含む電子システムに関する。
データ保存を必要とする電子システムにおいて大容量のデータを保存することができる半導体装置が求められている。このため、半導体装置のデータ保存容量を増加させる方策が研究されている。例えば、半導体装置のデータ保存容量を増加させる方法の一つとして、２次元的に配列されるメモリセルの代わりに、３次元的に配列されるメモリセルを含む半導体装置が提案されている。
特開２０１７－１１２３６３号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度及び信頼度を向上させた半導体装置を提供することにある。
また、本発明の目的は、半導体装置を含む電子システムを提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置は、周辺回路及び上記周辺回路に電気的に連結された周辺パッドを含む下部構造物と、上記下部構造物上でメモリセルアレイ領域から上記メモリセルアレイ領域に隣接する階段領域に延長され、ゲート積層領域及び上記ゲート積層領域によって側面が囲まれた複数の絶縁体積層領域を含む積層構造物と、上記積層構造物上のキャッピング絶縁構造物と、上記メモリセルアレイ領域内で上記積層構造物の上記ゲート積層領域を貫通するメモリ垂直構造物と、上記積層構造物の上記ゲート積層領域を貫通し、上記キャッピング絶縁構造物内に延長された分離構造物と、上記積層構造物の上記絶縁体積層領域のうちの少なくとも一つの絶縁体積層領域を貫通し、上記キャッピング絶縁構造物内に延長された周辺コンタクト構造物を含む。上記積層構造物は、上記メモリセルアレイ領域内で交互に繰り返し積層されて上記メモリセルアレイ領域内で上記階段領域内に延長しながら上記階段領域内で階段状に形成された層間絶縁層及び水平層を含み、上記水平層は、ゲート水平層及び絶縁性水平層を含み、上記ゲート積層領域は、上記ゲート水平層を含み、上記絶縁体積層領域のそれぞれは、上記絶縁性水平層を含み、上記階段領域内で上記積層構造物は、上記メモリセルアレイ領域から離れる第１方向に順に配列された第１階段領域、連結階段領域、及び第２階段領域を含み、上記第１及び第２階段領域のそれぞれは、上記第１方向に第１高さの差で低くなる階段状であり、上記連結階段領域の上部面は、上記第１方向にフラットな形状であるか、または上記第１方向に上記第１高さの差よりも小さい高さの差を有する形状であり、上記複数の絶縁体積層領域は、上記連結階段領域内で上記第１方向に離隔され、上記分離構造物は、互いに平行する一対の主分離構造物、及び上記一対の主分離構造物間のダミー分離構造物を含み、上記複数の絶縁体積層領域は、上記一対の主分離構造物間に配置され、上記ダミー分離構造物は、上記積層構造物の上記連結階段領域を貫通し、上記複数の絶縁体積層領域から離隔していることを特徴とする。
上記目的を達成するためになされた本発明の他の態様による半導体装置は、周辺回路を含む下部構造物と、上記下部構造上でメモリセルアレイ領域から上記メモリセルアレイ領域に隣接する階段領域に延長され、ゲート積層領域及び上記階段領域内で上記メモリセルアレイ領域から離れる第１方向に配列された複数の絶縁体積層領域を含む積層構造物と、上記積層構造物上のキャッピング絶縁構造物と、上記積層構造物の上記ゲート積層領域を貫通し、上記キャッピング絶縁構造物内に延長された分離構造物と、を含む。上記積層構造物は、上記メモリセルアレイ領域内で交互に繰り返し積層され、上記メモリセルアレイ領域内で上記階段領域内に延長されながら上記階段領域内で階段状に形成された層間絶縁層及び水平層を含み、上記水平層は、ゲート水平層及び絶縁性水平層を含み、上記ゲート積層領域は、上記ゲート水平層を含み、それぞれの上記絶縁体積層領域は、上記絶縁性水平層を含み、上記階段領域内で上記積層構造物は、第１階段領域、一つまたは複数の連結階段領域、及び第２階段領域を含み、上記第１及び第２階段領域のそれぞれは、上記第１方向に第１高さの差で低くなる階段状であり、上記一つまたは複数の連結階段領域のそれぞれは、上記第１方向にフラットな形状であるか、または上記第１方向に上記第１高さの差よりも小さい高さの差を有する形状であり、複数の絶縁体積層領域のうちの上記第１方向に互いに離隔されながら順に配列される複数の絶縁体積層領域は、上記一つまたは複数の連結階段領域中のいずれかの連結階段領域内に配置されていることを特徴とする。
上記目的を達成するためになされた本発明の一態様による電子システムは、メイン基板と、上記メイン基板上の半導体装置と、上記半導体装置と上記メイン基板を電気的に連結する連結構造物と、上記メイン基板上で上記半導体装置と電気的に連結されるコントローラを含む。上記半導体装置は、周辺回路を含む下部構造物と、上記下部構造物上でメモリセルアレイ領域から上記メモリセルアレイ領域に隣接する階段領域に延長され、ゲート積層領域及び上記階段領域内で上記メモリセルアレイ領域から離れる第１方向に配列された複数の絶縁体積層領域を含む積層構造物と、上記積層構造物上のキャッピング絶縁構造物と、上記積層構造物の上記ゲート積層領域を貫通し、上記キャッピング絶縁構造物内に延長された分離構造物と、を含む。上記積層構造物は、上記メモリセルアレイ領域内で交互に繰り返し積層され、上記メモリセルアレイ領域内で上記階段領域内に延長されながら上記階段領域内で階段状に形成された層間絶縁層及び水平層を含み、上記水平層は、ゲート水平層及び絶縁性水平層を含み、上記ゲート積層領域は上記ゲート水平層を含み、それぞれの上記絶縁体積層領域は、上記絶縁性水平層を含み、上記階段領域内で上記積層構造物は、第１階段領域、一つまたは複数の連結階段領域、及び第２階段領域を含み、上記第１及び第２階段領域のそれぞれは、上記第１方向に第１高さの差で低くなる階段状であり、上記一つまたは複数の連結階段領域のそれぞれは、上記第１方向にフラットな形状であるか、または上記第１方向に上記第１高さの差よりも小さい高さの差を有する形状であり、複数の絶縁体積層領域のうちの上記第１方向に互いに離隔されながら順に配列された複数の絶縁体積層領域は、上記一つまたは複数の連結階段領域中のいずれかの連結階段領域内に配置されていることを特徴とする。
本発明によれば、集積度及び信頼度を向上させた装置を提供することができる。
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解される。
本発明の一実施形態による半導体装置を概略的に示す平面図である。 図１の「Ａ」と表示した部分を拡大した部分拡大平面図である。 図１の「Ｂ」と表示した部分を拡大した部分拡大平面図である。 図１、図２ａ、及び図２ｂのＩ－Ｉ’線に沿って切り取られた領域を概略的に示す断面図である。 図１、図２ａ及び図２ｂのＩＩ－ＩＩ’線に沿って切り取られた領域を概略的に示す断面図である。 図２ｂのＩＩＩ－ＩＩＩ’線及びＩＶ－ＩＶ’線に沿って切り取られた領域を概略的に示す断面図である。 図３ａの「Ｃ」と表示された部分を拡大した部分拡大断面図である。 図３ｂの「Ｄ１」及び「Ｄ２」と表示された部分を拡大した部分拡大断面図である。 図２ｂの変形例を示す部分拡大平面図である。 図６のＩＩａ－ＩＩａ’線に沿って切り取られた領域を概略的に示す断面図である。 図２ｂの変形例を示す部分拡大平面図である。 図８のＩＩｂ－ＩＩｂ’線に沿って切り取られた領域を概略的に示す断面図である。 図２ｂの変形例を示す部分拡大平面図である。 図２ｂの変形例を示す部分拡大平面図である。 図２ｂの変形例を示す部分拡大平面図である。 図２ｂの変形例を示す部分拡大平面図である。 本発明の一部構成要素の変形例を説明するための概念的な平面図である。 図２ｂの変形例を示す部分拡大平面図である。 図１５のＩＩＩａ－ＩＩＩａ’線に沿って切り取られた領域を概略的に示す断面図である。 図１の変形例を示す平面図である。 図１７ａのＩａ－Ｉａ’線に沿って切り取られた領域を概略的に示す断面図である。 図１７ａ及び図１７ｂの一部構成要素の一例を概略的に示す部分拡大断面図である。 図１７ａ及び図１７ｂの一部構成要素の一例を概略的に示す部分拡大断面図である。 図１７ａ及び図１７ｂの一部構成要素の一例を概略的に示す部分拡大断面図である。 本発明の一実施形態による半導体素子形成方法の一例を示す断面図である。 本発明の一実施形態による半導体素子形成方法の一例を示す断面図である。 本発明の一実施形態による半導体素子形成方法の一例を示す断面図である。 本発明の一実施形態による半導体素子形成方法の一例を示す断面図である。 本発明の一実施形態による半導体装置を含む電子システムを概略的に示す図面である。 本発明の一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
以下、図面を参照しながら、本発明を実施するための形態の具体例を説明する。
まず、図１～図５を参照して、本発明の一実施形態による半導体装置を説明する。図１は、本発明の一実施形態による半導体装置を概略的に示す平面図である。図２ａは、図１の「Ａ」と表示された部分を拡大した部分拡大平面図であり、図２ｂは、図１の「Ｂ」と表示された部分を拡大した部分拡大平面図である。図３ａは、図１、図２ａ、及び図２ｂのＩ－Ｉ’線に沿って切り取られた領域を概略的に示す断面図であり、図３ｂは、図１、図２ａ、及び図２ｂのＩＩ－ＩＩ’線に沿って切り取られた領域を概略的に示す断面図であり、図３ｃは、図２ｂのＩＩＩ－ＩＩＩ’線及びＩＶ－ＩＶ’線に沿って切り取られた領域を概略的に示す断面図である。図４は、図３ａの「Ｃ」と表示された部分を拡大した部分拡大図であり、図５は、図３ｂの「Ｄ１」及び「Ｄ２」と表示された部分を拡大した部分拡大図である。
図１～図５を参照すると、本発明の一実施形態による半導体装置１は、下部構造物３、下部構造物３上でメモリセルアレイ領域ＭＣＡから階段領域ＳＡまで延長された積層構造物２９、積層構造物２９上のキャッピング絶縁構造物８２、積層構造物２９を貫通してキャッピング絶縁構造物８２内に延長された複数の垂直構造物（４７ｍ、４７ｂ、４７ｄ１、４７ｄ２）、積層構造物２９を貫通してキャッピング絶縁構造物８２内に延長された分離構造物（７１ｍ、７１ｓ）を含む。
積層構造物２９は、ゲート積層領域２９Ｇ及び複数の絶縁体積層領域２９Ｉを含む。
本発明の一実施形態による半導体装置１は、複数の絶縁体積層領域２９Ｉに隣接するダム構造物６５をさらに含む。
下部構造物３は、基板５、基板５上の周辺素子７、周辺素子７に電気的に連結された周辺配線９、周辺配線９に電気的に連結された複数の周辺パッド（１１ａ、１１ｂ）、基板５上の周辺素子７、周辺配線９、及び複数の周辺パッド（１１ａ、１１ｂ）を覆う下部絶縁層１３、並びに下部絶縁層１３上で開口部１５ａを有するパターン構造物１５、パターン構造物１５の外側面を覆う中間絶縁層２６ａ、及び開口部１５ａを満たすギャップフィル絶縁層２６ｂを含む。基板５は、半導体基板である。周辺素子７は、周囲ソース／ドレイン７ａ及び周辺ゲート７ｂを有するトランジスタを含む。例えば、周辺ゲート７ｂは、基板５上で素子分離層６ｓによって限定される活性領域６ａ上に配置され、周辺ソース／ドレイン７ａは、周辺ゲート７ｂの両側の活性領域６ａ内に配置される。
パターン構造物１５は、下部パターン層１８、下部パターン層１８上で互いに離隔する第１中間パターン層２０及び第２中間パターン層２１、並びに下部パターン層１８上で第１及び第２中間パターン層（２０、２１）を覆う上部パターン層２３を含む。
一例において、上部パターン層２３は、第１及び第２中間パターン層（２０、２１）の間で下部パターン層１８に接触する。上部パターン層２３は、第１中間パターン層２０を貫通し、第１中間パターン層２０を複数個に分割し、下部パターン層１８に接触する。上部パターン層２３と下部パターン層１８が接触する部分は、支持台部分（図２ａの２３ｓ）と称する。
一例において、下部パターン層１８、上部パターン層２３、及び第２中間パターン層２１のそれぞれは、ポリシリコン層を含む。例えば、一例において、下部パターン層１８、上部パターン層２３、及び第２中間パターン層２１は、Ｎ型導電型を有するポリシリコン層である。第１中間パターン層２０は、順に積層された第１層（図５の２０ａ）、第２層（図５の２０ｂ）、及び第３層（図５の２０ｃ）を含む。
積層構造物２９は、下部構造物３上でメモリセルアレイ領域ＭＣＡからメモリセルアレイ領域ＭＣＡに隣接する階段領域ＳＡまで延長される。
積層構造物２９は、交互に繰り返し積層された層間絶縁層及び水平層を含む。積層構造物２９は、下部積層構造物２９Ｌ及び下部積層構造物２９Ｌ上の上部積層構造物２９Ｕを含む。例えば、下部積層構造物２９Ｌは、交互に繰り返し積層される下部層間絶縁層３２及び下部水平層３３を含み、上部積層構造物２９Ｕは、交互に繰り返し積層される上部層間絶縁層３９及び上部水平層４１を含む。
積層構造物２９は、階段領域ＳＡ内において階段状に形成される。例えば、階段領域ＳＡ内において積層構造物２９は、メモリセルアレイ領域ＭＣＡから離れる第１方向Ｘに順に配列される上部階段領域ＵＳ、中間階段領域ＩＳ、及び下部階段領域ＬＳを含む。
積層構造物２９において、上部階段領域ＵＳは、第１方向Ｘに順に配列される第１上部階段領域ＵＳ１及び第２上部階段領域ＵＳ２を含み、下部階段領域ＬＳは、第１方向Ｘに順に配列される第１下部階段領域ＬＳ１及び第２下部階段領域ＬＳ２を含む。積層構造物２９において、中間階段領域ＩＳは、第１方向Ｘに順に配列される第１中間階段領域ＩＳ１、連結階段領域ＣＳ、及び第２中間階段領域ＩＳ２を含む。
一例において、積層構造物２９で第１及び第２中間階段領域（ＩＳ１、ＩＳ２）のそれぞれは、第１方向Ｘに（即ち、第１方向Ｘに沿って）第１高さの差で低くなる。
一例において、積層構造物２９で連結階段領域ＣＳは、第１方向Ｘにフラットな形状であるか、または第１方向Ｘに第１高さの差よりも小さい高さの差を有する形状である。
一例において、積層構造物２９で第１及び第２中間階段領域（ＩＳ１、ＩＳ２）並びに連結階段領域ＣＳは、第１方向Ｘと垂直である第２方向Ｙに第１高さの差よりも小さい第２高さの差で低くなったり、または高くなる。第１方向Ｘ及び第２方向Ｙは、基板５の上部面に平行する。
一例において、積層構造物２９で第１上部階段領域ＵＳ１及び第２下部階段領域ＬＳ２は、第１方向Ｘに第１高さの差で低くなり、第２方向Ｙで互いに同一の高さを有する階段状である。積層構造物２９で第２上部階段領域ＵＳ２は、第１高さの差で高くなる階段状であり、第１下部階段領域ＬＳ１は、第１高さの差で低くなる階段状である。
一例において、積層構造物２９は、ゲート積層領域２９Ｇ及び複数の絶縁体積層領域２９Ｉを含む。複数の絶縁体積層領域２９Ｉは、連結階段領域ＣＳの積層構造物２９の一部に配置され、積層構造物２９の残りの部分は、ゲート積層領域２９Ｇである。
下部水平層３３は、下部ゲート水平層３３Ｇ及び下部絶縁性水平層３３Ｉを含み、上部水平層４１は、上部ゲート水平層４１Ｇ及び上部絶縁性水平層４１Ｉを含む。一例において、下部ゲート水平層３３Ｇ及び上部ゲート水平層４１Ｇのそれぞれは、第１ゲート層２９ａ及び第２ゲート層２９ｂを含む。第１ゲート層２９ａは、第２ゲート層２９ｂの上部面及び下部面を覆い、第２ゲート層２９ｂの側面のうちの一部の側面を覆う。一例において、第１ゲート層２９ａはアルミニウム酸化物などの高誘電体で形成され、第２ゲート層２９ｂは導電性物質で形成される。
下部ゲート水平層３３Ｇ及び上部ゲート水平層４１Ｇは、積層構造物２９のゲート積層領域２９Ｇ内に配置され、下部絶縁性水平層３３Ｉ及び上部絶縁性水平層４１Ｉは、積層構造物２９の絶縁体積層領域２９Ｉ内に配置される。したがって、積層構造物２９でゲート積層領域２９Ｇは交互に繰り返し積層される層間絶縁層（３２、３９）及びゲート水平層（３３Ｇ、４１Ｇ）を含み、絶縁体積層領域２９Ｉのそれぞれは、交互に繰り返し積層される層間絶縁層（３２、３９）及び絶縁性水平層（３３Ｉ、４１Ｉ）を含む。
キャッピング絶縁構造物８２は、下部積層構造物２９Ｌを覆う第１キャッピング絶縁層３５、上部積層構造物２９Ｕを覆う第２キャッピング絶縁層４４、及び第２キャッピング絶縁層４４上に順に積層される第３、第４、及び第５キャッピング絶縁層（６０、７５、８１）を含む。キャッピング絶縁構造物８２は、シリコン酸化物を含む。
一例において、第１キャッピング絶縁層３５で上部積層構造物２９Ｕに重なる部分３５ａは、層間絶縁層と称する。
他の例において、下部積層構造物２９Ｌ及び第１キャッピング絶縁層３５は省略することができ、積層構造物２９は上部積層構造物２９Ｕを含む。
一実施形態において、メモリセルアレイ領域ＭＣＡと階段領域ＳＡとの間にバッファ領域ＢＡが配置される。バッファ領域ＢＡは、階段領域ＳＡに含まれる領域と理解される。
複数の垂直構造物（４７ｍ、４７ｂ、４７ｄ１、４７ｄ２）は、メモリセルアレイ領域ＭＣＡ内の積層構造物２９を貫通するメモリ垂直構造物４７ｍ、階段領域ＳＡ内の積層構造物２９を貫通する第１ダミー垂直構造物４７ｄ１、メモリセルアレイ領域ＭＣＡ内で積層構造物２９を貫通し、電気的に孤立する第２ダミー垂直構造物４７ｄ２、及びバッファ領域ＢＡ内の積層構造物２９を貫通するバッファ垂直構造物４７ｂを含む。
複数の垂直構造物（４７ｍ、４７ｂ、４７ｄ１、４７ｄ２）のそれぞれは、コア絶縁パターン（図４の５５）、コア絶縁パターン（図４の５５）の側面及び底面を覆うチャンネル層（図４の５３）、チャンネル層（図４の５３）の外側面及び底面を覆う情報保存構造物（図４の４９）を含む。チャンネル層５３は、半導体物質層で形成される。例えば、チャンネル層５３は、シリコン層で形成される。コア絶縁パターン５５は、シリコン酸化物または低誘電体（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ）を含む。コア絶縁パターン５５は、ボイドが形成されたシリコン酸化物またはボイドが形成された低誘電体（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ）を含む。
情報保存構造物４９は、第１誘電体層５１ａ、第２誘電体層５１ｃ、及び第１誘電体層５１ａと第２誘電体層５１ｃとの間の情報保存層５１ｂを含む。第２誘電体層５１ｃは、チャンネル層５３に接触する。第１誘電体層５１ａは、シリコン酸化物または不純物がドーピングされたシリコン酸化物を含む。第２誘電体層５１ｃは、シリコン酸化物及び高誘電体のうちの少なくとも一つを含む。情報保存層５１ｂは、ナンドフラッシュメモリ素子のような半導体装置で情報を保存する領域を含む。例えば、情報保存層５１ｂは、チャージ（ｃｈａｒｇｅ）をトラップする物質、例えば、シリコン窒化物を含む。
複数の垂直構造物（４７ｍ、４７ｂ、４７ｄ１、４７ｄ２）のうちのメモリ垂直構造物４７ｍの情報保存層５１ｂは、チャージをトラップして情報を保存し、他の垂直構造物（４７ｂ、４７ｄ１、４７ｄ２）の情報保存層５１ｂは、情報を保存しないダミーである。
パターン構造物１５の上部パターン層２３は、それぞれのメモリ垂直構造物４７ｍの情報保存構造物４９を貫通し、情報保存構造物４９を下部情報保存構造物４９Ｌ及び上部情報保存構造物４９Ｕに分割し、チャンネル層５３に接触する。
分離構造物（７１ｍ、７１ｓ）は、積層構造物２９を垂直方向Ｚに貫通し、キャッピング絶縁構造物８２内に延長される。例えば、分離構造物（７１ｍ、７１ｓ）は、第３キャッピング絶縁層６０を貫通し、下方に延長されて積層構造物２９を貫通する。分離構造物（７１ｍ、７１ｓ）は、主分離構造物７１ｍ及び補助分離構造物７１ｓを含む。分離構造物（７１ｍ、７１ｓ）は、互いに同一の物質で形成される。例えば、分離構造物（７１ｍ、７１ｓ）は、シリコン酸化物などの絶縁性物質で形成される。他の例において、分離構造物（７１ｍ、７１ｓ）のそれぞれは、導電性パターン及び導電性パターンの側面上の絶縁性パターンを含む。分離構造物（７１ｍ、７１ｓ）は、実質的に同一の第２方向Ｙの断面構造を有する。
主分離構造物７１ｍは、メモリセルアレイ領域ＭＣＡ、バッファ領域ＢＡ、及び階段領域ＳＡの積層構造物２９を貫通し、キャッピング絶縁構造物８２内に延長される。主分離構造物７１ｍは、第１方向Ｘに延長されるライン状であり、第２方向Ｙに隣接する。
複数の補助分離構造物７１ｓは、主分離構造物７１ｍのうちの互いに隣接し、互いに平行する一対の主分離構造物間で、積層構造物２９の一部分を貫通し、キャッピング絶縁構造物８２内に延長される。
複数の補助分離構造物７１ｓは、積層構造物２９の第１中間階段領域ＩＳ１を貫通する第１補助分離構造物７１ｓ１、積層構造物２９の第２中間階段領域ＩＳ２を貫通する第２補助分離構造物７１ｓ２、及び第１補助分離構造物７１ｓ１と第２補助分離構造物７１ｓ２との間で積層構造物２９の連結階段領域ＣＳを貫通するダミー分離構造物（７１ｓ３ａ１、７１ｓ３ａ２、７１ｓ３ａ３）を含む。
ダミー分離構造物（７１ｓ３ａ１、７１ｓ３ａ２、７１ｓ３ａ３）は、互いに平行する第１ダミー分離構造物７１ｓ３ａ１、互いに平行する第２ダミー分離構造物７１ｓ３ａ２、及び互いに平行する第３ダミー分離構造物７１ｓ３ａ３を含む。
絶縁体積層領域２９Ｉは、第１方向Ｘに互いに離隔した第１絶縁体積層領域２９Ｉａ１及び第２絶縁体積層領域２９Ｉａ２を含む。
絶縁体積層領域２９Ｉはそれぞれ、ギャップフィル絶縁層２６ｂに重なる。絶縁体積層領域２９Ｉは、ギャップフィル絶縁層２６ｂよりも大きな幅を有する。
第１ダミー分離構造物７１ｓ３ａ１は、第１補助分離構造物７１ｓ１と第１絶縁体積層領域２９Ｉａ１との間に配置され、第２ダミー分離構造物７１ｓ３ａ２は、第２補助分離構造物７１ｓ２と第２絶縁体積層領域２９Ｉａ２との間に配置され、第３ダミー分離構造物７１ｓ３ａ３は、第１及び第２絶縁体積層領域（２９Ｉａ１、２９Ｉａ２）の間に配置される。
第１補助分離構造物７１ｓ１及び第１ダミー分離構造物７１ｓ３ａ１は、互いに対向する端部分を有する。第２補助分離構造物７１ｓ２及び第２ダミー分離構造物７１ｓ３ａ２は、互いに対向する端部分を有する。第１補助分離構造物７１ｓ１は、第１中間階段領域ＩＳ１から連結階段領域ＣＳ内に延長される。第２補助分離構造物７１ｓ２は、第２中間階段領域ＩＳ２から連結階段領域ＣＳ内に延長される。したがって、第１ダミー分離構造物７１ｓ３ａ１の端部分と対向する第１補助分離構造物７１ｓ１の端部分は、連結階段領域ＣＳ内に配置され、第２ダミー分離構造物７１ｓ３ａ２の端部分と対向する第２補助分離構造物７１ｓ２の端部分は、連結階段領域ＣＳ内に配置される。
ダム構造物６５は、第１絶縁体積層領域２９Ｉａ１の側面を囲み、キャッピング絶縁構造物８２内に延長される第１ダム構造物６５ａ１と、第２絶縁体積層領域２９Ｉａ２の側面を囲み、キャッピング絶縁構造物８２内に延長される第２ダム構造物６５ａ２とを含む。ダム構造物６５は、絶縁体積層領域２９Ｉとゲート積層領域２９Ｇとの間に介在する。
ダム構造物６５及び分離構造物（７１ｍ、７１ｓ）は、互いに同一の高さに配置される上部面を有する。ダム構造物６５は、分離構造物（７１ｍ、７１ｓ）の物質とは異なる物質を含む。例えば、分離構造物（７１ｍ、７１ｓ）はシリコン酸化物で形成され、ダム構造物６５はシリコン窒化物及びポリシリコンのうちの少なくとも一つを含む。
一例において、ダム構造物６５のそれぞれは、第１物質層６４ａ、第２物質層６４ｂ、及び第３物質パターン６４ｃを含む。例えば、第２物質層６４ｂは、第３物質パターン６４ｃの側面及び底面を覆い、第１物質層６４ａは、第２物質層６４ｂの外側面及び底面を覆う。一例において、第１物質層６４ａはシリコン酸化物であり、第２物質層６４ｂはシリコン窒化物であり、第３物質パターン６４ｃはポリシリコンを含む。
ゲート水平層（２９Ｇ、４１Ｇ）のゲートパッド領域（３３ｐ、４１ｐ）に接触して、ゲート水平層（２９Ｇ、４１Ｇ）に電気的に連結され、キャッピング絶縁構造物８２内に延長されるゲートコンタクト構造物８６ｇが配置される。ゲートコンタクト構造物８６ｇのそれぞれは、下部ゲートコンタクトプラグ７８ｇ及び下部ゲートコンタクトプラグ７８ｇ上の上部ゲートコンタクトプラグ８４ｇを含む。
キャッピング構造物８２及び絶縁体積層領域２９Ｉを順に貫通する周辺コンタクト構造物８６ｐが配置される。周辺コンタクト構造物８６ｐは、第１周辺パッド１１ａに重なる。周辺コンタクト構造物８６ｐは、絶縁体積層領域２９Ｉを貫通する部分から下方に延長されてギャップフィル絶縁層２６ｂを貫通し、第１周辺パッド１１ａに電気的に連結される。周辺コンタクト構造物８６ｐのそれぞれは、下部周辺コンタクトプラグ７８ｐ及び下部周辺コンタクトプラグ７８ｐ上の上部周辺コンタクトプラグ８４ｐを含む。
キャッピング構造物８２及び中間絶縁層３５を順に貫通し、下方に延長されて第２周辺パッド１１ｂに電気的に連結される入出力コンタクト構造物８６ｉが配置される。入出力コンタクト構造物８６ｉのそれぞれは、下部入出力コンタクトプラグ７８ｉ及び下部入出力コンタクトプラグ７８ｉ上の上部入出力コンタクトプラグ８４ｉを含む。
メモリ垂直構造物４７ｍ上でメモリ垂直構造物４７ｍに接触し、上部に延長され、キャッピング構造物８２を貫通するビットラインコンタクトプラグ８６ｂが配置される。
キャッピング絶縁構造物８２上でビットラインコンタクトプラグ８６ｂに電気的に連結されるビットライン９１ｂ、周辺コンタクト構造物８６ｐ及びゲートコンタクト構造物８６ｇを電気的に連結するゲート連結配線９１ｇ、及び入出力コンタクト構造物８６ｉに電気的に連結される入出力連結配線９１ｉが配置される。
キャッピング絶縁構造物８２上でビットライン９１ｂ、ゲート連結配線９１ｇ、及び入出力連結配線９１ｉを覆う上部絶縁層８９が配置される。上部絶縁層８９を貫通し、入出力連結配線９１ｉに電気的に連結される入出力プラグ９５が配置される。
上部絶縁層８９上に入出力パッド９７が配置される。上部絶縁層８９上で入出力パッド９７の少なくとも一部を露出させる開口部９９ａを有するパッシベーション層９９が配置される。上部絶縁層８９は、シリコン酸化物及びシリコン窒化物のうちの少なくとも一つを含み、パッシベーション層９９は、ポリイミドまたはポリイミド系の物質で形成される。
一実施形態において、第１高さレベルでそれぞれの第１ダミー分離構造物７１ｓ３ａ１は、第１方向Ｘで第１長さを有し、それぞれの第２ダミー分離構造物７１ｓ３ａ２は、第１方向Ｘで第２長さを有し、それぞれの第３ダミー分離構造物７１ｓ３ａ３は、第１方向Ｘで第３長さを有し、第１ダム構造物６５ａ１の外側面間の距離は、第１方向Ｘで第１幅を有し、第２ダム構造物６５ａ２の外側面間の距離は、第１方向Ｘで第２幅を有する。
第１高さレベルで第１絶縁体積層領域２９Ｉａ１は、第１方向Ｘで第３幅を有し、第２絶縁体積層領域２９Ｉａ２は、第１方向Ｘで第４幅を有する。
一例において、連結階段領域ＣＳの第１方向Ｘの長さで第１幅と第２幅の合計の割合は、約２０％～約４０％である。
一例において、第１長さ及び第２長さは互いに同一であり、第３長さは第１長さよりも小さい。
一例において、第１幅及び第２幅は互いに同一であり、それぞれの第１幅及び第２幅は、第１長さ及び第２長さのいずれかよりも小さい。
一例において、第３幅及び第４幅は実質的に同一である。
一例において、第１長さ、第１幅、第３長さ、第２幅、及び第２長さの比率は、約３５：約１０：約１０：約１０：約３５である。
以下では、上述した実施形態で説明した構成要素（ｅｌｅｍｅｎｔｓ）のうち、変形することができる構成要素（ｅｌｅｍｅｎｔ）または追加することができる構成要素（ｅｌｅｍｅｎｔ）を中心に説明する。まず、図６及び図７を参照して、本発明の一実施形態による半導体装置の変形例を説明する。図６は、図２ｂの変形例を示す部分拡大平面図であり、図７は、図６のＩＩａ－ＩＩａ’線に沿って切り取られた領域を概略的に示す断面図である。
図６及び図７を参照すると、絶縁体積層領域２９Ｉを貫通し、キャッピング絶縁構造物８２内に延長される内側ダミー垂直構造物４７ｄｉが配置される。内側ダミー垂直構造物４７ｄｉは、第１及び第２ダミー垂直構造物（４７ｄ１、４７ｄ２）と同一の物質を含む。内側ダミー構造物４７ｄｉは、第１及び第２ダミー垂直構造物（４７ｄ１、４７ｄ２）と実質的に同一の断面構造を有する。
内側ダミー垂直構造物４７ｄｉは、絶縁体積層領域２９Ｉを貫通し、パターン構造物１５に接触する。例えば、内側ダミー垂直構造物４７ｄｉは、パターン構造物１５の下部パターン層１８に接触する。
次に、図８及び図９を参照して、本発明の一実施形態による半導体装置の他の変形例を説明する。図８は、図２ｂの変形例を示す部分拡大平面図であり、図９は、図８のＩＩｂ－ＩＩｂ’線に沿って切り取られた領域を概略的に示す断面図である。
図８及び図９を参照すると、絶縁体積層領域２９Ｉは、第１絶縁体積層領域２９Ｉｂ１、第１絶縁体積層領域２９Ｉｂ１と第１中間階段領域ＩＳ１との間に配置される一つまたは複数の第２絶縁体積層領域２９Ｉｂ２、及び第１絶縁体積層領域２９Ｉｂ１と第２中間階段領域ＩＳ２との間に配置される一つまたは複数の第３絶縁体積層領域２９Ｉｂ３を含む。第１絶縁体積層領域２９Ｉｂ１の第１方向Ｘの幅は、第２及び第３絶縁体積層領域（２９Ｉｂ２、２９Ｉｂ３）のそれぞれの第１方向Ｘの幅よりも大きい。絶縁体積層領域２９Ｉの第２方向Ｙの幅は、互いに同一である。
第１絶縁体積層領域２９Ｉｂ１の下部には、ギャップフィル絶縁層２６ｂ及びパターン構造物１５の一部が配置される。第２及び第３絶縁体積層領域（２９Ｉｂ２、２９Ｉｂ３）のそれぞれの下部には、ギャップフィル絶縁層２６ｂが配置されず、パターン構造物１５が配置される。
図６及び図７における内側ダミー垂直構造物４７ｄｉと実質的に同一の断面構造の内側ダミー垂直構造物４７ｄｉが配置される。内側ダミー垂直構造物４７ｄｉは、絶縁体積層領域（２９Ｉｂ１、２９Ｉｂ２、２９Ｉｂ３）を貫通する。
他の例において、内側ダミー垂直構造物４７ｄｉは省略される。
ダム構造物６５は、絶縁体積層領域（２９Ｉｂ１、２９Ｉｂ２、２９Ｉｂ３）をそれぞれ囲む。補助分離構造物７１ｓは、第１方向Ｘに互いに隣接する絶縁体積層領域２９Ｉとの間に配置されるダミー分離構造物７１ｓ３を含む。ダミー分離構造物７１ｓ３のそれぞれの第１方向Ｘの長さは、第１絶縁体積層領域２９Ｉｂ１の第１方向Ｘの幅よりも小さい。ダミー分離構造物７１ｓ３のそれぞれの第１方向Ｘの長さは、第２及び第３絶縁体積層領域（２９Ｉｂ２、２９Ｉｂ３）のそれぞれの第１方向Ｘの幅よりも小さい。
次に、図１０を参照して、一実施形態による半導体装置の変形例を説明する。図１０は、図２ｂの変形例を示す部分拡大平面図である。
図１０を参照すると、絶縁体積層領域２９Ｉは、第１絶縁体積層領域２９Ｉｃ１、第１絶縁体積層領域２９Ｉｃ１と第１中間階段領域ＩＳ１との間に配置される一つまたは複数の第２絶縁体積層領域２９Ｉｃ２、及び第１絶縁体積層領域２９Ｉｃ１と第２中間階段領域ＩＳ２との間に配置される一つまたは複数の第３絶縁体積層領域２９Ｉｃ３を含む。
第１絶縁体積層領域２９Ｉｃ１の第１方向Ｘの幅は、第２及び第３絶縁体積層領域（２９Ｉｃ２、２９Ｉｃ３）のそれぞれの第１方向Ｘの幅よりも小さい。ギャップフィル絶縁層２６ｂは、第１～第３絶縁体積層領域（２９Ｉｃ１、２９Ｉｃ２、２９Ｉｃ３）のそれぞれの下部に配置される。
図６及び図７における内側ダミー垂直構造物４７ｄｉと実質的に同一の断面構造の内側ダミー垂直構造物４７ｄｉが配置される。内側ダミー垂直構造物４７ｄｉは、絶縁体積層領域（２９Ｉｃ１、２９Ｉｃ２、２９Ｉｃ３）を貫通する。
他の例において、内側ダミー垂直構造物４７ｄｉは省略される。
ダム構造物６５は、それぞれの絶縁体積層領域（２９Ｉｃ１、２９Ｉｃ２、２９Ｉｃ３）を囲む。補助分離構造物７１ｓは、第１方向Ｘに互いに隣接する絶縁体積層領域２９Ｉとの間に配置されるダミー分離構造物７１ｓ３’を含む。
次に、図１１を参照して、本発明の一実施形態による半導体装置のさらに他の変形例を説明する。図１１は、図２ｂの変形例を示す部分拡大平面図である。
図１１を参照すると、絶縁体積層領域２９Ｉは、第１絶縁体積層領域２９Ｉｄ１、第１絶縁体積層領域２９Ｉｄ１と第１中間階段領域ＩＳ１との間に配置される一つまたは複数の第２絶縁体積層領域２９Ｉｄ２、及び第１絶縁体積層領域２９Ｉｄ１と第２中間階段領域ＩＳ２との間に配置される一つまたは複数の第３絶縁体積層領域２９Ｉｄ３を含む。第１絶縁体積層領域２９Ｉｄ１の第１方向Ｘの幅は、第２及び第３絶縁体積層領域（２９Ｉｄ２、２９Ｉｄ３）のそれぞれの第１方向Ｘの幅よりも大きい。ギャップフィル絶縁層２６ｂは、第１～第３絶縁体積層領域（２９Ｉｄ１、２９Ｉｄ２、２９Ｉｄ３）のそれぞれの下部に配置される。
図６及び図７における内側ダミー垂直構造物４７ｄｉと実質的に同一の断面構造の内側ダミー垂直構造物４７ｄｉが配置される。内側ダミー垂直構造物４７ｄｉは、第１～第３絶縁体積層領域（２９Ｉｄ１、２９Ｉｄ２、２９Ｉｄ３）を貫通する。他の例において、内側ダミー垂直構造物４７ｄｉは省略される。
ダム構造物６５は、それぞれの第１～第３絶縁体積層領域（２９Ｉｄ１、２９Ｉｄ２、２９Ｉｄ３）を囲む。
補助分離構造物７１ｓは、第１方向Ｘに互いに隣接する絶縁体積層領域２９Ｉとの間に配置されるダミー分離構造物７１ｓ３”を含む。
次に、図１２を参照して、本発明の一実施形態による半導体装置の別の変形例を説明する。図１２は、図２ｂの変形例を示す部分拡大平面図である。
図１２を参照すると、絶縁体積層領域２９Ｉは、第１絶縁体積層領域２９Ｉｅ１、第１絶縁体積層領域２９Ｉｅ１と第１中間階段領域ＩＳ１との間に配置される一つまたは複数の第２絶縁体積層領域２９Ｉｅ２、及び第１絶縁体積層領域２９Ｉｅ１と第２中間階段領域ＩＳ２との間に配置される一つまたは複数の第３絶縁体積層領域２９Ｉｅ３を含む。第１絶縁体積層領域２９Ｉｅ１の第１方向Ｘの幅は、第２及び第３絶縁体積層領域（２９Ｉｅ２、２９Ｉｅ３）のそれぞれの第１方向Ｘの幅よりも小さい。ギャップフィル絶縁層２６ｂは、第２及び第３絶縁体積層領域（２９Ｉｅ２、２９Ｉｅ３）のそれぞれの下部に配置され、第１絶縁体積層領域２９Ｉｅ１は、ギャップフィル絶縁層２６ｂと重ならない。
図６及び図７における内側ダミー垂直構造物４７ｄｉと実質的に同一の断面構造の内側ダミー垂直構造物４７ｄｉが配置される。内側ダミー垂直構造物４７ｄｉは、絶縁体積層領域（２９Ｉｅ１、２９Ｉｅ２、２９Ｉｅ３）を貫通する。
他の例において、内側ダミー垂直構造物４７ｄｉは省略される。
ダム構造物６５は、絶縁体積層領域（２９Ｉｅ１、２９Ｉｅ２、２９Ｉｅ３）をそれぞれ囲む。補助分離構造物７１ｓは、第１方向Ｘに互いに隣接する絶縁体積層領域（２９Ｉｅ１、２９Ｉｅ２、２９Ｉｅ３）との間に配置されるダミー分離構造物７１ｓ３ｄを含む。
一例において、ダミー分離構造物７１ｓ３ｄのそれぞれの第１方向Ｘの長さは、第１絶縁体積層領域２９Ｉｅ１の第１方向Ｘの幅よりも大きい。
次に、図１３を参照して、本発明の一実施形態による半導体装置のその他の変形例を説明する。図１３は、図２ｂの変形例を示す部分拡大平面図である。
図１３を参照すると、絶縁体積層領域２９Ｉは、第１絶縁体積層領域２９Ｉｆ１及び第２絶縁体積層領域２９Ｉｆ２を含む。ダム構造物６５は、第１及び第２絶縁体積層領域（２９Ｉｆ１、２９Ｉｆ２）をそれぞれ囲む。補助分離構造物７１ｓは、第１方向Ｘに互いに隣接する絶縁体積層領域２９Ｉの間に配置されるダミー分離構造物７１ｓ３ｅを含む。
一例において、ダミー分離構造物７１ｓ３ｅのそれぞれの第１方向Ｘの長さは、第１及び第２絶縁体積層領域（２９Ｉｆ１、２９Ｉｆ２）のそれぞれの第１方向Ｘの幅とは異なる。例えば、ダミー分離構造物７１ｓ３ｅのそれぞれの第１方向Ｘの長さは、第１及び第２絶縁体積層領域（２９Ｉｆ１、２９Ｉｆ２）のそれぞれの第１方向Ｘの幅よりも大きい。
他の例において、ダミー分離構造物７１ｓ３ｅのそれぞれの第１方向Ｘの長さは、第１及び第２絶縁体積層領域（２９Ｉｆ１、２９Ｉｆ２）のそれぞれの第１方向Ｘの幅よりも小さい。
次に、図１４を参照して、ダム構造物６５及び補助分離構造物７１ｓと主分離構造物７１ｍとの間の距離の様々な例について説明する。図１４は、本発明の一部構成要素の変形例を説明するための概念的な平面図である。
図１４を参照すると、上述した図１～図１３において、ダム構造物６５及び補助分離構造物７１ｓは、互いに隣接する一対の主分離構造物７１ｍの間に配置される。一対の主分離構造物７１ｍは、いずれかの第１主分離構造物７１ｍ１を含み、補助分離構造物７１ｓは、第１主分離構造物７１ｍ１に最も近い補助分離構造物７１ｓ１ａを含む。上述した図１～図１３において、第１主分離構造物７１ｍ１とダム構造物６５との間の距離は、第１主分離構造物７１ｍ１と補助分離構造物７１ｓ１ａとの間の距離と実質的に同一である。
他の例において、図１４のように、第１主分離構造物７１ｍ１とダム構造物６５との間の距離ｄ２は、第１主分離構造物７１ｍ１と補助分離構造物７１ｓ１ａとの間の距離ｄ１よりも大きい。
次に、図１５及び図１６を参照して、本発明の一実施形態による半導体装置の変形例を説明する。図１５は、図２ｂの変形例を示す平面図であり、図１６は、図１５のＩＩＩａ－ＩＩＩａ’線に沿って切り取られた領域を概略的に示す断面図である。
図１５及び図１６を参照すると、図２ｂと実質的に同一の第１～第３ダミー分離構造物（７１ｓ３ａ１、７１ｓ３ａ２、７１ｓ３ａ３）が配置される。
絶縁体積層領域２９Ｉは、第１方向Ｘに互いに離隔した第１絶縁体積層領域２９Ｉａ１’及び第２絶縁体積層領域２９Ｉａ２’を含む。第１絶縁体積層領域２９Ｉａ１’は、第１ダミー分離構造物７１ｓ３ａ１と第２ダミー分離構造物７１ｓ３ａ３との間に配置され、第２絶縁体積層領域２９Ｉａ２’は、第２ダミー分離構造物７１ｓ３ａ３と第３ダミー分離構造物７１ｓ３ａ２との間に配置される。
第１及び第２絶縁体積層領域（２９Ｉａ１’、２９Ｉａ２’）は、第１及び第２主分離構造物（７１ｍ１、７１ｍ２）のいずれかの主分離構造物により近い。例えば、第１及び第２絶縁体積層領域（２９Ｉａ１’、２９Ｉａ２’）は、第１主分離構造物７１ｍ１よりも第２主分離構造物７１ｍ２により近い。
第１主分離構造物７１ｍ１とそれぞれの第１及び第２絶縁体積層領域（２９Ｉａ１’、２９Ｉａ２’）との間に第４ダミー補助分離構造物７１ｓ４が配置される。第１～第４ダミー分離構造物（７１ｓ３ａ１、７１ｓ３ａ２、７１ｓ３ａ３、７１ｓ４）は同一の物質及び同一の断面構造で形成される。
ダム構造物６５’は、それぞれの第１及び第２絶縁体積層領域（２９Ｉａ１’、２９Ｉａ２’）を囲む。
次に、図１７ａ及び図１７ｂを参照して、本発明の他の実施形態による半導体装置の変形例を説明する。図１７ａは、図１の変形例を示す平面図であり、図１７ｂは、図１７ａのＩａ－Ｉａ’線に沿って切り取られた領域を概略的に示す断面図である。ここで、上述した構成要素と重複する構成要素または類似する構成要素に関する説明は省略する。図１７ａ及び図１７ｂを参照すると、本発明の他の実施形態による半導体装置１００は、図１～図５で説明したものと実質的に同一の下部構造物３を含む。
本発明の他の実施形態による半導体装置１００は、下部構造物３上でメモリセルアレイ領域ＭＣＡから階段領域ＳＡ’まで延長される積層構造物１２９、積層構造物１２９上のキャッピング絶縁構造物１８２、積層構造物１２９を貫通してキャッピング絶縁構造物１８２内に延長される複数のメモリ垂直構造物１４７ｍ、積層構造物１２９を貫通してキャッピング絶縁構造物１８２内に延長される分離構造物１７１を含む。
本実施形態において、メモリセルアレイ領域ＭＣＡと階段領域ＳＡ’との間にバッファ領域ＢＡが配置される。バッファ領域ＢＡは、階段領域ＳＡ’に含まれる領域と理解される。
積層構造物１２９は、交互に繰り返し積層される層間絶縁層及び水平層を含む。積層構造物１２９は、ゲート積層領域１２９Ｇ及び複数の絶縁体積層領域１２９Ｉを含む。
本実施形態による半導体装置１００は、複数の絶縁体積層領域１２９Ｉに隣接するダム構造物１６５をさらに含む。例えば、ダム構造物１６５は、複数の絶縁体積層領域１２９Ｉをそれぞれ囲む。
積層構造物１２９は、図１～図５で説明した下部積層構造物２９Ｌと実質的に同一の下部積層構造物１２９Ｌ、下部積層構造物１２９Ｌ上に配置され、図１～図５で説明した上部積層構造物２９Ｕと実質的に同一または類似する規則性を有する第１上部積層構造物１２９Ｕ１、第１上部積層構造物１２９Ｕ１上で第１上部積層構造物１２９Ｕ１と実質的に同一または類似する規則性を有する第２上部積層構造物１２９Ｕ２を含む。例えば、下部積層構造物１２９Ｌは交互に積層される下部層間絶縁層１３２及び下部水平層（１３３Ｇ、１３３Ｉ）を含み、第１上部積層構造物１２９Ｕ１は交互に積層される第１上部層間絶縁層１３９ａ及び第１上部水平層（１４１Ｇａ、１４１Ｉａ）を含み、第２上部積層構造物１２９Ｕ２は交互に積層される第２上部層間絶縁層１３９ｂ及び第２上部水平層（１４１Ｇｂ、１４１Ｉｂ）を含む。下部積層構造物１２９Ｌを覆う下部キャッピング絶縁層３５、第１上部積層構造物１２９Ｕ１を覆う第１上部キャッピング絶縁層４４Ｌ、及び第２上部積層構造物１２９Ｕ２を覆う第２上部キャッピング絶縁層４４Ｕが配置される。第１上部積層構造物１２９Ｕ１は、下部キャッピング絶縁層３５上に配置され、第２上部積層構造物１２９Ｕ２は、第１上部キャッピング絶縁層４４Ｌ上に配置される。下部水平層（１３３Ｇ、１３３Ｉ）は下部ゲート水平層１３３Ｇ及び下部絶縁性水平層１３３Ｉを含み、第１上部水平層（１４１Ｇａ、１４１Ｉａ）は、第１上部ゲート水平層１４１Ｇａ及び第１上部絶縁性水平層１４１Ｉａを含み、第２上部水平層（１４１Ｇｂ、１４１Ｉｂ）は、第２上部ゲート水平層１４１Ｇｂ及び第２上部絶縁性水平層１４１Ｉｂを含む。
積層構造物１２９において、ゲート積層領域１２９Ｇは、ゲート水平層（１３３Ｇ、１４１Ｇａ、１４１Ｇｂ）を含み、複数の絶縁体積層領域１２９Ｉは、絶縁性水平層（１２９Ｉ、１４１Ｉａ、１４１Ｉｂ）を含む。
他の例において、下部積層構造物１２９Ｌは省略される。
積層構造物１２９は、階段領域ＳＡ’内で階段状に形成される。例えば、階段領域ＳＡ’内で第１及び第２積層構造物（１２９Ｕ１、１２９Ｕ２）のそれぞれは、メモリセルアレイ領域ＭＣＡから離れる第１方向Ｘに順に配列される上部階段領域（ＵＳａ、ＵＳｂ）、中間階段領域（ＩＳａ、ＩＳｂ）、及び下部階段領域（ＬＳ１ａ、ＬＳ１ｂ）を含む。
それぞれの第１及び第２上部積層構造物（１２９Ｕ１、１２９Ｕ２）において、上部階段領域（ＵＳａ、ＵＳｂ）の階段形状は、図１における上部階段領域ＵＳの形状と実質的に同一または類似する。下部階段領域（ＬＳ１ａ、ＬＳ１ｂ）の階段形状は、図１における第１下部階段領域ＬＳ１の形状と実質的に同一または類似する。
分離構造物１７１は、図２ｂ、図６、図８、図１０、図１１、図１２、図１３、及び図１５で説明した主分離構造物７１ｍ及び補助分離構造物７１ｓにそれぞれ対応する主分離構造物１７１ｍ及び補助分離構造物１７１ｓを含む。主分離構造物１７１ｍは、互いに隣接する第１主分離構造物１７１ｍ１及び第２主分離構造物１７１ｍ２を含む。
一例において、それぞれの第１及び第２上部積層構造物（１２９Ｕ１、１２９Ｕ２）において、中間階段領域（ＩＳａ、ＩＳｂ）の階段形状は、図１～図５における中間階段領域ＳＡの階段形状と実質的に同一または類似する。例えば、それぞれの第１及び第２上部積層構造物（１２９Ｕ１、１２９Ｕ２）において、中間階段領域（ＩＳａ、ＩＳｂ）の階段形状は図２ｂの第１中間階段領域（図２ｂのＩＳ１）に対応する第１中間階段領域（ＩＳ１ａ、ＩＳ１ｂ）、図２ｂの連結階段領域（図２ｂのＣＳ）に対応する連結階段領域（ＣＳａ、ＣＳｂ）、及び図２ｂの第２中間階段領域（図２ｂのＩＳ２）に対応する第２中間階段領域（ＩＳ２ａ、ＩＳ２ｂ）を含む。
上述した周辺コンタクト構造物（図３ａの８６ｐ）及びゲートコンタクト構造物（図３ａの８６ｇ）にそれぞれ対応する周辺コンタクト構造物１８６ｐ及びゲートコンタクト構造物１８６ｇが配置される。
複数の絶縁体積層領域１２９Ｉは、連結階段領域（ＣＳａ、ＣＳｂ）内に配置される。第１及び第２上部積層構造物（１２９Ｕ１、１２９Ｕ２）のそれぞれの連結階段領域（ＣＳａ、ＣＳｂ）内で複数の絶縁体積層領域１２９Ｉは図２ｂで説明した複数の絶縁体積層領域２９Ｉと同一の平面状であり、分離構造物（１７１ｍ、１７１ｓ）のうちの補助分離構造物１７１ｓは、図２ｂで説明した補助分離構造物７１ｓと同一の平面状である。
他の例において、第１及び第２上部積層構造物（１２９Ｕ１、１２９Ｕ２）のそれぞれの連結階段領域（ＣＳａ、ＣＳｂ）内で複数の絶縁体積層領域１２９Ｉは、図８、図１０、図１１、図１２、図１３における複数の絶縁体積層領域２９Ｉまたは図１５における複数の絶縁体積層領域２９Ｉと同一の平面状に変形され、補助分離構造物１７１ｓは、図８、図１０、図１１、図１２、図１３、及び図１５における補助分離構造物７１ｓと同一の平面状に変形される。一例において、図２ｂ、図６、図８、図１０、図１１、図１２、図１３、及び図１５で説明したダミー垂直構造物（４７ｄ１、４７ｄ２）と同様に、積層構造物１２９を貫通するダミー垂直構造物が配置される。以下で積層構造物１２９を貫通するダミー垂直構造物１４７ｄ、メモリ垂直構造物４７ｍ、分離構造物１７１、及びダム構造物１６５の概略的な断面構造の様々な例について、図１８ａ、図１８ｂ、及び図１８ｃをそれぞれ参照して説明する。図１８ａ、図１８ｂ、及び図１８ｃにおいて、ＨＬ１は図１７ｂの下部構造物３の上部面の高さレベルを意味し、ＨＬ２は第２上部積層構造物１２９Ｕ２の下部面の高さレベルを意味し、ＨＬ３は第２上部積層構造物１２９Ｕ２の上部面の高さレベルを意味し、ＨＬ４は第２上部キャッピング絶縁層４４Ｕの上部面の高さレベルを意味し、ＨＬ５は第２上部キャッピング絶縁層４４Ｕ上に配置される第１上部絶縁層６０の上部面の高さレベルを意味する。
図１８ａを参照すると、メモリ垂直構造物１４７ｍは上述したメモリ垂直構造物（図４の４７ｍ）のコア絶縁パターン（図４の５５）、チャンネル層（図４の５３）、情報保存構造物（図４の４９）及びパッドパターン（図４の５７）にそれぞれ対応するコア絶縁パターン１５５、チャンネル層１５３、情報保存構造物１４９、及びパッドパターン１５７を含む。情報保存構造物１４９は、情報保存構造物（図４の４９）の第１誘電体層５１ａ、第２誘電体層５１ｃ、及び情報保存層５１ｂにそれぞれ対応する第１誘電体層１５１ａ、第２誘電体層１５１ｃ、及び情報保存層１５１ｂを含む。情報保存構造物１４９は、上述した情報保存構造物（図４の４９）の下部情報保存構造物４９Ｌ及び上部情報保存構造物４９Ｕにそれぞれ対応する下部情報保存構造物１４９Ｌ及び上部情報保存構造物１４９Ｕを含む。
ダミー垂直構造物１４７ｄは、ダミーコア絶縁パターン１５５’、ダミーコア絶縁パターン１５５’の側面及び底面を覆うダミーチャンネル層１５３’、ダミーチャンネル層１５３’の外側面及び底面を覆うダミー情報保存構造物１４９’、及びダミーコア絶縁パターン１５５’上のダミーパッドパターン１５７’を含む。ダミー保存構造物１４９’は、情報保存構造物（図４の４９）の第１誘電体層５１ａ、第２誘電体層５１ｃ、及び情報保存層５１ｂにそれぞれ対応する第１ダミー誘電体層１５１ａ’、第２ダミー誘電体層１５１ｃ’及びダミー情報保存層１５１ｂ’を含む。
メモリ垂直構造物１４７ｍ及びダミー垂直構造物１４７ｄは、第２高さレベルＨＬ２に隣接する領域、または第２高さレベルＨＬ２の直下の領域で側面の少なくとも一部が曲がる変曲部（１４７Ｖａ、１４７Ｖｄ）を有する。
分離構造物１７１は、シリコン酸化物で形成される。ダム構造物１６５は、上述したダム構造物（図５の６５）の第１物質層６４ａ、第２物質層６４ｂ、及び第３物質パターン６４ｃにそれぞれ対応する第１物質層１６４ａ、第２物質層１６４ｂ、及び第３物質パターン１６４ｃを含む。
図１８ｂを参照すると、図１８ａにおけるダミー垂直構造物１４７ｄは、変曲部（図１８ａの１４７Ｖｄ）がない側面を有するダミー垂直構造物１４７ｄａに変形される。ダミー垂直構造物１４７ｄａは、メモリ垂直構造物１４７ｍのチャンネル層１５３、情報保存層１５１ｂ、及びパッドパターン１５７の物質（ｅ．ｇ．ポリシリコン及びシリコン窒化物）のうちの少なくとも一つを含まなくてもよい。例えば、ダミー垂直構造物１４７ｄａは、シリコン酸化物で形成される。ダミー垂直構造物１４７ｄａの上部面は、メモリ垂直構造物１４７ｍの上部面よりも高く、分離構造物１７１の上部面よりも低い高さレベルに位置する。
図１８ｃを参照すると、図１８ａにおける分離構造物１７１及びダム構造物１６５は、それぞれ変曲部（１７１Ｖ、１６５Ｖ）を有する側面を含む分離構造物１７１ａ及びダム構造物１６５ａに変形される。例えば、分離構造物１７１ａは、第２高さレベルＨＬ２より低い領域の下部分離部分１７１Ｌ、及び第２高さレベルＨＬ２より高い領域の上部分離部分１７１Ｕを含み、ダム構造物１６５ａは、第２高さレベルＨＬ２より低い領域の下部ダム部分１６５Ｌ、及び第２高さレベルＨＬ２よりも高い領域の上部ダム部分１６５Ｕを含む。分離構造物１７１ａは、下部分離部分１７１Ｌの側面と上部分離部分１７１Ｕの側面との間で変曲部１７１Ｖを含む。ダム構造物１６５ａは、下部ダム部分１６５Ｌの側面と上部ダム部分１６５Ｕの側面との間で変曲部１６５Ｖを含む。
図１９ａ～図２０ｂを参照して、本発明の一実施形態による半導体素子形成方法の一例を説明する。図１９ａ～図２０ｂにおいて、図１９ａ及び図２０ａは、図１のＩ－Ｉ’線に沿って切り取られた領域を示す断面図であり、図１９ｂ及び図２０ｂは、図２ｂのＩＩＩ－ＩＩＩ’線及びＩＶ－ＩＶ’線に沿って切り取られた領域を示す断面図である。
図１、図２ｂ、図１９ａ、及び図１９ｂを参照すると、下部構造物３を形成する。下部構造物３を形成する段階は、基板５上に周辺素子７、周辺素子７を電気的に連結する周辺配線９、周辺配線９を電気的に連結する複数の周辺パッド（１１ａ、１１ｂ）、並びに周辺配線９及び複数の周辺パッド（１１ａ、１１ｂ）を覆う下部絶縁層１３を形成し、下部絶縁層１３上に開口部１５ａを有するパターン構造物１５を形成し、パターン構造物１５の外側面を覆う中間絶縁層２６ａ及びパターン構造物１５の開口部１５ａを満たすギャップフィル絶縁層２６ｂを形成する段階を含む。パターン構造物１５は、下部パターン層１８、下部パターン層１８上にパターニングされた中間パターン層２０、中間パターン層２０を覆う上部パターン層２３を含む。
下部構造物３上に予備下部積層構造物２９Ｌ’及び予備下部積層構造物２９Ｌ’を覆う第１キャッピング絶縁層３５を形成する。予備下部積層構造物２９Ｌ’は、交互に繰り返し積層される下部層間絶縁層３２及び予備下部水平層３３ａを含む。下部構造物３上に予備上部積層構造物２９Ｕ’及び予備上部積層構造物２９Ｕ’を覆う第２キャッピング絶縁層４４を形成する。予備上部積層構造物２９Ｕ’は、交互に繰り返し積層される上部層間絶縁層３９及び上部水平層４１ａを含む。
下部及び上部層間絶縁層（３２、３９）は、シリコン酸化物で形成し、予備下部及び上部水平層（３３ａ、４１ａ）は、下部及び上部層間絶縁層（３２、３９）と他の絶縁性物質または導電性物質で形成する。
予備下部積層構造物２９Ｌ’及び予備上部積層構造物２９Ｕ’は、予備積層構造物２９Ｐを構成する。予備積層構造物２９Ｐの形状は、図１～図５で説明した積層構造物２９の形状と同一であるため、予備積層構造物２９Ｐの形状に関する詳細な説明は省略する。
予備積層構造物２９Ｐ及び第２キャッピング絶縁層４４を貫通する垂直構造物（４７ｍ、４７ｄ１、４７ｂ）を形成する。
図２０ａ及び図２０ｂを参照すると、第２キャッピング絶縁層４４上に第３キャッピング絶縁層６０を形成する。図１～図５で説明した分離構造物（７１ｍ、７１ｓ）及びダム構造物６５が配置される位置にトレンチを形成する。例えば、トレンチは第３キャッピング絶縁層６０、第２キャッピング絶縁層４４、積層構造物２９、及び第１キャッピング絶縁層３５を貫通する。
トレンチは、図１～図５で説明した分離構造物（７１ｍ、７１ｓ）が配置される位置に形成される分離トレンチ及び図１～図５で説明したダム構造物６５が配置される位置に形成されるダムトレンチを含む。トレンチの形状は上述した分離構造物（７１ｍ、７１ｓ）及びダム構造物６５の様々な変形例に対応するように多様に変形することができる。
ダムトレンチ内にダム分離構造物６５を形成する。
分離トレンチによって露出する中間パターン層２０を除去する。ここで、階段領域ＳＡ内に残存する中間パターン層２０は、第１中間パターン層と称する。分離トレンチによって露出する中間パターン層を除去しながら、メモリセルアレイ領域ＭＣＡ内のメモリ垂直構造物４７ｍの情報保存構造物の一部を除去してチャンネル層を露出させ、分離トレンチによって露出する中間パターン層が除去された空間内に第２中間パターン層２１を形成する。
続いて、分離トレンチによって露出する積層構造物２９の水平層を除去して開口部を形成し、開口部を満たすゲート水平層（３３Ｇ、４１Ｇ）を形成する。ダム構造物６５によって囲まれる水平層は、絶縁性水平層（３３Ｉ、４１Ｇ）と称する。したがって、積層構造物２９は、ゲート水平層（３３Ｇ、４１Ｇ）及び絶縁性水平層（３３Ｉ、４１Ｇ）を含む積層構造物２９で形成する。
続いて、コンタクト及び配線工程を行い、図１～図５で説明したようなコンタクト構造物（８６ｐ、８６ｇ、８６ｉ）、ゲート連結配線９１ｇ、ビットライン９１ｂ、及び入出力パッド９７を形成する。
図２１は、本発明の一実施形態による半導体装置を含む電子システムを概略的に示す図である。
図２１を参照すると、本発明の一実施形態による電子システム１０００は、半導体装置１１００及び半導体装置１１００に電気的に連結されるコントローラ１２００を含む。電子システム１０００は、半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、電子システム１０００は、半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置または通信装置である。
半導体装置１１００は、図１～図２０ｂを参照して、上述した実施形態のいずれか一つの実施形態による半導体装置である。半導体装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。一実施形態において、第１構造物１１００Ｆは、第２構造物１１００Ｓの横に配置する。第１構造物１１００Ｆはデコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物である。例えば、第１構造物１１００Ｆは、上述した下部構造物３の回路素子７、周辺配線９、及び第１周辺バッド１１ａを含む。
第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
上述したパターン構造物１５は、Ｎ型導電型を有するシリコン層を含み、Ｎ型導電型を有するシリコン層は、共通ソースラインＣＳＬである。
第２構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタ（ＬＴ１、ＬＴ２）の個数及び上部トランジスタ（ＵＴ１、ＵＴ２）の個数は、実施形態によって多様に変形する。
一実施形態において、上部トランジスタ（ＵＴ１、ＵＴ２）は、ストリング選択トランジスタを含み、下部トランジスタ（ＬＴ１、ＬＴ２）は接地選択トランジスタを含む。ゲート下部ライン（ＬＬ１、ＬＬ２）は、それぞれ下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）は、それぞれ上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
上述したゲート水平層は、ゲート下部ライン（ＬＬ１、ＬＬ２）、ワードラインＷＬ及びゲート上部ライン（ＵＬ１、ＵＬ２）を構成する。
一実施形態において、下部トランジスタ（ＬＴ１、ＬＴ２）は、直列に連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。上部トランジスタ（ＵＴ１、ＵＴ２）は、直列に連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含む。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ１のうちの少なくとも一つは、ゲート誘導漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用してメモリセルトランジスタＭＣＴに保存されたデータを削除する消去動作に利用される。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、ワードラインＷＬ、及び第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される第１連結配線１１１５を介してデコーダ回路１１１０に電気的に連結される。
第１連結配線１１１５は、上述したゲートコンタクト構造物、ゲート連結配線、及び周辺コンタクト構造物で構成される。
ビットラインＢＬは、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される第２連結配線１１２５を介してページバッファ１１２０に電気的に連結される。
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうちの少なくとも一つの選択メモリセルトランジスタに対する制御動作を実行する。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御される。半導体装置１０００は、ロジック回路１１３０に電気的に連結される入出力パッド１１０１を介してコントローラ１２００と通信する。入出力パッド１１０１は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される入出力連結配線１１３５を介してロジック回路１１３０に電気的に連結される。
入出力連結配線１１３５は、上述した入出力コンタクト構造物、入出力連結配線を含む。
入出力パッド１１０１は、上述した入出力パッドに対応する。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含む。一実施形態によって電子システム１０００は、複数の半導体装置１１００を含み、この場合、コントローラ１２００は、複数の半導体装置１０００を制御する。
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全般の動作を制御する。プロセッサ１２１０は、所定のファームウェアに従って動作し、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を介して半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどが転送される。ホストインターフェース１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御する。
図２２は、本発明の一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
図２２を参照すると、本発明の一実施形態による電子システム２０００は、メイン基板２００１と、メイン基板２００１に実装されたコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成された配線パターン２００５によってコントローラ２００２に互いに連結される。
メイン基板２００１は、外部ホストに結合する複数ピンを含むコネクタ２００６を含む。コネクタ２００６において、複数ピンの個数及び配置は、電子システム２０００と外部ホストとの間の通信インターフェースによって異なる。一実施形態において、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのうちのいずれかに従って外部ホストと通信する。一実施形態において、電子システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作する。電子システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含む。
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータを読み取り、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリである。電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作し、半導体パッケージ２００３に対する制御動作において一時的にデータを保存するための空間を提供する。電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラのほかにＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含む。
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。半導体チップ２２００のそれぞれは、図１～図２０ｂを参照して、上述した実施形態のいずれかの実施形態による半導体装置を含む。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、パッケージ上部パッド２１３０を含むプリント回路基板である。それぞれの半導体チップ２２００は、入出力パッド２２１０を含む。
入出力パッド２２１０は、上述した図２１の入出力パッド１１０１及び図３ａの入出力パッド９７である。
一実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤである。したがって、それぞれの第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）で半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に連結される。実施形態に基づいて、それぞれの第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）で半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００の代わりに貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物によって互いに電気的に連結される。
一実施形態において、コントローラ２００２及び半導体チップ２２００は、一つのパッケージに含まれる。例えば、メイン基板２００１とは異なる別途のインターポーザ基板にコントローラ２００２及び半導体チップ２２００が実装され、インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結される。
以上、図面を参照して、本発明の実施形態を説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施することができるということを理解できる。それ故に、以上に記載した実施形態はすべての面で例示的なものであり、限定的ではない。
１、１００、１１００ 半導体装置
３ 下部構造物
５ 基板
６ａ 活性領域
６ｓ 素子分離層
７ 周辺素子
７ａ 周囲ソース／ドレイン
７ｂ 周辺ゲート
９ 周辺配線
１１ａ、１１ｂ （第１、第２）周辺パッド
１３ 下部絶縁層
１５ パターン構造物
１５ａ、９９ａ 開口部
１８ 下部パターン層
２０ （第１）中間パターン層
２１ 第２中間パターン層
２３ 上部パターン層
２３ｓ 支持台部分
２６ａ 中間絶縁層
２６ｂ ギャップフィル絶縁層
２９、１２９ 積層構造物
２９ａ、２９ｂ （第１、第２）ゲート層
２９Ｇ、１２９Ｇ ゲート積層領域
２９Ｉ、１２９Ｉ 絶縁体積層領域
２９Ｉａ１、２９Ｉａ１’、２９Ｉｂ１、２９Ｉｃ１、２９Ｉｄ１、２９Ｉｅ１、２９Ｉｆ１ 第１絶縁体積層領域
２９Ｉａ２、２９Ｉａ２’、２９Ｉｂ２、２９Ｉｃ２、２９Ｉｄ２、２９Ｉｅ２、２９Ｉｆ２ 第２絶縁体積層領域
２９Ｉｂ３、２９Ｉｃ３、２９Ｉｄ３、２９Ｉｅ３ 第３絶縁体積層領域
２９Ｌ、１２９Ｌ 下部積層構造物
２９Ｌ’ 予備下部積層構造物
２９Ｐ 予備積層構造物
２９Ｕ 上部積層構造物
２９Ｕ’ 予備上部積層構造物
３２ 第１層間絶縁層（下部層間絶縁層）
３３ 第１水平層
３３ａ 予備下部水平層
３３Ｇ 第１ゲート水平層
３３Ｉ 第１絶縁性水平層
３３ｐ、４１ｐ ゲートパッド領域
３５ 第１キャッピング絶縁層（下部キャッピング絶縁層）
３９ 第２層間絶縁層（上部層間絶縁層）
４１ 上部水平層（第２水平層）
４１ａ 上部水平層
４１Ｇ 第２ゲート水平層
４１Ｉ 上部絶縁性水平層
４２Ｉ 第２絶縁性水平層
４４ 第２キャッピング絶縁層
４４Ｌ 第１上部キャッピング絶縁層
４４Ｕ 第２上部キャッピング絶縁層
４７ｂ バッファ垂直構造物
４７ｄ１、４７ｄ２ （第１、第２）ダミー垂直構造物
４７ｄｉ 内側ダミー垂直構造物
４７ｍ、１４７ｍ メモリ垂直構造物
４９、１４９ 情報保存構造物
４９Ｌ、１４９Ｌ 下部情報保存構造物
４９Ｕ、１４９Ｕ 上部情報保存構造物
５１ａ、１５１ａ 第１誘電体層
５１ｂ、１５１ｂ 情報保存層
５１ｃ、１５１ｃ 第２誘電体層
５３、１５３ チャンネル層
５５、１５５ コア絶縁パターン
５７、１５７ パッドパターン
６０ 第３キャッピング絶縁層（第１上部絶縁層）
６４ａ、１６４ａ 第１物質層
６４ｂ、１６４ｂ 第２物質層
６４ｃ、１６４ｃ 第３物質パターン
６５、１６５、１６５ａ、１６５ｂ ダム構造物
６５ａ１ 第１ダム構造物
６５ａ２ 第２ダム構造物
７１、１７１、１７１ａ 分離構造物
７１ｍ、１７１ｍ 主分離構造物
７１ｍ１、７１ｍ２ （第１、第２）主分離構造物
７１ｓ、１７１ｓ、７１ｓ１ａ 補助分離構造物
７１ｓ１ 第１補助分離構造物
７１ｓ２ 第２補助分離構造物
７１ｓ３、７１ｓ３’、７１ｓ３”、７１ｓ３ｄ、７１ｓ３ｅ ダミー分離構造物
７１ｓ３ａ１ 第１ダミー分離構造物
７１ｓ３ａ２ 第２ダミー分離構造物
７１ｓ３ａ３ 第３ダミー分離構造物
７１ｓ４ 第４ダミー補助分離構造物
７５、８１ （第４、第５）キャッピング絶縁層
７８ｇ 下部ゲートコンタクトプラグ
７８ｉ 下部入出力コンタクトプラグ
７８ｐ 下部周辺コンタクトプラグ
８２、１８２ キャッピング絶縁構造物
８４ｇ 上部ゲートコンタクトプラグ
８４ｉ 上部入出力コンタクトプラグ
８４ｐ 上部周辺コンタクトプラグ
８６ｂ ビットラインコンタクトプラグ
８６ｇ、１８６ｇ ゲートコンタクト構造物
８６ｉ 入出力コンタクト構造物
８６ｐ、１８６ｐ 周辺コンタクト構造物
８９ 上部絶縁層
９１ｂ ビットライン
９１ｇ ゲート連結配線
９１ｉ、１１３５ 入出力連結配線
９５ 入出力プラグ
９７、１１０１、２２１０ 入出力パッド
９９ パッシベーション層
１２９Ｕ１ 第１上部積層構造物
１２９Ｕ２ 第２上部積層構造物
１３２ 下部層間絶縁層
１３３Ｇ 下部ゲート水平層
１３３Ｉ 下部絶縁性水平層
１３９ａ 第１上部層間絶縁層
１３９ｂ 第２上部層間絶縁層
１４１Ｇａ 第１上部ゲート水平層
１４１Ｉａ 第１上部絶縁性水平層
１４１Ｇｂ 第２上部ゲート水平層
１４１Ｉｂ 第２上部絶縁性水平層
１４７ｄ、１４７ｄａ ダミー垂直構造物
１４７Ｖａ、１４７Ｖｄ、１６５Ｖ、１７１Ｖ 変曲部
１４９’ ダミー情報保存構造物
１５１ａ’ 第１ダミー誘電体層
１５１ｂ’ ダミー情報保存層
１５１ｃ’ 第２ダミー誘電体層
１５３’ ダミーチャンネル層
１５５’ ダミーコア絶縁パターン
１５７’ ダミーパッドパターン
１６５Ｌ 下部ダム部分
１６５Ｕ 上部ダム部分
１７１Ｌ 下部分離部分
１７１Ｕ 上部分離部分
１０００ 電子システム
１１００Ｆ 第１構造物
１１００Ｓ 第２構造物
１１１０ デコーダ回路
１１１５ 第１連結配線
１１２０ ページバッファ
１１２５ 第２連結配線
１１３０ ロジック回路
１２００、２００２ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェース
１２３０ ホストインターフェース
２０００ 電子システム
２００１ メイン基板
２００３ 半導体パッケージ
２００３ａ 第１半導体パッケージ
２００３ｂ 第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板本体部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００ 半導体チップ
２３００ 接着層
２４００ 連結構造物
２５００ モールディング層
ＢＡ バッファ領域
ＣＳ、ＣＳａ、ＣＳｂ 連結階段領域
ＩＳ、ＩＳａ、ＩＳｂ 中間階段領域
ＩＳ１、ＩＳ１ａ、ＩＳ１ｂ 第１中間階段領域
ＩＳ２、ＩＳ２ａ、ＩＳ２ｂ 第２中間階段領域
ＬＳ、ＬＳ１ａ、ＬＳ１ｂ 下部階段領域
ＭＣＡ メモリセルアレイ領域
ＳＡ、ＳＡ’ 階段領域
ＵＳ、ＵＳａ、ＵＳｂ 上部階段領域

Claims (20)

  1. 周辺回路及び前記周辺回路に電気的に連結された周辺パッドを含む下部構造物と、
    前記下部構造物上でメモリセルアレイ領域から前記メモリセルアレイ領域に隣接する階段領域に延長され、ゲート積層領域及び前記ゲート積層領域によって側面が囲まれた複数の絶縁体積層領域を含む積層構造物と、
    前記積層構造物上のキャッピング絶縁構造物と、
    前記メモリセルアレイ領域内で前記積層構造物の前記ゲート積層領域を貫通するメモリ垂直構造物と、
    前記積層構造物の前記ゲート積層領域を貫通し、前記キャッピング絶縁構造物内に延長された分離構造物と、
    前記積層構造物の前記絶縁体積層領域のうちの少なくとも一つの絶縁体積層領域を貫通し、前記キャッピング絶縁構造物内に延長された周辺コンタクト構造物を含み、
    前記積層構造物は、前記メモリセルアレイ領域内で交互に繰り返し積層されて前記メモリセルアレイ領域内で前記階段領域内に延長された層間絶縁層及び水平層を含み、
    前記水平層は、ゲート水平層及び絶縁性水平層を含み、
    前記ゲート積層領域は、前記ゲート水平層を含み、
    前記絶縁体積層領域のそれぞれは、前記絶縁性水平層を含み、
    前記階段領域内で前記積層構造物は、前記メモリセルアレイ領域から離れる第１方向に順に配列された第１階段領域、連結階段領域、及び第２階段領域を含み、
    前記第１及び第２階段領域のそれぞれは、前記第１方向に第１高さの差で低くなる階段状であり、
    前記連結階段領域の上部面は、前記第１方向にフラットな形状であるか、または前記第１方向に前記第１高さの差よりも小さい高さの差を有する形状であり、
    前記複数の絶縁体積層領域は、前記連結階段領域内で前記第１方向に離隔し、
    前記分離構造物は、互いに平行する一対の主分離構造物、及び前記一対の主分離構造物間のダミー分離構造物を含み、
    前記複数の絶縁体積層領域は、前記一対の主分離構造物間に配置され、
    前記ダミー分離構造物は、前記積層構造物の前記連結階段領域を貫通し、前記複数の絶縁体積層領域から離隔していることを特徴とする半導体装置。
  2. ダム構造物をさらに含み、
    前記複数の絶縁体積層領域は、前記第１方向に互いに離隔する第１絶縁体積層領域及び第２絶縁体積層領域を含み、
    前記ダム構造物は、前記第１絶縁体積層領域を囲み、前記キャッピング絶縁構造物内に延長された第１ダム構造物、及び前記第２絶縁体積層領域を囲み、前記キャッピング絶縁構造物内に延長された第２ダム構造物を含み、
    前記ダミー分離構造物は、前記第１階段領域と前記第１ダム構造物との間の第１ダミー分離構造物、前記第２階段領域と前記第２ダム構造物との間の第２ダミー分離構造物、前記第１絶縁体積層領域と前記第２絶縁体積層領域との間の第３ダミー分離構造物を含み、
    第１高さレベルにおいて、前記第１ダミー分離構造物は前記第１方向で第１長さを有し、
    前記第１高さレベルにおいて、前記第２ダミー分離構造物は前記第１方向で第２長さを有し、
    前記第１高さレベルにおいて、前記第３ダミー分離構造物は前記第１方向で第３長さを有し、
    前記第１高さレベルにおいて、前記第１ダム構造物は前記第１方向で第１幅を有し、
    前記第１高さレベルにおいて、前記第２ダム構造物は前記第１方向で第２幅を有し、
    前記第１ダム構造物の前記第１幅は、前記第１方向での前記第１ダム構造物の外側面間の距離であり、
    前記第２ダム構造物の前記第２幅は、前記第１方向での前記第２ダム構造物の外側面間の距離であることを特徴とする請求項１に記載の半導体装置。
  3. 前記連結階段領域の前記第１方向での長さにおいて、前記第１幅と前記第２幅との合計の割合は２０％～４０％であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１幅及び前記第２幅は互いに同一であり、
    前記第１幅及び前記第２幅のそれぞれは、前記第１長さ及び前記第２長さのいずれかよりも小さいことを特徴とする請求項２に記載の半導体装置。
  5. 前記第１幅及び前記第２幅は互いに同一であり、
    前記第３長さは、前記第１長さ及び前記第２長さのそれぞれよりも小さいことを特徴とする請求項２に記載の半導体装置。
  6. 前記第１高さレベルにおいて、前記主分離構造物のうちのいずれか一つの主分離構造物と前記ダム構造物との間の距離は、前記ダム構造物と第１ダミー分離構造物との間の距離よりも大きいことを特徴とする請求項２に記載の半導体装置。
  7. 前記複数の絶縁体積層領域は、前記第１方向に互いに離隔する第１絶縁体積層領域及び第２絶縁体積層領域を含み、
    前記ダミー分離構造物は、前記第１階段領域と前記第１絶縁体積層領域との間の第１ダミー分離構造物、前記第２階段領域と前記第２絶縁体積層領域との間の第２ダミー分離構造物、前記第１絶縁体積層領域と前記第２絶縁体積層領域との間の第３ダミー分離構造物を含み、
    第１高さレベルにおいて、前記第１ダミー分離構造物は前記第１方向で第１長さを有し、
    前記第１高さレベルにおいて、前記第２ダミー分離構造物は前記第１方向で第２長さを有し、
    前記第１高さレベルにおいて、前記第３ダミー分離構造物は前記第１方向で第３長さを有し、
    前記第１高さレベルにおいて、前記第１絶縁体積層領域は前記第１方向で第１幅を有し、
    前記第１高さレベルにおいて、前記第２絶縁体積層領域は前記第１方向で第２幅を有することを特徴とする請求項１に記載の半導体装置。
  8. 前記第１長さ及び前記第２長さは互いに同一であり、
    前記第３長さは前記第１長さよりも小さく、
    前記第１幅及び前記第２幅は互いに同一であることを特徴とする請求項７に記載の半導体装置。
  9. 前記階段領域内で前記積層構造物は、前記第１方向に順に配列された上部階段領域、中間階段領域、及び下部階段領域を含み、
    前記中間階段領域は、前記第１階段領域、前記連結階段領域、及び前記第２階段領域を含み、
    前記第１方向において、前記上部階段領域及び前記下部階段領域は、前記第１高さの差よりも小さい高さの差で低くなる階段状であり、
    前記第１方向と垂直である第２方向において、前記連結階段領域は、前記第１高さの差よりも小さい高さの差で低くなる階段状であることを特徴とする請求項１に記載の半導体装置。
  10. 前記分離構造物は、前記一対の主分離構造物間に配置された複数の補助分離構造物をさらに含み、
    前記複数の補助分離構造物は、
    前記第１階段領域を貫通して前記連結階段領域内に延長された第１補助分離構造物と、
    前記第２階段領域を貫通して前記連結階段領域内に延長された第２補助分離構造物と、を含み、
    前記第１及び第２補助分離構造物は、前記ダミー分離構造物及び前記複数の絶縁体積層領域から離隔していることを特徴とする請求項１に記載の半導体装置。
  11. 前記一対の主分離構造物は、第１主分離構造物及び第２主分離構造物を含み、
    前記ダミー分離構造物のうちの一部は、前記複数の絶縁体積層領域と前記第１方向に配列され、前記ダミー分離構造物のうちの残りは、前記第１主分離構造と前記複数の絶縁体積層領域との間に配置されていることを特徴とする請求項１に記載の半導体装置。
  12. 周辺回路を含む下部構造物と、
    前記下部構造物上でメモリセルアレイ領域から前記メモリセルアレイ領域に隣接する階段領域に延長され、ゲート積層領域及び前記階段領域内で前記メモリセルアレイ領域から離れる第１方向に配列された複数の絶縁体積層領域を含む積層構造物と、
    前記積層構造物上のキャッピング絶縁構造物と、
    前記積層構造物の前記ゲート積層領域を貫通し、前記キャッピング絶縁構造物内に延長された分離構造物と、を含み、
    前記積層構造物は、前記メモリセルアレイ領域内で交互に繰り返し積層され、前記メモリセルアレイ領域内で前記階段領域内に延長された層間絶縁層及び水平層を含み、
    前記水平層は、ゲート水平層及び絶縁性水平層を含み、
    前記ゲート積層領域は、前記ゲート水平層を含み、
    それぞれの前記絶縁体積層領域は、前記絶縁性水平層を含み、
    前記階段領域内で前記積層構造物は、第１階段領域、一つまたは複数の連結階段領域、及び第２階段領域を含み、
    前記第１及び第２階段領域のそれぞれは、前記第１方向に第１高さの差で低くなる階段状であり、
    前記一つまたは複数の連結階段領域のそれぞれは、前記第１方向にフラットな形状であるか、または前記第１方向に前記第１高さの差よりも小さい高さの差を有する形状であり、
    前記複数の絶縁体積層領域のうちの前記第１方向に互いに離隔しながら順に配列された複数の絶縁体積層領域は、前記一つまたは複数の連結階段領域中のいずれかの連結階段領域内に配置されていることを特徴とする半導体装置。
  13. 前記一つまたは複数の連結階段領域は複数個であり、
    前記複数の絶縁体積層領域は、それぞれの前記複数の連結階段領域内で前記第１方向に互いに離隔して配置されていることを特徴とする請求項１２に記載の半導体装置。
  14. ダム構造物をさらに含み、
    前記分離構造物は、互いに平行する一対の主分離構造物、及び前記一対の主分離構造物との間のダミー分離構造物を含み、
    前記複数の絶縁体積層領域は、前記一対の主分離構造物間に配置され、
    前記ダミー分離構造物は、前記積層構造物の前記連結階段領域を貫通し、前記複数の絶縁体積層領域と離隔し、
    前記ダム構造物は、前記複数の絶縁体積層領域をそれぞれ囲み、前記ゲート積層領域と前記複数の絶縁体積層領域とを互いに離隔させ、前記キャッピング絶縁構造物内に延長されていることを特徴とする請求項１２に記載の半導体装置。
  15. 前記下部構造物は、基板、前記基板上の周辺パッド、前記基板上のパターン構造物、及び前記パターン構造物を貫通する一つまたは複数のギャップフィル絶縁層をさらに含み、
    前記パターン構造物はシリコン層を含み、
    前記周辺回路の少なくとも一部は、前記基板と前記パターン構造物との間に配置され、
    前記周辺パッドは、前記一つまたは複数のギャップフィル絶縁層と前記基板との間に配置され、
    前記絶縁体積層領域は、前記一つまたは複数のギャップフィル絶縁層に重なる一つまたは複数の第１絶縁体積層領域を含むことを特徴とする請求項１２に記載の半導体装置。
  16. 前記絶縁体積層領域は、前記一つまたは複数のギャップフィル絶縁層に重ならないダミー絶縁体積層領域をさらに含むことを特徴とする請求項１５に記載の半導体装置。
  17. 前記絶縁体積層領域のうちの少なくとも一つの絶縁体積層領域を貫通するダミー垂直構造物をさらに含むことを特徴とする請求項１６に記載の半導体装置。
  18. メイン基板と、
    前記メイン基板上の半導体装置と、
    前記半導体装置と前記メイン基板を電気的に連結する連結構造物と、
    前記メイン基板上で前記半導体装置と電気的に連結するコントローラと、を含み、
    前記半導体装置は、
    周辺回路を含む下部構造物と、
    前記下部構造物上でメモリセルアレイ領域から前記メモリセルアレイ領域に隣接する階段領域に延長され、ゲート積層領域及び前記階段領域内で前記メモリセルアレイ領域から離れる第１方向に配列された複数の絶縁体積層領域を含む積層構造物と、
    前記積層構造物上のキャッピング絶縁構造物と、
    前記積層構造物の前記ゲート積層領域を貫通し、前記キャッピング絶縁構造物内に延長された分離構造物と、を含み、
    前記積層構造物は、前記メモリセルアレイ領域内で交互に繰り返し積層され、前記メモリセルアレイ領域内で前記階段領域内に延長された層間絶縁層及び水平層を含み、
    前記水平層は、ゲート水平層及び絶縁性水平層を含み、
    前記ゲート積層領域は前記ゲート水平層を含み、
    それぞれの前記絶縁体積層領域は、前記絶縁性水平層を含み、
    前記階段領域内で前記積層構造物は、第１階段領域、一つまたは複数の連結階段領域、及び第２階段領域を含み、
    前記第１及び第２階段領域のそれぞれは、前記第１方向に第１高さの差で低くなる階段状であり、
    前記一つまたは複数の連結階段領域のそれぞれは、前記第１方向にフラットな形状であるか、または前記第１方向に前記第１高さの差よりも小さい高さの差を有する形状であり、
    複数の絶縁体積層領域のうちの前記第１方向に互いに離隔されながら順に配列された複数の絶縁体積層領域は、前記一つまたは複数の連結階段領域中のいずれかの連結階段領域内に配置されていることを特徴とする電子システム。
  19. 前記メイン基板は、前記半導体装置と前記コントローラを電気的に連結する配線パターンをさらに含み、
    前記半導体装置はダム構造物をさらに含み、
    前記下部構造物は、基板、前記基板上のパターン構造物、及び前記パターン構造物を貫通する一つまたは複数のギャップフィル絶縁層をさらに含み、
    前記パターン構造物はシリコン層を含み、
    前記周辺回路の少なくとも一部は、前記基板と前記パターン構造物との間に配置され、
    前記ダム構造物は、前記複数の絶縁体積層領域をそれぞれ囲み、前記ゲート積層領域と前記複数の絶縁体積層領域を互いに離隔させ、前記キャッピング絶縁構造物内に延長され、前記パターン構造物に接触することを特徴とする請求項１８に記載の電子システム。
  20. 前記第１階段領域、前記一つまたは複数の連結階段領域のうちの一つの連結階段領域、及び前記第２階段領域は、前記第１方向に順に配列され、
    前記分離構造物は、互いに平行する一対の主分離構造物、及び前記一対の主分離構造物間のダミー分離構造物を含み、
    前記複数の絶縁体積層領域は、前記一対の主分離構造物間に配置され、
    前記ダミー分離構造物は、前記積層構造物の前記連結階段領域を貫通し、前記複数の絶縁体積層領域から離隔され、
    前記一つの連結階段領域内で前記複数の絶縁体積層領域は、前記第１方向に離隔していることを特徴とする請求項１８に記載の電子システム。

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