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KR20190118751A - 반도체 장치 - Google Patents

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KR20190118751A
KR20190118751A KR1020180042018A KR20180042018A KR20190118751A KR 20190118751 A KR20190118751 A KR 20190118751A KR 1020180042018 A KR1020180042018 A KR 1020180042018A KR 20180042018 A KR20180042018 A KR 20180042018A KR 20190118751 A KR20190118751 A KR 20190118751A
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KR
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region
substrate
wiring
disposed
conductive
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KR1020180042018A
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Inventor
장강
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US16/201,337 priority patent/US20190319038A1/en
Priority to CN201910202344.3A priority patent/CN110364535A/zh
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역, 및 메모리 셀들을 관통하여 제2 기판과 연결되는 도전 영역, 및 도전 영역 및 제2 기판을 관통하여 메모리 셀 영역과 회로 소자들을 전기적으로 연결하는 관통 콘택 플러그를 포함하는 관통 배선 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 장치가 개발되고 있다. 이 경우, 반도체 장치의 고집적화를 위하여, 적층되는 게이트 전극들의 수를 증가시키고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀들을 관통하여 상기 제2 기판과 연결되는 도전 영역, 및 상기 도전 영역 및 상기 제2 기판을 관통하여 상기 메모리 셀 영역과 상기 회로 소자들을 전기적으로 연결하는 관통 콘택 플러그를 포함하는 관통 배선 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판 상에 수직하게 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 채널들을 포함하는 메모리 셀 영역, 및 상기 게이트 전극들을 관통하여 상기 제2 기판과 연결되는 도전 영역, 및 상기 도전 영역 및 상기 제2 기판을 관통하며 수직하게 연장되는 관통 콘택 플러그를 포함하는 관통 배선 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 제1 소자들을 포함하는 제1 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판 상에 배치되는 제2 소자들을 포함하는 제2 영역, 및 상기 제2 기판을 관통하여 상기 제1 소자들과 상기 제2 소자들을 전기적으로 연결하는 관통 배선 구조물 및 상기 관통 배선 구조물을 둘러싸는 도전 영역을 포함하는 관통 배선 영역을 포함할 수 있다.
메모리 셀 영역 내에 도전 영역을 포함하는 관통 배선 영역을 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이 및 주변 회로를 보여주는 개략적인 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 5의 절단선 I-I'를 따른 단면을 도시한다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11o는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이 및 주변 회로를 보여주는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(10A)는 셀 영역 반도체층(20A), 주변 회로 반도체층(30A), 셀 영역 금속층(MLc), 및 주변 회로 금속층(MLp)을 포함할 수 있다. 셀 영역 반도체층(20A) 및 주변 회로 반도체층(30A)은 수직한 방향, 예컨대 z 방향에서 적층되어 배치될 수 있다.
셀 영역 반도체층(20A)은 기판 상에 도 1의 메모리 셀 어레이(20)를 이루는 워드 라인들(WL) 및 비트 라인들(BL)이 형성된 층일 수 있다. 셀 영역 반도체층(20A)은 3차원 구조 또는 수직 구조를 갖는 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 예를 들어, 메모리 블록들(BLK1-BLKn)은 x 방향 및 y 방향을 따라 연장된 평면 상에, z 방향을 따라 적층된 구조물을 형성할 수 있다. 각각의 메모리 블록(BLK1-BLKn)은 z 방향을 따라 연장되는 복수의 스트링들을 포함할 수 있다.
주변 회로 반도체층(30A)은 셀 영역 반도체층(20A)의 하부에 배치될 수 있다. 주변 회로 반도체층(30A)은 기판 상에 도 1의 주변 회로(30)를 이루는 회로들, 예컨대 로우 디코더(32), 페이지 버퍼(34), 제어 로직(36) 등에 대응하는 회로들이 형성된 층일 수 있다.
셀 영역 반도체층(20A) 및 주변 회로 반도체층(30A)은 각각 상부의 금속층들(MLc, MLp)과 연결될 수 있다. 셀 영역 금속층(MLc)은 셀 영역 반도체층(20A) 상에 형성될 수 있으며, 복수의 셀 배선들을 포함할 수 있다. 주변 영역 금속층(MLp)은 주변 회로 반도체층(30A) 상에 형성될 수 있으며, 복수의 주변 회로 배선들을 포함할 수 있다.
셀 영역 금속층(MLc)과 주변 영역 금속층(MLp)은 연결 금속층(CML)을 통해 서로 연결될 수 있다. 연결 금속층(CML)은 셀 영역 금속층(MLc)으로부터 연장되어 셀 영역 반도체층(20A)을 관통하여 주변 영역 금속층(MLp)과 연결될 수 있다. 도 3에 도시된 연결 금속층(CML)의 배치는 실시예들에서 다양하게 변경될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 4를 참조하면, 반도체 장치(10B)는 다양한 주변 회로들(DEC, PGBUF, PERI, PAD)를 포함하는 주변 회로 영역(PC) 및 주변 회로 영역(PC)의 일부 상에 배치된 메모리 셀 영역(MCR)을 포함할 수 있다. 주변 회로 영역(PC)은 메모리 셀 영역(MCR)의 하부에 배치되는 제1 주변 회로(PC1) 및 제1 주변 회로(PC1)의 둘레에 배치되는 제2 주변 회로(PC2)를 포함할 수 있다.
제1 주변 회로(PC1)는 페이지 버퍼(PGBUF) 및 기타 주변 회로(PEFR)를 포함하고, 제2 주변 회로(PC2)는 로우 디코더(DEC) 및 패드 회로(PAD)를 포함할 수 있다. 기타 주변 회로(PERI)는 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 패드 회로(PAD)는 ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 다만, 실시예들에서 제1 및 제2 주변 회로(PC1, PC2) 각각에 포함되는 회로들은 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 영역(MCR)의 하부에 배치되는 회로들도 다양하게 변경될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 5의 절단선 I-I'를 따른 단면을 도시한다.
도 5 및 도 6을 참조하면, 반도체 장치(100)는 제1 기판(101) 및 제1 기판(101)의 상부에 배치되는 제2 기판(201)을 포함할 수 있다. 제1 기판(101) 상에는 제1 영역인 주변 회로 영역(PC)이 제공되고, 제2 기판(201) 상에는 제2 영역인 메모리 셀 영역(MCR)이 제공될 수 있다.
주변 회로 영역(PC)은 제1 기판(101), 제1 기판(101) 상에 배치되는 회로 소자들(120), 회로 소자들(120)을 덮는 주변 영역 절연층(190), 하부 콘택 플러그들(170), 및 하부 배선 라인들(180)을 포함할 수 있다.
제1 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제1 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 제1 기판(101)은 불순물을 포함하는 웰 영역들 및 소자 분리 영역들을 포함할 수 있다.
회로 소자들(120)은 회로 게이트 유전층(122), 회로 게이트 전극층(125) 및 스페이서층(124)을 포함할 수 있다. 회로 게이트 전극층(125)의 양 측에서 제1 기판(101) 내에는 불순물 영역(105)이 배치될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극층(125)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 스페이서층(124)은 회로 게이트 유전층(122)과 회로 게이트 전극층(125)의 양 측벽에 배치될 수 있으며, 예를 들어, 실리콘 질화물로 이루어질 수 있다.
주변 영역 절연층(190)은 제1 기판(101) 및 제1 기판(101) 상의 회로 소자들(120)을 덮고, 제1 기판(101)과 제2 기판(201)의 사이에 배치될 수 있다. 주변 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
하부 콘택 플러그들(170) 및 하부 배선 라인들(180)은 주변 회로 영역(PC) 내의 회로 소자들(120)과 전기적으로 연결되는 하부 배선 구조물을 구성할 수 있다. 하부 콘택 플러그들(170) 및 하부 배선 라인들(180) 중 적어도 일부는 회로 소자들(120)을 메모리 셀 영역(MCR)과 전기적으로 연결시킬 수 있다. 하부 콘택 플러그들(170)은 제1 기판(101)으로부터 순차적으로 적층되는 제1 하부 콘택 플러그들(172), 제2 하부 콘택 플러그들(174), 및 제3 하부 콘택 플러그들(176)을 포함할 수 있다. 하부 배선 라인들(180)은 제1 하부 배선 라인(182), 제2 하부 배선 라인(184), 및 제3 하부 배선 라인(186)을 포함할 수 있다. 하부 콘택 플러그들(170) 및 하부 배선 라인들(180)을 이루는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 하부 콘택 플러그들(170) 및 하부 배선 라인들(180)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
메모리 셀 영역(MCR)은 제2 기판(201), 제2 기판(201)의 상면에 수직하게 서로 이격되어 적층되는 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 채널들(CH), 게이트 전극들(230)을 관통하도록 배치되는 소스 도전층들(210), 게이트 전극들(230)을 관통하도록 배치되는 관통 배선 영역(260), 게이트 전극들(230)을 덮는 셀 영역 절연층(290), 제1 및 제2 상부 콘택 플러그들(272, 274), 및 상부 배선 라인들(275)을 포함할 수 있다. 메모리 셀들은 각각의 채널들(CH)을 따라 수직으로 배열되어 하나의 메모리 셀 스트링을 형성할 수 있다.
제2 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(201)은 제1 기판(101)과 동일한 크기를 갖거나, 제1 기판(101)보다 작은 크기로 배치될 수 있다. 제2 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체를 포함할 수 있다. 예를 들어, 제2 기판(201)은 다결정 실리콘층으로 제공될 수 있으나, 이에 한정되지는 않는다. 제2 기판(201)은 예를 들어 에피택셜층으로 제공될 수도 있다. 제2 기판(201)은 불순물을 포함하는 적어도 하나의 웰 영역을 포함할 수 있다. 예를 들어, 제2 기판(201)은 전체가 하나의 p-웰 영역을 이루거나, p-웰 영역 및 상기 p-웰 영역에 형성된 n-웰 및/또는 p-웰 영역들을 포함할 수 있다.
게이트 전극들(230)은 제2 기판(201) 상에 수직하게 서로 이격되어 적층될 수 있다. 도 5에 도시된 것과 같이, 게이트 전극들(230)은 x 방향 및 y 방향을 따라 서로 다른 길이로 연장될 수 있다. 이에 따라, 제2 기판(201)은 게이트 전극들(230)이 수직하게 적층된 제1 영역(Ⅰ) 및 게이트 전극들(230) 중 하부의 게이트 전극(230)이 상부의 게이트 전극(230)보다 길게 연장되는 제2 영역(Ⅱ)을 가질 수 있다. 게이트 전극들(230)은 제2 영역(Ⅱ)에서 별도의 콘택 플러그들과 연결되어 상부 배선 구조물과 전기적으로 연결될 수 있다.
게이트 전극들(230) 각각은 반도체 장치(100)의 접지 선택 트랜지스터, 복수의 메모리 셀 및 스트링 선택 트랜지스터의 게이트를 이룰 수 있다. 반도체 장치(100)의 용량에 따라서 게이트 전극들(230)의 개수는 다양하게 변경될 수 있다. 게이트 전극들(230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 확산 방지막을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 제2 기판(201)의 상면에 수직한 방향에서 서로 이격되고 x 방향 및 y 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널들(CH)은 제2 기판(201) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 x-y 평면 상에서 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널들(CH)은 제2 기판(201)의 제1 영역(Ⅰ)에 배치될 수 있으며, 제2 영역(Ⅱ)에는 더미 채널들(DCH)이 배치될 수 있다. 다만, 제1 영역(Ⅰ)에 배치되는 채널들(CH) 중 적어도 일부도 더미 채널일 수 있다. 더미 채널들(DCH)은 채널들(CH)과 동일한 구조를 가지지만, 실질적으로 반도체 장치(100) 내에서 기능하지 않고 패턴으로만 존재할 수 있다. 더미 채널들(DCH)은 특히, 제2 영역(Ⅱ)에서 게이트 전극들(230)의 단부 상에 행과 열을 이루며 배치될 수 있다. 다만, 도 5에 도시된 채널들(CH) 및 더미 채널들(DCH)의 배치 및 형상은 예시적인 것으로, 실시예들에 따라 다양하게 변경될 수 있다.
채널들(CH) 내에는 채널 영역(240)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(240)은 내부의 채널 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(250)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(240)은 하부에서 에피택셜층(207)과 연결될 수 있다. 채널 영역(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. 채널 영역(240)은 채널 패드(255)를 통해 의해 제2 상부 콘택 플러그들(274)과 연결될 수 있다.
채널들(CH)에서 채널 영역(240)의 상부에는 채널 패드들(255)이 배치될 수 있다. 채널 패드들(255)은 채널 절연층(250)의 상면을 덮고 채널 영역(240)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널 영역(240)의 사이에 배치될 수 있다. 게이트 유전층(245)은 채널 영역(240)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(207)은 채널들(CH)의 하단에서 제2 기판(201) 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(207)은 제2 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(207)의 상부면의 높이는 최하부의 게이트 전극(230)의 상면보다 높고 다음 게이트 전극(230)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(207)은 생략될 수도 있으며, 이 경우, 채널 영역(240)은 제2 기판(201)과 직접 연결될 수 있다.
소스 도전층들(210)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서 x 방향을 따라 연장되도록 배치될 수 있다. 소스 도전층들(210)은 채널들(CH)의 사이에서 게이트 전극들(230)을 관통하여 제2 기판(201)과 연결될 수 있으며, 소스 절연층(215)에 의해 게이트 전극들(230)과 이격되며 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(230)은 소스 도전층(210)을 사이에 두고 y 방향에서 소정 간격으로 서로 분리될 수 있다. 소스 도전층(210)은 도 1을 참조하여 상술한 공통 소스 라인(CSL)을 구성할 수 있다. 소스 도전층(210)은, y 방향으로 소정 간격으로, 예를 들어, 채널들(CH)의 4열 내지 5열마다 하나씩 배열될 수 있으나, 이에 한정되지는 않는다. 소스 도전층(210)은 높은 종횡비로 인하여 제2 기판(201)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 제2 기판(201)의 상면에 수직한 측면을 가질 수도 있다. 예시적인 실시예들에서, 소스 도전층(210)과 접하는 제2 기판(201)에는 불순물 영역이 배치될 수 있다.
관통 배선 영역(260)은 게이트 전극들(230)의 상부로부터 게이트 전극들(230) 및 층간 절연층들(220)을 관통하도록 배치될 수 있다. 관통 배선 영역(260)은 메모리 셀 영역(MCR) 및 주변 회로 영역(PC)을 서로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(260)은 도 3의 연결 금속층(CML)을 포함하는 영역일 수 있다. 관통 배선 영역(260)은 채널들(CH)이 배치되는 제1 영역(Ⅰ)에서 채널들(CH) 사이의 적어도 일 영역에 배치될 수 있다. 도 5에 도시된 것과 같이, 관통 배선 영역(260)은 복수 개가 메모리 셀 영역(MCA)에서 채널들(CH) 사이에 일정 간격으로 배치될 수 있다. 관통 배선 영역(260)은 종횡비에 따라 하면이 상면보다 좁은 형상을 가질 수 있다. 다만, 관통 배선 영역(260)의 개수, 크기, 배치 형태, 및 형상은 실시예들에 따라 다양하게 변경될 수 있다.
구체적으로, 관통 배선 영역(260)은 게이트 전극들(230)을 관통하여 제2 기판(201)과 연결되는 도전 영역(263), 및 도전 영역(263)과 제2 기판(201)을 관통하여 주변 영역 절연층(190)의 상부 일부까지 연장되는 관통 콘택 플러그들(265)을 포함할 수 있다. 관통 배선 영역(260)은 도전 영역(263)과 게이트 전극들(230)의 사이에 배치되는 측면 절연층(262) 및 관통 콘택 플러그들(265)과 도전 영역(263)의 사이에 배치되는 배선 절연층(264)을 더 포함할 수 있다.
도전 영역(263)은 관통 콘택 플러그들(265) 및 배선 절연층(264)을 둘러싸도록 배치될 수 있다. 도전 영역(263)은 도전성 물질로 이루어질 수 있으며, 제2 기판(201)과 물리적 및 전기적으로 연결될 수 있다. 따라서, 도전 영역(263)은 상부에 연결된 제1 상부 콘택 플러그(272)를 통해 전기적 신호를 인가받아 이를 제2 기판(201)에 전달할 수 있다. 도전 영역(263)에는 예를 들어, 제2 기판(201) 내의 웰 영역에 인가되는 전압이 인가될 수 있다. 예를 들어, 반도체 장치(100)의 메모리 셀들의 소거(earse) 동작 시, 도전 영역(263)을 통해 제2 기판(201)에 소거 전압이 인가될 수 있다. 관통 배선 영역(260)은 게이트 전극들(230)을 관통하여 메모리 셀 영역(MCA) 내에 배치되므로, 도전 영역(263)을 통해 제2 기판(201)에 소거 전압이 인가되는 경우, 메모리 셀 스트링들 사이에서 소거 속도(erase speed)의 균일성이 향상될 수 있다. 즉, 메모리 셀 영역(MCA)의 외측으로부터 소거 전압이 인가되는 경우, 채널들(CH)의 배치 위치에 따라 소거 속도의 차이가 발생할 수 있으나, 도전 영역(263)을 통해 소거 전압을 인가하는 경우 채널들(CH)의 위치에 따른 편차가 감소될 수 있다.
도전 영역(263)은 예를 들어 제2 기판(201)과 동일한 물질로 이루어질 수 있으며, 관통 콘택 플러그들(265)과 다른 물질로 이루어질 수 있다. 예를 들어, 도전 영역(263)은 다결정 실리콘으로 이루어질 수 있다. 실시예들에 따라, 도전 영역(263)은 제2 기판(201)을 소정 깊이로 리세스한 형태를 가질 수도 있다.
관통 콘택 플러그들(265)은 제1 및 제2 기판(101, 201)에 수직하게 연장되며, 메모리 셀 영역(MCR)과 주변 회로 영역(PC)의 회로 소자들(120)을 전기적으로 연결할 수 있다. 예를 들어, 관통 콘택 플러그들(265)은 메모리 셀 영역(MCR)의 비트 라인(BL)(도 1 참조)과 주변 회로 영역(PC)의 회로 소자(120)를 전기적으로 연결할 수 있다. 다만, 메모리 셀 영역(MCR)과 주변 회로 영역(PC)의 회로 소자들(120)을 전기적으로 연결하는 배선 구조물이 관통 콘택 플러그들(265)에 한정되는 것은 아니며, 예를 들어, 제2 영역(Ⅱ)의 외측에 추가적인 배선 구조물이 더 배치될 수 있다. 관통 콘택 플러그들(265)은 상부에서 상부 배선 라인들(275)과 연결될 수 있으나, 실시예들에 따라 별도의 콘택 플러그와 연결될 수도 있다. 관통 콘택 플러그들(265)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
하나의 도전 영역(263)을 관통하여 배치되는 관통 콘택 플러그들(265)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 관통 콘택 플러그들(265)은 복수의 층들이 연결된 형태를 가질 수도 있다. 또한, 실시예들에 따라, 도전 영역(263) 내에는 관통 콘택 플러그들(265) 외에, 배선 라인 형태의 배선 구조물들이 더 배치될 수도 있다.
측면 절연층(262) 및 배선 절연층(264)은 각각 도전 영역(263) 및 관통 콘택 플러그들(265)을 둘러싸도록 배치될 수 있다. 측면 절연층(262)은 도전 영역(263)을 게이트 전극들(230)과 전기적으로 분리할 수 있으며, 배선 절연층(264)은 관통 콘택 플러그들(265)을 도전 영역(263)과 전기적으로 분리할 수 있다. 측면 절연층(262)은 제2 기판(201) 상에 배치될 수 있으며, 배선 절연층(264)은 제2 기판(201) 내로 연장될 수 있다. 실시예들 따라, 배선 절연층(264)은 주변 영역 절연층(190) 내로도 연장될 수 있다. 측면 절연층(262) 및 배선 절연층(264)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물로 이루어질 수 있다.
셀 영역 절연층(290)은 제2 기판(201), 제2 기판(201) 상의 게이트 전극들(230) 및 주변 영역 절연층(190)을 덮도록 배치될 수 있다. 셀 영역 절연층(290)은 절연성 물질로 이루어질 수 있다.
제1 및 제2 상부 콘택 플러그들(272, 274) 및 상부 배선 라인들(275)은 메모리 셀 영역(MCA) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 제1 및 제2 상부 콘택 플러그들(272, 274) 및 상부 배선 라인들(275)은 채널들(CH) 및 관통 콘택 플러그들(265)과 전기적으로 연결될 수 있다. 또한, 도시되지 않은 영역에서 상기 상부 배선 구조물은 소스 도전층(210)과도 전기적으로 연결될 수 있다. 상기 상부 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 제1 및 제2 상부 콘택 플러그들(272, 274) 및 상부 배선 라인들(275)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 7a 및 도 7b는 도 5에서 관통 배선 영역(260)에 대응되는 영역의 레이아웃을 도시한다.
도 7a 및 도 7b를 참조하면, 관통 배선 영역(260a)은 행과 열을 이루며 배열되는 관통 콘택 플러그들(265), 관통 콘택 플러그들(265)을 둘러싸는 배선 절연층(264), 관통 콘택 플러그들(265)과 배선 절연층(264)을 둘러싸는 도전 영역(263), 및 도전 영역(263)을 둘러싸는 측면 절연층(262)을 포함할 수 있다. 관통 콘택 플러그들(265)은 관통 배선 영역(260a)의 크기 등에 따라 복수 개가 배열될 수 있다.
도전 영역(263) 상에는 제1 상부 콘택 플러그들(272)이 배치될 수 있다. 도 7a에 도시된 것과 같이, 제1 상부 콘택 플러그들(272)은 도전 영역(263) 상에 하나가 배열될 수 있다. 또는, 도 7b에 도시된 것과 같이, 제1 상부 콘택 플러그들(272)은 도전 영역(263) 상에 복수 개가 서로 이격되어 배열될 수 있다. 하나의 도전 영역(263)과 연결되는 제1 상부 콘택 플러그들(272)의 개수는, 제1 상부 콘택 플러그들(272)의 크기, 제1 상부 콘택 플러그들(272)을 통해 인가되는 전기적 신호의 크기, 도전 영역(263)의 크기 등을 고려하여 결정될 수 있다. 실시예들에 따라, 적어도 일부의 관통 배선 영역(260a)에서, 도전 영역(263)은 제1 상부 콘택 플러그들(272)과 연결되지 않을 수도 있다. 이와 같은 제1 상부 콘택 플러그들(272)의 배치는 제2 기판(201)(도 6 참조)에 전기적 신호가 인가되어야하는 단위, 관통 배선 영역(260a)의 배치 단위 등을 고려하여 결정될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100a)는 도 6의 실시예에서와 달리, 제2 기판(201a)이 제2 영역(Ⅱ)으로 연장되지 않고, 제1 영역(Ⅰ)에 한정되어 배치될 수 있다.
반도체 장치(100a)에서 제2 기판(201a)에 인가되는 전기적 신호는 관통 배선 영역(260)의 도전 영역(263)을 통해서 인가될 수 있다. 이에 따라, 제2 영역(Ⅱ)의 외측에 별도로 제2 기판(201a)과의 배선을 위한 영역을 마련하지 않아도 되므로, 반도체 장치(100a)는 제2 기판(201a)이 제2 영역(Ⅱ)으로 연장되지 않는 구조를 가질 수 있다. 제2 기판(201a)은 채널들(CH)과의 전기적 연결을 위하여 채널들(CH)이 배치되는 영역에 한정되어 배치될 수 있다.
반도체 장치(100a)의 제2 영역(Ⅱ)에는 더미 채널들(DCH)이 배치될 수 있다. 이 경우, 제2 영역(Ⅱ)에서 더미 채널들(DCH)의 하부에는 제2 기판(201a)이 배치되지 않으므로, 더미 채널들(DCH)의 하부에서 에피택셜층(207)은 형성되지 않을 수 있다. 따라서, 도 8에 도시된 것과 같이, 제2 영역(Ⅱ)에서 더미 채널들(DCH)의 구성은 채널들(CH)과 다를 수 있다. 더미 채널들(DCH)은 하단에서 제2 기판(201a)과 동일한 높이에 배치되는 기판 절연층(225)과 연결될 수 있다. 기판 절연층(225)은 절연성 물질로 이루어지며, 셀 영역 절연층(290) 또는 층간 절연층(220)의 일부로 이루어질 수도 있으나, 이에 한정되지는 않는다. 본 실시예에서는, 더미 채널들(DCH)이 제2 기판(201a)이 아니라, 기판 절연층(225) 상에 형성되며 에피택셜층(207)을 포함하지 않으므로, 더미 채널들(DCH)의 불량으로 인하여 발생할 수 있는 누설 전류의 발생 가능성을 차단할 수 있다.
실시예들에 따라, 제2 영역(Ⅱ)에서 더미 채널들(DCH)의 하단은 제1 영역(Ⅰ)에서 채널들(CH)의 하단보다 낮은 레벨에 위치할 수도 있다. 제2 기판(201a)과 기판 절연층(225)에 대한 식각 정도가 상이함에 따라 이와 같은 레벨 차이가 발생할 수 있으며, 제2 영역(Ⅱ)에서 더미 채널들(DCH)의 크기와 제1 영역(Ⅰ)에서 채널들(CH)의 크기가 다른 경우에도 이와 같은 레벨 차이가 발생할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(100b)는 도 6의 실시예에서와 달리, 도전 영역(263) 상에 제1 상부 콘택 플러그(272)가 배치되지 않고, 게이트 전극들(230)의 외측에 기판 콘택 플러그(273)가 더 배치될 수 있다.
기판 콘택 플러그(273)는 제2 기판(201)에 전기적 신호를 인가하기 위한 배선 구조물일 수 있다. 기판 콘택 플러그(273)는 셀 영역 절연층(290)을 관통하여 제2 기판(201)에 직접 연결될 수 있다. 기판 콘택 플러그(273)는 도전성 물질로 이루어질 수 있으며, 관통 콘택 플러그(265)와 동일한 물질로 이루어질 수 있다.
다만, 실시예들에서, 제1 상부 콘택 플러그(272)와 기판 콘택 플러그(273)는 어느 하나만 선택적으로 배치되어야 하는 구성은 아니다. 따라서, 실시예들에 따라, 도 6의 실시예에서와 같이 도전 영역(263) 상에 제1 상부 콘택 플러그(272)가 배치되면서도 추가적으로 기판 콘택 플러그(273)가 배치될 수 있다. 또한 반도체 장치(100b)의 일 영역에서는 제1 상부 콘택 플러그(272)와 기판 콘택 플러그(273)가 함께 배치되고, 일 영역에서는 제1 상부 콘택 플러그(272)와 기판 콘택 플러그(273) 중 어느 하나만 배치되는 것도 가능하다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10을 참조하면, 반도체 장치(100c)는 게이트 전극들(230)을 관통하는 관통 콘택 플러그(265) 외에, 게이트 전극들(230)의 외측에 배치되는 관통 배선 구조물인 외측 관통 콘택 플러그(278)를 더 포함할 수 있다.
외측 관통 콘택 플러그(278)는 제2 기판(201)의 외측에서 셀 영역 절연층(290) 및 주변 영역 절연층(190)의 일부를 관통하여 하부 배선 라인(180)과 연결될 수 있다. 외측 관통 콘택 플러그(278)는 도전성 물질로 이루어질 수 있다. 외측 관통 콘택 플러그(278)는 관통 콘택 플러그(265)와 다른 종류의 회로 소자(120)에 연결되는 배선 구조물일 수 있다. 이러한 외측 관통 콘택 플러그(278)의 배치 구조는, 도 6 및 도 8 내지 도 9를 참조하여 상술한 다른 실시예들에도 적용 가능할 것이다.
도 11a 내지 도 11o는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11o에서는, 도 6에 도시된 영역에 대응되는 영역들이 도시된다.
도 11a를 참조하면, 제1 기판(101) 상에 회로 소자들(120) 및 하부 배선 구조물들을 형성할 수 있다.
먼저, 회로 게이트 유전층(122)과 회로 게이트 전극층(125)이 제1 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극층(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극층(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극층(125)의 양 측벽에 스페이서층(124) 및 불순물 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 불순물 영역들(105)을 형성할 수 있다.
상기 하부 배선 구조물들 중 하부 콘택 플러그들(170)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(180)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 제3 하부 배선 라인(186)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
도 11b를 참조하면, 주변 영역 절연층(190)의 상부에 제2 기판(201)을 형성할 수 있다.
제2 기판(201)은 주변 영역 절연층(190) 상에 형성될 수 있다. 제2 기판(201)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(201)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 제2 기판(201)은 제1 기판(101)보다 작게 형성될 수 있으나, 이에 한정되지는 않는다.
도 11c를 참조하면, 제2 기판(201) 상에 희생층들(280) 및 층간 절연층들(220)을 교대로 적층하고, 희생층들(280)이 에지 영역에서 서로 다른 길이로 연장되도록 희생층들(280) 및 층간 절연층들(220)의 일부를 제거할 수 있다.
희생층들(280)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(280)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(280)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
다음으로, 상부의 희생층들(280)이 하부의 희생층들(280)보다 짧게 연장되도록, 희생층들(280)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(280)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(280)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생층들(280)과 층간 절연층들(220)의 적층 구조물 상부를 덮는 제1 셀 영역 절연층(292)을 형성할 수 있다.
도 11d를 참조하면, 희생층들(280) 및 층간 절연층들(220)의 적층 구조물을 관통하는 제1 개구부(OP1)를 형성할 수 있다.
제1 개구부(OP1)는 관통 배선 영역(260)(도 1 참조)이 배치되는 영역에 형성될 수 있다. 포토 레지스트층과 같은 별도의 마스크 패턴을 형성한 후, 이를 이용하여 희생층들(280) 및 층간 절연층들(220)의 일부를 제거함으로써, 제1 개구부(OP1)를 형성할 수 있다. 실시예들에 따라, 제1 개구부(OP1)의 형성 시, 제2 기판(201)도 일부 리세스될 수 있다.
도 11e를 참조하면, 제1 개구부(OP1)를 통해 노출된 희생층들(280) 및 층간 절연층들(220)의 측면을 덮는 측면 절연층(262)을 형성할 수 있다.
측면 절연층(262)은 절연성 물질을 증착한 후, 에치-백 공정을 수행하여, 제2 기판(201)의 상면으로부터 상기 절연성 물질을 제거함으로써 형성될 수 있다. 측면 절연층(262)은 스페이서 형태로 제1 개구부(OP1)의 내측벽에 형성될 수 있다.
도 11f를 참조하면, 제1 개구부(OP1)를 매립하여 도전 영역(263)을 형성할 수 있다.
도전 영역(263)은 도전성 물질을 전체적으로 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화함으로써 형성할 수 있다. 도전 영역(263)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 형성할 수 있다. 도전 영역(263)은 제1 셀 영역 절연층(292)과 다른 물질로 이루어지므로, 별도의 식각 정지층 없어도 제1 셀 영역 절연층(292)에서 상기 평탄화 공정이 정지될 수 있다.
도 11g를 참조하면, 희생층들(280) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널들(CH)을 형성할 수 있다.
먼저, 상기 적층 구조물을 이방성 식각하여 채널홀들을 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 상기 채널홀들의 측벽은 제2 기판(201)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 상기 채널홀들은 제2 기판(201)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 상기 채널홀들 내에 에피택셜층(207), 채널 영역(240), 게이트 유전층(245), 채널 절연층(250) 및 채널 패드들(255)을 형성하여 채널들(CH)을 형성할 수 있다. 에피택셜층(207)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(207)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(207)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(245)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(245) 중에서도 채널 영역(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널 영역(240)은 채널들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 채널 절연층(250)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(250)이 아닌 도전성 물질로 채널 영역(240) 사이를 매립할 수도 있다. 채널 패드들(255)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 11h를 참조하면, 희생층들(280) 및 층간 절연층들(220)의 적층 구조물을 관통하는 제2 개구부들(OP2)을 형성할 수 있다.
제2 개구부들(OP2)의 형성 전에, 채널들(CH)의 상면을 덮는 제2 셀 영역 절연층(294)을 더 형성할 수 있다. 제2 개구부들(OP2)은 소스 도전층(210)(도 6 참조)이 배치될 영역에 형성될 수 있다. 제2 개구부들(OP2)은 상기 적층 구조물을 이방성 식각하여 제2 기판(201)이 노출되도록 형성할 수 있다. 제2 개구부들(OP2)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다.
도 11i를 참조하면, 제2 개구부들(OP2)을 통해 노출된 희생층들(280)을 제거할 수 있다.
희생층들(280)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 채널들(CH) 및 측면 절연층(262)의 측벽들이 일부 노출될 수 있다.
도 11j를 참조하면, 희생층들(280)이 제거된 영역에 게이트 전극들(230)을 형성하고, 제2 개구부들(OP2) 내에 소스 절연층들(215) 및 소스 도전층(210)을 형성할 수 있다.
게이트 전극들(230)은 희생층들(280)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(245) 중 게이트 전극들(230)을 따라 제2 기판(201) 상에 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다.
소스 절연층들(215)은 절연 물질을 형성하고 제2 기판(201)의 상면이 노출되도록 제2 기판(201) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다. 소스 도전층(210)은 소스 절연층들(215) 사이에 도전성 물질을 증착하여 형성할 수 있다. 소스 절연층들(215) 및 소스 도전층(210)에 의해 게이트 전극들(230)은 y 방향에서 소정 간격으로 이격될 수 있다.
도 11k를 참조하면, 제2 셀 영역 절연층(294) 상에 제3 셀 영역 절연층(296)을 형성하고, 제3 셀 영역 절연층(296) 상에 마스크층(PL)을 형성할 수 있다.
제3 셀 영역 절연층(296)은 소스 도전층(210)의 상면을 덮도록 형성될 수 있으나, 실시예들에 따라서 생략될 수도 있다. 셀 영역 절연층(290)은 제1 내지 제3 셀 영역 절연층들(292, 294, 296)로 이루어지는 층일 수 있으며, 각 층들을 이루는 물질이 동일한 경우에 그 경계는 인식되지 않을 수도 있다.
마스크층(PL)은 관통 콘택 플러그들(265)(도 6 참조)을 형성하기 위하여 패터닝된 층일 수 있다. 마스크층(PL)은 포토 레지스트층을 포함할 수 있으며, 하부에 하드 마스크층을 더 포함할 수도 있다.
도 11l을 참조하면, 마스크층(PL)을 이용하여 관통 콘택홀들(CTH)을 형성할 수 있다.
관통 콘택홀들(CTH)은 도전 영역(263)의 셀 영역 절연층(290), 도전 영역(263), 및 제2 기판(201)을 관통하도록 형성될 수 있다. 관통 콘택홀들(CTH)은 식각 공정에 의해 형성될 수 있다. 상기 식각 공정은, 예를 들어, 셀 영역 절연층(290)에 대하여 먼저 수행된 후, 다른 공정 조건으로 도전 영역(263) 및 제2 기판(201)에 대하여 수행될 수 있다.
도전 영역(263)이 예를 들어, 다결정 실리콘으로 이루어진 경우, 도전 영역(263)이 절연성 물질로 이루어진 경우에 비하여, 관통 콘택홀들(CTH)은 향상된 프로파일을 가질 수 있다. 이는 실리콘에 대한 식각 공정이 상대적으로 용이하기 때문일 수 있다. 구체적으로, 적층된 게이트 전극들(230)이 수가 많은 경우에도, 관통 콘택홀들(CTH)은 상부의 직경과 하부의 직경의 차이가 상대적으로 작을 수 있으며, 굽힘(bending)의 발생 없이 하부로 연장될 수 있다. 또한, 관통 콘택홀들(CTH)은 평면 상에서 원형의 단면 형상을 유지할 수 있다.
도 11m을 참조하면, 관통 콘택홀들(CTH)의 내측면 및 하면을 덮는 배선 절연층(294)을 형성할 수 있다.
배선 절연층(294)은 관통 콘택홀들(CTH)의 내부에 균일한 두께로 절연 물질을 증착함으로써 형성될 수 있다. 배선 절연층(294)은 관통 콘택홀들(CTH)을 통해 노출된 도전 영역(263) 및 제2 기판(201)의 내측면 상에 형성될 수 있다.
도 11n을 참조하면, 제3 하부 배선 라인(186)이 노출되도록 관통 콘택홀들(CTH)을 하부로 연장할 수 있다.
먼저, 관통 콘택홀들(CTH)의 하단에서, 주변 영역 절연층(190) 상의 배선 절연층(294)을 제거할 수 있다. 다음으로, 관통 콘택홀들(CTH) 하부의 주변 영역 절연층(190)을 제거하여, 주변 회로 영역(PC)의 제3 하부 배선 라인(186)이 노출되도록 관통 콘택홀들(CTH)을 연장할 수 있다.
도 11o를 참조하면, 관통 콘택홀들(CTH) 내에 도전성 물질을 매립하여 관통 콘택 플러그들(265)을 형성하고, 제1 및 제2 상부 콘택홀들(SH1, SH2)을 형성할 수 있다.
관통 콘택 플러그들(265)은 관통 콘택홀들(CTH) 내에 도전성 물질을 증착함으로써 형성될 수 있다. 이에 의해 최종적으로 도전 영역(263), 관통 콘택 플러그들(265), 측면 절연층(262), 및 배선 절연층(264)을 포함하는 관통 배선 영역(260)이 형성될 수 있다. 관통 콘택 플러그들(265)은 예를 들어, 텅스텐(W)으로 이루어질 수 있으며, 먼저 증착되는 확산 방지막을 포함할 수 있다. 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 상부 콘택홀들(SH1, SH2)은 채널들(CH) 및 도전 영역(263)의 상면을 노출시키도록 셀 영역 절연층(290)을 제거하여 형성할 수 있다.
다음으로, 도 6을 함께 참조하면, 제1 및 제2 상부 콘택홀들(SH1, SH2)을 도전성 물질로 매립하여 제1 및 제2 상부 콘택 플러그들(272, 274)을 형성할 수 있다. 다음으로, 제1 및 제2 상부 콘택 플러그들(272, 274) 및 관통 콘택 플러그들(265)과 연결되는 상부 배선 라인들(275)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제1 기판 105: 불순물 영역
120: 회로 소자 122: 회로 게이트 유전층
124: 스페이서층 125: 회로 게이트 전극층
170: 하부 콘택 플러그 180: 하부 배선 라인
190: 주변 영역 절연층 201: 제2 기판
207: 에피택셜층 210: 소스 도전층
215: 소스 절연층 220: 층간 절연층
230: 게이트 전극 240: 채널 영역
245: 게이트 유전층 250: 채널 절연층
255: 채널 패드 260: 관통 배선 영역
262: 측면 절연층 263: 도전 영역
264: 배선 절연층 265: 관통 콘택 플러그
272, 274: 상부 콘택 플러그 273: 기판 콘택 플러그
275: 상부 배선 라인 278: 외측 관통 콘택 플러그
280: 희생층 290: 셀 영역 절연층

Claims (20)

  1. 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀들을 관통하여 상기 제2 기판과 연결되는 도전 영역, 및 상기 도전 영역 및 상기 제2 기판을 관통하여 상기 메모리 셀 영역과 상기 회로 소자들을 전기적으로 연결하는 관통 콘택 플러그를 포함하는 관통 배선 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 관통 배선 영역은 상기 관통 콘택 플러그의 측면을 둘러싸는 배선 절연층을 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 메모리 셀들의 소거(erase) 동작 시, 상기 도전 영역을 통해 상기 제2 기판에 소거 전압이 인가되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 메모리 셀 영역은,
    상기 제2 기판 상에 수직하게 서로 이격되어 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 채널들을 포함하고,
    상기 관통 배선 영역은, 상기 도전 영역과 상기 게이트 전극들의 측면 사이에 배치되는 측면 절연층을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 도전 영역 상에서 상기 도전 영역과 전기적으로 연결되는 제1 콘택 플러그; 및
    상기 채널들 상에서 상기 채널들과 전기적으로 연결되며, 상기 제1 콘택과 동일한 높이로 배치되는 제2 콘택 플러그들을 더 포함하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제2 기판은, 상기 게이트 전극들이 적층된 제1 영역 및 상기 게이트 전극들 중 하부의 상기 게이트 전극이 상부의 상기 게이트 전극보다 길게 연장되는 제2 영역을 갖고,
    상기 제2 기판은 상기 제1 영역에만 배치되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 영역에서, 상기 게이트 전극들을 관통하며 수직하게 연장되는 더미 채널들을 더 포함하고,
    상기 더미 채널들은 상기 채널들과 다른 구조를 갖는 반도체 장치.
  8. 제6 항에 있어서,
    상기 관통 배선 영역은 상기 제1 영역에 배치되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 주변 회로 영역은 상기 제1 기판 상에 배치되는 하부 배선 구조물을 포함하고,
    상기 관통 콘택 플러그는 상기 제2 기판의 하부로 연장되어 상기 하부 배선 구조물과 연결되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 도전 영역은 상기 제2 기판과 동일한 물질로 이루어진 반도체 장치.
  11. 제1 항에 있어서,
    상기 도전 영역은 다결정 실리콘으로 이루어진 반도체 장치.
  12. 제1 항에 있어서,
    상기 관통 콘택 플러그의 상면 상에 배치되는 상부 배선 라인을 더 포함하는 반도체 장치.
  13. 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판 상에 수직하게 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 채널들을 포함하는 메모리 셀 영역; 및
    상기 게이트 전극들을 관통하여 상기 제2 기판과 연결되는 도전 영역, 및 상기 도전 영역 및 상기 제2 기판을 관통하며 수직하게 연장되는 관통 콘택 플러그를 포함하는 관통 배선 영역을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 관통 배선 영역은 상기 관통 콘택 플러그와 상기 도전 영역의 사이에 배치되는 배선 절연층을 더 포함하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 배선 절연층은 상기 관통 콘택 플러그를 따라 상기 제2 기판 내로 연장되는 반도체 장치.
  16. 제13 항에 있어서,
    상기 도전 영역 상에 배치되어 상기 도전 영역과 전기적으로 연결되는 제1 콘택 플러그를 더 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 채널들 상에서 상기 채널들과 전기적으로 연결되는 제2 콘택 플러그들을 더 포함하고,
    상기 제1 콘택 플러그 및 상기 제2 콘택 플러그들은 동일한 높이로 배치되는 반도체 장치.
  18. 제1 기판 상에 제공되며, 제1 소자들을 포함하는 제1 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판 상에 배치되는 제2 소자들을 포함하는 제2 영역; 및
    상기 제2 기판을 관통하여 상기 제1 소자들과 상기 제2 소자들을 전기적으로 연결하는 관통 배선 구조물 및 상기 관통 배선 구조물을 둘러싸는 도전 영역을 포함하는 관통 배선 영역을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 도전 영역은 상기 제2 기판과 연결되는 반도체 장치.
  20. 제18 항에 있어서,
    상기 도전 영역을 통해 상기 제2 기판에 전기적 신호가 인가되는 반도체 장치.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021194537A1 (en) * 2020-03-25 2021-09-30 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11195857B2 (en) 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11195781B2 (en) 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
KR20210157288A (ko) * 2020-06-19 2021-12-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 워드 라인 라우팅
US11355486B2 (en) 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11508711B2 (en) 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11676954B2 (en) 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US11776602B2 (en) 2020-07-30 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11903216B2 (en) 2020-07-16 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11980028B2 (en) 2020-09-08 2024-05-07 Samsung Electronics Co., Ltd. Semiconductor device and data storage system including the same
US12148505B2 (en) 2023-07-31 2024-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
JP2020141094A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体記憶装置
KR102681821B1 (ko) * 2019-07-16 2024-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102715394B1 (ko) * 2019-11-05 2024-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210122399A (ko) 2020-03-31 2021-10-12 삼성전자주식회사 반도체 소자
KR20210153789A (ko) 2020-06-10 2021-12-20 삼성전자주식회사 반도체 소자
KR20210158449A (ko) * 2020-06-23 2021-12-31 삼성전자주식회사 반도체 장치
KR20230002798A (ko) 2020-07-31 2023-01-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
KR20220019896A (ko) * 2020-08-10 2022-02-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220021091A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220040566A (ko) * 2020-09-23 2022-03-31 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220057917A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 댐 구조체를 갖는 반도체 소자
KR20220162471A (ko) * 2021-06-01 2022-12-08 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20230028975A (ko) * 2021-08-23 2023-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US20230061128A1 (en) * 2021-09-01 2023-03-02 Macronix International Co., Ltd. Memory device and method of fabricating the same
CN116801642A (zh) * 2022-03-15 2023-09-22 长鑫存储技术有限公司 一种存储器及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101857729B1 (ko) * 2011-06-17 2018-06-20 삼성전자주식회사 반도체 장치
KR102461150B1 (ko) * 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
KR102452826B1 (ko) * 2015-11-10 2022-10-12 삼성전자주식회사 메모리 장치
US9818693B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10224104B2 (en) * 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508711B2 (en) 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11195781B2 (en) 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11355486B2 (en) 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11195857B2 (en) 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
WO2021194537A1 (en) * 2020-03-25 2021-09-30 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
KR20210157288A (ko) * 2020-06-19 2021-12-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 워드 라인 라우팅
US12002534B2 (en) 2020-06-19 2024-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11903216B2 (en) 2020-07-16 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11985830B2 (en) 2020-07-16 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11776602B2 (en) 2020-07-30 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11980028B2 (en) 2020-09-08 2024-05-07 Samsung Electronics Co., Ltd. Semiconductor device and data storage system including the same
US11676954B2 (en) 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US12148505B2 (en) 2023-07-31 2024-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure

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