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JP2021522679A - 埋設線および関連する製造技法 - Google Patents

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Abstract

埋設線および関連する製造技法のための方法、システムおよびデバイスが説明される。電子デバイス（例えば集積回路）は、スタックの複数の層に複数の埋設線を含むことができる。例えばスタックの第１の層は、スタックの上部層に形成されたビアのパターンに基づいて形成された複数の埋設線を含むことができる。ビアのパターンは、広範囲にわたる様々な空間構成で形成することができ、導電性材料を埋設ターゲット層に堆積させることができる。場合によっては、埋設線は、スタックの複数の層に同時に形成することができる。

Description

［相互参照］
特許のための本出願は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれている、２０１８年４月２４日に出願された、Ｃａｓｔｒｏらによる「ＢＵＲＩＥＤ ＬＩＮＥＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」という名称の米国特許出願第１５／９６１，５５０号の優先権を主張するものである。
以下は一般に電子メモリデバイスおよび集積回路に関し、より詳細には埋設線および関連する製造技法に関する。
電子デバイス（例えば集積回路）の文脈では、埋設線は、材料のスタックの頂部表面の下方に位置する１つまたは複数の導電線を意味し得る。埋設線の例には、電極、回路トレース、相互接続を含むことができ、あるいはメモリデバイスの例では、ビット線またはワード線などのアクセス線を含むことができる。いくつかの製造プロセスでは、スタックの埋設層（例えば上記スタックの頂部層の下方の層）に位置する線は、層がスタックの頂部に存在している場合に構築することができ（例えば最終的に所与の層の上方に存在し得る層が形成される前に）、あるいはスタックの複数のレベル（例えば３Ｄメモリデバイスの複数のメモリデッキ）の各々に対して反復される技法を使用して構築することができ、これは、必要な処理ステップ（例えばマスキングステップ）の数、ならびに処理時間および関連する製造コストを増すことになり得る。
電子デバイス（例えばメモリデバイスを含む集積回路）における埋設線のための改良された製造技法が望ましい。
本開示の例による、埋設線の形成および関連する製造技法をサポートする複合スタックの例を示す図である。 本開示の例による、埋設線の形成および関連する製造技法をサポートする複合スタックの例を示す図である。 本開示の例による、埋設線の形成および関連する製造技法をサポートする複合スタックの例を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。
メモリデバイスなどのいくつかの電子デバイス（例えば集積回路）は、場合によっては複合スタックと呼ぶことができる様々な材料のスタックを含むことができる。スタックの一番上の層（例えば表面層）の下方の、埋設層と呼ぶことができるスタックの１つまたは複数の層は、埋設線と呼ぶことができる導電線を含むことができる。埋設線の例には、電極、回路トレース、相互接続を含むことができ、あるいはメモリデバイスの例ではアクセス線を含むことができる。
埋設線を形成するための他の製造技法と比較すると、本明細書において説明される製造技法は、処理ステップ（例えばマスキングまたは他のフォトリソグラフィステップ、堆積ステップあるいはエッチングステップ）の数を有利に低減することができ、さらに製造時間および製造コストを低減する。例えば本明細書において説明される製造技法は、複数の埋設層における埋設線の構築（それには限定されないが同時構築を含む）を有利にサポートすることができる。別の例として、本明細書において説明される製造技法は、埋設線を含む埋設層の上方に存在する層の形成（例えば堆積）に引き続く埋設線の構築を有利にサポートすることができ（例えば埋設層が埋設されている間）、一方、他の製造技法は、何らかの上方の層の形成に先立つ（例えば埋設層が埋設されることになる前の）、所与の層における埋設線の形成が強制され得る。これらの利点は単に例示的なものにすぎず、当業者は、本明細書において説明される技法および構造の他の利点を認識し得る。
本明細書における教示によれば、埋設線は、スタックの頂部層に所望の形状（例えば線形または非線形パターンまたは構成）で配置されたビア（例えばアクセスビア）をパターニングすることによって形成することができる。ビアを利用して、１つまたは複数のターゲット埋設層（例えば埋設アクセス線が形成される層）から材料を除去し（例えば同時に）、材料のスタック中にそれぞれのチャネルまたはトンネルを形成することができる。チャネルには、埋設線を形成することができる導電性材料を同時に充填することができる。
場合によっては、同じビアを使用して、より早期に形成された別のチャネルを充填するために使用された導電性材料内に、より狭い追加チャネルを作り出すことができる。より狭いチャネルを導電性材料内に作り出すことにより、ターゲット埋設層でより狭いチャネルを取り囲んでいる導電性材料の細長いループ（例えばバンド、リング、レーストラック）を得ることができ、また、より狭いチャネルに第２の材料（例えば誘電材料または他の絶縁材料）を充填することができる。引き続いて導電性材料のループを切断して、導電性材料の離散的なセグメントをターゲット埋設層に作り出すことができ、離散的なセグメントの各々は埋設線を含むことができる。さらに、このようなチャネル製造技法およびループ製造技法を第２の材料内で反復し、導電性材料のループ（または導電性材料のセグメント）によって取り囲まれた１つまたは複数の追加埋設線を作り出すことも可能である。
いくつかの例では、本明細書において説明される製造技法を使用して、３Ｄメモリデバイスの複数の層に埋設アクセス線を形成することができる。例えば結果として得られるメモリデバイスは、記憶セルの複数のデッキを含むことができ、また、各デッキは１つまたは複数の埋設アクセス線を含むことができる。いくつかの例では、このようなメモリデバイスは、３Ｄクロス・ポイント・アーキテクチャであることが可能であり、あるいは３Ｄクロス・ポイント・アーキテクチャを有することも可能である。したがってクロス・ポイント・アーキテクチャにおける記憶セルの各デッキは、複数の第１のアクセス線（例えばワード線）を第１の平面に含むことができ、また、複数の第２のアクセス線（例えばビット線）を第２の平面に含むことができる。第１のアクセス線および第２のアクセス線の各位相クロス・ポイントは記憶セルに対応し得る。したがってクロス・ポイント・アーキテクチャにおける記憶セルのデッキは、アクセス線の位相クロス・ポイント（例えばアクセス線の３Ｄ格子構造）に位置する複数の記憶セルを有するメモリアレイを含むことができる。上で説明した埋設アクセス線を形成することにより、記憶セルのデッキの形成と関連する処理ステップの数を少なくすることができ、したがって製造プロセスと関連する時間およびコストを低減することができる。
上で紹介した本開示の特徴は、以下で、埋設線および関連する製造技法の文脈でさらに説明される。次に、埋設線を製造するための構造および技法の特定の例が説明される。本開示のこれらおよび他の特徴は、埋設線および関連する製造技法に関連する装置図、形成の方法図およびフローチャートによってさらに示されており、また、それらを参照してさらに説明される。
図Ａから図１Ｃは、本開示による、埋設線のための例示的製造技法を示したものである。図１Ａは、スタック１０５−ａを形成する１つまたは複数の薄膜堆積すなわち成長ステップを含むことができる処理ステップ１００−ａを示したものである。図１Ａは、本明細書において説明される他の製造技法を適用する前の層の初期スタックであってもよいスタック１０５−ａの側面図を示したものである。スタック１０５−ａは基板の上方に形成することができ、様々な材料の多数の異なる層を含むことができる複合スタックと呼ぶことができる。材料は、例えばスタック１０５−ａに基づいて製造される電子デバイスのタイプなどの多数の要因に基づいて選択することができる。例えばメモリデバイスの文脈では、材料は、利用される記憶セルのタイプ（例えば自己選択メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ、クロス・ポイント）、または記憶セルのデッキの所望の数（例えば記憶セルの２つ以上のデッキ）に基づいて選択することができる。
いくつかの例では、スタック１０５−ａは、スタック１０５−ａの頂部層であってもよい上部層１１０を含むことができる。上部層１１０は、例えば誘電材料および／またはハードマスク材料を含むことができる。上部層１１０がハードマスク材料を含む場合には、上部層１１０はハードマスク層１１０と呼ぶことができる。いくつかの例では、第１のセットのビアを上部層１１０の中に形成することができる。ビアは、例えばビアの特定のパターンを上部層１１０に転写するフォトリソグラフィステップを使用して形成することができる。
スタック１０５−ａは、第１の層１１５−ａおよび第１の層１１５−ｂと呼ぶことができる層１１５−ａおよび１１５−ｂをも含むことができる。図１Ａは２つの第１の層１１５（例えば第１の層１１５−ａおよび第１の層１１５−ｂ）を示しているが、スタック１０５−ａは任意の数の第１の層を含むことができる。いくつかの例では、第１の層１１５−ａおよび１１５−ｂの各々は第１の誘電材料を含むことができる。図１Ｂおよび図１Ｃを参照して以下で説明されるように、チャネルは、一組の第１のビアを使用してそれぞれの第１の層（例えば第１の層１１５−ａおよび第１の層１１５−ｂ）の各々の中に形成することができ、また、引き続いて各チャネルに電極材料（例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、炭素（Ｃ）、金属合金、導電ドープ半導体などの導電性材料、または他の導電性材料、合金など）を充填することができる。それぞれの第１の層の中に形成されるチャネルは、第１のセットのビアを形成した後に形成することができる。場合によっては、それぞれの第１の層１１５の中のチャネルは同時に形成することができ、すなわち第１の層１１５−ａの中のチャネルは、第１の層１１５−ｂの中のチャネルと同時に形成することができる。
各チャネルに電極材料を充填することにより、最終的に一組の第１の導電線を形成することができる。第１の導電線は頂部層の下方（例えば層１１０の下方）に配置されるため、場合によっては、第１の導電線は埋設導電線と呼ぶことができる。２つ以上の層に形成される埋設線、例えば第１の誘電材料を各々に含む２つ以上の層の中に形成される埋設線は、本明細書において説明されている製造技法に従って同時に形成することができる。
スタック１０５−ａは、第２の層１２５と呼ぶことができる層１２５を含むことができる。図２Ａは単一の第２の層１２５を示しているが、スタック１０５−ａは任意の数の第２の層を含むことができる。いくつかの例では、第２の層１２５は第２の誘電材料を含むことができる。第２の誘電材料は、第１の層１１５−ａおよび第１の層１１５−ｂの第１の誘電材料とは異なる材料であってもよい。図４を参照して以下で説明されるように、第２の層１２５の中にもチャネルを形成することができ、また、引き続いて電極材料を充填することができ、この電極材料は、任意の第１の層１１５の中に形成されるチャネルに充填するために使用される電極材料と同じであっても、あるいは異なっていてもよい。第２の層１２５の中に形成されるチャネルは、上記一組の第１のビアとは異なる構成を有することができる一組の第２のビアを使用して形成することができる。
第２の層１２５の中のチャネルに電極材料を充填することにより、最終的に第２の導電線（あるいはスタック１０５が複数の第２の層１２５を含む例では、各第２の層１２５が第２の導電線を含む一組の第２の導電線）を形成することができる。第２の導電線は頂部層の下方（例えば層１１０の下方）に配置されるため、場合によっては、第２の導電線は埋設導電線と呼ぶことができる。２つ以上の層に形成される埋設線、例えば第２の誘電材料を各々に含む２つ以上の第２の層の中に形成される埋設線は、本明細書において説明されている製造技法に従って同時に形成することができる。
いくつかの例では、スタック１０５−ａは、第３の層１２０（例えば第３の層１２０−ａおよび第３の層１２０−ｂ）と呼ぶことができる層１２０−ａおよび１２０−ｂを含むことができる。第３の層１２０−ａ、１２０−ｂは、第１の層１１５−ａ、１１５−ｂを分離することができる。いくつかの例では、各第３の層は、スタック１０５−ａの一部として形成されるメモリ材料（例えばカルコゲニド合金）であってもよく、あるいはそれを含むことができる。他の例では、各第３の層は、後で除去することができ（例えば部分的に除去することができ、あるいは完全に除去することができる）、また、メモリ材料（例えばカルコゲニド合金）と置き換えることができるプレースホルダー材料であってもよく、あるいはそれを含むことができる。各第３の層は、最終的には、同時に形成することができる１つまたは複数の記憶セルを含むことができる。また、各第３の層は、いくつかの例では、誘電材料、または能動ＣＭＯＳデバイスを含む層であってもよく、あるいはそれを含むことができる。能動ＣＭＯＳデバイスは、例えば第１の層１１５−ａ、１１５−ｂおよび／または第２の層１２５の中の埋設線によって互いに結合することができる。いくつかの例では、各第３の層１２０−ａは、隣接する第１の層１１５を隣接する第２の層１２５から分離する緩衝材料を含むことができる。
スタック１０５−ａは層１３０を含むことができる。場合によっては、層１３０は、本明細書において説明される様々なエッチングプロセスに耐えるためのエッチング停止材料を含むことができる。層１３０は、場合によっては層１１０と同じハードマスク材料を含むことができ、あるいは異なる材料を含むことができる。場合によっては、層１３０は基板であってもよく、あるいは層１３０の下方であってもよい基板または他の層（図示せず）の中に形成された回路または他の構造に対する緩衝層を提供することができる。いくつかの例では、層１３０は、エッチング停止層であってもよく、あるいはエッチング停止層と呼ぶことも可能である。
図１Ｂは処理ステップ１００−ｂを示したものである。いくつかの例では、図１Ｂは、ビア１３５（例えばビア１３５の上面図）、および処理ステップ１００−ｂが完了した後のスタック１０５−ａの例であってもよいスタック１０５−ｂの側面図を示している。処理ステップ１００−ｂは、ビア１３５の形状をスタック１０５−ａの上に転写するフォトリソグラフィステップを含むことができる。いくつかの例では、フォトリソグラフィステップは、ビア１３５の形状（例えばビア１３５の内側のフォトレジスト材料の欠乏によって画定される）を有するフォトレジスト層（図示せず）を頂部層（例えば図１Ａを参照して説明した上部層１１０）の上に形成するステップを含むことができる。いくつかの例では、エッチング処理ステップ（例えばフォトレジスト層を使用した）は、後続する処理ステップの間、頂部層内に確立されたビア１３５の形状をアクセスビアとして繰り返し使用することができるよう、すなわちビア３３５の形状を含んだ頂部層が、後続する処理ステップのためのビア１３５の形状のアクセスビアを提供するハードマスク層として機能することができるよう、ビア１３５の形状を頂部層の上に転写することができる。
いくつかの例では、処理ステップ１００−ｂは、スタック１０５−ａから１つまたは複数の材料を除去するための異方性エッチングステップを含むことができる。異方性エッチングステップは、ターゲット材料にエッチング液（例えば１つまたは複数の化学元素の混合物）を加えることによってターゲット材料を少なくとも１つの方向に除去することができる。エッチング液は、ターゲット材料（例えば図１Ａを参照して説明した上部層１１０）のみを除去し、一方、他の材料（例えばフォトレジスト）をエッチング液に露出した状態で維持することになる１つまたは複数の特性を含むことができる。異方性エッチングステップは、材料の１つまたは複数の層を除去する場合、単一の処理ステップの間に１つまたは複数のエッチング液を使用することができる。場合によっては、異方性エッチングステップは、あるグループの材料（例えば酸化物および窒化物）を除去し、一方、他のグループの材料（例えば金属）をエッチング液に露出した状態で維持することになる１つまたは複数の特性を含むエッチング液を使用することができる。
異方性エッチングステップ（例えばプラズマエッチング）は、ビア１３５の形状に基づいて１つまたは複数の材料を除去することができ、それによりビア１３５の形状に基づいて、スタック１０５−ａの１つまたは複数の層を貫通するビア孔１４５を作り出すことができる。例えば異方性エッチングステップは、上で説明したフォトリソグラフィステップの間に形成されたビア１３５の形状に基づいて１つまたは複数の材料を除去することができる。ビア１３５は幅１４０（例えば直径）を有することができ、また、ビア孔１４５は、いくつかの例では、ビア１３５の幅に対応する幅を有することができる。
いくつかの例では、スタック１０５−ｂは複数のビア１３５を含むことができ、また、ビア１３５は一組のビアに含めることができる。例えばスタック１０５−ｂは、第１の方向に展開するように配置された複数の第１のビアを含むことができ、また、いくつかの例では、第２の方向に展開するように配置された第２の複数のビアを含むことができる。複数のビアの各々は行で構成することができ、各行は異なる方向に展開することができる。例えば第１の行のビアは第１の方向に展開することができ、また、第２の行のビアは第２の方向に展開して「Ｌ」字形を形成することができる。ビアの他の例示的構成は、図２Ａおよび図２Ｂに関連して説明される。
図１Ｃは処理ステップ１００−ｃを示したものである。図１Ｃは、空洞１３６の上面図およびスタック１０５−ｃの側面図を示すことができる。いくつかの例では、スタック１０５−ｃは、処理ステップ１００−ｃが完了した後のスタック１０５−ｂ（例えば図１Ｂを参照して説明した）を示すことができる。追加または別法として、空洞１３６は、スタック１０５−ｃの１つまたは複数の第１の層（例えば図１Ａを参照して説明した第１の層１１５−ａ、第１の層１１５−ｂ）の中に形成された１つまたは複数の空洞の上面図を表すことができる。例えば空洞１３６は、共通の中心をビア１３５と共有することができ、例えばビア１３５および空洞１３６は、図１Ｃに示されているようにビア１３５の垂直方向の軸の周りに同心であってもよく、垂直方向は、スタック１０５を貫通して展開する方向を意味しており、スタック１０５の下方に位置している基板に対して直角である。ビア孔１４５は、１つまたは複数のターゲット層（例えば図１Ａを参照して説明した第１の層１１５−ａ、第１の層１１５−ｂ）内のターゲット材料（例えば第１の誘電材料）を露出させることができる。いくつかの例では、処理ステップ１００−ｃは、１つまたは複数のターゲット層内に、ビア孔１４５の周りに形成された空洞１３６を生成するための等方性エッチングステップを含むことができる。
いくつかの例では、等方性エッチングステップは、第１の誘電材料の一部を各第１の層から（例えば図１Ａを参照して説明した第１の層１１５−ａから、および第１の層１１５−ｂから）同時に除去することができる。等方性エッチングステップは、エッチング液に露出されるスタック１０５−ｂ中の他の材料（例えば他の層の）を保護する（あるいは実質的に保護する）ことができる。等方性エッチングステップの結果、各空洞１３６の外側の幅（例えば幅１５０）をビア孔１４５の幅（例えば幅１４０）より広くすることができる。いくつかの例では、ビア孔１４５はビア１３５の直径に対応し得る。したがって空洞１３６の外側の幅（例えば幅１５０）は、部分的に、ビア１３５の幅および／または処理ステップ１００−ｃの間に除去されるターゲット材料の量に基づくことができる。追加または別法として、各空洞１３６は、１つまたは複数の埋設層（例えば図１Ａを参照して説明した第１の層１１５−ａ、第１の層１１５−ｂ）の中に形成されるため、埋設空洞１３６と呼ぶことも可能である。
任意の数の埋設空洞１３６を形成することができ、また、いくつかの例では同時に形成することができる。例えば処理ステップ１００−ａから１００−ｃを使用して、層のスタック内に多数の埋設空洞１３６を同時に形成することができる。形成される埋設空洞１３６の特定の数は、いくつかの例では、部分的に、スタックの全く異なるターゲット層の数（例えばターゲット材料を含み、かつ、他の層によって分離された全く異なる層の数）に基づいて決定することができる。スタックを貫通して侵入するビア孔１４５は、等方性エッチングステップが、ビア孔１４５を介して、各埋設ターゲット層の一部を場合によっては同時に除去することができるよう、等方性エッチングステップの間、エッチング液が埋設ターゲット層に到達するためのアクセス（例えば通路）を提供することができる。このプロセスにより、各ターゲット層に埋設空洞を得ることができる。したがっていくつかの例では、ビア１３５はアクセスビア１３５と呼ぶことができる。
図Ａおよび図２Ｂは、本開示による埋設線および関連する製造技法をサポートする例示的ビアパターン、ならびに関連する構造を示したものである。図２Ａは、ビア２１０および関連する第１の空洞２１５を示したものである。ビア２１０は、図１Ａから図１Ｃを参照して説明したビア１３５の例であってもよく、また、第１の空洞２１５は、図１Ａから図１Ｃを参照して説明した空洞１３６の例であってもよい。第１の空洞２１５は、ビア２１０の垂直方向の軸の周りに同心である、スタックの埋設層のターゲット材料中に形成された空洞（例えば埋設空洞）を表すことができる。
いくつかの例では、図２Ａは、一組の複数のビア２１０（例えば図２Ａに示されている５つのビア２１０）を使用して埋設層に形成することができる第１のチャネル２２０を示している。上記一組のビアは、例として線形パターンまたは構成（例えば行）で配置することができる。他の例では、上記一組のビア２１０は、「Ｌ」字形（図示せず）または「Ｓ」字形（図示せず）などの非線形構成で配置することができる。各第１の空洞２１５がビア２１０に対応する一組の第１の空洞２１５を埋設層のターゲット材料中に形成することができる。ビア２１０間の距離、および各第１の空洞２１５を形成する際に除去されるターゲット材料の量は、隣接する、または連続する第１の空洞２１５が結合して第１のチャネル２２０を形成することができるように構成することができる。言い換えると、複数の第１の空洞２１５は、重畳して重畳領域２２５を作り出すことができる。隣接する第１の空洞２１５の重畳領域２２５は、結合して第１のチャネル２２０を形成することができる。したがって第１のチャネル２２０は、上記一組のビア２１０と位置合わせさせることができる（例えば各ビア２１０の垂直方向の軸と交わることができる）。いくつかの例では、第１のチャネル２２０は、第１の空洞２１５の幅と同じ幅または同様の幅を有することができ、また、第１のチャネル２２０は、第１の空洞２１５の数によって決定される長さを有することができる。例えば第１のチャネル２２０は、第１のチャネル２２０が３つのビアではなく、５つのビアを含んでいると仮定すると、より長い長さを有し得る。
いくつかの例では、図２Ａは充填されたチャネル２３０を示している。充填されたチャネル２３０は、ビア２１０を使用した少なくとも２つの後続する処理ステップ、例えば第１のチャネル２２０および関連するビア２１０の中に充填剤材料（例えば導電性材料）を堆積させる第１の処理ステップ、それに引き続く、エッチングプロセスを使用して関連するビア２１０から充填剤材料を除去する第２の処理ステップが完了した後の第１のチャネル２２０に対応し得る。エッチングプロセスは、異方性エッチングステップ（例えば図１Ｂおよび図１Ｃを参照して説明した）であってもよく、あるいはそれを含むことができる。言い換えると、充填されたチャネル２３０は、第１のチャネル２２０の中に充填剤材料を含むことができ、また、場合によっては、ビア２１０と関連するビア孔の中に充填剤材料を含まなくてもよい。第１のチャネル２２０および充填されたチャネル２３０は、ビア２１０の線形構成に対応する線形構成を有するものとして示されているが、第１のチャネル２２０および充填されたチャネル２３０は、任意の非線形形状（例えばＬ字形、Ｘ字形、Ｔ字形、Ｓ字形など）で形成することができる。形状はビア２１０の空間構成に基づくことができる。したがって一組のビア２１０を配置して、任意の意図する形状の概略を画定することができ、また、隣接するビア２１０間の間隔は、ビア２１０を使用してターゲット層に形成された連続する空洞が結合してターゲット層に第１のチャネル２２０を形成するように構成することができる。いくつかの例では、充填されたチャネル２３０は、ビア２１０に基づく最終パターンであってもよい。充填されたチャネル２３０が共通の一組のビア２１０を使用して複数の層の各々に形成される場合（例えば同時に）、複数の充填されたチャネル２３０を形成するために使用されたビア２１０に誘電材料を充填して、垂直方向に積み重ねられた、充填されたチャネル２３０を互いに電気的に隔離することができる。したがって共通の一組のビア２１０を使用してスタックの複数の層に同時に形成された、充填されたチャネル２３０は、充填されたチャネル２３０の幅およびはしご様の形状を各々に有する個別の電極として構成することができる。
いくつかの例では、図２Ａは、ビア２１０および関連する第２の空洞２３５を示している。第２の空洞２３５は、図１Ｃを参照して説明した空洞１３６の例であってもよい。いくつかの例では、第２の空洞２３５の幅は第１の空洞２１５の幅未満であってもよい。上で説明したように、ビア２１０と関連する空洞の大きさは、ビア２１０の幅および／または等方性エッチングステップの間に除去されるターゲット材料の量に応じて変化し得る。いくつかの例では、第２の空洞２３５は、ビア２１０の垂直方向の軸の周りに同心で、かつ、スタック（例えば図１Ｃを参照して説明したスタック１０５−ｃ）の埋設層のターゲット材料中に形成された空洞（例えば埋設空洞）を表すことができる。ターゲット材料は、充填されたチャネル２３０を参照して説明した充填剤材料であってもよく、したがって第２の空洞２３５は、充填剤材料の一部をターゲット層の充填されたチャネル２３０から除去する（例えば等方性エッチングによって）ことによって形成された充填剤材料内の空洞であってもよい。
いくつかの例では、図２Ａは、複数のビア２１０を使用して埋設層に形成された第２のチャネル２４０を示している。例えば第２のチャネル２４０は、線形構成で配置することができる５つのビア２１０を含むことができる。各ビア２１０に対応する第２の空洞２３５は、埋設層のターゲット材料中に形成することができる。ビア２１０間の距離、および各第２の空洞２３５を形成する際に除去されるターゲット材料の量は、隣接する、または連続する第２の空洞２３５が結合して第２のチャネル２４０を形成することができるように構成することができる。したがって第２のチャネル２４０は、上記一組のビア２１０と位置合わせさせることができる（例えば各ビア２１０の垂直方向の軸と交わることができる）。いくつかの例では、第２のチャネル２４０は、第２の空洞２３５の幅と同じ幅を有することができる。追加または別法として、第２のチャネル２４０は、第２の空洞２３５の数、したがって第２のチャネル２４０を作り出すために使用されるビア２１０の数によって決定される長さを有することができる。
いくつかの例では、図２Ａは、充填されたチャネル２３０内に形成された第２のチャネル２４０に対応し得る中間パターン２４５を示している。中間パターン２４５は、充填されたチャネル２３０内に第２のチャネル２４０を形成するために充填剤材料の一部が除去される１つまたは複数のプロセスステップの結果を示すことができる。第２のチャネル２４０は、幅は異なっているが同じ一組のビア２１０を使用して、充填されたチャネル２３０に対して説明した技法と同様の技法を使用して形成することができる。いくつかの例では、充填されたチャネル２３０内の充填剤材料は、第２のチャネル２４０を形成している間、ターゲット材料を含むことができる。したがって第２のチャネル２４０は、第１のチャネル２２０より狭くすることができ（空洞２３５の幅が空洞２１５の幅未満であるため）、また、充填されたチャネル２３０内に形成することができ、第１のチャネル２２０、充填されたチャネル２３０および第２のチャネル２４０の各々は、単一の一組のビア２１０を使用して形成することができる。第２のチャネル２４０の幅は充填されたチャネル２３０の幅未満にすることができるため、充填されたチャネル２３０内の充填剤材料の一部は、充填されたチャネル２３０の外側の境界に沿って残留することができ、したがって第２のチャネル２４０を取り囲むことができる。したがって充填剤材料の一部（例えばループ、バンド、リングまたはレーストラック）はターゲット層に残留することができる。いくつかの例では、その部分は細長くすることができ、幅より長い長さを有している。
いくつかの例では、図２Ａは、中間パターン２４５の最終結果に対応し得るループ２５０を示している。例えばループ２５０は、充填されたチャネル２３０内における第２のチャネル２４０の形成の結果によるものであってもよい。いくつかの例では、第２のチャネル２４０に誘電材料を充填することができ、したがってループ２５０は、充填剤材料（例えば充填されたチャネル２３０を作り出すために第１のチャネル２２０に充填された材料）のセグメント（例えば第１のチャネル２２０より狭い充填されたチャネル、または幅が代わりに第２のチャネル２４０の幅に対応する充填されたチャネル２３０）を取り囲むことができる。場合によっては、ループ２５０によって取り囲まれた誘電材料は、第１のチャネル２２０が形成されたターゲット層を含むターゲット材料（例えば誘電材料）と同じ材料であってもよく、あるいは異なる誘電材料であってもよい。追加または別法として、充填剤材料は、第１のチャネル２２０の幅に等しい幅を有する単一の埋設線（例えば電極）を形成することができるループ２５０の中に含まれている材料と同じ材料であってもよい導電性材料であってもよく、あるいはそれを含むことができる。他の例では、複数の層（例えば図１Ａを参照して説明したスタック１０５−ａの）にチャネルを形成することができる。いくつかのこのような例では、導電性材料を充填剤材料として利用することにより、各層に形成される電極を結合することができる。
いくつかの例では、同じビア２１０を使用してループ２５０内に第２のループを形成することによって２つの同心ループ２５６（例えばループ２５０＋第２のループ）を形成することができる。例えばループ２５０内の第２のループは、ループ２５０を形成するために使用された技法を反復することによって形成することができるが、空洞がより狭くなり、したがってチャネル幅がより狭くなる。例えばループ２５０によって取り囲まれた誘電材料内に第３のチャネルを形成することができる。第３のチャネルは第２のチャネル２４０より狭くすることができ、したがって誘電材料のループは、第３のチャネルの周りに残留することができ、誘電材料のループ自体がループ２５０によって取り囲まれる。いくつかの例では、第３のチャネルに電極材料を充填し、引き続いて電極材料内に第４のチャネルを形成して誘電材料を充填することができる。第４のチャネルは第３のチャネルより狭くすることができる。したがって電極材料の２つの同心ループ２５６が形成され、ループ２５０を充填するために使用された誘電材料によって分離されるよう、第４のチャネルに第１の誘電材料を充填することができる。同じ一組のビア２１０を使用して、既に形成されている任意の数のループ２５０内にループ２５０を繰り返し形成することにより、任意の数（すなわち２つまたは３つ以上）の同心ループ２５６を形成することができることを理解されたい。
上で説明したように、図２Ａは５つの空洞２１５の連続形成を示している。しかしながら他の例では、上で説明したプロセスによって形成されるチャネルは、任意の数のビア２１０を使用して形成することができる。追加または別法として、図２Ａは、スタックの同じ層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）におけるチャネルおよびループの形成を示しているが、他の例では、上で説明したプロセスによって形成されるチャネルおよびループは、任意の数のターゲット層に形成することができ、また、同じターゲット材料を含むターゲット層の中に同時に形成することができる。このようなプロセスにより、スタック中の各ターゲット層に１つまたは複数のループ（例えばループ２５０および／またはループ２５６）を得ることができる。
図２Ｂは、第１の方向（例えばｘ方向）に展開している第１の複数のループ２５５（例えばループ２５５−ａから２５５−ｃ）、および第２の方向（例えばｙ方向）または第３の方向に展開している第２の複数のループ２６０（例えばループ２６０−ａから２６０−ｃ）の上面図を示すダイアグラム２０１を示したものである。いくつかの例では、第３の方向は角方向（例えばｘ方向またはｙ方向のいずれかに対して直角ではない）であってもよい。第１の複数のループ２５５および第２の複数のループ２６０の各ループは、ループ２５０の例であってもよい。
いくつかの例では、同じパターンまたは異なるパターンのビアによってループ２５５およびループ２６０の組合せを形成することができる。いくつかの例では、ループ２５５および／または２６０の組合せは、少なくとも１つの共通のビアを使用して（あるいは形成されるチャネルの幅未満の距離だけ間隔を隔てた複数のビアを使用して）同じ層（例えば図１を参照して説明した第１の層１１５−ａ、１１５−ｂ）に形成することができる。ループ２５５はループ２６０と電気結合することができるため、このような例では、ループ２５５および／またはループ２６０の組合せは結合ループと呼ぶことができる。例えばループ２５５−ａおよびループ２６０−ｃは、少なくとも１つの共通のビアを使用して同じ層に形成することができる。したがってループ２５５−ｂおよびループ２６０−ａは、「Ｔ」字形で形成される結合ループであってもよい。この形状は、例えば図２Ａを参照して説明した第１のチャネルの拡張部分を形成することによって形成することができる。この拡張部分に後続するチャネルを形成して、１つまたは複数のループ（例えば図２Ａを参照して説明したループ２５０、２５６）を形成することができる。本明細書において使用されているように、拡張部分は、同時に形成されたものであれ、あるいは異なる時間点で形成されたものであれ、交差するループ２５５または２６０（あるいは充填されたチャネル２３０）の分岐様構造を意味することができる。
別の例では、ループ２５５−ｂおよびループ２６０−ｃは、共通のビアを異なる層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂおよび第２の層１２５）に使用して形成することができる。さらに別の例では、ループ２５５−ａとループ２６０−ａの交点に部分的に導電性材料が存在しないことによって示されているように、ループ２５５−ａおよびループ２６０−ａは、共通のビアを使用して同じ層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）に形成することができる。したがって図２Ｂに示されているループ２５５およびループ２６０の任意の組合せは、少なくとも１つの共通のビアを使用して同じ層に形成された結合ループ、あるいは異なる層に形成された個別の（互いに電気的に隔離される）ループを表すことができる。異なる層に形成されたループ２５５、２６０は互いに電気的に隔離することができ、あるいは複数のループ２５５、２６０と関連する共通のビアに導電性材料を充填することによって互いに結合することができる。
いくつかの例では、複数のループ２５５および／または２６０が１つまたは複数の第１の層（例えば図１Ａを参照して上で説明した第１の層１１５−ａ、１１５−ｂ）に存在し得る。したがって１つまたは複数の結合ループ（例えば「Ｔ」字形、「Ｘ」字形、「Ｌ」字形などで形成されたループ）を得ることができる。他の例では、複数のループ２５５および／または２６０が１つまたは複数の第２の層（例えば図１Ａを参照して上で説明した第２の層１２５）に存在し得る。追加または別法として、ループ２５５および／または２６０の任意の組合せが１つまたは複数の第１の層および第２の層の組合せに存在し得る。例えば第１の複数のループ２５５が１つまたは複数の第１の層の中に位置し、また、第２の複数のループ２６０が１つまたは複数の第２の層の中に位置する場合、第１の複数のループ２５５および第２の複数のループ２６０は、３Ｄクロス・ポイント構成の埋設線のマトリックス（例えばアクセス線の格子構造）を形成することができる。メモリデバイスの例では、埋設線の各位相クロス・ポイントは記憶セルに対応することができ、また、場合によっては、記憶セルは、交差する埋設線の間に置くことができる。
ループ２５５および／または２６０は、場合によっては、各セグメントが導電線を含む複数の離散的なセグメントに切断する（例えば分割する、分離する）ことができる。例えばループ２５０を形成するために使用されるビア２３５を使用して、貫通して展開する空洞を作り出すことにより、ループ２５０を介して等方的にエッチングすることができ（恐らくは複数のエッチング液を使用して）、したがってループ２５０を切断することができる。別の例として、ループ２５０の導電性材料の上方に配置されたビア２３５を使用して、ループ２５０を介して異方的にエッチングすることも可能である（恐らくは複数のエッチング液を使用して）。別の例として、一組のビア２１０を使用して、ループ２５０と交差し、したがってループ２５０を切断するチャネル２２０を作り出すことも可能である。
本明細書において説明されている技法を使用して、任意の数および任意の配置のループ２５５、２６０を形成することができ、また、任意のループ２５５、２６０を互いに結合することができ、あるいは互いに電気的に隔離することができることを理解されたい。さらに、図２Ｂに示されている例には示されていないが、第１の複数のループ２５５および第２の複数のループ２６０の各ループは、場合によっては、１つまたは複数の他のループを取り囲むことができ、あるいは１つまたは複数の他のループによって取り囲まれることができ、したがって一組の同心ループ２５６の一部であることを理解されたい。また、図２Ｂに示されている例は、図２Ａを参照して説明したループ２５０の例であるループ２５５、２６０を含んでいるが、本明細書において説明されている技法を使用して、図２Ａに示されている充填されたチャネル２３０の同様の配置または他の構造を製造することも可能であることを理解されたい。
追加または別法として、ループ２５５、２６０の配置は、部分的に、各それぞれの層（例えば第１の層および第２の層）における初期ビアパターン間隔および／または材料選択に基づくことができる。例えばループ２５５−ａは第１の層に形成することができ、また、ループ２６０−ｂは第２の層に形成することができる。初期ステップとして、第１の層および第２の層の各々に形成される構造に従って各ビアをパターン化することができる。第２の層における構造（例えばループ２６０−ｂ）が、第１の層における構造（例えばループ２５５−ａ）を作り出すために使用されるプロセスステップによって影響されない（例えば切断されない）ことを保証するために、第１の層に構造を形成するために使用されるビアは、既に形成済みの構造、あるいは第２の層に形成される構造への影響を回避するようにサイズ設定し、かつ、配置することができる。言い換えると、１つの層に構造を形成するために使用されるビアの間隔および大きさは、別の層に残留している残留誘電材料が別の層における構造の後続する形成を保護し、あるいは許容することを保証することができる。いくつかの例では、異なる層は異なる誘電材料を含んでいるため、残留誘電材料は、別の層に残留することができる。いくつかの例では、複数の層（例えば第１の層、第２の層）に埋設導電線を形成することができる。それぞれの層（例えば第１の層）における埋設導電線の幅は、埋設導電線を作り出すために形成される空洞の幅に基づくことができる。
図１は、本開示の製造技法による、埋設線を形成する例示的方法を示したものである。いくつかの例では、図３は、２つのセットの埋設線の同時形成を示しており、Ｄ１層と呼ぶことができるそれぞれの第１の層における各セットの埋設線は第１の誘電材料を含む。いくつかの例では、埋設線は、１つまたは複数の電極、回路トレース、様々な電子構成要素間の相互接続であること、またはそれらを意味することも可能であり、あるいはデータバスの一部であること、またはデータバスと関連することができる。追加または別法として、埋設線は、３Ｄクロス・ポイント・メモリデバイスなどの３Ｄメモリデバイスを含むメモリデバイスのアクセス線（例えばビット線および／またはワード線）を意味することができる。
図３に示されている層のスタックは、図１Ａを参照して説明したスタック１０５−ａに対応し得る。例えば図１Ａを参照して説明したように、ハードマスク（ＨＭ）層は上部層１１０に対応し、第１の誘電体層（例えば「Ｄ１」層）は第１の層１１５−ａおよび１１５−ｂに対応し、第２の誘電体層（例えば「Ｄ２」層）は層１２５に対応し、また、第３の層は第３の層１２０−ａ、１２０−ｂに対応し得る。
図３には、ダイアグラム３０１、３０２および３０３を示している。いくつかの例では、ダイアグラム３０１は、３行のビア（例えば図２Ａを参照して説明したビア２１０）、およびビアの行を使用して形成された６つの埋設線（例えばワード線）を含むスタックの上面図を示すことができる。ダイアグラム３０１におけるビアの各行を使用して、少なくとも１つのループ（例えば図２Ａを参照して説明したループ２５０または同心ループ２５６）をターゲット層に形成することができる。
いくつかの例では、ダイアグラム３０２は、スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。この横断面側面図は、基準線Ａ−Ａによって表されている、ダイアグラム３０１に示されているビアの中心に対応し得る。追加または別法として、ダイアグラム３０３は、基準線Ｂ−Ｂによって表されている、ダイアグラム３０１のビア間の空間に対応するスタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。
処理ステップ３０５で、フォトリソグラフィステップにより、ダイアグラム３０１に示されているビアのパターンを材料のスタックの上に転写することができる。異方性エッチングステップにより、引き続いてスタックから１つまたは複数の材料を除去し、それによりスタックに侵入するビア孔を作り出すことができる。上で説明したように、ビアは頂部層（例えば図１Ａを参照して説明した上部層１１０）に侵入することができ、また、ビア孔はスタックの中へ（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂへ）展開することができる。
ダイアグラム３０２では、処理ステップ３０５は、１つのビア（例えば第１のビアまたは第１の孔）、およびスタックに侵入する対応するビア孔を示すことができる。他の例（図示せず）では、処理ステップ３０５は、複数のビア（例えば複数の第１のビアまたは複数の第１の孔）の形成を含むことができる。このプロセスにより、スタックの埋設層を後続する処理ステップに露出することができる。ダイアグラム３０３では、処理ステップ３０５は、初期スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）は、隣接するビアの間にそのまま残ることを示すことができる。言い換えると、ダイアグラム３０３は、スタックのうちの隣接するビア間の部分は、処理ステップ３０５の間、変化しないままであり得ることを示すことができる。いくつかの例では、処理ステップ３０５は、図１Ｂを参照して説明した処理ステップ１００−ｂの例であってもよい。
処理ステップ３１０で、等方性エッチングステップにより、スタック中の各第１の層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）の誘電材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、等方性エッチングのエッチング液に露出される各第１の層（例えば各Ｄ１層）の一部を選択的に除去することができる。いくつかの例では、処理ステップ３１０で使用されるエッチング液は、スタックの他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。言い換えると、エッチング液は、各Ｄ１層の第１の誘電材料の少なくとも一部を選択的に除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（例えば実質的に保護する、あるいは完全に保護する）ことができる。
複数の隣接するビアを使用して、各第１の層から第１の誘電材料の少なくとも一部を選択的に除去することにより、処理ステップ３１０は、各第１の層に形成された第１のチャネルをもたらすことができる。第１のチャネルは、処理ステップ３０５で形成されたビア、ならびに処理ステップ３０５で形成されたビアを含む一組のビアのうちの他の連続するビアを介して、それぞれの第１の層から第１の誘電材料の一部を除去することによって形成することができる。第１の誘電材料の一部を除去することにより、各第１の層の第１の誘電材料の中に、第１の空洞（例えば図１Ｃを参照して説明した空洞１３６）のセットのうちの対応するセットを形成することができ、また、連続する第１の空洞が結合して、第１の空洞を含む層に第１のチャネルを形成することができるよう、第１の空洞を構成する（例えば配置し、かつ、サイズ設定する）ことができる。いくつかの例では、チャネルは、処理ステップ３０５で形成されたビアを含む一組のビアと位置合わせさせることができる（例えばチャネルは、ビアの上記一組のセットに含まれている各ビアの垂直方向の軸と交わることができる）。ビア孔はスタック中の各第１の層の側壁を露出させるため、等方性エッチングは、スタック中の各第１の層にチャネルを同時に作り出すことができる。したがって処理ステップ３１０で、第１の層の中に第１のチャネルを形成することができる。
いくつかの例では、他の層のビア孔の幅はそのままにして、各第１の層にチャネルを作り出すことができる（例えば第１の空洞、したがってチャネルを作り出すために使用されるエッチング液の化学選択性のために）。例えば幅３１１は第１の幅と呼ぶことができ、また、両方の第１の層の中に形成される空洞の最終的な大きさを表すことができる。ダイアグラム３０３の処理ステップ３１０は、いくつかの例では、隣接するビアを使用して同じ層に形成された空洞は、結合して両方の第１の層にチャネル（例えば図２Ａを参照して説明した第１のチャネル２２０）を形成することができることを示すことができる。チャネルは、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅３１２）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅３１２は幅３１１と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅３１２は幅３１１未満であってもよい。
処理ステップ３１５で、各チャネルに電極材料を充填することができる。いくつかの例では、電極材料は導電性材料であってもよい。場合によっては、スタックの頂部（例えばＨＭ層の頂部）に過剰な電極材料を形成することができ、また、エッチング−バック・プロセスまたは化学−機械研磨プロセスによって除去することができる。処理ステップ３１５で、ダイアグラム３０３は、電極材料は、チャネルのビアとビアの間の部分に流入し、したがって各チャネルを同時に充填することができることを示している。本明細書において使用されているように、材料（例えば導電性材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
処理ステップ３２０で、異方性エッチングステップにより、電極材料の少なくとも一部を除去することができる。この除去により、各ビアと関連する新しいビア孔を作り出すことができる。例えばビア孔は処理ステップ３０５で形成することができるが、後で処理ステップ３１５で充填される（例えば電極材料によって）。したがって新しいビア孔（例えばビア）は、処理ステップ３２０で、処理ステップ３１５でビア孔および関連するチャネルに充填された材料をビア孔から除去することによって形成することができる。異方性エッチングは、処理ステップ３０５のＨＭ層と同じビアパターンを使用することができ、また、各第１の層の電極材料の側壁を露出させるビア孔を作り出すことができる。処理ステップ３２０の後に、ビア孔に誘電材料（図示せず）が充填される場合、図２Ａを参照して上で説明した一組の充填されたチャネル２３０が各Ｄ１層に存在することになる。
処理ステップ３２５で、等方性エッチングステップにより、各第１の層から電極材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、処理ステップ３１５で既に空洞に充填された電極材料の一部を除去することができる。したがって連続する空洞を各第１の層に形成することができる。連続する空洞は、結合してチャネル（例えば第２のチャネル）を形成することができる。例えば処理ステップ３１０で形成されるチャネルは第１のチャネルと呼ぶことができ、また、処理ステップ３２５で形成されるチャネルは第２のチャネルと呼ぶことができる。処理ステップ４２５で、ダイアグラム３０３は、両方のＤ１層に形成された空洞を示している。第２のチャネルは、いくつかの例では、等方性エッチングによって各空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅３２７）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅３２７は幅３２６と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅３２７は幅３２６未満であってもよい。
電極材料を除去することにより、第２のチャネルを取り囲む残留電極材料のループ（例えばループ２５０）を得ることができ、また、このループは、ループの２つの細長い側面（例えば比較的より長い側面）が２つの全く異なる電極（例えば第１の電極および第２の電極）として構成されるよう、引き続いて切断することができる。言い換えると、電極材料を除去することにより、各Ｄ１層の中に形成された第１の電極をそれぞれの第１の対の電極に分割することができる。２つの電極は、第１の幅３１１未満である第１の距離３２６によって分離することができ、幅３２６は、処理ステップ３２５で形成される第２の空洞の幅である。
処理ステップ３２５で使用されるエッチング液は、他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。例えばエッチング液は、電極材料の一部を除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（または実質的に保護する）ことができる。Ｄ１層から電極材料を選択的に除去することにより、処理ステップ３１０で形成されたチャネルの中に残留している、処理ステップ３１５で堆積された電極材料の一部を得ることができる。この除去により、電極材料のループ（例えば図２Ａを参照して説明したループ２５０）を形成することができる。
処理ステップ３３０で、各チャネルおよび関連するビア孔に誘電材料を充填することができる。誘電材料は、各第１の層の誘電材料（例えば第１の誘電材料）と同じ材料であっても、あるいは異なる誘電材料であってもよい。いくつかの例では、処理ステップ３３０で、ダイアグラム３０２および３０３は、電極材料の２つのループ（例えば図２Ａを参照して説明した２つのループ２５０）が、同じ行のビアを使用して同時に形成されたことを示すことができる。これは、上部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ａ）に第１のループを形成することができ、また、下部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ｂ）に第２のループを形成することができる。他の例では、スタックは、各Ｄ１層がそれぞれの電極材料のループを有する任意の数のＤ１層を含むことができる。各ループは、上で説明した処理ステップを使用して形成することができる。本明細書において使用されているように、材料（例えば誘電材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
場合によっては、ループは埋設線として機能することができる。他の場合には、ループは複数のセグメントに切断する（例えば分割する、分離する）ことができ、それにより単一のループから複数の埋設線を形成することができる。例えば細長いループの比較的短い側面（例えば端部）が細長いループの比較的長い側面から切断される場合、各ループから２つの埋設線を形成することができる。ループは任意の回数にわたって切断することができ、それにより任意の数のセグメント、したがって任意の数の離散的な埋設線を作り出すことができる。ループは、例えばそのループを介してエッチングする（例えば異方性エッチングする）ためにループの上方に位置するように配置されたビアを使用することによって切断することができる。ループは、そのループを含む層に、ループの外側の幅より広い幅を有する空洞を作り出すために（例えばループが切断されるまで、ループによって取り囲まれた材料、ならびにループに含まれている材料を除去するために１つまたは複数の等方性エッチングステップを使用することによって）、ループを作り出すために使用されるビアのうちの１つなどの、ループの近くに配置されたビアを使用することによっても切断することができる。さらに別の例として、ループは、第２のセットのビア（第１のセットのビアはループを作り出すために使用される）を使用することによって切断することができ、第２のセットのビアは、ループを含む層に第２のセットのビアを使用して形成されたチャネル（例えば第１のチャネル２２０）が交差し、かつ、ループを切断することができるような構成（例えば行などの線形構成）で配置される。したがっていくつかの例では、各層は、１つまたは複数の導電線（例えば１つまたは複数のループを切断することによって形成された）を含むことができる。
図２は、本開示の製造技法による、埋設線を形成する例示的方法を示したものである。いくつかの例では、図４は、複数のセットの埋設線の同時形成を示しており、Ｄ１層と呼ぶことができるそれぞれの第１の層における各セットの埋設線は第１の誘電材料を含む。図４に示されている層のスタックは、図１Ａを参照して説明したスタック１０５−ａに対応し得る。例えば図１Ａを参照して説明したように、ハードマスク（ＨＭ）層は上部層１１０に対応し、第１の誘電体層（例えば「Ｄ１」層）は第１の層１１５−ａおよび１１５−ｂに対応し、第２の誘電体層（例えば「Ｄ２」層）は層１２５に対応し、また、第３の層は第３の層１２０−ａ、１２０−ｂに対応し得る。
図４は、ダイアグラム４０１、４０２および４０３を示している。いくつかの例では、ダイアグラム４０１は、３行のビア（例えば図２Ａを参照して説明したビア２１０）、およびビアの行を使用して形成された６つの埋設線（例えばワード線）を含むスタックの上面図を示すことができる。ダイアグラム４０１におけるビアの各行を使用して、少なくとも１つのループ（例えば図２Ａを参照して説明したループ２５０または同心ループ２５６）をターゲット層に形成することができる。
いくつかの例では、ダイアグラム４０２は、スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。この横断面側面図は、基準線Ａ−Ａによって表されている、ダイアグラム４０１に示されているビアの中心に対応し得る。追加または別法として、ダイアグラム４０３は、基準線Ｂ−Ｂによって表されている、ダイアグラム３０１のビア間の空間に対応するスタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。
処理ステップ４０５で、異方性エッチングステップにより、引き続いてスタックから１つまたは複数の材料を除去し、それによりスタックに侵入するビア孔を作り出すことができる。上で説明したように、ビアは頂部層（例えば図１Ａを参照して説明した上部層１１０）に侵入することができ、また、ビア孔はスタックの中へ（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂへ）展開することができる。あるいは、他の例では、ビアは両方の頂部層を貫通してスタック中へ展開することができる。いずれの例においても、ビア、ビア孔および孔という用語は交換可能に使用することができ、また、処理ステップ４０５の間に作り出される空洞を意味することができる。
ダイアグラム４０２では、処理ステップ４０５は、図３を参照して説明したように処理された材料のスタックに対して実施することができる。したがって材料のスタックは、図３を参照して説明した処理ステップ３３０で形成された電極材料の２つのループを含むことができる。処理ステップ４０５で、異方性エッチングステップにより、図３を参照して説明したビアと同じビアを使用して１つまたは複数の材料を除去し、それによりスタックに侵入する新しいビア孔を作り出すことができる。処理ステップ４０５で作り出された新しいビア孔は、スタックの埋設層を後続する処理ステップに露出することができる。ダイアグラム４０３では、処理ステップ４０５は、初期スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）が、隣接するビアの間にそのまま残ることを示すことができる。言い換えると、ダイアグラム４０３は、スタックのうちの隣接するビア間の部分が、処理ステップ４０５の間、変化しないままであり得ることを示すことができる。いくつかの例では、処理ステップ４０５は、図１Ｂを参照して説明した処理ステップ１００−ｂの例であってもよい。
処理ステップ４１０で、等方性エッチングステップにより、例えば図３を参照して説明した処理ステップ３３０で堆積された各第１の層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）の誘電材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、等方性エッチングのエッチング液に露出される各第１の層（例えば各Ｄ１層）の一部を選択的に除去することができる。いくつかの例では、処理ステップ４１０で使用されるエッチング液は、スタックの他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。言い換えると、エッチング液は、各Ｄ１層の第１の誘電材料の少なくとも一部を選択的に除去することができ、その一方でスタックの他の材料（例えば図３を参照して説明したような、処理ステップ３１５で堆積された電極材料）を保護する（例えば実質的に保護する、あるいは完全に保護する）ことができる。
複数の隣接するビアを使用して、各第１の層から第１の誘電材料の少なくとも一部を選択的に除去することにより、処理ステップ４１０は、各第１の層に形成されたチャネル（例えば第３のチャネル）をもたらすことができる。第３のチャネルは、処理ステップ４０５で形成されたビア、ならびに処理ステップ４０５で形成されたビアを含む一組のビアのうちの他の連続するビアを介して、それぞれの第１の層から第１の誘電材料の一部を除去することによって形成することができる。第１の誘電材料の一部を除去することにより、各第１の層の第１の誘電材料の中に、対応するセットの第３の空洞（例えば図１Ｃを参照して説明した空洞１３６）を形成することができ、また、連続する第３の空洞が結合して、第３の空洞を含む層に第３のチャネルを形成することができるよう、第３の空洞を構成する（例えば配置し、かつ、サイズ設定する）ことができる。いくつかの例では、第３のチャネルは、処理ステップ４０５で形成されたビアを含む一組のビアと位置合わせさせることができる（例えばチャネルは、上記一組のビアに含まれている各ビアの垂直方向の軸と交わることができる）。ビア孔はスタック中の各第１の層の側壁を露出させるため、等方性エッチングは、スタック中の各第１の層に第３のチャネルを同時に作り出すことができる。したがって処理ステップ４１０で、第１の層の中に第３のチャネルを形成することができる。
いくつかの例では、他の層のビア孔の幅はそのままにして、各第１の層に第３のチャネルを作り出すことができる（例えば第３の空洞、したがって第３のチャネルを作り出すために使用されるエッチング液の化学選択性のために）。例えば幅４１１は第３の幅と呼ぶことができ、また、両方の第１の層の中に形成される空洞の最終的な大きさを表すことができる。ダイアグラム４０３の処理ステップ４１０は、いくつかの例では、隣接するビアを使用して同じ層に形成された空洞は、結合して両方の第１の層に第３のチャネルを形成することができることを示すことができる。第３のチャネルは、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。第３のチャネルの幅（例えば幅４１２）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅４１２は幅４１１と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅４１２は幅４１１未満であってもよい。
処理ステップ４１５で、各第３のチャネルに電極材料を充填することができる。いくつかの例では、電極材料は導電性材料であってもよい。場合によっては、スタックの頂部（例えばＨＭ層の頂部）に過剰な電極材料を形成することができ、また、エッチング−バック・プロセスまたは化学−機械研磨プロセスによって除去することができる。処理ステップ４１５で、ダイアグラム４０３は、電極材料は、チャネルのビアとビアの間の部分に流入し、したがって各第３のチャネルを同時に充填することができることを示している。本明細書において使用されているように、材料（例えば導電性材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
処理ステップ４２０で、異方性エッチングステップにより、電極材料の少なくとも一部を除去することができる。この除去により、各ビアと関連する新しいビア孔を作り出すことができる。例えばビア孔は処理ステップ４０５で形成することができるが、後で処理ステップ４１５で充填される（例えば電極材料によって）。したがって新しいビア孔は、処理ステップ４２０で、処理ステップ４１５でビア孔および関連するチャネルに充填された材料をビア孔から除去することによって形成することができる。異方性エッチングは、処理ステップ４０５のＨＭ層と同じビアパターンを使用することができ、また、各第１の層の電極材料の側壁を露出させるビア孔を作り出すことができる。
処理ステップ４２５で、等方性エッチングステップにより、各第１の層から電極材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、処理ステップ４１５で既に空洞に充填された電極材料の一部を除去することができる。したがって連続する空洞を各第１の層に形成することができる。連続する空洞（第４の空洞）は、結合してチャネル（例えば第４のチャネル）を形成することができる。例えば処理ステップ４１０で形成されるチャネルは第３のチャネルと呼ぶことができ、また、処理ステップ４２５で形成されるチャネルは第４のチャネルと呼ぶことができる。処理ステップ４２５で、ダイアグラム４０３は、両方のＤ１層に形成された第４の空洞を示している。第３のチャネルは、いくつかの例では、等方性エッチングによって各第４の空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅４２７）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅４２７は幅４２６と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅４２７は幅４２６未満であってもよい。
電極材料を除去することにより、第４のチャネルを取り囲む残留電極材料のループ（例えば図２Ａを参照して説明した一組の２つの同心ループ２５６の内部ループ）を得ることができ、また、このループは、ループの４つの細長い側面（例えば比較的より長い側面）が４つの全く異なる電極（例えば第１の電極、第２の電極、第３の電極および第４の電極）として構成されるよう、引き続いて切断することができる。言い換えると、電極材料を除去することにより、各Ｄ１層の中に形成された（例えばステップ４１５で）第２の電極をそれぞれの対の第２の電極に分割することができる。電極のこれらの対は可変距離だけ分離することができる。例えば電極の対は、幅４２６より長い、あるいは幅４２６より短い距離だけ分離することができ、幅４２６は、処理ステップ４２５で形成される第４の空洞の幅である。
処理ステップ４２５で使用されるエッチング液は、他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。例えばエッチング液は、電極材料の一部を除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（または実質的に保護する）ことができる。Ｄ１層から電極材料を選択的に除去することにより、処理ステップ４１０で形成された第３のチャネルの中に残留している、処理ステップ４１５で堆積された電極材料の一部を得ることができる。この除去により、電極材料のループ（例えば図２Ａを参照して説明したループ２５６）を形成することができる。
処理ステップ４３０で、各第４のチャネルおよび関連するビア孔に誘電材料を充填することができる。誘電材料は、各第１の層の誘電材料（例えば第１の誘電材料）と同じ材料であっても、あるいは異なる誘電材料であってもよい。いくつかの例では、処理ステップ４３０で、ダイアグラム４０２および４０３は、電極材料の２つのループ（例えば図２Ａを参照して説明したループ２５６）が、同じ行のビアを使用して各Ｄ１層の中に同時に形成されたことを示すことができる。これは、上部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ａ）に第１のセットの同心ループを形成することができ、また、下部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ｂ）に第２のセットの同心ループを形成することができる。他の例では、スタックは、各Ｄ１層が電極材料のそれぞれの一組の同心ループを有する任意の数のＤ１層を含むことができる。各ループは、上で説明した処理ステップを使用して形成することができる。場合によっては、同心ループは埋設線として機能することができる。他の場合には、一方または両方のループは複数のセグメントに切断する（例えば分割する、分離する）ことができ、それにより単一のループから複数の埋設線を形成することができる。例えば細長いループの比較的短い側面（例えば端部）が細長いループの比較的長い側面から切断される場合、各ループから２つの埋設線を形成することができる。したがって同心ループを切断することにより、少なくとも４つの埋設線を形成することができる。ループは任意の回数にわたって切断することができ、それにより任意の数のセグメント、したがって任意の数の離散的な埋設線を作り出すことができる。本明細書において使用されているように、材料（例えば誘電材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
図４に示されているように、処理ステップ４３０後における、同心ループから形成された電極間の分離距離は非一様であってもよい。例えば場合によっては、内部ループから形成される電極は、内部ループから形成される別の電極よりも、外部ループから形成される電極により近づけることができる。他の場合（図示せず）には、内部ループから形成される電極は、内部ループから形成される別の電極からよりも、外部ループから形成される電極からより遠ざけることができる。
図３および図４は、一組の２つの同心ループを形成するための例示的技法を集合的に示しているが、他の数の同心ループを形成するために、任意のチャネルおよびループ寸法を使用して、同様の技法を任意の回数にわたって反復することができることを理解されたい。
図３は、本開示の製造技法による、埋設線を形成する例示的方法を示したものである。いくつかの例では、図５は、１つのセットの埋設線の形成を示しており、Ｄ２層と呼ぶことができる第２の層における埋設線は第２の誘電材料を含む。図５に示されている層のスタックは、図１Ａを参照して上で説明したスタックに対応し得る。例えば図１Ａを参照して説明したように、ハードマスク（ＨＭ）層は上部層１１０に対応し、第１の誘電体層（例えば「Ｄ１層」）は第１の層１１５−ａおよび１１５−ｂに対応し、第２の誘電体層（例えば「Ｄ２層」）は層１２５に対応し、また、第３の層は第３の層１２０−ａ、１２０−ｂに対応し得る。いくつかの例では、ＤＭ層はメモリ材料（例えば図１Ａを参照して説明したスタック１０５−ａの一部として形成されたメモリ材料）を含むことができる。他の例では、ＤＭ層はプレースホルダー材料を含むことができ、その中にメモリ材料を堆積させることができる。いくつかの例では、プレースホルダー材料は第３の誘電材料であってもよく、また、ＤＭ層は、メモリ層またはプレースホルダー層と呼ぶことができる。
図５は、ダイアグラム５０１、５０２および５０３を示している。いくつかの例では、ダイアグラム５０１は、３行のビア（例えば図２Ａを参照して説明したビア２１０）、およびビアの行を使用して形成された６つの埋設線（例えばワード線）を含むスタックの上面図を示すことができる。ダイアグラム５０１におけるビアの各行を使用して、少なくとも１つのループ（例えば図２Ａを参照して説明したループ３５０またはループ３５５）を形成することができる。したがって２つの埋設線（例えばワード線またはビット線）を各ループから形成することができる。
いくつかの例では、ダイアグラム５０２は、スタック（例えば図２Ａを参照して説明したスタック２０５−ａ）の横断面側面図を示すことができる。この横断面側面図は、基準線Ａ−Ａによって表されている、ダイアグラム５０１に示されているビアの中心に対応し得る。追加または別法として、ダイアグラム５０３は、基準線Ｂ−Ｂによって表されている、ダイアグラム４０１のビア間の空間に対応するスタック（例えば図２Ａを参照して説明したスタック２０５−ａ）の横断面側面図を示すことができる。
処理ステップ５０５で、フォトリソグラフィステップにより、ダイアグラム５０１に示されているビアのパターンを材料のスタックの上に転写することができる。いくつかの例では、ビア孔は、第２のセットのビアを形成するものとして参照され得る。したがって第２のセットのビアは、図４の処理ステップ４０５におけるビアの形成に使用される空間構成（例えば第１の空間構成）とは異なる空間構成（例えば第２の空間構成）を使用して形成することも可能である。異方性エッチングステップにより、引き続いてスタックから１つまたは複数の材料を除去し、それによりスタックに侵入するビア孔を作り出すことができる。上で説明したように、ビアは頂部層（例えば図１Ａを参照して説明した上部層１１０）に侵入することができ、また、ビア孔はスタックの中へ（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂへ）展開することができる。
ダイアグラム５０２では、処理ステップ５０５は、１つのビア（例えば第１のビア）、およびスタックに侵入する対応するビア孔を示すことができる。このプロセスは、スタックの埋設層を後続する処理ステップに露出する。ダイアグラム５０３では、処理ステップ５０５は、初期スタック（例えば図２Ａを参照して説明したスタック２０５）が、隣接するビアの間にそのまま残ることを示すことができる。言い換えると、ダイアグラム５０３は、スタックのうちの隣接するビア間の部分が、処理ステップ５０５の間、変化しないままであり得ることを示すことができる。いくつかの例では、処理ステップ５０５は、図２Ｂを参照して説明した処理ステップ２００−ｂの例であってもよい。
処理ステップ５１０で、等方性エッチングステップにより、スタック中の第２の層（例えば図１を参照して説明した第２の層１２５）の誘電材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、等方性エッチングのエッチング液に露出される第２の層の一部を選択的に除去することができる。いくつかの例では、処理ステップ５１０で使用されるエッチング液は、スタックの他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。言い換えると、エッチング液は、Ｄ２層の第２の誘電材料の少なくとも一部を選択的に除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ１層、ＨＭ層などの他の層の材料）を保護する（例えば実質的に保護する、あるいは完全に保護する）ことができる。複数の隣接するビアを使用して、第２の層から第２の誘電材料の少なくとも一部を選択的に除去することにより、処理ステップ５１０は、第２の層に空洞（例えば図２Ｃを参照して説明した空洞２３６）をもたらすことができる。
いくつかの例では、他の層のビア孔の幅はそのままにして、第２の層に空洞を作り出すことができる。例えば幅５１１は、第２の層に形成される空洞の最終的な大きさを表すことができ、また、第２の幅５１１と呼ぶことができる。ダイアグラム５０３の処理ステップ５１０は、いくつかの例では、隣接するビアを使用して同じ層に形成された空洞は、結合して第２の層にチャネル（例えば図２Ａを参照して説明したチャネル２２０）を形成することができることを示すことができる。チャネルは、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅５１２）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅５１２はいくつかの場合における幅５１１と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅５１２は幅５１１未満であってもよい。
処理ステップ５１５で、各チャネルに電極材料を充填することができる。いくつかの例では、電極材料は導電性材料であってもよい。スタックの頂部（例えばＨＭ層の頂部）に過剰な電極材料を形成することができ、また、エッチング−バック・プロセスまたは化学−機械研磨プロセスによって除去することができる。処理ステップ５１５で、ダイアグラム５０３は、電極材料が、チャネルのビアとビアの間の部分に流入し、したがって各チャネルを同時に充填することができることを示している。本明細書において使用されているように、材料（例えば導電性材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
処理ステップ５２０で、異方性エッチングステップにより、電極材料の少なくとも一部を除去することができる。この除去により、各ビアと関連する新しいビア孔を作り出すことができる。例えばビア孔は処理ステップ５０５で形成することができるが、後で処理ステップ５１５で充填される（例えば電極材料によって）。したがって新しいビア孔（例えばビア）は、処理ステップ５２０で、処理ステップ５１５でビア孔および関連するチャネルに充填された材料をビア孔から除去することによって形成することができる。異方性エッチングは、処理ステップ５０５のＨＭ層と同じビアパターンを使用することができ、また、第２の層の電極材料の側壁を露出させるビア孔を作り出すことができる。
いくつかの例では、異方性エッチングステップにより、処理ステップ５１５で各第２の層に作り出された空洞に既に充填されている電極材料の一部を除去することができる。電極材料を除去することにより、チャネルを取り囲む残留電極材料のループ（例えば図２Ａを参照して説明したループ２５０）を得ることができ、また、ループは、ループの２つの細長い側面（例えば比較的より長い側面）が２つの全く異なる電極（例えば第２の対の電極、すなわち第５の電極および第６の電極）として構成されるよう、引き続いて切断することができる。
処理ステップ５２５で、等方性エッチングステップにより、各第２の層から電極材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、処理ステップ５１０で第２の層に作り出された空洞に既に充填されている電極材料の一部を除去することができる。処理ステップ５２５で使用されるエッチング液は、他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。例えばエッチング液は、電極材料の一部を除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（または実質的に保護する）ことができる。電極材料を選択的に除去することによってループ（例えば図２Ａを参照して説明したループ２５０）を形成することができる。したがってループの幅（例えば幅５２６）は、処理ステップ５１０で示されている第２の幅５１１未満であってもよい。
処理ステップ５２５で、ダイアグラム５０３は、第２の層に形成された空洞を示している。空洞は、それぞれの第２の層に形成される空洞の最終的な幅であってもよい幅５２６を有することができる。追加または別法として、ダイアグラム５０３は、第２の層に形成された空洞が、結合して（例えば隣接して）、第１の誘電材料内にチャネルを形成することができることを示している。チャネルは、いくつかの例では、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。いくつかの例では、チャネルの幅（例えば幅５２７）は、幅５２６と同じ幅（例えばほぼ同じ幅）であってもよい。他の例では、幅５２７は幅５２６より長くても、あるいは幅５２６より短くてもよい。
処理ステップ５３０で、各チャネルおよび関連するビア孔に誘電材料を充填することができる。誘電材料は、他のＤ２層の誘電材料（図には示されていないが、例えば第２の誘電材料）と同じ材料であっても、あるいは異なる誘電材料であってもよい。いくつかの例では、処理ステップ５３０で、ダイアグラム５０２および５０３は、電極材料の２つ以上のループ（例えば図２Ａを参照して説明したループ２５０）は、同じ行のビアを使用して同時に形成されたことを示すことができる。これは、第２の層（例えば図１Ａを参照して説明した第２の層１２５）に第１のループを形成することができる。他の例では、スタックは、電極材料のそれぞれのループを有する任意の数のＤ２層を含むことができる。各ループは、上で説明した処理ステップを使用して形成することができる。本明細書において使用されているように、材料（例えば誘電材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
他の例（図示せず）では、追加電極材料を除去することができる。例えば等方性エッチングステップにより、電極材料の追加部分を除去することができる。電極材料のこの追加除去により、上で説明した第１の電極と第２の電極の間に配置された２つの追加電極（例えば第３の電極および第４の電極）を得ることができる。いくつかの例では、第３の電極は、第１の幅より長い第２の距離だけ第４の電極から分離することができる。
いくつかの例では、埋設線および関連する製造技法をサポートする装置について、図３から図５を参照して説明することができる。いくつかの例では、装置は、上部層および第１の層を含むスタックを含むことができる。スタックの上部層の中に複数の孔を配置することができ、また、各孔は第１の幅を有することができる。いくつかの例では、スタックの第１の層に第１の電極を配置することができ、また、第１の電極は複数の第１の孔と位置合わせさせることができる。第１の電極は、第１の幅より広い第２の幅を有することができ、また、場合によっては、はしご様の形状を有することができる。他の例では、スタックは、スタックの上部層の中に複数の第２の孔を含むことができる。複数の第１の孔は、第１の方向に展開している第１の行で配置することができ、また、複数の第２の孔は、第１の方向とは異なる第２の方向に展開している第２の行で配置することができる。
いくつかの例では、スタックの第１の層に第２の電極を配置することができる。第２の電極は複数の第２の孔と位置合わせさせることができる。いくつかの例では、第１の電極は第２の電極と結合することができる。
他の例では、装置は、上部層および第１の層を含むスタックを含むことができる。スタックは、スタックの上部層の中に複数の第１の孔を含むことができ、また、各第１の孔は第１の幅を有することができる。いくつかの例では、スタックは、スタックの第１の層に第１の電極および第２の電極を含むことができる。第１の電極は、第１の幅より長い第１の距離だけ第２の電極から分離することができる。いくつかの例では、第１の電極と第２の電極の間にギャップを存在させることができ、また、複数の第１の孔と位置合わせさせることができる。
いくつかの例では、スタックは、第１の電極と第２の電極の間に配置された第３の電極および第４の電極を含むことができる。第３の電極は、第１の幅より長い第２の距離だけ第４の電極から分離することができる。追加または別法として、第１の電極は第３の距離だけ第３の電極から分離することができ、また、第２の電極は第３の距離だけ第４の電極から分離することができる。いくつかの例では、第１の幅は第３の距離より広くすることができる。他の例では、第１の電極は第３の距離だけ第３の電極から分離することができ、また、第２の電極は第３の距離だけ第４の電極から分離することができる。いくつかの例では、第２の距離は第３の距離より長くすることができる。
他の例では、スタックは、各々が第２の幅を有する複数の第２の孔をスタックの上部層の中に含むことができる。いくつかの例では、スタックは第２の層を含むことができる。第２の層は第５の電極および第６の電極を含むことができる。いくつかの例では、第５の電極は、第２の幅より長い第４の距離だけ第６の電極から分離することができる。
図４は、本開示の例による、埋設線を形成するための方法４００を示すフローチャートを示したものである。方法４００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法４００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
４０５でスタックを形成することができる。いくつかの例では、スタックは、第１の層に第１の誘電材料を含むことができる。４０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、４０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
４１０で第１のセットのビアを形成することができる。４１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、４１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
４１５で、第１の層の第１の誘電材料中に第１のチャネルを形成することができる。いくつかの例では、第１のチャネルは第１のセットのビアと位置合わせさせることができる。４１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、４１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
４２０で第１のチャネルに電極材料を充填することができる。４２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、４２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。いくつかの例（図６には示されていない）では、電極材料が充填された第１のチャネルは、第１のチャネルの幅に等しい幅を有する電極として機能することができる。第１のチャネルが第１のセットのビアを使用して複数の層に形成され、次に電極材料が充填される場合、各層の電極（例えば各第１のチャネルに対応する電極）を隔離するために、第１のセットのビアから電極材料を除去し、かつ、誘電材料を充填することができる。
図５は、本開示の例による、埋設線を形成するための方法５００を示すフローチャートを示したものである。方法５００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法５００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
５０５でスタックを形成することができる。いくつかの例では、スタックは、第１の層に第１の誘電材料を含むことができる。５０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、５０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
５１０で第１のセットのビアを形成することができる。５１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、５１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
５１５で、第１の層の第１の誘電材料中に第１のチャネルを形成することができる。いくつかの例では、第１のチャネルは第１のセットのビアと位置合わせさせることができる。５１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、５１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
５２０で第１のチャネルに電極材料を充填することができる。５２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、５２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。いくつかの例（図７には示されていない）では、電極材料が充填された第１のチャネルは、第１のチャネルの幅に等しい幅を有する電極として機能することができる。第１のチャネルが第１のセットのビアを使用して複数の層に形成され、次に電極材料が充填される場合、各層の電極（例えば各第１のチャネルに対応する電極）を隔離するために、第１のセットのビアから電極材料を除去し、かつ、誘電材料を充填することができる。
５２５で、第１のチャネル内の電極材料中に、第１のチャネルより狭い第２のチャネルを形成することができる。５２５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、５２５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
５３０で第２のチャネルに第１の誘電材料を充填することができる。５３０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、５３０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。別法としては、異なる誘電材料を第２のチャネルに充填することも可能である。
場合によっては、方法は、第１の層に第１の誘電材料を含むスタックを形成するステップをも含むことができる。いくつかの例では、方法は、追加チャネルに電極材料を充填するステップを含むことができる。他の例では、方法は、第１の層の第１の誘電材料中に第１のチャネルを形成するステップを含むことができる。第１のチャネルは第１のセットのビアと位置合わせさせることができる。追加または別法として、方法は、第１のチャネルに電極材料を充填するステップを含むことができる。
いくつかの例では、第１のチャネルを形成するステップは、第１の層の第１の誘電材料中に対応するセットの連続する第１の空洞を形成するために、第１のセットのビアを介して第１の層から第１の誘電材料の一部を除去するステップを含むことができる。場合によっては、方法は、第１のチャネル内の電極材料中に、第１のチャネルより狭い第２のチャネルを形成するステップを含むことができる。追加または別法として、方法は、第２のチャネルに第１の誘電材料を充填するステップを含むことができる。いくつかの例では、第１の誘電材料以外の誘電材料（例えば第２の誘電材料、充填剤誘電材料）を第２のチャネルに充填することができる。言い換えると、第１のチャネルおよび第２のチャネルには、同じ誘電材料を充填することも、あるいは異なる誘電材料を充填することもできる。方法は、第１の層に電極材料のループを作り出すために第２のチャネルを形成するステップをも含むことができる。
他の例では、第２のチャネルを形成するステップは、第１のチャネル中の電極材料中に対応するセットの第２の空洞を形成するために、第１のセットのビアを介して第１のチャネルから電極材料の一部を除去するステップを含むことができる。いくつかの例では、連続する第２の空洞は結合して第２のチャネルを形成する。方法は、第１のセットのビアを形成するステップをも含むことができる。いくつかの例では、方法は、第２のセットのビアを形成するステップを含むことができる。追加または別法として、方法は、第１の層の第１の誘電材料中に第１のチャネルの第１の拡張部分を形成するステップであって、第１の拡張部分は第２のセットのビアと位置合わせされる、ステップを含むことができる。場合によっては、方法は、第１の拡張部分に電極材料を充填するステップを含むことができる。
追加または別法として、方法は、第１のセットのビアおよび第２のセットのビアを介して第１の層から第１の誘電材料の一部を除去するステップを含むことができる。第１のセットのビアは、第１の方向に展開している第１の行で配置することができ、また、第２のセットのビアは、第１の方向とは異なる第２の方向に展開している第２の行で配置することができる。いくつかの例では、第１のチャネルの幅は、少なくとも部分的に、第２のセットのビアにおける各ビアの間隔に基づくことができる。他の例では、方法は、第３のセットのビアを形成するステップを含むことができ、第２のセットのビアは第２の方向に展開し、また、第３のセットのビアは、第２の方向とは異なる第３の方向に展開する。
いくつかの例では、方法は、スタックを貫通する追加セットのビアを形成するステップを含むことができ、スタックは、第２の層に第２の誘電材料を含む。他の場合には、方法は、第２の層の第２の誘電材料中に追加チャネルを形成するステップを含むことができる。追加チャネルは追加セットのビアと位置合わせさせることができる。追加または別法として、方法は、電極材料の一組の同心ループを第１の層に作り出す第４のチャネルを形成するステップを含むことができる。
図６は、本開示の例による、埋設線を形成するための方法６００を示すフローチャートを示したものである。方法６００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法６００の操作は、図１３から図５を参照して考察した製造技法によって実現することができる。
６０５でスタックを形成することができる。スタックは、複数の第１の層に第１の誘電材料を含むことができる。６０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
６１０で第１のセットのビアを形成することができる。６１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
６１５で複数の第１のチャネルを形成することができる。各第１のチャネルは、それぞれの第１の層の第１の誘電材料中に、第１のセットのビアと位置合わせさせて配置することができる。６１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
６２０で複数の第１の電極を形成することができる。各第１の電極は、それぞれの第１の層に形成することができ、また、複数の第１の電極を形成するステップは、複数の第１のチャネルに電極材料を充填するステップを含むことができる。６２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。いくつかの例（図８には示されていない）では、各層の電極（例えば各第１のチャネルに対応する電極）を隔離するために、第１のセットのビアから電極材料を除去し、かつ、誘電材料を充填することができる。
図７は、本開示の例による、埋設線を形成するための方法７００を示すフローチャートを示したものである。方法７００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法７００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
７０５でスタックを形成することができる。スタックは、複数の第１の層に第１の誘電材料を含むことができる。７０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７１０で第１のセットのビアを形成することができる。７１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７１５で複数の第１のチャネルを形成することができる。各第１のチャネルは、それぞれの第１の層の第１の誘電材料中に、第１のセットのビアと位置合わせさせて配置することができる。７１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７２０で複数の第１の電極を形成することができる。各第１の電極は、それぞれの第１の層に形成することができ、また、複数の第１の電極を形成するステップは、複数の第１のチャネルに電極材料を充填するステップを含むことができる。７２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７２５で、各第１の電極をそれぞれの対の第１の電極に分割するために、各第１の電極から電極材料の少なくとも一部を除去することができる。７２５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７２５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
場合によっては、方法はスタックを形成するステップを含むことができる。スタックは、複数の第１の層に第１の誘電材料を含むことができる。いくつかの例では、方法は、スタックを貫通する第１のセットのビアを形成するステップを含むことができる。方法は、複数の第１のチャネルを形成するステップをも含むことができ、各第１のチャネルは、それぞれの第１の層の第１の誘電材料中に、第１のセットのビアと位置合わせされて配置される。
いくつかの例では、方法は、複数の第１の電極を形成するステップを含むことができ、各第１の電極はそれぞれの第１の層に存在し、複数の第１の電極を形成するステップは、複数の第１のチャネルに電極材料を充填するステップを含む。他の例では、方法は、各第１の電極を２つの電極に分割するために、各第１の電極から電極材料の少なくとも一部を除去するステップを含むことができる。追加または別法として、上で説明した方法は、１つまたは複数の層（例えば第１の層、第２の層）の電極材料の１つまたは複数の部分を除去するステップを含むことも可能である。方法は、それぞれの層に誘電材料（例えば第１の誘電材料）を充填するステップをも含むことができる。
上で説明した方法は、可能な実施態様を記述したものであること、また、操作およびステップは並べ替えることができ、さもなければ修正することができること、また、他の実施態様が可能であることに留意されたい。さらに、方法の例のうちの２つ以上を組み合わせることができる。
本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表すことができる。例えば上記説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁界または粒子、光場または粒子、あるいはそれらの任意の組合せによって表すことができる。いくつかの図面は、信号を単一の信号として示し得るが、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることは当業者には理解されよう。
「電子連通」および「結合された」という用語は、構成要素間の電子流をサポートする構成要素間の関係を意味している。これには、構成要素間の直接接続を含むことができ、あるいは中間構成要素を含むことができる。電子連通している構成要素、あるいは互いに結合された構成要素は、電子または信号を能動的に交換しても（例えば活きている回路の中での交換）、あるいは電子または信号を能動的に交換しなくてもよい（例えば活きていない回路の中での交換）が、回路が活きた状態になると、電子または信号を交換するように構成することができ、また、そのように動作させることができる。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つの構成要素は、電子連通しているか、またはスイッチの状態（すなわち開または閉）に無関係に結合することができる。
本明細書において使用されている「層」という用語は、幾何学的構造の層状構造またはシートを意味している。各層は三次元（例えば高さ、幅および深さ）を有することができ、また、表面の一部またはすべてを覆うことができる。例えば層は、２つの寸法が第３の寸法より大きい三次元構造であってもよく、例えば薄膜であってもよい。層は異なる素子、構成要素および／または材料を含むことができる。場合によっては、１つの層は２つ以上の副層から構成されていてもよい。添付の図のうちのいくつかは、三次元層のうちの二次元が例証のために描写されている。しかしながら層は三次元の性質であることは当業者には認識されよう。
本明細書において使用されるとき、「実質的に」という用語は、修飾された特徴（例えば実質的にという用語によって修飾された動詞または形容詞）は絶対的である必要はないが、特徴の利点を達成するために十分に近いことを意味している。
本明細書において使用されるとき、「電極」という用語は電気導体を意味することができ、また、場合によってはメモリアレイの記憶セルまたは他のコンポーネントへの電気コンタクトとして使用することができる。電極は、メモリアレイの素子または他のコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、導電層などを含むことができる。
本明細書において使用されている「フォトリソグラフィ」という用語は、フォトレジスト材料を使用してパターン化し、かつ、電磁放射を使用してこのような材料を露光するプロセスを意味することができる。例えばフォトレジスト材料は母材の上に形成することができ、例えばフォトレジストを母材の上にスピン塗布することによって形成することができる。パターンは、フォトレジストを放射に露光することによってフォトレジストの中に作り出すことができる。パターンは、例えば放射がフォトレジストを露光する部分を空間的に描写するフォトマスクによって画定することができる。次に、露光されたフォトレジスト面積を例えば化学的処理によって除去し、所望のパターンを残すことができる。場合によっては、露光された領域を残し、露光されていない領域を除去することができる。
カルコゲニド材料は、元素Ｓ、ＳｅおよびＴｅのうちの少なくとも１つを含む材料または合金であってもよい。本明細書において考察されている相変化材料はカルコゲニド材料であってもよい。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含むことができる。例示的カルコゲニド材料および合金は、それらに限定されないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−ＰｄまたはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。本明細書において使用されているように、ハイフンでつながれた化学組成表示は、特定の化合物または合金に含まれている元素を示し、示されている元素を含むすべての化学量論を表すことが意図されている。例えばＧｅ−ＴｅはＧｅｘＴｅｙを含むことができ、ｘおよびｙは任意の正の整数であってもよい。可変抵抗材料の他の例は、２つ以上の金属、例えば遷移金属、アルカリ土類金属および／または希土類金属を含む二値金属酸化物材料または混合原子価酸化物を含むことができる。実施形態は、記憶セルの記憶素子と関連する１つまたは複数の特定の可変抵抗材料に限定されない。例えば可変抵抗材料の他の例を使用して記憶素子を形成することができ、また、とりわけカルコゲニド材料、巨大磁気抵抗材料またはポリマー系材料を含むことができる。
「隔離された」という用語は、現時点では電子が構成要素間を流れることができない構成要素間の関係を意味しており、構成要素は、それらの間に開路が存在する場合、互いに隔離されることを意味している。例えばスイッチによって物理的に接続された２つの構成要素は、スイッチが開いている場合、互いに隔離することができる。
本明細書において考察されているデバイスは、ケイ素、ゲルマニウム、ケイ素−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板の上に形成することができる。場合によっては、基板は半導体ウェーハである。他の場合には、基板は、シリコン−オン−ガラス（ＳＯＧ）またはシリコン−オン−サファイア（ＳＯＰ）などのシリコン−オン−インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板のサブ領域の導電率は、それらに限定されないが、リン、ホウ素またはヒ素を含む様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に実施することができる。
添付の図面に関連して本明細書において示されている説明は、例示的構成を記述したものであり、実現することができ、あるいは特許請求の範囲内であるすべての例を表しているわけではない。本明細書において使用されている「例示的」という用語は、「例、実例または例証して働く」ことを意味しており、「好ましい」ものでも、あるいは「他の例より有利な」ものでもない。詳細な説明は、説明されている技法の理解を提供するための特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細がなくても実践することができる。いくつかの実例では、よく知られている構造およびデバイスは、説明されている例の概念を曖昧にすることを回避するために、ブロック図の形態で示されている。
添付の図では、同様の構成要素または特徴は、同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、参照ラベルの後に、ダッシュおよび同様の構成要素の間を区別する第２のラベルを伴うことによって区別することができる。第１の参照ラベルのみが本明細書において使用されている場合、説明は、第２の参照ラベルには無関係に同じ第１の参照ラベルを有する同様の構成要素のうちのいずれか１つに適用することができる。
本明細書において説明されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェアまたはそれらの任意の組合せの中で実現することができる。プロセッサによって実行されるソフトウェアの中で実現される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶することができ、あるいは伝送することができる。他の例および実施態様は、本開示および添付の特許請求の範囲の範疇である。例えばソフトウェアの性質により、上で説明した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤード、またはこれらのうちのいずれかの組合せを使用して実現することができる。また、機能を実現する特徴は、機能の一部が異なる物理的位置で実現されるよう、分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書において使用されるとき、アイテムのリスト（例えば「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの語句が先行するアイテムのリスト）の中で使用されている「または」は、例えばＡ、ＢまたはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣあるいはＡＢまたはＡＣまたはＢＣあるいはＡＢＣ（すなわちＡおよびＢおよびＣ）を意味するよう、包含的リストを示している。また、本明細書において使用されるとき、「基づく」という語句は、特定のセットの条件を参照するものとして解釈してはならない。例えば「条件Ａに基づく」として説明されている例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えると、本明細書において使用されるとき、「基づく」という語句は、「少なくとも部分的に基づく」という語句と同じ方法で解釈されるべきである。
本明細書における説明は、当業者による本開示の構築または使用を可能にするために提供されたものである。本開示に対する様々な修正は、当業者には容易に明らかであり、また、本明細書において定義されている一般的な原理は、本開示の範囲を逸脱することなく他の変形形態に適用することができる。したがって本開示は、本明細書において説明されている例および設計に限定されず、本明細書において開示されている原理および新規な特徴と無矛盾の最も広義の範囲と一致するものとする。
［相互参照］
特許のための本出願は、２０１８年４月２４日に出願された、Ｃａｓｔｒｏらによる「ＢＵＲＩＥＤ ＬＩＮＥＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」という名称の米国特許出願第１５／９６１，５５０号の優先権を主張する、２０１９年３月２８日に出願された、Ｃａｓｔｒｏらによる「ＢＵＲＩＥＤ ＬＩＮＥＳ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１９／０２４５３１号の優先権を主張するものであり、各々の出願は本出願の譲受人に譲渡され、各々の出願は参照によりその全体が本明細書に明白に組み込まれている。
以下は一般に電子メモリデバイスおよび集積回路に関し、より詳細には埋設線および関連する製造技法に関する。
電子デバイス（例えば集積回路）の文脈では、埋設線は、材料のスタックの頂部表面の下方に位置する１つまたは複数の導電線を意味し得る。埋設線の例には、電極、回路トレース、相互接続を含むことができ、あるいはメモリデバイスの例では、ビット線またはワード線などのアクセス線を含むことができる。いくつかの製造プロセスでは、スタックの埋設層（例えば上記スタックの頂部層の下方の層）に位置する線は、層がスタックの頂部に存在している場合に構築することができ（例えば最終的に所与の層の上方に存在し得る層が形成される前に）、あるいはスタックの複数のレベル（例えば３Ｄメモリデバイスの複数のメモリデッキ）の各々に対して反復される技法を使用して構築することができ、これは、必要な処理ステップ（例えばマスキングステップ）の数、ならびに処理時間および関連する製造コストを増すことになり得る。
電子デバイス（例えばメモリデバイスを含む集積回路）における埋設線のための改良された製造技法が望ましい。
本開示の例による、埋設線の形成および関連する製造技法をサポートする複合スタックの例を示す図である。 本開示の例による、埋設線の形成および関連する製造技法をサポートする複合スタックの例を示す図である。 本開示の例による、埋設線の形成および関連する製造技法をサポートする複合スタックの例を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成する例示的製造技法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。 本開示の例による、埋設線を形成するための方法を示す図である。
メモリデバイスなどのいくつかの電子デバイス（例えば集積回路）は、場合によっては複合スタックと呼ぶことができる様々な材料のスタックを含むことができる。スタックの一番上の層（例えば表面層）の下方の、埋設層と呼ぶことができるスタックの１つまたは複数の層は、埋設線と呼ぶことができる導電線を含むことができる。埋設線の例には、電極、回路トレース、相互接続を含むことができ、あるいはメモリデバイスの例ではアクセス線を含むことができる。
埋設線を形成するための他の製造技法と比較すると、本明細書において説明される製造技法は、処理ステップ（例えばマスキングまたは他のフォトリソグラフィステップ、堆積ステップあるいはエッチングステップ）の数を有利に低減することができ、さらに製造時間および製造コストを低減する。例えば本明細書において説明される製造技法は、複数の埋設層における埋設線の構築（それには限定されないが同時構築を含む）を有利にサポートすることができる。別の例として、本明細書において説明される製造技法は、埋設線を含む埋設層の上方に存在する層の形成（例えば堆積）に引き続く埋設線の構築を有利にサポートすることができ（例えば埋設層が埋設されている間）、一方、他の製造技法は、何らかの上方の層の形成に先立つ（例えば埋設層が埋設されることになる前の）、所与の層における埋設線の形成が強制され得る。これらの利点は単に例示的なものにすぎず、当業者は、本明細書において説明される技法および構造の他の利点を認識し得る。
本明細書における教示によれば、埋設線は、スタックの頂部層に所望の形状（例えば線形または非線形パターンまたは構成）で配置されたビア（例えばアクセスビア）をパターニングすることによって形成することができる。ビアを利用して、１つまたは複数のターゲット埋設層（例えば埋設アクセス線が形成される層）から材料を除去し（例えば同時に）、材料のスタック中にそれぞれのチャネルまたはトンネルを形成することができる。チャネルには、埋設線を形成することができる導電性材料を同時に充填することができる。
場合によっては、同じビアを使用して、より早期に形成された別のチャネルを充填するために使用された導電性材料内に、より狭い追加チャネルを作り出すことができる。より狭いチャネルを導電性材料内に作り出すことにより、ターゲット埋設層でより狭いチャネルを取り囲んでいる導電性材料の細長いループ（例えばバンド、リング、レーストラック）を得ることができ、また、より狭いチャネルに第２の材料（例えば誘電材料または他の絶縁材料）を充填することができる。引き続いて導電性材料のループを切断して、導電性材料の離散的なセグメントをターゲット埋設層に作り出すことができ、離散的なセグメントの各々は埋設線を含むことができる。さらに、このようなチャネル製造技法およびループ製造技法を第２の材料内で反復し、導電性材料のループ（または導電性材料のセグメント）によって取り囲まれた１つまたは複数の追加埋設線を作り出すことも可能である。
いくつかの例では、本明細書において説明される製造技法を使用して、３Ｄメモリデバイスの複数の層に埋設アクセス線を形成することができる。例えば結果として得られるメモリデバイスは、記憶セルの複数のデッキを含むことができ、また、各デッキは１つまたは複数の埋設アクセス線を含むことができる。いくつかの例では、このようなメモリデバイスは、３Ｄクロス・ポイント・アーキテクチャであることが可能であり、あるいは３Ｄクロス・ポイント・アーキテクチャを有することも可能である。したがってクロス・ポイント・アーキテクチャにおける記憶セルの各デッキは、複数の第１のアクセス線（例えばワード線）を第１の平面に含むことができ、また、複数の第２のアクセス線（例えばビット線）を第２の平面に含むことができる。第１のアクセス線および第２のアクセス線の各位相クロス・ポイントは記憶セルに対応し得る。したがってクロス・ポイント・アーキテクチャにおける記憶セルのデッキは、アクセス線の位相クロス・ポイント（例えばアクセス線の３Ｄ格子構造）に位置する複数の記憶セルを有するメモリアレイを含むことができる。上で説明した埋設アクセス線を形成することにより、記憶セルのデッキの形成と関連する処理ステップの数を少なくすることができ、したがって製造プロセスと関連する時間およびコストを低減することができる。
上で紹介した本開示の特徴は、以下で、埋設線および関連する製造技法の文脈でさらに説明される。次に、埋設線を製造するための構造および技法の特定の例が説明される。本開示のこれらおよび他の特徴は、埋設線および関連する製造技法に関連する装置図、形成の方法図およびフローチャートによってさらに示されており、また、それらを参照してさらに説明される。
図１Ａから図１Ｃは、本開示による、埋設線のための例示的製造技法を示したものである。図１Ａは、スタック１０５−ａを形成する１つまたは複数の薄膜堆積すなわち成長ステップを含むことができる処理ステップ１００−ａを示したものである。図１Ａは、本明細書において説明される他の製造技法を適用する前の層の初期スタックであってもよいスタック１０５−ａの側面図を示したものである。スタック１０５−ａは基板の上方に形成することができ、様々な材料の多数の異なる層を含むことができる複合スタックと呼ぶことができる。材料は、例えばスタック１０５−ａに基づいて製造される電子デバイスのタイプなどの多数の要因に基づいて選択することができる。例えばメモリデバイスの文脈では、材料は、利用される記憶セルのタイプ（例えば自己選択メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ、クロス・ポイント）、または記憶セルのデッキの所望の数（例えば記憶セルの２つ以上のデッキ）に基づいて選択することができる。
いくつかの例では、スタック１０５−ａは、スタック１０５−ａの頂部層であってもよい上部層１１０を含むことができる。上部層１１０は、例えば誘電材料および／またはハードマスク材料を含むことができる。上部層１１０がハードマスク材料を含む場合には、上部層１１０はハードマスク層１１０と呼ぶことができる。いくつかの例では、第１のセットのビアを上部層１１０の中に形成することができる。ビアは、例えばビアの特定のパターンを上部層１１０に転写するフォトリソグラフィステップを使用して形成することができる。
スタック１０５−ａは、第１の層１１５−ａおよび第１の層１１５−ｂと呼ぶことができる層１１５−ａおよび１１５−ｂをも含むことができる。図１Ａは２つの第１の層１１５（例えば第１の層１１５−ａおよび第１の層１１５−ｂ）を示しているが、スタック１０５−ａは任意の数の第１の層を含むことができる。いくつかの例では、第１の層１１５−ａおよび１１５−ｂの各々は第１の誘電材料を含むことができる。図１Ｂおよび図１Ｃを参照して以下で説明されるように、チャネルは、一組の第１のビアを使用してそれぞれの第１の層（例えば第１の層１１５−ａおよび第１の層１１５−ｂ）の各々の中に形成することができ、また、引き続いて各チャネルに電極材料（例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、炭素（Ｃ）、金属合金、導電ドープ半導体などの導電性材料、または他の導電性材料、合金など）を充填することができる。それぞれの第１の層の中に形成されるチャネルは、第１のセットのビアを形成した後に形成することができる。場合によっては、それぞれの第１の層１１５の中のチャネルは同時に形成することができ、すなわち第１の層１１５−ａの中のチャネルは、第１の層１１５−ｂの中のチャネルと同時に形成することができる。
各チャネルに電極材料を充填することにより、最終的に一組の第１の導電線を形成することができる。第１の導電線は頂部層の下方（例えば層１１０の下方）に配置されるため、場合によっては、第１の導電線は埋設導電線と呼ぶことができる。２つ以上の層に形成される埋設線、例えば第１の誘電材料を各々に含む２つ以上の層の中に形成される埋設線は、本明細書において説明されている製造技法に従って同時に形成することができる。
スタック１０５−ａは、第２の層１２５と呼ぶことができる層１２５を含むことができる。図２Ａは単一の第２の層１２５を示しているが、スタック１０５−ａは任意の数の第２の層を含むことができる。いくつかの例では、第２の層１２５は第２の誘電材料を含むことができる。第２の誘電材料は、第１の層１１５−ａおよび第１の層１１５−ｂの第１の誘電材料とは異なる材料であってもよい。図４を参照して以下で説明されるように、第２の層１２５の中にもチャネルを形成することができ、また、引き続いて電極材料を充填することができ、この電極材料は、任意の第１の層１１５の中に形成されるチャネルに充填するために使用される電極材料と同じであっても、あるいは異なっていてもよい。第２の層１２５の中に形成されるチャネルは、上記一組の第１のビアとは異なる構成を有することができる一組の第２のビアを使用して形成することができる。
第２の層１２５の中のチャネルに電極材料を充填することにより、最終的に第２の導電線（あるいはスタック１０５が複数の第２の層１２５を含む例では、各第２の層１２５が第２の導電線を含む一組の第２の導電線）を形成することができる。第２の導電線は頂部層の下方（例えば層１１０の下方）に配置されるため、場合によっては、第２の導電線は埋設導電線と呼ぶことができる。２つ以上の層に形成される埋設線、例えば第２の誘電材料を各々に含む２つ以上の第２の層の中に形成される埋設線は、本明細書において説明されている製造技法に従って同時に形成することができる。
いくつかの例では、スタック１０５−ａは、第３の層１２０（例えば第３の層１２０−ａおよび第３の層１２０−ｂ）と呼ぶことができる層１２０−ａおよび１２０−ｂを含むことができる。第３の層１２０−ａ、１２０−ｂは、第１の層１１５−ａ、１１５−ｂを分離することができる。いくつかの例では、各第３の層は、スタック１０５−ａの一部として形成されるメモリ材料（例えばカルコゲニド合金）であってもよく、あるいはそれを含むことができる。他の例では、各第３の層は、後で除去することができ（例えば部分的に除去することができ、あるいは完全に除去することができる）、また、メモリ材料（例えばカルコゲニド合金）と置き換えることができるプレースホルダー材料であってもよく、あるいはそれを含むことができる。各第３の層は、最終的には、同時に形成することができる１つまたは複数の記憶セルを含むことができる。また、各第３の層は、いくつかの例では、誘電材料、または能動相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含む層であってもよく、あるいはそれを含むことができる。能動ＣＭＯＳデバイスは、例えば第１の層１１５−ａ、１１５−ｂおよび／または第２の層１２５の中の埋設線によって互いに結合することができる。いくつかの例では、各第３の層１２０−ａは、隣接する第１の層１１５を隣接する第２の層１２５から分離する緩衝材料を含むことができる。
スタック１０５−ａは層１３０を含むことができる。場合によっては、層１３０は、本明細書において説明される様々なエッチングプロセスに耐えるためのエッチング停止材料を含むことができる。層１３０は、場合によっては層１１０と同じハードマスク材料を含むことができ、あるいは異なる材料を含むことができる。場合によっては、層１３０は基板であってもよく、あるいは層１３０の下方であってもよい基板または他の層（図示せず）の中に形成された回路または他の構造に対する緩衝層を提供することができる。いくつかの例では、層１３０は、エッチング停止層であってもよく、あるいはエッチング停止層と呼ぶことも可能である。
図１Ｂは処理ステップ１００−ｂを示したものである。いくつかの例では、図１Ｂは、ビア１３５（例えばビア１３５の上面図）、および処理ステップ１００−ｂが完了した後のスタック１０５−ａの例であってもよいスタック１０５−ｂの側面図を示している。処理ステップ１００−ｂは、ビア１３５の形状をスタック１０５−ａの上に転写するフォトリソグラフィステップを含むことができる。いくつかの例では、フォトリソグラフィステップは、ビア１３５の形状（例えばビア１３５の内側のフォトレジスト材料の欠乏によって画定される）を有するフォトレジスト層（図示せず）を頂部層（例えば図１Ａを参照して説明した上部層１１０）の上に形成するステップを含むことができる。いくつかの例では、エッチング処理ステップ（例えばフォトレジスト層を使用した）は、後続する処理ステップの間、頂部層内に確立されたビア１３５の形状をアクセスビアとして繰り返し使用することができるよう、すなわちビア３３５の形状を含んだ頂部層が、後続する処理ステップのためのビア１３５の形状のアクセスビアを提供するハードマスク層として機能することができるよう、ビア１３５の形状を頂部層の上に転写することができる。
いくつかの例では、処理ステップ１００−ｂは、スタック１０５−ａから１つまたは複数の材料を除去するための異方性エッチングステップを含むことができる。異方性エッチングステップは、ターゲット材料にエッチング液（例えば１つまたは複数の化学元素の混合物）を加えることによってターゲット材料を少なくとも１つの方向に除去することができる。エッチング液は、ターゲット材料（例えば図１Ａを参照して説明した上部層１１０）のみを除去し、一方、他の材料（例えばフォトレジスト）をエッチング液に露出した状態で維持することになる１つまたは複数の特性を含むことができる。異方性エッチングステップは、材料の１つまたは複数の層を除去する場合、単一の処理ステップの間に１つまたは複数のエッチング液を使用することができる。場合によっては、異方性エッチングステップは、あるグループの材料（例えば酸化物および窒化物）を除去し、一方、他のグループの材料（例えば金属）をエッチング液に露出した状態で維持することになる１つまたは複数の特性を含むエッチング液を使用することができる。
異方性エッチングステップ（例えばプラズマエッチング）は、ビア１３５の形状に基づいて１つまたは複数の材料を除去することができ、それによりビア１３５の形状に基づいて、スタック１０５−ａの１つまたは複数の層を貫通するビア孔１４５を作り出すことができる。例えば異方性エッチングステップは、上で説明したフォトリソグラフィステップの間に形成されたビア１３５の形状に基づいて１つまたは複数の材料を除去することができる。ビア１３５は幅１４０（例えば直径）を有することができ、また、ビア孔１４５は、いくつかの例では、ビア１３５の幅に対応する幅を有することができる。
いくつかの例では、スタック１０５−ｂは複数のビア１３５を含むことができ、また、ビア１３５は一組のビアに含めることができる。例えばスタック１０５−ｂは、第１の方向に展開するように配置された複数の第１のビアを含むことができ、また、いくつかの例では、第２の方向に展開するように配置された第２の複数のビアを含むことができる。複数のビアの各々は行で構成することができ、各行は異なる方向に展開することができる。例えば第１の行のビアは第１の方向に展開することができ、また、第２の行のビアは第２の方向に展開して「Ｌ」字形を形成することができる。ビアの他の例示的構成は、図２Ａおよび図２Ｂに関連して説明される。
図１Ｃは処理ステップ１００−ｃを示したものである。図１Ｃは、空洞１３６の上面図およびスタック１０５−ｃの側面図を示すことができる。いくつかの例では、スタック１０５−ｃは、処理ステップ１００−ｃが完了した後のスタック１０５−ｂ（例えば図１Ｂを参照して説明した）を示すことができる。追加または別法として、空洞１３６は、スタック１０５−ｃの１つまたは複数の第１の層（例えば図１Ａを参照して説明した第１の層１１５−ａ、第１の層１１５−ｂ）の中に形成された１つまたは複数の空洞の上面図を表すことができる。例えば空洞１３６は、共通の中心をビア１３５と共有することができ、例えばビア１３５および空洞１３６は、図１Ｃに示されているようにビア１３５の垂直方向の軸の周りに同心であってもよく、垂直方向は、スタック１０５を貫通して展開する方向を意味しており、スタック１０５の下方に位置している基板に対して直角である。ビア孔１４５は、１つまたは複数のターゲット層（例えば図１Ａを参照して説明した第１の層１１５−ａ、第１の層１１５−ｂ）内のターゲット材料（例えば第１の誘電材料）を露出させることができる。いくつかの例では、処理ステップ１００−ｃは、１つまたは複数のターゲット層内に、ビア孔１４５の周りに形成された空洞１３６を生成するための等方性エッチングステップを含むことができる。
いくつかの例では、等方性エッチングステップは、第１の誘電材料の一部を各第１の層から（例えば図１Ａを参照して説明した第１の層１１５−ａから、および第１の層１１５−ｂから）同時に除去することができる。等方性エッチングステップは、エッチング液に露出されるスタック１０５−ｂ中の他の材料（例えば他の層の）を保護する（あるいは実質的に保護する）ことができる。等方性エッチングステップの結果、各空洞１３６の外側の幅（例えば幅１５０）をビア孔１４５の幅（例えば幅１４０）より広くすることができる。いくつかの例では、ビア孔１４５はビア１３５の直径に対応し得る。したがって空洞１３６の外側の幅（例えば幅１５０）は、部分的に、ビア１３５の幅および／または処理ステップ１００−ｃの間に除去されるターゲット材料の量に基づくことができる。追加または別法として、各空洞１３６は、１つまたは複数の埋設層（例えば図１Ａを参照して説明した第１の層１１５−ａ、第１の層１１５−ｂ）の中に形成されるため、埋設空洞１３６と呼ぶことも可能である。
任意の数の埋設空洞１３６を形成することができ、また、いくつかの例では同時に形成することができる。例えば処理ステップ１００−ａから１００−ｃを使用して、層のスタック内に多数の埋設空洞１３６を同時に形成することができる。形成される埋設空洞１３６の特定の数は、いくつかの例では、部分的に、スタックの全く異なるターゲット層の数（例えばターゲット材料を含み、かつ、他の層によって分離された全く異なる層の数）に基づいて決定することができる。スタックを貫通して侵入するビア孔１４５は、等方性エッチングステップが、ビア孔１４５を介して、各埋設ターゲット層の一部を場合によっては同時に除去することができるよう、等方性エッチングステップの間、エッチング液が埋設ターゲット層に到達するためのアクセス（例えば通路）を提供することができる。このプロセスにより、各ターゲット層に埋設空洞を得ることができる。したがっていくつかの例では、ビア１３５はアクセスビア１３５と呼ぶことができる。
図２Ａおよび図２Ｂは、本開示による埋設線および関連する製造技法をサポートする例示的ビアパターン、ならびに関連する構造を示したものである。図２Ａは、ビア２１０および関連する第１の空洞２１５を示したものである。ビア２１０は、図１Ａから図１Ｃを参照して説明したビア１３５の例であってもよく、また、第１の空洞２１５は、図１Ａから図１Ｃを参照して説明した空洞１３６の例であってもよい。第１の空洞２１５は、ビア２１０の垂直方向の軸の周りに同心である、スタックの埋設層のターゲット材料中に形成された空洞（例えば埋設空洞）を表すことができる。
いくつかの例では、図２Ａは、一組の複数のビア２１０（例えば図２Ａに示されている５つのビア２１０）を使用して埋設層に形成することができる第１のチャネル２２０を示している。上記一組のビアは、例として線形パターンまたは構成（例えば行）で配置することができる。他の例では、上記一組のビア２１０は、「Ｌ」字形（図示せず）または「Ｓ」字形（図示せず）などの非線形構成で配置することができる。各第１の空洞２１５がビア２１０に対応する一組の第１の空洞２１５を埋設層のターゲット材料中に形成することができる。ビア２１０間の距離、および各第１の空洞２１５を形成する際に除去されるターゲット材料の量は、隣接する、または連続する第１の空洞２１５が結合して第１のチャネル２２０を形成することができるように構成することができる。言い換えると、複数の第１の空洞２１５は、重畳して重畳領域２２５を作り出すことができる。隣接する第１の空洞２１５の重畳領域２２５は、結合して第１のチャネル２２０を形成することができる。したがって第１のチャネル２２０は、上記一組のビア２１０と位置合わせさせることができる（例えば各ビア２１０の垂直方向の軸と交わることができる）。いくつかの例では、第１のチャネル２２０は、第１の空洞２１５の幅と同じ幅または同様の幅を有することができ、また、第１のチャネル２２０は、第１の空洞２１５の数によって決定される長さを有することができる。例えば第１のチャネル２２０は、第１のチャネル２２０が３つのビアではなく、５つのビアを含んでいると仮定すると、より長い長さを有し得る。
いくつかの例では、図２Ａは充填されたチャネル２３０を示している。充填されたチャネル２３０は、ビア２１０を使用した少なくとも２つの後続する処理ステップ、例えば第１のチャネル２２０および関連するビア２１０の中に充填剤材料（例えば導電性材料）を堆積させる第１の処理ステップ、それに引き続く、エッチングプロセスを使用して関連するビア２１０から充填剤材料を除去する第２の処理ステップが完了した後の第１のチャネル２２０に対応し得る。エッチングプロセスは、異方性エッチングステップ（例えば図１Ｂおよび図１Ｃを参照して説明した）であってもよく、あるいはそれを含むことができる。言い換えると、充填されたチャネル２３０は、第１のチャネル２２０の中に充填剤材料を含むことができ、また、場合によっては、ビア２１０と関連するビア孔の中に充填剤材料を含まなくてもよい。第１のチャネル２２０および充填されたチャネル２３０は、ビア２１０の線形構成に対応する線形構成を有するものとして示されているが、第１のチャネル２２０および充填されたチャネル２３０は、任意の非線形形状（例えばＬ字形、Ｘ字形、Ｔ字形、Ｓ字形など）で形成することができる。形状はビア２１０の空間構成に基づくことができる。したがって一組のビア２１０を配置して、任意の意図する形状の概略を画定することができ、また、隣接するビア２１０間の間隔は、ビア２１０を使用してターゲット層に形成された連続する空洞が結合してターゲット層に第１のチャネル２２０を形成するように構成することができる。いくつかの例では、充填されたチャネル２３０は、ビア２１０に基づく最終パターンであってもよい。充填されたチャネル２３０が共通の一組のビア２１０を使用して複数の層の各々に形成される場合（例えば同時に）、複数の充填されたチャネル２３０を形成するために使用されたビア２１０に誘電材料を充填して、垂直方向に積み重ねられた、充填されたチャネル２３０を互いに電気的に隔離することができる。したがって共通の一組のビア２１０を使用してスタックの複数の層に同時に形成された、充填されたチャネル２３０は、充填されたチャネル２３０の幅およびはしご様の形状を各々に有する個別の電極として構成することができる。
いくつかの例では、図２Ａは、ビア２１０および関連する第２の空洞２３５を示している。第２の空洞２３５は、図１Ｃを参照して説明した空洞１３６の例であってもよい。いくつかの例では、第２の空洞２３５の幅は第１の空洞２１５の幅未満であってもよい。上で説明したように、ビア２１０と関連する空洞の大きさは、ビア２１０の幅および／または等方性エッチングステップの間に除去されるターゲット材料の量に応じて変化し得る。いくつかの例では、第２の空洞２３５は、ビア２１０の垂直方向の軸の周りに同心で、かつ、スタック（例えば図１Ｃを参照して説明したスタック１０５−ｃ）の埋設層のターゲット材料中に形成された空洞（例えば埋設空洞）を表すことができる。ターゲット材料は、充填されたチャネル２３０を参照して説明した充填剤材料であってもよく、したがって第２の空洞２３５は、充填剤材料の一部をターゲット層の充填されたチャネル２３０から除去する（例えば等方性エッチングによって）ことによって形成された充填剤材料内の空洞であってもよい。
いくつかの例では、図２Ａは、複数のビア２１０を使用して埋設層に形成された第２のチャネル２４０を示している。例えば第２のチャネル２４０は、線形構成で配置することができる５つのビア２１０を含むことができる。各ビア２１０に対応する第２の空洞２３５は、埋設層のターゲット材料中に形成することができる。ビア２１０間の距離、および各第２の空洞２３５を形成する際に除去されるターゲット材料の量は、隣接する、または連続する第２の空洞２３５が結合して第２のチャネル２４０を形成することができるように構成することができる。したがって第２のチャネル２４０は、上記一組のビア２１０と位置合わせさせることができる（例えば各ビア２１０の垂直方向の軸と交わることができる）。いくつかの例では、第２のチャネル２４０は、第２の空洞２３５の幅と同じ幅を有することができる。追加または別法として、第２のチャネル２４０は、第２の空洞２３５の数、したがって第２のチャネル２４０を作り出すために使用されるビア２１０の数によって決定される長さを有することができる。
いくつかの例では、図２Ａは、充填されたチャネル２３０内に形成された第２のチャネル２４０に対応し得る中間パターン２４５を示している。中間パターン２４５は、充填されたチャネル２３０内に第２のチャネル２４０を形成するために充填剤材料の一部が除去される１つまたは複数のプロセスステップの結果を示すことができる。第２のチャネル２４０は、幅は異なっているが同じ一組のビア２１０を使用して、充填されたチャネル２３０に対して説明した技法と同様の技法を使用して形成することができる。いくつかの例では、充填されたチャネル２３０内の充填剤材料は、第２のチャネル２４０を形成している間、ターゲット材料を含むことができる。したがって第２のチャネル２４０は、第１のチャネル２２０より狭くすることができ（空洞２３５の幅が空洞２１５の幅未満であるため）、また、充填されたチャネル２３０内に形成することができ、第１のチャネル２２０、充填されたチャネル２３０および第２のチャネル２４０の各々は、単一の一組のビア２１０を使用して形成することができる。第２のチャネル２４０の幅は充填されたチャネル２３０の幅未満にすることができるため、充填されたチャネル２３０内の充填剤材料の一部は、充填されたチャネル２３０の外側の境界に沿って残留することができ、したがって第２のチャネル２４０を取り囲むことができる。したがって充填剤材料の一部（例えばループ、バンド、リングまたはレーストラック）はターゲット層に残留することができる。いくつかの例では、その部分は細長くすることができ、幅より長い長さを有している。
いくつかの例では、図２Ａは、中間パターン２４５の最終結果に対応し得るループ２５０を示している。例えばループ２５０は、充填されたチャネル２３０内における第２のチャネル２４０の形成の結果によるものであってもよい。いくつかの例では、第２のチャネル２４０に誘電材料を充填することができ、したがってループ２５０は、充填剤材料（例えば充填されたチャネル２３０を作り出すために第１のチャネル２２０に充填された材料）のセグメント（例えば第１のチャネル２２０より狭い充填されたチャネル、または幅が代わりに第２のチャネル２４０の幅に対応する充填されたチャネル２３０）を取り囲むことができる。場合によっては、ループ２５０によって取り囲まれた誘電材料は、第１のチャネル２２０が形成されたターゲット層を含むターゲット材料（例えば誘電材料）と同じ材料であってもよく、あるいは異なる誘電材料であってもよい。追加または別法として、充填剤材料は、第１のチャネル２２０の幅に等しい幅を有する単一の埋設線（例えば電極）を形成することができるループ２５０の中に含まれている材料と同じ材料であってもよい導電性材料であってもよく、あるいはそれを含むことができる。他の例では、複数の層（例えば図１Ａを参照して説明したスタック１０５−ａの）にチャネルを形成することができる。いくつかのこのような例では、導電性材料を充填剤材料として利用することにより、各層に形成される電極を結合することができる。
いくつかの例では、同じビア２１０を使用してループ２５０内に第２のループを形成することによって２つの同心ループ２５６（例えばループ２５０＋第２のループ）を形成することができる。例えばループ２５０内の第２のループは、ループ２５０を形成するために使用された技法を反復することによって形成することができるが、空洞がより狭くなり、したがってチャネル幅がより狭くなる。例えばループ２５０によって取り囲まれた誘電材料内に第３のチャネルを形成することができる。第３のチャネルは第２のチャネル２４０より狭くすることができ、したがって誘電材料のループは、第３のチャネルの周りに残留することができ、誘電材料のループ自体がループ２５０によって取り囲まれる。いくつかの例では、第３のチャネルに電極材料を充填し、引き続いて電極材料内に第４のチャネルを形成して誘電材料を充填することができる。第４のチャネルは第３のチャネルより狭くすることができる。したがって電極材料の２つの同心ループ２５６が形成され、ループ２５０を充填するために使用された誘電材料によって分離されるよう、第４のチャネルに第１の誘電材料を充填することができる。同じ一組のビア２１０を使用して、既に形成されている任意の数のループ２５０内にループ２５０を繰り返し形成することにより、任意の数（すなわち２つまたは３つ以上）の同心ループ２５６を形成することができることを理解されたい。
上で説明したように、図２Ａは５つの空洞２１５の連続形成を示している。しかしながら他の例では、上で説明したプロセスによって形成されるチャネルは、任意の数のビア２１０を使用して形成することができる。追加または別法として、図２Ａは、スタックの同じ層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）におけるチャネルおよびループの形成を示しているが、他の例では、上で説明したプロセスによって形成されるチャネルおよびループは、任意の数のターゲット層に形成することができ、また、同じターゲット材料を含むターゲット層の中に同時に形成することができる。このようなプロセスにより、スタック中の各ターゲット層に１つまたは複数のループ（例えばループ２５０および／またはループ２５６）を得ることができる。
図２Ｂは、第１の方向（例えばｘ方向）に展開している第１の複数のループ２５５（例えばループ２５５−ａから２５５−ｃ）、および第２の方向（例えばｙ方向）または第３の方向に展開している第２の複数のループ２６０（例えばループ２６０−ａから２６０−ｃ）の上面図を示すダイアグラム２０１を示したものである。いくつかの例では、第３の方向は角方向（例えばｘ方向またはｙ方向のいずれかに対して直角ではない）であってもよい。第１の複数のループ２５５および第２の複数のループ２６０の各ループは、ループ２５０の例であってもよい。
いくつかの例では、同じパターンまたは異なるパターンのビアによってループ２５５およびループ２６０の組合せを形成することができる。いくつかの例では、ループ２５５および／または２６０の組合せは、少なくとも１つの共通のビアを使用して（あるいは形成されるチャネルの幅未満の距離だけ間隔を隔てた複数のビアを使用して）同じ層（例えば図１を参照して説明した第１の層１１５−ａ、１１５−ｂ）に形成することができる。ループ２５５はループ２６０と電気結合することができるため、このような例では、ループ２５５および／またはループ２６０の組合せは結合ループと呼ぶことができる。例えばループ２５５−ａおよびループ２６０−ｃは、少なくとも１つの共通のビアを使用して同じ層に形成することができる。したがってループ２５５−ｂおよびループ２６０−ａは、「Ｔ」字形で形成される結合ループであってもよい。この形状は、例えば図２Ａを参照して説明した第１のチャネルの拡張部分を形成することによって形成することができる。この拡張部分に後続するチャネルを形成して、１つまたは複数のループ（例えば図２Ａを参照して説明したループ２５０、２５６）を形成することができる。本明細書において使用されているように、拡張部分は、同時に形成されたものであれ、あるいは異なる時間点で形成されたものであれ、交差するループ２５５または２６０（あるいは充填されたチャネル２３０）の分岐様構造を意味することができる。
別の例では、ループ２５５−ｂおよびループ２６０−ｃは、共通のビアを異なる層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂおよび第２の層１２５）に使用して形成することができる。さらに別の例では、ループ２５５−ａとループ２６０−ａの交点に部分的に導電性材料が存在しないことによって示されているように、ループ２５５−ａおよびループ２６０−ａは、共通のビアを使用して同じ層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）に形成することができる。したがって図２Ｂに示されているループ２５５およびループ２６０の任意の組合せは、少なくとも１つの共通のビアを使用して同じ層に形成された結合ループ、あるいは異なる層に形成された個別の（互いに電気的に隔離される）ループを表すことができる。異なる層に形成されたループ２５５、２６０は互いに電気的に隔離することができ、あるいは複数のループ２５５、２６０と関連する共通のビアに導電性材料を充填することによって互いに結合することができる。
いくつかの例では、複数のループ２５５および／または２６０が１つまたは複数の第１の層（例えば図１Ａを参照して上で説明した第１の層１１５−ａ、１１５−ｂ）に存在し得る。したがって１つまたは複数の結合ループ（例えば「Ｔ」字形、「Ｘ」字形、「Ｌ」字形などで形成されたループ）を得ることができる。他の例では、複数のループ２５５および／または２６０が１つまたは複数の第２の層（例えば図１Ａを参照して上で説明した第２の層１２５）に存在し得る。追加または別法として、ループ２５５および／または２６０の任意の組合せが１つまたは複数の第１の層および第２の層の組合せに存在し得る。例えば第１の複数のループ２５５が１つまたは複数の第１の層の中に位置し、また、第２の複数のループ２６０が１つまたは複数の第２の層の中に位置する場合、第１の複数のループ２５５および第２の複数のループ２６０は、３Ｄクロス・ポイント構成の埋設線のマトリックス（例えばアクセス線の格子構造）を形成することができる。メモリデバイスの例では、埋設線の各位相クロス・ポイントは記憶セルに対応することができ、また、場合によっては、記憶セルは、交差する埋設線の間に置くことができる。
ループ２５５および／または２６０は、場合によっては、各セグメントが導電線を含む複数の離散的なセグメントに切断する（例えば分割する、分離する）ことができる。例えばループ２５０を形成するために使用されるビア２１０を使用して、貫通して展開する空洞を作り出すことにより、ループ２５０を介して等方的にエッチングすることができ（恐らくは複数のエッチング液を使用して）、したがってループ２５０を切断することができる。別の例として、ループ２５０の導電性材料の上方に配置されたビア２１０を使用して、ループ２５０を介して異方的にエッチングすることも可能である（恐らくは複数のエッチング液を使用して）。別の例として、一組のビア２１０を使用して、ループ２５０と交差し、したがってループ２５０を切断するチャネル２２０を作り出すことも可能である。
本明細書において説明されている技法を使用して、任意の数および任意の配置のループ２５５、２６０を形成することができ、また、任意のループ２５５、２６０を互いに結合することができ、あるいは互いに電気的に隔離することができることを理解されたい。さらに、図２Ｂに示されている例には示されていないが、第１の複数のループ２５５および第２の複数のループ２６０の各ループは、場合によっては、１つまたは複数の他のループを取り囲むことができ、あるいは１つまたは複数の他のループによって取り囲まれることができ、したがって一組の同心ループ２５６の一部であることを理解されたい。また、図２Ｂに示されている例は、図２Ａを参照して説明したループ２５０の例であるループ２５５、２６０を含んでいるが、本明細書において説明されている技法を使用して、図２Ａに示されている充填されたチャネル２３０の同様の配置または他の構造を製造することも可能であることを理解されたい。
追加または別法として、ループ２５５、２６０の配置は、部分的に、各それぞれの層（例えば第１の層および第２の層）における初期ビアパターン間隔および／または材料選択に基づくことができる。例えばループ２５５−ａは第１の層に形成することができ、また、ループ２６０−ｂは第２の層に形成することができる。初期ステップとして、第１の層および第２の層の各々に形成される構造に従って各ビアをパターン化することができる。第２の層における構造（例えばループ２６０−ｂ）が、第１の層における構造（例えばループ２５５−ａ）を作り出すために使用されるプロセスステップによって影響されない（例えば切断されない）ことを保証するために、第１の層に構造を形成するために使用されるビアは、既に形成済みの構造、あるいは第２の層に形成される構造への影響を回避するようにサイズ設定し、かつ、配置することができる。言い換えると、１つの層に構造を形成するために使用されるビアの間隔および大きさは、別の層に残留している残留誘電材料が他の層における構造の後続する形成を保護し、あるいは許容することを保証することができる。いくつかの例では、異なる層は異なる誘電材料を含んでいるため、残留誘電材料は、他の層に残留することができる。いくつかの例では、複数の層（例えば第１の層、第２の層）に埋設導電線を形成することができる。それぞれの層（例えば第１の層）における埋設導電線の幅は、埋設導電線を作り出すために形成される空洞の幅に基づくことができる。
図３は、本開示の製造技法による、埋設線を形成する例示的方法を示したものである。いくつかの例では、図３は、２つのセットの埋設線の同時形成を示しており、Ｄ１層と呼ぶことができるそれぞれの第１の層における各セットの埋設線は第１の誘電材料を含む。いくつかの例では、埋設線は、１つまたは複数の電極、回路トレース、様々な電子構成要素間の相互接続であること、またはそれらを意味することも可能であり、あるいはデータバスの一部であること、またはデータバスと関連することができる。追加または別法として、埋設線は、３Ｄクロス・ポイント・メモリデバイスなどの３Ｄメモリデバイスを含むメモリデバイスのアクセス線（例えばビット線および／またはワード線）を意味することができる。
図３に示されている層のスタックは、図１Ａを参照して説明したスタック１０５−ａに対応し得る。例えば図１Ａを参照して説明したように、ハードマスク（ＨＭ）層は上部層１１０に対応し、第１の誘電体層（例えば「Ｄ１」層）は第１の層１１５−ａおよび１１５−ｂに対応し、第２の誘電体層（例えば「Ｄ２」層）は層１２５に対応し、また、第３の層は第３の層１２０−ａ、１２０−ｂに対応し得る。
図３には、ダイアグラム３０１、３０２および３０３を示している。いくつかの例では、ダイアグラム３０１は、３行のビア（例えば図２Ａを参照して説明したビア２１０）、およびビアの行を使用して形成された６つの埋設線（例えばワード線）を含むスタックの上面図を示すことができる。ダイアグラム３０１におけるビアの各行を使用して、少なくとも１つのループ（例えば図２Ａを参照して説明したループ２５０または同心ループ２５６）をターゲット層に形成することができる。
いくつかの例では、ダイアグラム３０２は、スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。この横断面側面図は、基準線Ａ−Ａによって表されている、ダイアグラム３０１に示されているビアの中心に対応し得る。追加または別法として、ダイアグラム３０３は、基準線Ｂ−Ｂによって表されている、ダイアグラム３０１のビア間の空間に対応するスタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。
処理ステップ３０５で、フォトリソグラフィステップにより、ダイアグラム３０１に示されているビアのパターンを材料のスタックの上に転写することができる。異方性エッチングステップにより、引き続いてスタックから１つまたは複数の材料を除去し、それによりスタックに侵入するビア孔を作り出すことができる。上で説明したように、ビアは頂部層（例えば図１Ａを参照して説明した上部層１１０）に侵入することができ、また、ビア孔はスタックの中へ（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂへ）展開することができる。
ダイアグラム３０２では、処理ステップ３０５は、１つのビア（例えば第１のビアまたは第１の孔）、およびスタックに侵入する対応するビア孔を示すことができる。他の例（図示せず）では、処理ステップ３０５は、複数のビア（例えば複数の第１のビアまたは複数の第１の孔）の形成を含むことができる。このプロセスにより、スタックの埋設層を後続する処理ステップに露出することができる。ダイアグラム３０３では、処理ステップ３０５は、初期スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）は、隣接するビアの間にそのまま残ることを示すことができる。言い換えると、ダイアグラム３０３は、スタックのうちの隣接するビア間の部分は、処理ステップ３０５の間、変化しないままであり得ることを示すことができる。いくつかの例では、処理ステップ３０５は、図１Ｂを参照して説明した処理ステップ１００−ｂの例であってもよい。
処理ステップ３１０で、等方性エッチングステップにより、スタック中の各第１の層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）の誘電材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、等方性エッチングのエッチング液に露出される各第１の層（例えば各Ｄ１層）の一部を選択的に除去することができる。いくつかの例では、処理ステップ３１０で使用されるエッチング液は、スタックの他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。言い換えると、エッチング液は、各Ｄ１層の第１の誘電材料の少なくとも一部を選択的に除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（例えば実質的に保護する、あるいは完全に保護する）ことができる。
複数の隣接するビアを使用して、各第１の層から第１の誘電材料の少なくとも一部を選択的に除去することにより、処理ステップ３１０は、各第１の層に形成された第１のチャネルをもたらすことができる。第１のチャネルは、処理ステップ３０５で形成されたビア、ならびに処理ステップ３０５で形成されたビアを含む一組のビアのうちの他の連続するビアを介して、それぞれの第１の層から第１の誘電材料の一部を除去することによって形成することができる。第１の誘電材料の一部を除去することにより、各第１の層の第１の誘電材料の中に、第１の空洞（例えば図１Ｃを参照して説明した空洞１３６）のセットのうちの対応するセットを形成することができ、また、連続する第１の空洞が結合して、第１の空洞を含む層に第１のチャネルを形成することができるよう、第１の空洞を構成する（例えば配置し、かつ、サイズ設定する）ことができる。いくつかの例では、チャネルは、処理ステップ３０５で形成されたビアを含む一組のビアと位置合わせさせることができる（例えばチャネルは、ビアの上記一組のセットに含まれている各ビアの垂直方向の軸と交わることができる）。ビア孔はスタック中の各第１の層の側壁を露出させるため、等方性エッチングは、スタック中の各第１の層にチャネルを同時に作り出すことができる。したがって処理ステップ３１０で、第１の層の中に第１のチャネルを形成することができる。
いくつかの例では、他の層のビア孔の幅はそのままにして、各第１の層にチャネルを作り出すことができる（例えば第１の空洞、したがってチャネルを作り出すために使用されるエッチング液の化学選択性のために）。例えば幅３１１は第１の幅と呼ぶことができ、また、両方の第１の層の中に形成される空洞の最終的な大きさを表すことができる。ダイアグラム３０３の処理ステップ３１０は、いくつかの例では、隣接するビアを使用して同じ層に形成された空洞は、結合して両方の第１の層にチャネル（例えば図２Ａを参照して説明した第１のチャネル２２０）を形成することができることを示すことができる。チャネルは、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅３１２）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅３１２は幅３１１と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅３１２は幅３１１未満であってもよい。
処理ステップ３１５で、各チャネルに電極材料を充填することができる。いくつかの例では、電極材料は導電性材料であってもよい。場合によっては、スタックの頂部（例えばＨＭ層の頂部）に過剰な電極材料を形成することができ、また、エッチング−バック・プロセスまたは化学−機械研磨プロセスによって除去することができる。処理ステップ３１５で、ダイアグラム３０３は、電極材料は、チャネルのビアとビアの間の部分に流入し、したがって各チャネルを同時に充填することができることを示している。本明細書において使用されているように、材料（例えば導電性材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
処理ステップ３２０で、異方性エッチングステップにより、電極材料の少なくとも一部を除去することができる。この除去により、各ビアと関連する新しいビア孔を作り出すことができる。例えばビア孔は処理ステップ３０５で形成することができるが、後で処理ステップ３１５で充填される（例えば電極材料によって）。したがって新しいビア孔（例えばビア）は、処理ステップ３２０で、処理ステップ３１５でビア孔および関連するチャネルに充填された材料をビア孔から除去することによって形成することができる。異方性エッチングは、処理ステップ３０５のＨＭ層と同じビアパターンを使用することができ、また、各第１の層の電極材料の側壁を露出させるビア孔を作り出すことができる。処理ステップ３２０の後に、ビア孔に誘電材料（図示せず）が充填される場合、図２Ａを参照して上で説明した一組の充填されたチャネル２３０が各Ｄ１層に存在することになる。
処理ステップ３２５で、等方性エッチングステップにより、各第１の層から電極材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、処理ステップ３１５で既に空洞に充填された電極材料の一部を除去することができる。したがって連続する空洞を各第１の層に形成することができる。連続する空洞は、結合してチャネル（例えば第２のチャネル）を形成することができる。例えば処理ステップ３１０で形成されるチャネルは第１のチャネルと呼ぶことができ、また、処理ステップ３２５で形成されるチャネルは第２のチャネルと呼ぶことができる。処理ステップ４２５で、ダイアグラム３０３は、両方のＤ１層に形成された空洞を示している。第２のチャネルは、いくつかの例では、等方性エッチングによって各空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅３２７）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅３２７は幅３２６と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅３２７は幅３２６未満であってもよい。
電極材料を除去することにより、第２のチャネルを取り囲む残留電極材料のループ（例えばループ２５０）を得ることができ、また、このループは、ループの２つの細長い側面（例えば比較的より長い側面）が２つの全く異なる電極（例えば第１の電極および第２の電極）として構成されるよう、引き続いて切断することができる。言い換えると、電極材料を除去することにより、各Ｄ１層の中に形成された第１の電極をそれぞれの第１の対の電極に分割することができる。２つの電極は、第１の幅３１１未満である第１の幅３２６によって分離することができ、幅３２６は、処理ステップ３２５で形成される第２の空洞の幅である。
処理ステップ３２５で使用されるエッチング液は、他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。例えばエッチング液は、電極材料の一部を除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（または実質的に保護する）ことができる。Ｄ１層から電極材料を選択的に除去することにより、処理ステップ３１０で形成されたチャネルの中に残留している、処理ステップ３１５で堆積された電極材料の一部を得ることができる。この除去により、電極材料のループ（例えば図２Ａを参照して説明したループ２５０）を形成することができる。
処理ステップ３３０で、各チャネルおよび関連するビア孔に誘電材料を充填することができる。誘電材料は、各第１の層の誘電材料（例えば第１の誘電材料）と同じ材料であっても、あるいは異なる誘電材料であってもよい。いくつかの例では、処理ステップ３３０で、ダイアグラム３０２および３０３は、電極材料の２つのループ（例えば図２Ａを参照して説明した２つのループ２５０）が、同じ行のビアを使用して同時に形成されたことを示すことができる。これは、上部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ａ）に第１のループを形成することができ、また、下部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ｂ）に第２のループを形成することができる。他の例では、スタックは、各Ｄ１層がそれぞれの電極材料のループを有する任意の数のＤ１層を含むことができる。各ループは、上で説明した処理ステップを使用して形成することができる。本明細書において使用されているように、材料（例えば誘電材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
場合によっては、ループは埋設線として機能することができる。他の場合には、ループは複数のセグメントに切断する（例えば分割する、分離する）ことができ、それにより単一のループから複数の埋設線を形成することができる。例えば細長いループの比較的短い側面（例えば端部）が細長いループの比較的長い側面から切断される場合、各ループから２つの埋設線を形成することができる。ループは任意の回数にわたって切断することができ、それにより任意の数のセグメント、したがって任意の数の離散的な埋設線を作り出すことができる。ループは、例えばそのループを介してエッチングする（例えば異方性エッチングする）ためにループの上方に位置するように配置されたビアを使用することによって切断することができる。ループは、そのループを含む層に、ループの外側の幅より広い幅を有する空洞を作り出すために（例えばループが切断されるまで、ループによって取り囲まれた材料、ならびにループに含まれている材料を除去するために１つまたは複数の等方性エッチングステップを使用することによって）、ループを作り出すために使用されるビアのうちの１つなどの、ループの近くに配置されたビアを使用することによっても切断することができる。さらに別の例として、ループは、第２のセットのビア（第１のセットのビアはループを作り出すために使用される）を使用することによって切断することができ、第２のセットのビアは、ループを含む層に第２のセットのビアを使用して形成されたチャネル（例えば第１のチャネル２２０）が交差し、かつ、ループを切断することができるような構成（例えば行などの線形構成）で配置される。したがっていくつかの例では、各層は、１つまたは複数の導電線（例えば１つまたは複数のループを切断することによって形成された）を含むことができる。
図４は、本開示の製造技法による、埋設線を形成する例示的方法を示したものである。いくつかの例では、図４は、複数のセットの埋設線の同時形成を示しており、Ｄ１層と呼ぶことができるそれぞれの第１の層における各セットの埋設線は第１の誘電材料を含む。図４に示されている層のスタックは、図１Ａを参照して説明したスタック１０５−ａに対応し得る。例えば図１Ａを参照して説明したように、ハードマスク（ＨＭ）層は上部層１１０に対応し、第１の誘電体層（例えば「Ｄ１」層）は第１の層１１５−ａおよび１１５−ｂに対応し、第２の誘電体層（例えば「Ｄ２」層）は層１２５に対応し、また、第３の層は第３の層１２０−ａ、１２０−ｂに対応し得る。
図４は、ダイアグラム４０１、４０２および４０３を示している。いくつかの例では、ダイアグラム４０１は、３行のビア（例えば図２Ａを参照して説明したビア２１０）、およびビアの行を使用して形成された６つの埋設線（例えばワード線）を含むスタックの上面図を示すことができる。ダイアグラム４０１におけるビアの各行を使用して、少なくとも１つのループ（例えば図２Ａを参照して説明したループ２５０または同心ループ２５６）をターゲット層に形成することができる。
いくつかの例では、ダイアグラム４０２は、スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。この横断面側面図は、基準線Ａ−Ａによって表されている、ダイアグラム４０１に示されているビアの中心に対応し得る。追加または別法として、ダイアグラム４０３は、基準線Ｂ−Ｂによって表されている、ダイアグラム３０１のビア間の空間に対応するスタック（例えば図１Ａを参照して説明したスタック１０５−ａ）の横断面側面図を示すことができる。
処理ステップ４０５で、異方性エッチングステップにより、引き続いてスタックから１つまたは複数の材料を除去し、それによりスタックに侵入するビア孔を作り出すことができる。上で説明したように、ビアは頂部層（例えば図１Ａを参照して説明した上部層１１０）に侵入することができ、また、ビア孔はスタックの中へ（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂへ）展開することができる。あるいは、他の例では、ビアは両方の頂部層を貫通してスタック中へ展開することができる。いずれの例においても、ビア、ビア孔および孔という用語は交換可能に使用することができ、また、処理ステップ４０５の間に作り出される空洞を意味することができる。
ダイアグラム４０２では、処理ステップ４０５は、図３を参照して説明したように処理された材料のスタックに対して実施することができる。したがって材料のスタックは、図３を参照して説明した処理ステップ３３０で形成された電極材料の２つのループを含むことができる。処理ステップ４０５で、異方性エッチングステップにより、図３を参照して説明したビアと同じビアを使用して１つまたは複数の材料を除去し、それによりスタックに侵入する新しいビア孔を作り出すことができる。処理ステップ４０５で作り出された新しいビア孔は、スタックの埋設層を後続する処理ステップに露出することができる。ダイアグラム４０３では、処理ステップ４０５は、初期スタック（例えば図１Ａを参照して説明したスタック１０５−ａ）が、隣接するビアの間にそのまま残ることを示すことができる。言い換えると、ダイアグラム４０３は、スタックのうちの隣接するビア間の部分が、処理ステップ４０５の間、変化しないままであり得ることを示すことができる。いくつかの例では、処理ステップ４０５は、図１Ｂを参照して説明した処理ステップ１００−ｂの例であってもよい。
処理ステップ４１０で、等方性エッチングステップにより、例えば図３を参照して説明した処理ステップ３３０で堆積された各第１の層（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂ）の誘電材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、等方性エッチングのエッチング液に露出される各第１の層（例えば各Ｄ１層）の一部を選択的に除去することができる。いくつかの例では、処理ステップ４１０で使用されるエッチング液は、スタックの他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。言い換えると、エッチング液は、各Ｄ１層の第１の誘電材料の少なくとも一部を選択的に除去することができ、その一方でスタックの他の材料（例えば図３を参照して説明したような、処理ステップ３１５で堆積された電極材料）を保護する（例えば実質的に保護する、あるいは完全に保護する）ことができる。
複数の隣接するビアを使用して、各第１の層から第１の誘電材料の少なくとも一部を選択的に除去することにより、処理ステップ４１０は、各第１の層に形成されたチャネル（例えば第３のチャネル）をもたらすことができる。第３のチャネルは、処理ステップ４０５で形成されたビア、ならびに処理ステップ４０５で形成されたビアを含む一組のビアのうちの他の連続するビアを介して、それぞれの第１の層から第１の誘電材料の一部を除去することによって形成することができる。第１の誘電材料の一部を除去することにより、各第１の層の第１の誘電材料の中に、対応するセットの第３の空洞（例えば図１Ｃを参照して説明した空洞１３６）を形成することができ、また、連続する第３の空洞が結合して、第３の空洞を含む層に第３のチャネルを形成することができるよう、第３の空洞を構成する（例えば配置し、かつ、サイズ設定する）ことができる。いくつかの例では、第３のチャネルは、処理ステップ４０５で形成されたビアを含む一組のビアと位置合わせさせることができる（例えばチャネルは、上記一組のビアに含まれている各ビアの垂直方向の軸と交わることができる）。ビア孔はスタック中の各第１の層の側壁を露出させるため、等方性エッチングは、スタック中の各第１の層に第３のチャネルを同時に作り出すことができる。したがって処理ステップ４１０で、第１の層の中に第３のチャネルを形成することができる。
いくつかの例では、他の層のビア孔の幅はそのままにして、各第１の層に第３のチャネルを作り出すことができる（例えば第３の空洞、したがって第３のチャネルを作り出すために使用されるエッチング液の化学選択性のために）。例えば幅４１１は第３の幅と呼ぶことができ、また、両方の第１の層の中に形成される空洞の最終的な大きさを表すことができる。ダイアグラム４０３の処理ステップ４１０は、いくつかの例では、隣接するビアを使用して同じ層に形成された空洞は、結合して両方の第１の層に第３のチャネルを形成することができることを示すことができる。第３のチャネルは、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。第３のチャネルの幅（例えば幅４１２）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅４１２は幅４１１と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅４１２は幅４１１未満であってもよい。
処理ステップ４１５で、各第３のチャネルに電極材料を充填することができる。いくつかの例では、電極材料は導電性材料であってもよい。場合によっては、スタックの頂部（例えばＨＭ層の頂部）に過剰な電極材料を形成することができ、また、エッチング−バック・プロセスまたは化学−機械研磨プロセスによって除去することができる。処理ステップ４１５で、ダイアグラム４０３は、電極材料は、チャネルのビアとビアの間の部分に流入し、したがって各第３のチャネルを同時に充填することができることを示している。本明細書において使用されているように、材料（例えば導電性材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
処理ステップ４２０で、異方性エッチングステップにより、電極材料の少なくとも一部を除去することができる。この除去により、各ビアと関連する新しいビア孔を作り出すことができる。例えばビア孔は処理ステップ４０５で形成することができるが、後で処理ステップ４１５で充填される（例えば電極材料によって）。したがって新しいビア孔は、処理ステップ４２０で、処理ステップ４１５でビア孔および関連するチャネルに充填された材料をビア孔から除去することによって形成することができる。異方性エッチングは、処理ステップ４０５のＨＭ層と同じビアパターンを使用することができ、また、各第１の層の電極材料の側壁を露出させるビア孔を作り出すことができる。
処理ステップ４２５で、等方性エッチングステップにより、各第１の層から電極材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、処理ステップ４１５で既に空洞に充填された電極材料の一部を除去することができる。したがって連続する空洞を各第１の層に形成することができる。連続する空洞（第４の空洞）は、結合してチャネル（例えば第４のチャネル）を形成することができる。例えば処理ステップ４１０で形成されるチャネルは第３のチャネルと呼ぶことができ、また、処理ステップ４２５で形成されるチャネルは第４のチャネルと呼ぶことができる。処理ステップ４２５で、ダイアグラム４０３は、両方のＤ１層に形成された第４の空洞を示している。第３のチャネルは、いくつかの例では、等方性エッチングによって各第４の空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅４２７）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅４２７は幅４２６と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅４２７は幅４２６未満であってもよい。
電極材料を除去することにより、第４のチャネルを取り囲む残留電極材料のループ（例えば図２Ａを参照して説明した一組の２つの同心ループ２５６の内部ループ）を得ることができ、また、このループは、ループの４つの細長い側面（例えば比較的より長い側面）が４つの全く異なる電極（例えば第１の電極、第２の電極、第３の電極および第４の電極）として構成されるよう、引き続いて切断することができる。言い換えると、電極材料を除去することにより、各Ｄ１層の中に形成された（例えば処理ステップ４１５で）第２の電極をそれぞれの対の第２の電極に分割することができる。電極のこれらの対は可変距離だけ分離することができる。例えば電極の対は、幅４２６より長い、あるいは幅４２６より短い距離だけ分離することができ、幅４２６は、処理ステップ４２５で形成される第４の空洞の幅である。
処理ステップ４２５で使用されるエッチング液は、他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。例えばエッチング液は、電極材料の一部を除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（または実質的に保護する）ことができる。Ｄ１層から電極材料を選択的に除去することにより、処理ステップ４１０で形成された第３のチャネルの中に残留している、処理ステップ４１５で堆積された電極材料の一部を得ることができる。この除去により、電極材料のループ（例えば図２Ａを参照して説明したループ２５６）を形成することができる。
処理ステップ４３０で、各第４のチャネルおよび関連するビア孔に誘電材料を充填することができる。誘電材料は、各第１の層の誘電材料（例えば第１の誘電材料）と同じ材料であっても、あるいは異なる誘電材料であってもよい。いくつかの例では、処理ステップ４３０で、ダイアグラム４０２および４０３は、電極材料の２つのループ（例えば図２Ａを参照して説明したループ２５６）が、同じ行のビアを使用して各Ｄ１層の中に同時に形成されたことを示すことができる。これは、上部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ａ）に第１のセットの同心ループを形成することができ、また、下部Ｄ１層（例えば図１Ａを参照して説明した第１の層１１５−ｂ）に第２のセットの同心ループを形成することができる。他の例では、スタックは、各Ｄ１層が電極材料のそれぞれの一組の同心ループを有する任意の数のＤ１層を含むことができる。各ループは、上で説明した処理ステップを使用して形成することができる。場合によっては、同心ループは埋設線として機能することができる。他の場合には、一方または両方のループは複数のセグメントに切断する（例えば分割する、分離する）ことができ、それにより単一のループから複数の埋設線を形成することができる。例えば細長いループの比較的短い側面（例えば端部）が細長いループの比較的長い側面から切断される場合、各ループから２つの埋設線を形成することができる。したがって同心ループを切断することにより、少なくとも４つの埋設線を形成することができる。ループは任意の回数にわたって切断することができ、それにより任意の数のセグメント、したがって任意の数の離散的な埋設線を作り出すことができる。本明細書において使用されているように、材料（例えば誘電材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
図４に示されているように、処理ステップ４３０後における、同心ループから形成された電極間の分離距離は非一様であってもよい。例えば場合によっては、内部ループから形成される電極は、内部ループから形成される別の電極よりも、外部ループから形成される電極により近づけることができる。他の場合（図示せず）には、内部ループから形成される電極は、内部ループから形成される別の電極からよりも、外部ループから形成される電極からより遠ざけることができる。
図３および図４は、一組の２つの同心ループを形成するための例示的技法を集合的に示しているが、他の数の同心ループを形成するために、任意のチャネルおよびループ寸法を使用して、同様の技法を任意の回数にわたって反復することができることを理解されたい。
図５は、本開示の製造技法による、埋設線を形成する例示的方法を示したものである。いくつかの例では、図５は、１つのセットの埋設線の形成を示しており、Ｄ２層と呼ぶことができる第２の層における埋設線は第２の誘電材料を含む。図５に示されている層のスタックは、図１Ａを参照して上で説明したスタックに対応し得る。例えば図１Ａを参照して説明したように、ハードマスク（ＨＭ）層は上部層１１０に対応し、第１の誘電体層（例えば「Ｄ１層」）は第１の層１１５−ａおよび１１５−ｂに対応し、第２の誘電体層（例えば「Ｄ２層」）は層１２５に対応し、また、第３の層は第３の層１２０−ａ、１２０−ｂに対応し得る。いくつかの例では、ＤＭ層はメモリ材料（例えば図１Ａを参照して説明したスタック１０５−ａの一部として形成されたメモリ材料）を含むことができる。他の例では、ＤＭ層はプレースホルダー材料を含むことができ、その中にメモリ材料を堆積させることができる。いくつかの例では、プレースホルダー材料は第３の誘電材料であってもよく、また、ＤＭ層は、メモリ層またはプレースホルダー層と呼ぶことができる。
図５は、ダイアグラム５０１、５０２および５０３を示している。いくつかの例では、ダイアグラム５０１は、３行のビア（例えば図２Ａを参照して説明したビア２１０）、およびビアの行を使用して形成された６つの埋設線（例えばワード線）を含むスタックの上面図を示すことができる。ダイアグラム５０１におけるビアの各行を使用して、少なくとも１つのループ（例えば図２Ａを参照して説明したループ３５０またはループ３５５）を形成することができる。したがって２つの埋設線（例えばワード線またはビット線）を各ループから形成することができる。
いくつかの例では、ダイアグラム５０２は、スタック（例えば図２Ａを参照して説明したスタック２０５−ａ）の横断面側面図を示すことができる。この横断面側面図は、基準線Ａ−Ａによって表されている、ダイアグラム５０１に示されているビアの中心に対応し得る。追加または別法として、ダイアグラム５０３は、基準線Ｂ−Ｂによって表されている、ダイアグラム４０１のビア間の空間に対応するスタック（例えば図２Ａを参照して説明したスタック２０５−ａ）の横断面側面図を示すことができる。
処理ステップ５０５で、フォトリソグラフィステップにより、ダイアグラム５０１に示されているビアのパターンを材料のスタックの上に転写することができる。いくつかの例では、ビア孔は、第２のセットのビアを形成するものとして参照され得る。したがって第２のセットのビアは、図４の処理ステップ４０５におけるビアの形成に使用される空間構成（例えば第１の空間構成）とは異なる空間構成（例えば第２の空間構成）を使用して形成することも可能である。異方性エッチングステップにより、引き続いてスタックから１つまたは複数の材料を除去し、それによりスタックに侵入するビア孔を作り出すことができる。上で説明したように、ビアは頂部層（例えば図１Ａを参照して説明した上部層１１０）に侵入することができ、また、ビア孔はスタックの中へ（例えば図１Ａを参照して説明した第１の層１１５−ａ、１１５−ｂへ）展開することができる。
ダイアグラム５０２では、処理ステップ５０５は、１つのビア（例えば第１のビア）、およびスタックに侵入する対応するビア孔を示すことができる。このプロセスは、スタックの埋設層を後続する処理ステップに露出する。ダイアグラム５０３では、処理ステップ５０５は、初期スタック（例えば図２Ａを参照して説明したスタック２０５）が、隣接するビアの間にそのまま残ることを示すことができる。言い換えると、ダイアグラム５０３は、スタックのうちの隣接するビア間の部分が、処理ステップ５０５の間、変化しないままであり得ることを示すことができる。いくつかの例では、処理ステップ５０５は、図２Ｂを参照して説明した処理ステップ２００−ｂの例であってもよい。
処理ステップ５１０で、等方性エッチングステップにより、スタック中の第２の層（例えば図１を参照して説明した第２の層１２５）の誘電材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、等方性エッチングのエッチング液に露出される第２の層の一部を選択的に除去することができる。いくつかの例では、処理ステップ５１０で使用されるエッチング液は、スタックの他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。言い換えると、エッチング液は、Ｄ２層の第２の誘電材料の少なくとも一部を選択的に除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ１層、ＨＭ層などの他の層の材料）を保護する（例えば実質的に保護する、あるいは完全に保護する）ことができる。複数の隣接するビアを使用して、第２の層から第２の誘電材料の少なくとも一部を選択的に除去することにより、処理ステップ５１０は、第２の層に空洞（例えば図２Ｃを参照して説明した空洞２３６）をもたらすことができる。
いくつかの例では、他の層のビア孔の幅はそのままにして、第２の層に空洞を作り出すことができる。例えば幅５１１は、第２の層に形成される空洞の最終的な大きさを表すことができ、また、第２の幅５１１と呼ぶことができる。ダイアグラム５０３の処理ステップ５１０は、いくつかの例では、隣接するビアを使用して同じ層に形成された空洞は、結合して第２の層にチャネル（例えば図２Ａを参照して説明したチャネル２２０）を形成することができることを示すことができる。チャネルは、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。チャネルの幅（例えば幅５１２）は、１つまたは複数の重畳領域（例えば図２Ａを参照して説明した重畳領域２２５）と関連付けることができる。いくつかの例では、幅５１２はいくつかの場合における幅５１１と同じ幅（またはほぼ同じ幅）であってもよい。他の例では、幅５１２は幅５１１未満であってもよい。
処理ステップ５１５で、各チャネルに電極材料を充填することができる。いくつかの例では、電極材料は導電性材料であってもよい。スタックの頂部（例えばＨＭ層の頂部）に過剰な電極材料を形成することができ、また、エッチング−バック・プロセスまたは化学−機械研磨プロセスによって除去することができる。処理ステップ５１５で、ダイアグラム５０３は、電極材料が、チャネルのビアとビアの間の部分に流入し、したがって各チャネルを同時に充填することができることを示している。本明細書において使用されているように、材料（例えば導電性材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
処理ステップ５２０で、異方性エッチングステップにより、電極材料の少なくとも一部を除去することができる。この除去により、各ビアと関連する新しいビア孔を作り出すことができる。例えばビア孔は処理ステップ５０５で形成することができるが、後で処理ステップ５１５で充填される（例えば電極材料によって）。したがって新しいビア孔（例えばビア）は、処理ステップ５２０で、処理ステップ５１５でビア孔および関連するチャネルに充填された材料をビア孔から除去することによって形成することができる。異方性エッチングは、処理ステップ５０５のＨＭ層と同じビアパターンを使用することができ、また、第２の層の電極材料の側壁を露出させるビア孔を作り出すことができる。
いくつかの例では、異方性エッチングステップにより、処理ステップ５１５で各第２の層に作り出された空洞に既に充填されている電極材料の一部を除去することができる。電極材料を除去することにより、チャネルを取り囲む残留電極材料のループ（例えば図２Ａを参照して説明したループ２５０）を得ることができ、また、ループは、ループの２つの細長い側面（例えば比較的より長い側面）が２つの全く異なる電極（例えば第２の対の電極、すなわち第５の電極および第６の電極）として構成されるよう、引き続いて切断することができる。
処理ステップ５２５で、等方性エッチングステップにより、各第２の層から電極材料の少なくとも一部を選択的に除去することができる。例えば等方性エッチングステップは、処理ステップ５１０で第２の層に作り出された空洞に既に充填されている電極材料の一部を除去することができる。処理ステップ５２５で使用されるエッチング液は、他の材料（例えばスタックの他の層の材料）に対する選択性を示すことができる。例えばエッチング液は、電極材料の一部を除去することができ、その一方でスタックの他の材料（例えばＤＭ層、Ｄ２層、ＨＭ層などの他の層の材料）を保護する（または実質的に保護する）ことができる。電極材料を選択的に除去することによってループ（例えば図２Ａを参照して説明したループ２５０）を形成することができる。したがってループの幅（例えば幅５２６）は、処理ステップ５１０で示されている第２の幅５１１未満であってもよい。
処理ステップ５２５で、ダイアグラム５０３は、第２の層に形成された空洞を示している。空洞は、それぞれの第２の層に形成される空洞の最終的な幅であってもよい幅５２６を有することができる。追加または別法として、ダイアグラム５０３は、第２の層に形成された空洞が、結合して（例えば隣接して）、第１の誘電材料内にチャネルを形成することができることを示している。チャネルは、いくつかの例では、等方性エッチングステップによって各空洞の大きさが複数の方向に広がることによって形成することができる。いくつかの例では、チャネルの幅（例えば幅５２７）は、幅５２６と同じ幅（例えばほぼ同じ幅）であってもよい。他の例では、幅５２７は幅５２６より長くても、あるいは幅５２６より短くてもよい。
処理ステップ５３０で、各チャネルおよび関連するビア孔に誘電材料を充填することができる。誘電材料は、他のＤ２層の誘電材料（図には示されていないが、例えば第２の誘電材料）と同じ材料であっても、あるいは異なる誘電材料であってもよい。いくつかの例では、処理ステップ５３０で、ダイアグラム５０２および５０３は、電極材料の２つ以上のループ（例えば図２Ａを参照して説明したループ２５０）は、同じ行のビアを使用して同時に形成されたことを示すことができる。これは、第２の層（例えば図１Ａを参照して説明した第２の層１２５）に第１のループを形成することができる。他の例では、スタックは、電極材料のそれぞれのループを有する任意の数のＤ２層を含むことができる。各ループは、上で説明した処理ステップを使用して形成することができる。本明細書において使用されているように、材料（例えば誘電材料）が充填されたビア孔は、材料が充填された後の孔と呼ぶことができる。
他の例（図示せず）では、追加電極材料を除去することができる。例えば等方性エッチングステップにより、電極材料の追加部分を除去することができる。電極材料のこの追加除去により、上で説明した第１の電極と第２の電極の間に配置された２つの追加電極（例えば第３の電極および第４の電極）を得ることができる。いくつかの例では、第３の電極は、第１の幅より長い第２の距離だけ第４の電極から分離することができる。
いくつかの例では、埋設線および関連する製造技法をサポートする装置について、図３から図５を参照して説明することができる。いくつかの例では、装置は、上部層および第１の層を含むスタックを含むことができる。スタックの上部層の中に複数の孔を配置することができ、また、各孔は第１の幅を有することができる。いくつかの例では、スタックの第１の層に第１の電極を配置することができ、また、第１の電極は複数の第１の孔と位置合わせさせることができる。第１の電極は、第１の幅より広い第２の幅を有することができ、また、場合によっては、はしご様の形状を有することができる。他の例では、スタックは、スタックの上部層の中に複数の第２の孔を含むことができる。複数の第１の孔は、第１の方向に展開している第１の行で配置することができ、また、複数の第２の孔は、第１の方向とは異なる第２の方向に展開している第２の行で配置することができる。
いくつかの例では、スタックの第１の層に第２の電極を配置することができる。第２の電極は複数の第２の孔と位置合わせさせることができる。いくつかの例では、第１の電極は第２の電極と結合することができる。
他の例では、装置は、上部層および第１の層を含むスタックを含むことができる。スタックは、スタックの上部層の中に複数の第１の孔を含むことができ、また、各第１の孔は第１の幅を有することができる。いくつかの例では、スタックは、スタックの第１の層に第１の電極および第２の電極を含むことができる。第１の電極は、第１の幅より長い第１の距離だけ第２の電極から分離することができる。いくつかの例では、第１の電極と第２の電極の間にギャップを存在させることができ、また、複数の第１の孔と位置合わせさせることができる。
いくつかの例では、スタックは、第１の電極と第２の電極の間に配置された第３の電極および第４の電極を含むことができる。第３の電極は、第１の幅より長い第２の距離だけ第４の電極から分離することができる。追加または別法として、第１の電極は第３の距離だけ第３の電極から分離することができ、また、第２の電極は第３の距離だけ第４の電極から分離することができる。いくつかの例では、第１の幅は第３の距離より広くすることができる。他の例では、第１の電極は第３の距離だけ第３の電極から分離することができ、また、第２の電極は第３の距離だけ第４の電極から分離することができる。いくつかの例では、第２の距離は第３の距離より長くすることができる。
他の例では、スタックは、各々が第２の幅を有する複数の第２の孔をスタックの上部層の中に含むことができる。いくつかの例では、スタックは第２の層を含むことができる。第２の層は第５の電極および第６の電極を含むことができる。いくつかの例では、第５の電極は、第２の幅より長い第４の距離だけ第６の電極から分離することができる。
図６は、本開示の例による、埋設線を形成するための方法６００を示すフローチャートを示したものである。方法６００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法６００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
６０５でスタックを形成することができる。いくつかの例では、スタックは、第１の層に第１の誘電材料を含むことができる。６０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
６１０で第１のセットのビアを形成することができる。６１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
６１５で、第１の層の第１の誘電材料中に第１のチャネルを形成することができる。いくつかの例では、第１のチャネルは第１のセットのビアと位置合わせさせることができる。６１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
６２０で第１のチャネルに電極材料を充填することができる。６２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、６２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。いくつかの例（図６には示されていない）では、電極材料が充填された第１のチャネルは、第１のチャネルの幅に等しい幅を有する電極として機能することができる。第１のチャネルが第１のセットのビアを使用して複数の層に形成され、次に電極材料が充填される場合、各層の電極（例えば各第１のチャネルに対応する電極）を隔離するために、第１のセットのビアから電極材料を除去し、かつ、誘電材料を充填することができる。
場合によっては、本明細書において説明されるような装置は、方法６００などの１つまたは複数の方法を実施することができる。装置は、スタックを形成するステップのための特徴、手段、または命令（例えばプロセッサにより実行可能な命令が記録された非一時的コンピュータ可読媒体）を含むことができる。いくつかの例では、スタックは、第１の層に第１の誘電材料を含むことができる。装置は、第１のセットのビアを形成するステップ、第１の層の第１の誘電材料中に第１のセットのビアと位置合わせされた第１のチャネルを形成するステップ、および第１のチャネルに電極材料を充填するステップのための特徴、手段、または命令（例えばプロセッサにより実行可能な命令が記録された非一時的コンピュータ可読媒体）をさらに含むことができる。
本明細書において説明される方法６００および装置のいくつかの例では、第１のチャネルを形成するステップは、第１の層の第１の誘電材料中に対応するセットの連続する第１の空洞を形成するために、第１のセットのビアを介して、第１の層から第１の誘電材料の一部を除去するステップを含むことができる。
本明細書において説明される方法６００および装置のいくつかの例は、第１のチャネル内の電極材料中に第１のチャネルより狭い第２のチャネルを形成するステップ、および第２のチャネルに第１の誘電材料を充填するステップのための操作、特徴、手段、または命令をさらに含むことができる。本明細書において説明される方法６００および装置のいくつかの例では、第２のチャネルを形成するステップは、第１の層に電極材料のループを作り出すことができる。本明細書において説明される方法６００および装置のいくつかの例では、第２のチャネルを形成するステップは、第１のチャネル中の電極材料中に対応するセットの第２の空洞を形成するために、第１のセットのビアを介して、第１のチャネルから電極材料の一部を除去するステップを含み、連続する第２の空洞が結合して第２のチャネルが形成される。
本明細書において説明される方法６００および装置のいくつかの例は、第２のチャネル内の第１の誘電材料中に第２のチャネルより狭い第３のチャネルを形成するステップ、および第３のチャネルに電極材料を充填するステップのための操作、特徴、手段、または命令をさらに含むことができる。
本明細書において説明される方法６００および装置のいくつかの例は、第３のチャネル内の電極材料中に第３のチャネルより狭い第４のチャネルを形成するステップ、および第４のチャネルに第１の誘電材料を充填するステップのための操作、特徴、手段、または命令をさらに含むことができる。本明細書において説明される方法６００および装置のいくつかの例では、第４のチャネルを形成するステップは、第１の層に電極材料の一組の同心ループを作り出すことができる。
本明細書において説明される方法６００および装置のいくつかの例は、第２のセットのビアを形成するステップ、第１の層の第１の誘電材料中に第１のチャネルの第１の拡張部分を形成するステップであって、第１の拡張部分が第２のセットのビアと位置合わせされるステップ、および第１の拡張部分に電極材料を充填するステップのための操作、特徴、手段、または命令をさらに含むことができる。本明細書において説明される方法６００および装置のいくつかの例は、第１のセットのビアおよび第２のセットのビアを介して、第１の層から第１の誘電材料の一部を除去するステップのための操作、特徴、手段、または命令をさらに含むことができる。本明細書において説明される方法６００および装置のいくつかの例では、第１のセットのビアは、第１の方向に展開している第１の行で配置されることができ、第２のセットのビアは、第１の方向とは異なる第２の方向に展開している第２の行で配置されることができる。本明細書において説明される方法６００および装置のいくつかの例では、第１のチャネルの幅は、少なくとも部分的に、前記第２のセットのビアにおける各ビアの間隔に基づき得る。
本明細書において説明される方法６００および装置のいくつかの例は、第３のセットのビアを形成するステップであって、第２のセットのビアが第２の方向に展開し、第３のセットのビアが第２の方向とは異なる第３の方向に展開するステップのための操作、特徴、手段、または命令をさらに含むことができる。本明細書において説明される方法６００および装置のいくつかの例では、第１のチャネルおよび第１のチャネルの第１の拡張部分が同時に形成され得る。
本明細書において説明される方法６００および装置のいくつかの例は、追加セットのビアを形成するステップ、スタックの第２の層の第２の誘電材料中に追加チャネルを形成するステップであって、追加チャネルが追加セットのビアと位置合わせされるステップ、および追加チャネルに電極材料を充填するステップのための操作、特徴、手段、または命令をさらに含むことができる。
図７は、本開示の例による、埋設線を形成するための方法７００を示すフローチャートを示したものである。方法７００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法７００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
７０５でスタックを形成することができる。いくつかの例では、スタックは、第１の層に第１の誘電材料を含むことができる。７０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７１０で第１のセットのビアを形成することができる。７１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７１５で、第１の層の第１の誘電材料中に第１のチャネルを形成することができる。いくつかの例では、第１のチャネルは第１のセットのビアと位置合わせさせることができる。７１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７２０で第１のチャネルに電極材料を充填することができる。７２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。いくつかの例（図７には示されていない）では、電極材料が充填された第１のチャネルは、第１のチャネルの幅に等しい幅を有する電極として機能することができる。第１のチャネルが第１のセットのビアを使用して複数の層に形成され、次に電極材料が充填される場合、各層の電極（例えば各第１のチャネルに対応する電極）を隔離するために、第１のセットのビアから電極材料を除去し、かつ、誘電材料を充填することができる。
７２５で、第１のチャネル内の電極材料中に、第１のチャネルより狭い第２のチャネルを形成することができる。７２５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７２５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
７３０で第２のチャネルに第１の誘電材料を充填することができる。７３０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、７３０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。別法としては、異なる誘電材料を第２のチャネルに充填することも可能である。
場合によっては、方法は、第１の層に第１の誘電材料を含むスタックを形成するステップをも含むことができる。いくつかの例では、方法は、追加チャネルに電極材料を充填するステップを含むことができる。他の例では、方法は、第１の層の第１の誘電材料中に第１のチャネルを形成するステップを含むことができる。第１のチャネルは第１のセットのビアと位置合わせさせることができる。追加または別法として、方法は、第１のチャネルに電極材料を充填するステップを含むことができる。
いくつかの例では、第１のチャネルを形成するステップは、第１の層の第１の誘電材料中に対応するセットの連続する第１の空洞を形成するために、第１のセットのビアを介して第１の層から第１の誘電材料の一部を除去するステップを含むことができる。場合によっては、方法は、第１のチャネル内の電極材料中に、第１のチャネルより狭い第２のチャネルを形成するステップを含むことができる。追加または別法として、方法は、第２のチャネルに第１の誘電材料を充填するステップを含むことができる。いくつかの例では、第１の誘電材料以外の誘電材料（例えば第２の誘電材料、充填剤誘電材料）を第２のチャネルに充填することができる。言い換えると、第１のチャネルおよび第２のチャネルには、同じ誘電材料を充填することも、あるいは異なる誘電材料を充填することもできる。方法は、第１の層に電極材料のループを作り出すために第２のチャネルを形成するステップをも含むことができる。
他の例では、第２のチャネルを形成するステップは、第１のチャネル中の電極材料中に対応するセットの第２の空洞を形成するために、第１のセットのビアを介して第１のチャネルから電極材料の一部を除去するステップを含むことができる。いくつかの例では、連続する第２の空洞は結合して第２のチャネルを形成する。方法は、第１のセットのビアを形成するステップをも含むことができる。いくつかの例では、方法は、第２のセットのビアを形成するステップを含むことができる。追加または別法として、方法は、第１の層の第１の誘電材料中に第１のチャネルの第１の拡張部分を形成するステップであって、第１の拡張部分は第２のセットのビアと位置合わせされる、ステップを含むことができる。場合によっては、方法は、第１の拡張部分に電極材料を充填するステップを含むことができる。
追加または別法として、方法は、第１のセットのビアおよび第２のセットのビアを介して第１の層から第１の誘電材料の一部を除去するステップを含むことができる。第１のセットのビアは、第１の方向に展開している第１の行で配置することができ、また、第２のセットのビアは、第１の方向とは異なる第２の方向に展開している第２の行で配置することができる。いくつかの例では、第１のチャネルの幅は、少なくとも部分的に、第２のセットのビアにおける各ビアの間隔に基づくことができる。他の例では、方法は、第３のセットのビアを形成するステップを含むことができ、第２のセットのビアは第２の方向に展開し、また、第３のセットのビアは、第２の方向とは異なる第３の方向に展開する。
いくつかの例では、方法は、スタックを貫通する追加セットのビアを形成するステップを含むことができ、スタックは、第２の層に第２の誘電材料を含む。他の場合には、方法は、第２の層の第２の誘電材料中に追加チャネルを形成するステップを含むことができる。追加チャネルは追加セットのビアと位置合わせさせることができる。追加または別法として、方法は、電極材料の一組の同心ループを第１の層に作り出す第４のチャネルを形成するステップを含むことができる。
図８は、本開示の例による、埋設線を形成するための方法８００を示すフローチャートを示したものである。方法８００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法８００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
８０５でスタックを形成することができる。スタックは、複数の第１の層に第１の誘電材料を含むことができる。８０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、８０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
８１０で第１のセットのビアを形成することができる。８１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、８１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
８１５で複数の第１のチャネルを形成することができる。各第１のチャネルは、それぞれの第１の層の第１の誘電材料中に、第１のセットのビアと位置合わせさせて配置することができる。８１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、８１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
８２０で複数の第１の電極を形成することができる。各第１の電極は、それぞれの第１の層に形成することができ、また、複数の第１の電極を形成するステップは、複数の第１のチャネルに電極材料を充填するステップを含むことができる。８２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、８２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。いくつかの例（図８には示されていない）では、各層の電極（例えば各第１のチャネルに対応する電極）を隔離するために、第１のセットのビアから電極材料を除去し、かつ、誘電材料を充填することができる。
場合によっては、本明細書において説明されるような装置は、方法８００などの１つのまたは複数の方法を実施することができる。装置は、スタックを形成するステップのための特徴、手段、または命令（例えばプロセッサにより実行可能な命令が記録された非一時的コンピュータ可読媒体）を含むことができる。いくつかの例では、スタックは、複数の第１の層に第１の誘電材料を含むことができる。装置は、第１のセットのビアを形成するステップ、複数の第１のチャネルを形成するステップであって、各第１のチャネルがそれぞれの第１の層の第１の誘電材料の中に第１のセットのビアと位置合わせされて配置されるステップ、および複数の第１の電極を形成するステップであって、各第１の電極がそれぞれの第１の層に存在し、複数の第１の電極を形成するステップが複数の第１のチャネルに電極材料を充填するステップを含む、複数の第１の電極を形成するステップのための特徴、手段、または命令（例えば、プロセッサにより実行可能な命令が記録された非一時的コンピュータ可読媒体）をさらに含むことができる。
本明細書において説明される方法８００および装置のいくつかの例は、各第１の電極をそれぞれの第１の対の電極に分割するために、各第１の電極から電極材料の少なくとも一部を除去するステップのための操作、特徴、手段、または命令をさらに含むことができる。本明細書において説明される方法８００および装置のいくつかの例では、複数の第１の電極を形成するステップが、各第１の電極から電極材料の少なくとも一部を除去するステップを含む。
本明細書において説明される方法８００及び装置のいくつかの例は、第２のセットのビアを形成するステップであって、第２のセットのビアが第１のセットのビアに対応する第１の空間構成とは異なる第２の空間構成を有するステップ、複数の第２のチャネルを形成するステップであって、スタックが複数の第２の層に第２の誘電材料をさらに含むことができ、各第２のチャネルがそれぞれの第２の層の第２の誘電材料の中に第２のセットのビアと位置合わせされて配置され得るステップ、複数の第２の電極を形成するステップであって、各第２の電極がそれぞれの第２の層に存在し、複数の第２の電極を形成するステップが複数の第２のチャネルに電極材料を充填するステップを含む、複数の第２の電極を形成するステップ、および各第２の電極をそれぞれの第２の対の電極に分割するために各第２の電極から電極材料の少なくとも一部を除去するステップのための操作、特徴、手段、または命令をさらに含むことができる。
本明細書において説明される方法８００および装置のいくつかの例では、スタックは、複数の追加層に追加誘電材料をさらに含むことができ、追加誘電材料は第１の誘電材料および第２の誘電材料とは異なる。
図９は、本開示の例による、埋設線を形成するための方法９００を示すフローチャートを示したものである。方法９００の操作は、本明細書において説明されている様々な製造技法によって実現することができる。例えば方法９００の操作は、図３から図５を参照して考察した製造技法によって実現することができる。
９０５でスタックを形成することができる。スタックは、複数の第１の層に第１の誘電材料を含むことができる。９０５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、９０５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
９１０で第１のセットのビアを形成することができる。９１０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、９１０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
９１５で複数の第１のチャネルを形成することができる。各第１のチャネルは、それぞれの第１の層の第１の誘電材料中に、第１のセットのビアと位置合わせさせて配置することができる。９１５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、９１５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
９２０で複数の第１の電極を形成することができる。各第１の電極は、それぞれの第１の層に形成することができ、また、複数の第１の電極を形成するステップは、複数の第１のチャネルに電極材料を充填するステップを含むことができる。９２０の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、９２０の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
９２５で、各第１の電極をそれぞれの対の第１の電極に分割するために、各第１の電極から電極材料の少なくとも一部を除去することができる。９２５の操作は、本明細書において説明されている方法および製造技法に従って実施することができる。特定の例では、９２５の操作の態様は、図３から図５を参照して考察した製造技法を使用して実施することができる。
場合によっては、方法はスタックを形成するステップを含むことができる。スタックは、複数の第１の層に第１の誘電材料を含むことができる。いくつかの例では、方法は、スタックを貫通する第１のセットのビアを形成するステップを含むことができる。方法は、複数の第１のチャネルを形成するステップをも含むことができ、各第１のチャネルは、それぞれの第１の層の第１の誘電材料中に、第１のセットのビアと位置合わせされて配置される。
いくつかの例では、方法は、複数の第１の電極を形成するステップを含むことができ、各第１の電極はそれぞれの第１の層に存在し、複数の第１の電極を形成するステップは、複数の第１のチャネルに電極材料を充填するステップを含む。他の例では、方法は、各第１の電極を２つの電極に分割するために、各第１の電極から電極材料の少なくとも一部を除去するステップを含むことができる。追加または別法として、上で説明した方法は、１つまたは複数の層（例えば第１の層、第２の層）の電極材料の１つまたは複数の部分を除去するステップを含むことも可能である。方法は、それぞれの層に誘電材料（例えば第１の誘電材料）を充填するステップをも含むことができる。
上で説明した方法は、可能な実施態様を記述したものであること、また、操作およびステップは並べ替えることができ、さもなければ修正することができること、また、他の実施態様が可能であることに留意されたい。さらに、方法の例のうちの２つ以上を組み合わせることができる。
本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表すことができる。例えば上記説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁界または粒子、光場または粒子、あるいはそれらの任意の組合せによって表すことができる。いくつかの図面は、信号を単一の信号として示し得るが、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることは当業者には理解されよう。
「電子連通」および「結合された」という用語は、構成要素間の電子流をサポートする構成要素間の関係を意味している。これには、構成要素間の直接接続を含むことができ、あるいは中間構成要素を含むことができる。電子連通している構成要素、あるいは互いに結合された構成要素は、電子または信号を能動的に交換しても（例えば活きている回路の中での交換）、あるいは電子または信号を能動的に交換しなくてもよい（例えば活きていない回路の中での交換）が、回路が活きた状態になると、電子または信号を交換するように構成することができ、また、そのように動作させることができる。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つの構成要素は、電子連通しているか、またはスイッチの状態（すなわち開または閉）に無関係に結合することができる。
本明細書において使用されている「層」という用語は、幾何学的構造の層状構造またはシートを意味している。各層は三次元（例えば高さ、幅および深さ）を有することができ、また、表面の一部またはすべてを覆うことができる。例えば層は、２つの寸法が第３の寸法より大きい三次元構造であってもよく、例えば薄膜であってもよい。層は異なる素子、構成要素および／または材料を含むことができる。場合によっては、１つの層は２つ以上の副層から構成されていてもよい。添付の図のうちのいくつかは、三次元層のうちの二次元が例証のために描写されている。しかしながら層は三次元の性質であることは当業者には認識されよう。
本明細書において使用されるとき、「実質的に」という用語は、修飾された特徴（例えば実質的にという用語によって修飾された動詞または形容詞）は絶対的である必要はないが、特徴の利点を達成するために十分に近いことを意味している。
本明細書において使用されるとき、「電極」という用語は電気導体を意味することができ、また、場合によってはメモリアレイの記憶セルまたは他のコンポーネントへの電気コンタクトとして使用することができる。電極は、メモリアレイの素子または他のコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、導電層などを含むことができる。
本明細書において使用されている「フォトリソグラフィ」という用語は、フォトレジスト材料を使用してパターン化し、かつ、電磁放射を使用してこのような材料を露光するプロセスを意味することができる。例えばフォトレジスト材料は母材の上に形成することができ、例えばフォトレジストを母材の上にスピン塗布することによって形成することができる。パターンは、フォトレジストを放射に露光することによってフォトレジストの中に作り出すことができる。パターンは、例えば放射がフォトレジストを露光する部分を空間的に描写するフォトマスクによって画定することができる。次に、露光されたフォトレジスト面積を例えば化学的処理によって除去し、所望のパターンを残すことができる。場合によっては、露光された領域を残し、露光されていない領域を除去することができる。
カルコゲニド材料は、元素Ｓ、ＳｅおよびＴｅのうちの少なくとも１つを含む材料または合金であってもよい。本明細書において考察されている相変化材料はカルコゲニド材料であってもよい。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含むことができる。例示的カルコゲニド材料および合金は、それらに限定されないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−ＰｄまたはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。本明細書において使用されているように、ハイフンでつながれた化学組成表示は、特定の化合物または合金に含まれている元素を示し、示されている元素を含むすべての化学量論を表すことが意図されている。例えばＧｅ−ＴｅはＧｅｘＴｅｙを含むことができ、ｘおよびｙは任意の正の整数であってもよい。可変抵抗材料の他の例は、２つ以上の金属、例えば遷移金属、アルカリ土類金属および／または希土類金属を含む二値金属酸化物材料または混合原子価酸化物を含むことができる。実施形態は、記憶セルの記憶素子と関連する１つまたは複数の特定の可変抵抗材料に限定されない。例えば可変抵抗材料の他の例を使用して記憶素子を形成することができ、また、とりわけカルコゲニド材料、巨大磁気抵抗材料またはポリマー系材料を含むことができる。
「隔離された」という用語は、現時点では電子が構成要素間を流れることができない構成要素間の関係を意味しており、構成要素は、それらの間に開路が存在する場合、互いに隔離されることを意味している。例えばスイッチによって物理的に接続された２つの構成要素は、スイッチが開いている場合、互いに隔離することができる。
本明細書において考察されているデバイスは、ケイ素、ゲルマニウム、ケイ素−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板の上に形成することができる。場合によっては、基板は半導体ウェーハである。他の場合には、基板は、シリコン−オン−ガラス（ＳＯＧ）またはシリコン−オン−サファイア（ＳＯＰ）などのシリコン−オン−インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板のサブ領域の導電率は、それらに限定されないが、リン、ホウ素またはヒ素を含む様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に実施することができる。
添付の図面に関連して本明細書において示されている説明は、例示的構成を記述したものであり、実現することができ、あるいは特許請求の範囲内であるすべての例を表しているわけではない。本明細書において使用されている「例示的」という用語は、「例、実例または例証して働く」ことを意味しており、「好ましい」ものでも、あるいは「他の例より有利な」ものでもない。詳細な説明は、説明されている技法の理解を提供するための特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細がなくても実践することができる。いくつかの実例では、よく知られている構造およびデバイスは、説明されている例の概念を曖昧にすることを回避するために、ブロック図の形態で示されている。
添付の図では、同様の構成要素または特徴は、同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、参照ラベルの後に、ダッシュおよび同様の構成要素の間を区別する第２のラベルを伴うことによって区別することができる。第１の参照ラベルのみが本明細書において使用されている場合、説明は、第２の参照ラベルには無関係に同じ第１の参照ラベルを有する同様の構成要素のうちのいずれか１つに適用することができる。
本明細書において説明されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェアまたはそれらの任意の組合せの中で実現することができる。プロセッサによって実行されるソフトウェアの中で実現される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶することができ、あるいは伝送することができる。他の例および実施態様は、本開示および添付の特許請求の範囲の範疇である。例えばソフトウェアの性質により、上で説明した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤード、またはこれらのうちのいずれかの組合せを使用して実現することができる。また、機能を実現する特徴は、機能の一部が異なる物理的位置で実現されるよう、分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書において使用されるとき、アイテムのリスト（例えば「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの語句が先行するアイテムのリスト）の中で使用されている「または」は、例えばＡ、ＢまたはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣあるいはＡＢまたはＡＣまたはＢＣあるいはＡＢＣ（すなわちＡおよびＢおよびＣ）を意味するよう、包含的リストを示している。また、本明細書において使用されるとき、「基づく」という語句は、特定のセットの条件を参照するものとして解釈してはならない。例えば「条件Ａに基づく」として説明されている例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えると、本明細書において使用されるとき、「基づく」という語句は、「少なくとも部分的に基づく」という語句と同じ方法で解釈されるべきである。
本明細書における説明は、当業者による本開示の構築または使用を可能にするために提供されたものである。本開示に対する様々な修正は、当業者には容易に明らかであり、また、本明細書において定義されている一般的な原理は、本開示の範囲を逸脱することなく他の変形形態に適用することができる。したがって本開示は、本明細書において説明されている例および設計に限定されず、本明細書において開示されている原理および新規な特徴と無矛盾の最も広義の範囲と一致するものとする。

Claims (29)

  1. 第１の層に第１の誘電材料を含むスタックを形成するステップと、
    第１のセットのビアを形成するステップと、
    前記第１の層の前記第１の誘電材料中に、前記第１のセットのビアと位置合わせされた第１のチャネルを形成するステップと、
    前記第１のチャネルに電極材料を充填するステップと
    を含む、方法。
  2. 前記第１のチャネルを形成するステップが、
    前記第１の層の前記第１の誘電材料中に対応するセットの連続する第１の空洞を形成するために、前記第１のセットのビアを介して、前記第１の層から前記第１の誘電材料の一部を除去するステップ
    を含む、請求項１に記載の方法。
  3. 前記第１のチャネル内の前記電極材料中に、前記第１のチャネルより狭い第２のチャネルを形成するステップと、
    前記第２のチャネルに前記第１の誘電材料を充填するステップと
    をさらに含む、請求項１に記載の方法。
  4. 前記第２のチャネルを形成するステップが、前記第１の層に電極材料のループを作り出す、請求項３に記載の方法。
  5. 前記第２のチャネルを形成するステップが、前記第１のチャネル中の前記電極材料中に対応するセットの第２の空洞を形成するために、前記第１のセットのビアを介して、前記第１のチャネルから前記電極材料の一部を除去するステップを含む、請求項３に記載の方法。
  6. 前記第２のチャネル内の前記第１の誘電材料中に、前記第２のチャネルより狭い第３のチャネルを形成するステップと、
    前記第３のチャネルに前記電極材料を充填するステップと
    をさらに含む、請求項３に記載の方法。
  7. 前記第３のチャネル内の前記電極材料中に、前記第３のチャネルより狭い第４のチャネルを形成するステップと、
    前記第４のチャネルに前記第１の誘電材料を充填するステップと
    をさらに含む、請求項６に記載の方法。
  8. 前記第４のチャネルを形成するステップが、前記第１の層に電極材料の一組の同心ループを作り出す、請求項７に記載の方法。
  9. 第２のセットのビアを形成するステップと、
    前記第１の層の前記第１の誘電材料中に前記第１のチャネルの第１の拡張部分を形成するステップであって、前記第１の拡張部分が前記第２のセットのビアと位置合わせされる、ステップと、
    前記第１の拡張部分に前記電極材料を充填するステップと
    をさらに含む、請求項１に記載の方法。
  10. 前記第１のセットのビアおよび前記第２のセットのビアを介して、前記第１の層から前記第１の誘電材料の一部を除去するステップ
    をさらに含む、請求項９に記載の方法。
  11. 前記第１のセットのビアが、第１の方向に展開している第１の行で配置され、前記第２のセットのビアが、前記第１の方向とは異なる第２の方向に展開している第２の行で配置される、請求項９に記載の方法。
  12. 前記第１のチャネルの幅が、少なくとも部分的に、前記第２のセットのビアにおける各ビアの間隔に基づく、請求項９に記載の方法。
  13. 第３のセットのビアを形成するステップであって、前記第２のセットのビアが第２の方向に展開し、前記第３のセットのビアが前記第２の方向とは異なる第３の方向に展開する、ステップ
    をさらに含む、請求項９に記載の方法。
  14. 前記第１のチャネルおよび前記第１のチャネルの前記第１の拡張部分が同時に形成される、請求項９に記載の方法。
  15. 追加セットのビアを形成するステップと、
    前記スタックの第２の層の第２の誘電材料中に追加チャネルを形成するステップであって、前記追加チャネルが前記追加セットのビアと位置合わせされる、ステップと、
    前記追加チャネルに前記電極材料を充填するステップと
    をさらに含む、請求項１に記載の方法。
  16. 上部層および第１の層を含むスタックと、
    前記スタックの前記上部層の中の複数の第１の孔であって、各第１の孔が第１の幅を有する、複数の第１の孔と、
    前記スタックの前記第１の層の第１の電極であって、前記複数の第１の孔と位置合わせされ、前記第１の幅より広い第２の幅を有する、第１の電極と
    を含む、装置。
  17. 前記スタックの前記上部層の中の複数の第２の孔であって、前記複数の第１の孔が第１の方向に展開している第１の行で配置され、前記複数の第２の孔が前記第１の方向とは異なる第２の方向に展開している第２の行で配置される、複数の第２の孔
    をさらに含む、請求項１６に記載の装置。
  18. 前記スタックの前記第１の層の第２の電極であって、前記複数の第２の孔と位置合わせされる、第２の電極
    をさらに含む、請求項１７に記載の装置。
  19. 前記第１の電極が前記第２の電極と結合される、請求項１８に記載の装置。
  20. 上部層および第１の層を含むスタックと、
    前記スタックの前記上部層の中の複数の第１の孔であって、各第１の孔が第１の幅を有する、複数の第１の孔と、
    前記スタックの前記第１の層の第１の電極および第２の電極であって、前記第１の電極が前記第１の幅より長い第１の距離だけ前記第２の電極から分離され、前記第１の電極と前記第２の電極の間のギャップが前記複数の第１の孔と位置合わせされる、第１の電極および第２の電極と
    を含む、装置。
  21. 前記スタックの前記第１の層が、
    前記第１の電極と前記第２の電極の間に配置された第３の電極および第４の電極であって、前記第３の電極が前記第１の幅より長い第２の距離だけ前記第４の電極から分離される、第３の電極および第４の電極
    をさらに含む、請求項２０に記載の装置。
  22. 前記第１の電極が第３の距離だけ前記第３の電極から分離され、前記第２の電極が前記第３の距離だけ前記第４の電極から分離され、前記第１の幅が前記第３の距離より広い、請求項２１に記載の装置。
  23. 前記第１の電極が第３の距離だけ前記第３の電極から分離され、前記第２の電極が前記第３の距離だけ前記第４の電極から分離され、前記第２の距離が前記第３の距離より長い、請求項２１に記載の装置。
  24. 前記スタックの前記上部層の中の、各々が第２の幅を有する複数の第２の孔と、
    第５の電極および第６の電極を含み、前記第５の電極が、前記第２の幅より長い第４の距離だけ前記第６の電極から分離される、前記スタックの第２の層と
    をさらに含む、請求項２０に記載の装置。
  25. 複数の第１の層に第１の誘電材料を含むスタックを形成するステップと、
    第１のセットのビアを形成するステップと、
    複数の第１のチャネルを形成するステップであって、各第１のチャネルがそれぞれの第１の層の前記第１の誘電材料の中に、前記第１のセットのビアと位置合わせされて配置される、ステップと、
    複数の第１の電極を形成するステップであって、各第１の電極がそれぞれの第１の層に存在し、前記複数の第１の電極を形成するステップが前記複数の第１のチャネルに電極材料を充填するステップを含む、ステップと
    を含む、方法。
  26. 各第１の電極をそれぞれの第１の対の電極に分割するために、各第１の電極から前記電極材料の少なくとも一部を除去するステップ
    をさらに含む、請求項２５に記載の方法。
  27. 前記複数の第１の電極を形成するステップが、各第１の電極から前記電極材料の少なくとも一部を除去するステップを含む、請求項２５に記載の方法。
  28. 第２のセットのビアを形成するステップであって、前記第２のセットのビアが前記第１のセットのビアに対応する第１の空間構成とは異なる第２の空間構成を有する、ステップと、
    複数の第２のチャネルを形成するステップであって、前記スタックが複数の第２の層に第２の誘電材料をさらに含み、各第２のチャネルがそれぞれの第２の層の前記第２の誘電材料の中に、前記第２のセットのビアと位置合わせされて配置される、ステップと、
    複数の第２の電極を形成するステップであって、各第２の電極がそれぞれの第２の層に存在し、前記複数の第２の電極を形成するステップが前記複数の第２のチャネルに前記電極材料を充填するステップを含む、ステップと、
    各第２の電極をそれぞれの第２の対の電極に分割するために、各第２の電極から前記電極材料の少なくとも一部を除去するステップと
    をさらに含む、請求項２６に記載の方法。
  29. 前記スタックが、複数の追加層に追加誘電材料をさらに含み、前記追加誘電材料が前記第１の誘電材料および前記第２の誘電材料とは異なる、請求項２８に記載の方法。
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