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KR20200133821A - 매립형 라인 및 관련 제조 기술 - Google Patents

매립형 라인 및 관련 제조 기술 Download PDF

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KR20200133821A
KR20200133821A KR1020207033360A KR20207033360A KR20200133821A KR 20200133821 A KR20200133821 A KR 20200133821A KR 1020207033360 A KR1020207033360 A KR 1020207033360A KR 20207033360 A KR20207033360 A KR 20207033360A KR 20200133821 A KR20200133821 A KR 20200133821A
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electrode
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vias
stack
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허난 에이. 카스트로
스테판 더블유. 러셀
스테판 에이치. 탱
Original Assignee
마이크론 테크놀로지, 인크
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Publication date
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Abstract

매립형 라인 및 관련 제조 기술을 위한 방법, 시스템 및 장치가 설명된다. 전자 디바이스(예를 들어, 집적 회로)는 스택의 다수의 층에 있는 다수의 매립형 라인을 포함할 수 있다. 예를 들어, 스택의 제1 층은 스택의 상부층에 형성된 비아의 패턴에 기초하여 형성된 다수의 매립형 라인을 포함할 수 있다. 비아의 패턴은 매우 다양한 공간적 구성으로 형성될 수 있으며, 전도성 재료가 매립형 타깃층에 증착되는 것을 허용할 수 있다. 일부 경우에, 매립형 라인은 스택의 다수의 층에 동시에 형성될 수 있다.

Description

매립형 라인 및 관련 제조 기술
상호 참조
본 특허 출원은, 미국 특허 제15/961,550호(출원일: 2018년 4월 24일, 발명자: Castro 등, 발명의 명칭: "BURIED LINES AND RELATED FABRICATION TECHNIQUES")에 대해 우선권을 주장하며, 이는 양수인에게 양도되고, 이는 이의 전문이 참조에 의해 본 명세서에 원용된다.
다음은 일반적으로 전자 메모리 디바이스 및 집적 회로에 관한 것으로, 보다 구체적으로 매립형 라인(buried line) 및 관련 제조 기술에 관한 것이다.
전자 디바이스(예를 들어, 집적 회로)의 맥락에서, 매립형 라인은 재료의 스택(stack)의 상단 표면 아래에 위치된 하나 이상의 전도성 라인을 지칭할 수 있다. 매립형 라인의 예는 전극, 회로 트레이스(circuit trace), 상호 접속부, 또는 메모리 디바이스의 예에서, 비트 라인 또는 워드 라인과 같은 액세스 라인을 포함할 수 있다. 일부 제조 공정에서, (예를 들어, 전술한 스택의 상단층 아래에 있는) 스택의 매립형 층에 위치된 라인은 층이 스택의 상단에 있을 때(예를 들어, 궁극적으로 주어진 층 위에 있을 수 있는 층이 형성되기 전에) 구성될 수 있거나, 또는 스택(예를 들어, 3D 메모리 디바이스의 다수의 메모리 데크)의 다수의 레벨의 각각에 대해 반복되는 기술을 사용하여 구성될 수 있으며, 이러한 것은 필요한 처리 단계(예를 들어, 마스킹 단계)의 수뿐만 아니라 처리 시간 및 관련 제조 비용을 증가시킬 수 있다.
전자 디바이스(예를 들어, 메모리 디바이스를 포함하는 집적 회로)에서 매립형 라인을 위한 개선된 제조 기술 및 구조가 필요하다.
도 1A 내지 도 1C는 본 개시내용의 예에 따른 매립형 라인을 형성하는 것을 지원하는 복합 스택 및 관련 제조 기술의 예를 도시한다.
도 2A 및 도 2B는 본 개시내용의 예에 따른 매립형 라인을 형성하기 위한 예시적인 제조 기술을 도시한다.
도 3 내지 도 5는 본 개시내용의 예에 따른 매립형 라인을 형성하기 위한 예시적인 제조 기술을 도시한다.
도 6 내지 도 9는 본 개시내용의 예에 따른 매립형 라인을 형성하기 위한 방법을 도시한다.
메모리 디바이스와 같은 일부 전자 디바이스(예를 들어, 집적 회로)는 일부 경우에 복합 스택으로서 지칭될 수 있는 다양한 재료의 스택을 포함할 수 있다. 매립형 층으로서 지칭될 수 있는 스택의 최상층(예를 들어, 표면층)보다 아래쪽의 스택의 하나 이상의 층은 매립형 라인으로서 지칭될 수 있는 전도성 라인을 포함할 수 있다. 매립형 라인의 예는 전극, 회로 트레이스, 상호 접속부, 또는 메모리 디바이스의 예에서 액세스 라인을 포함할 수 있다.
매립형 라인을 형성하기 위한 다른 제조 기술과 비교하여, 본 명세서에서 설명된 제조 기술은 처리 단계(예를 들어, 마스킹 또는 다른 포토리소그래피 단계, 증착 단계 또는 에칭 단계)의 수뿐만 아니라 제조 시간 및 비용을 유리하게 감소시킬 수 있다. 예를 들어, 본 명세서에서 설명된 제조 기술은 다수의 매립형 층에서의 매립형 라인의 구성(동시 구성을 포함하지만 이에 제한되지 않음)을 유리하게 지원할 수 있다. 다른 예로서, 본 명세서에서 설명된 제조 기술은 (예를 들어, 매립형 층이 매립되는 동안) 매립형 라인을 포함하는 매립형 층 위쪽에 있는 층의 형성(예를 들어, 증착) 이후에 매립형 라인의 구성을 유리하게 지원할 수 있는데 반하여, 다른 제조 기술은 임의의 위쪽의 층을 형성하기 전에(예를 들어, 매립형 층이 매립되기 전에) 주어진 층에 매립형 라인을 형성하도록 강요될 수 있다. 이러한 이점은 단지 예시일 뿐이며, 당업자는 본 명세서에서 설명된 기술 및 구조의 추가적인 이점을 이해할 수 있다.
본 명세서의 교시에 따르면, 매립형 라인은 스택의 상단층에 원하는 형상(예를 들어, 선형 또는 비선형 패턴 또는 구성)으로 배열된 비아(via)(예를 들어, 액세스 비아)를 패턴화하는 것에 의해 형성될 수 있다. 비아는 재료의 스택에 각각의 채널, 또는 터널을 형성하도록 하나 이상의 타깃 매립형 층(예를 들어, 매립형 액세스 라인이 형성될 층)으로부터 재료를 제거하도록(예를 들어, 함께, 동시에) 이용될 수 있다. 채널은 매립형 라인을 형성할 수 있는 전도성 재료와 동시에 채워질 수 있다.
일부 경우에, 동일한 비아들이 조기에 형성된 다른 채널을 채우는데 사용된 전도성 재료 내에서 추가 협폭 채널을 생성하도록 사용될 수 있다. 전도성 재료 내에 협폭 채널을 생성하는 것은 타깃 매립형 층에서의 협폭 채널을 둘러싸는 전도성 재료의 세장형 루프(예를 들어, 밴드, 링, 레이스 트랙)를 초래할 수 있으며, 협폭 채널은 제2 재료(예를 들어, 유전체 또는 기타 절연 재료)로 채워질 수 있다. 전도성 재료의 루프는 후속적으로 절단되어 타깃 매립형 층에 전도성 재료의 별개의 세그먼트를 생성할 수 있으며, 별개의 세그먼트의 각각은 매립형 라인을 포함할 수 있다. 또한, 이러한 채널 제조 및 루프 제조 기술은 전도성 재료의 루프(또는 전도성 재료의 세그먼트)에 의해 둘러싸인 하나 이상의 추가 매립형 라인을 생성하기 위해 제2 재료 내에서 반복될 수 있다.
일부 예에서, 본 명세서에서 설명된 제조 기술은 3D 메모리 디바이스의 다수의 층에 매립형 액세스 라인을 형성하는데 사용될 수 있다. 예를 들어, 결과적인 메모리 디바이스는 메모리 셀의 다수의 데크를 포함할 수 있고, 각각의 데크는 하나 이상의 매립형 액세스 라인을 포함할 수 있다. 일부 예에서, 이러한 메모리 디바이스는 3D 크로스포인트 아키텍처(3D cross-point architecture)일 수 있거나 또는 이를 가질 수 있다. 따라서, 크로스포인트 아키텍처에서의 메모리 셀의 각각의 데크는 제1 평면에 복수의 제1 액세스 라인(예를 들어, 워드 라인) 및 제2 평면에 복수의 제2 액세스 라인(예를 들어, 비트 라인)을 포함할 수 있다. 제1 액세스 라인 및 제2 액세스 라인의 각각의 위상적 교차 지점(topological cross-point)은 메모리 셀에 대응할 수 있다. 그러므로, 크로스포인트 아키텍처에서의 메모리 셀의 데크는 액세스 라인의 위상적 교차 지점(예를 들어, 액세스 라인의 3D 그리드 구조)에 배치된 복수의 메모리 셀을 갖는 메모리 어레이를 포함할 수 있다. 전술한 바와 같이 매립형 액세스 라인을 형성하는 것은 메모리 셀의 데크를 형성하는 것과 관련된 처리 단계의 수를 감소시킬 수 있으며, 따라서 제조 공정과 관련된 시간 및 비용을 줄일 수 있다.
위에서 소개된 개시내용의 특징부는 매립형 라인 및 관련 제조 기술의 맥락에서 다음에 추가로 설명된다. 이어서, 매립형 라인을 제조하기 위한 구조 및 기술의 구체적인 예가 설명된다. 본 개시내용의 이들 및 다른 특징부는 매립형 라인 및 관련 제조 기술과 관련된 장치 다이어그램, 형성 방법 다이어그램, 및 흐름도에 의해 추가로 예시되고 이를 참조하여 설명된다.
도 1A 내지 도 1C는 본 개시내용에 따른 매립형 라인을 위한 예시적인 제조 기술을 도시한다. 도 1A는 스택(105-a)을 형성하는 하나 이상의 박막 증착 또는 성장 단계를 포함할 수 있는 처리 단계(100-a)를 도시한다. 도 1A는 본 명세서에서 설명된 바와 같은 추가 제조 기술을 적용하기 전에 층들의 초기 스택일 수 있는 스택(105-a)의 측면도를 도시한다. 스택(105-a)은 기판 위에 형성될 수 있고, 다양한 재료의 다수의 상이한 층을 포함할 수 있는 복합 스택으로서 지칭될 수 있다. 재료는 예를 들어 스택(105-a)에 기초하여 제조될 전자 디바이스의 유형과 같은 다수의 인자에 기초하여 선택될 수 있다. 예를 들어, 메모리 디바이스의 맥락에서, 재료는 이용된 유형의 메모리 셀(예를 들어, 자체 선택 메모리, FeRAM, CBRAM, 크로스포인트) 또는 메모리 셀의 원하는 수의 데크(예를 들어, 메모리 셀의 2개 이상의 데크)에 기초하여 선택될 수 있다.
일부 예에서, 스택(105-a)은 스택(105-a)의 상단층일 수 있는 상부층(110)을 포함할 수 있다. 상부층(110)은 예를 들어 유전체 재료 및/또는 하드 마스크 재료를 포함할 수 있다. 상부층(110)이 하드 마스크 재료를 포함하는 경우에, 상부층(110)은 하드 마스크 층(110)으로서 지칭될 수 있다. 일부 예에서, 제1 세트의 비아가 상부층(110)에 형성될 수 있다. 비아는 예를 들어 비아의 특정 패턴을 상부층(110)에 전사하는 포토리소그래피 단계를 사용하여 형성될 수 있다.
스택(105-a)은 또한 제1 층(115-a) 및 제1 층(115-b)으로서 지칭될 수 있는 층(115-a 및 115-b)을 포함할 수 있다. 비록 도 1A는 2개의 제1 층(115)(예를 들어, 제1 층(115-a) 및 제1 층(115-b))을 도시하고 있지만, 임의의 수의 제1 층이 스택(105-a)에 포함될 수 있다. 일부 예에서, 각각의 제1 층(115-a 및 115-b)은 제1 유전체 재료를 포함할 수 있다. 도 1B 및 도 1C를 참조하여 다음에 설명되는 바와 같이, 채널은 제1 세트의 비아를 사용하여 각각의 제1 층(예를 들어, 제1 층(115-a) 및 제1 층(115-b))의 각각에 형성될 수 있고, 각각의 채널은 후속적으로 전극 재료(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti), 탄소(C), 금속 합금, 전도성으로 도핑된 반도체, 또는 다른 전도성 재료, 합금 등과 같은 전도성 재료)로 채워질 수 있다. 각각의 제1 층에 형성된 채널은 제1 비아의 세트를 형성한 후에 형성될 수 있다. 일부 경우에, 각각의 제1 층(115) 내의 채널은 동시에 형성될 수 있으며, 즉, 제1 층(115-a) 내의 채널은 제1 층(115-b) 내의 채널과 동시에 형성될 수 있다.
각각의 채널을 전극 재료로 채우는 것은 궁극적으로 제1 전도성 라인의 세트의 형성을 초래할 수 있다. 일부 경우에, 제1 전도성 라인이 상단층 아래에(예를 들어, 층(110) 아래에) 위치되기 때문에, 제1 전도성 라인은 매립형 전도성 라인으로서 지칭될 수 있다. 2개 이상의 층에 형성된, 예를 들어 각각 제1 유전체 재료를 포함하는 2개 이상의 층 내에 형성된 매립형 라인은 본 명세서에서 설명된 제조 기술에 따라서 동시에 형성될 수 있다.
스택(105-a)은 제2 층(125)으로서 지칭될 수 있는 층(125)을 포함할 수 있다. 도 2A는 단일의 제2 층(125)을 도시하고 있지만, 임의의 수의 제2 층이 스택(105-a)에 포함될 수 있다. 일부 예에서, 제2 층(125)은 제2 유전체 재료를 포함할 수 있다. 제2 유전체 재료는 제1 층(115-a) 및 제1 층(115-b)의 제1 유전체 재료와 상이한 재료일 수 있다. 도 4를 참조하여 다음에 설명되는 바와 같이, 채널은 또한 제2 층(125)에 형성될 수 있고, 이어서 임의의 제1 층(115)에 형성된 채널을 채우는데 사용되는 전극 재료와 동일하거나 상이한 전극 재료일 수 있는 전극 재료로 채워질 수 있다. 제2 층(125)에 형성된 채널은 제1 비아의 세트와 상이한 구성을 가질 수 있는 제2 비아의 세트를 사용하여 형성될 수 있다.
제2 층(125) 내의 채널을 전극 재료로 채우는 것은 궁극적으로 제2 전도성 라인(또는 스택(105)이 다수의 제2 층(125)을 포함하는 예에서, 각각의 제2 전도성 라인이 각각의 제2 층(125)에 있는 제2 전도성 라인의 세트)의 형성을 초래할 수 있다. 일부 경우에, 제2 전도성 라인이 상부층 아래에(예를 들어, 층(110) 아래에) 위치되기 때문에, 제2 전도성 라인은 매립형 전도성 라인으로서 지칭될 수 있다. 2개 이상의 층에 형성된, 예를 들어 각각 제2 유전체 재료를 포함하는 2개 이상의 제2 층 내에 형성된 매립형 라인은 본 명세서에서 설명된 제조 기술에 따라서 동시에 형성될 수 있다.
일부 예에서, 스택(105-a)은 제3 층(120)(예를 들어, 제3 층(120-a) 및 제3 층(120-b))으로서 지칭될 수 있는 층(120-a 및 120-b)을 포함할 수 있다. 제3 층(120-a, 120-b)은 제1 층(115-a, 115-b)을 분리할 수 있다. 일부 예에서, 각각의 제3 층은 스택(105-a)의 일부로서 형성된 메모리 재료(예를 들어, 칼코겐 합금)일 수 있거나 또는 이를 포함할 수 있다. 다른 예에서, 각각의 제3 층은, 추후에 제거되고(예를 들어, 부분적으로 제거되거나 또는 완전히 제거되고) 메모리 재료(예를 들어, 칼코겐 합금)로 대체될 수 있는 플레이스홀더 재료(placeholder material)일 수 있거나 또는 이를 포함할 수 있다. 각각의 제3 층은 동시에 형성될 수 있는 하나 이상의 메모리 셀을 궁극적으로 포함할 수 있다. 일부 예에서, 각각의 제3 층은 또한 유전체 재료, 또는 CMOS 디바이스를 포함하는 층일 수 있거나 또는 이를 포함할 수 있다. 능동 CMOS 디바이스는 예를 들어 제1 층(115-a, 115-b) 및/또는 제2 층(125) 내의 매립형 라인에 의해 서로 연결될 수 있다. 일부 예에서, 각각의 제3 층(120-a)은 인접한 제1 층(115)을 인접한 제2 층(125)으로부터 분리하는 버퍼 재료를 포함할 수 있다.
스택(105-a)은 층(130)을 포함할 수 있다. 일부 경우에, 층(130)은 본 명세서에서 설명된 다양한 에칭 공정을 견디기 위해 에칭 중지 재료(etch-stop material)를 포함할 수 있다. 층(130)은 일부 경우에 층(110)과 동일한 하드 마스크 재료를 포함할 수 있거나, 또는 다른 재료를 포함할 수 있다. 일부 경우에, 층(130)은 기판일 수 있거나, 또는 층(130) 아래에 있을 수 있는 기판 또는 다른 층(도시되지 않음)에 형성된 회로 또는 다른 구조에 대해 버퍼층을 제공할 수 있다. 일부 예에서, 층(130)은 에칭 중지층일 수 있거나 또는 에칭 중지층으로서 지칭될 수 있다.
도 1B는 처리 단계(100-b)를 도시한다. 일부 예에서, 도 1B는 비아(135)(예를 들어, 비아(135)의 평면도), 및 처리 단계(100-b)가 완료된 후 스택(105-a)의 예일 수 있는 스택(105-b)의 측면도를 도시한다. 처리 단계(100-b)는 비아(135)의 형상을 스택(105-a)에 전사하는 포토리소그래피 단계를 포함할 수 있다. 일부 예에서, 포토리소그래피 단계는 상단층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 상부층(110)) 상에 (예를 들어, 비아(135) 내부의 포토레지스트 재료의 부족에 의해 획정된) 비아(135)의 형상을 갖는 포토레지스트 층(도시되지 않음)을 형성하는 단계를 포함할 수 있다. 일부 예에서, 에칭 처리 단계(예를 들어, 포토레지스트 층을 사용하는)는 비아(135)의 형상을 상단층에 전사할 수 있어서, 상단층 내에 확립된 비아(135)의 형상은 후속 처리 단계 동안 액세스 비아로서 반복적으로 사용될 수 있으며, 즉, 비아(335)의 형상을 포함하는 상단층은 후속 처리 단계 동안 비아(135)의 형상에 액세스 비아를 제공하는 하드 마스크 층으로서 기능할 수 있다.
일부 예에서, 처리 단계(100-b)는 스택(105-a)으로부터 하나 이상의 재료를 제거하기 위한 이방성 에칭 단계를 포함할 수 있다. 이방성 에칭 단계는 에칭제(예를 들어, 하나 이상의 화학 원소의 혼합물)를 타깃 재료에 도포하는 것에 의해 적어도 하나의 방향으로 타깃 재료를 제거할 수 있다. 에칭제는 에칭제에 노출된 다른 재료(예를 들어, 포토레지스트)을 보존하면서 타깃 재료(예를 들어, 도 1A를 참조하여 설명된 바와 같은 상부층(110))만의 제거를 초래하는 하나 이상의 특성을 포함할 수 있다. 이방성 에칭 단계는 재료의 하나 이상의 층을 제거할 때 단일 처리 단계 동안 하나 이상의 에칭제를 사용할 수 있다. 일부 경우에, 이방성 에칭 단계는 에칭제에 노출된 다른 재료(예를 들어, 금속)의 그룹을 보존하면서 재료의 그룹(예를 들어, 산화물 및 질화물)의 제거를 초래하는 하나 이상의 특성을 포함하는 에칭제를 사용할 수 있다.
이방성 에칭 단계(예를 들어, 플라즈마 에칭)는 비아(135)의 형상에 기초하여 하나 이상의 재료를 제거할 수 있으며, 이에 의해 비아(135)의 형상에 기초하여 스택(105-a)의 하나 이상의 층을 관통하는 비아 홀(via hole)(145)을 생성할 수 있다. 예를 들어, 이방성 에칭 단계는 전술한 바와 같은 포토리소그래피 단계 동안 형성된 비아(135)의 형상에 기초하여 하나 이상의 재료를 제거할 수 있다. 비아(135)는 폭(140)(예를 들어, 직경)을 가질 수 있고, 비아 홀(145)은 일부 예에서 비아(135)의 폭에 대응하는 폭을 가질 수 있다.
일부 예에서, 스택(105-b)은 다수의 비아(135)를 포함할 수 있고, 비아(135)는 비아의 세트에 포함될 수 있다. 예를 들어, 스택(105-b)은 복수의 비아가 제1 방향으로 연장되도록 배치된 복수의 제1 비아를 포함할 수 있고, 일부 예에서, 복수의 비아가 제2 방향으로 연장되도록 배치된 제2 복수의 비아를 포함할 수 있다. 복수의 비아의 각각은 행(row)으로 구성될 수 있으며; 각각의 행은 다른 방향으로 연장될 수 있다. 예를 들어, 제1 행의 비아는 제1 방향으로 연장될 수 있고, 제2 행의 비아는 제2 방향으로 연장되어, "L"-자 형상을 형성할 수 있다. 비아의 다른 예시적인 구성이 도 2A 및 도 2B에 대하여 설명된다.
도 1C는 처리 단계(100-c)를 도시한다. 도 1C는 캐비티(cavity)(136)의 평면도 및 스택(105-c)의 측면도를 도시할 수 있다. 일부 예에서, 스택(105-c)은 처리 단계(100-c)가 완료된 후에 스택(105-b)(예를 들어, 도 1B를 참조하여 설명된 바와 같은)을 도시할 수 있다. 추가적으로 또는 대안적으로, 캐비티(136)는 스택(105-c)의 하나 이상의 제1 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a), 제1 층(115-b))에 형성된 하나 이상의 캐비티의 평면도를 나타낼 수 있다. 예를 들어, 캐비티(136)는 비아(135)와 공통 중심을 공유할 수 있으며, 예를 들어, 비아(135) 및 캐비티(136)는 도 1C에 도시된 바와 같이 비아(135)의 수직축에 대해 동심일 수 있으며, 수직은, 스택(105)을 통해 연장되고 스택(105) 아래에 있는 기판에 직교하는 방향을 지칭한다. 비아 홀(145)은 하나 이상의 타깃층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a), 제1 층(115-b)) 내에서 타깃 재료(예를 들어, 제1 유전체 재료)를 노출시킬 수 있다. 일부 예에서, 처리 단계(100-c)는, 하나 이상의 타깃층 내에 있고 비아 홀(145) 주위에 형성된 캐비티(136)를 생성하는 등방성 에칭 단계를 포함할 수 있다.
일부 예에서, 등방성 에칭 단계는 각각의 제1 층으로부터(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a) 및 제1 층(115-b)으로부터) 제1 유전체 재료의 일부를 동시에 제거할 수 있다. 등방성 에칭 단계는 에칭제에 노출되는 (예를 들어, 다른 층에서) 스택(105-b) 내 다른 재료를 보존(또는 실질적으로 보존)할 수 있다. 등방성 에칭 단계의 결과로서, 각각의 캐비티(136)의 외부 폭(예를 들어, 폭(150))은 비아 홀(145)의 폭(예를 들어, 폭(140))보다 클 수 있다. 일부 예에서, 비아 홀(145)은 비아(135)의 직경에 대응할 수 있다. 이와 같이, 캐비티(136)의 외부 폭(예를 들어, 폭(150))은 비아(135)의 폭 및/또는 처리 단계(100-c) 동안 제거된 타깃 재료의 양에 부분적으로 기초할 수 있다. 추가적으로 또는 대안적으로, 각각의 캐비티(136)는 하나 이상의 매립형 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a), 제1 층(115-b))에 형성되는 것으로 인하여 매립형 캐비티(136)로서 지칭될 수 있다.
임의의 수의 매립형 캐비티(136)가 형성될 수 있고, 일부 예에서, 동시에 형성될 수 있다. 예를 들어, 다수의 매립형 캐비티(136)는 처리 단계(100-a 내지 100-c)를 사용하여 층의 스택 내에서 동시에 형성될 수 있다. 형성된 특정 수의 매립형 캐비티(136)는 일부 예에서 스택의 별개의 타깃층의 수(예를 들어, 타깃 재료를 포함하고 다른 층에 의해 분리된 별개의 층의 수)에 부분적으로 기초하여 결정될 수 있다. 스택을 관통하는 비아 홀(145)은 등방성 에칭 단계가 일부 경우에 비아 홀(145)을 통해 각각의 매립형 타깃의 일부를 동시에 제거할 수 있도록 매립형 타깃층에 도달하기 위해 등방성 에칭 단계 동안 에칭제에 대한 액세스(예를 들어, 경로)를 제공할 수 있다. 이러한 공정은 각각의 타깃층에서 매립형 캐비티를 초래할 수 있다. 따라서, 일부 예에서, 비아(135)는 액세스 비아(135)로서 지칭될 수 있다.
도 2A 및 도 2B는 본 개시내용에 따른 매립형 라인 및 관련 제조 기술뿐만 아니라 관련 구조를 지원하는 예시적인 비아 패턴을 도시한다. 도 2A는 비아(210) 및 관련 제1 캐비티(215)를 도시한다. 비아(210)는 도 1A 내지 도 1C를 참조하여 설명된 비아(135)의 예일 수 있으며, 제1 캐비티(215)는 도 1A 내지 도 1C를 참조하여 설명된 캐비티(136)의 예일 수 있다. 제1 캐비티(215)는, 비아(210)의 수직축에 대해 동심이고 스택의 매립형 층에서의 타깃 재료에 형성된 캐비티(예를 들어, 매립형 캐비티)를 나타낼 수 있다.
일부 예에서, 도 2A는 다수의 비아(210)(예를 들어, 도 2A에 도시된 바와 같이 5개의 비아(210))의 세트를 사용하여 매립형 층에 형성될 수 있는 제1 채널(220)을 도시한다. 비아의 세트는 예로서 선형 패턴 또는 구성(예를 들어, 행)으로 배열될 수 있다. 다른 예에서, 비아(210)의 세트는 "L"-자 형상(도시되지 않음) 또는 "S"자-형상(도시되지 않음)과 같은 비선형 구성으로 배열될 수 있다. 각각의 제1 캐비티(215)가 비아(210)에 대응하는 제1 캐비티(215)의 세트는 매립형 층에서의 타깃 재료에 형성될 수 있다. 각각의 제1 캐비티(215)를 형성할 때 비아(210)들 사이의 거리와 제거되는 타깃 재료의 양은 제1 채널(220)을 형성하기 위해 인접하거나 근접한 제1 캐비티(215)가 합쳐질 수 있도록 구성될 수 있다. 달리 말하면, 다수의 제1 캐비티(215)는 중첩되어, 중첩 영역(225)을 생성한다. 인접한 제1 캐비티(215)의 중첩 영역(225)은 합쳐져 제1 채널(220)을 형성할 수 있다. 따라서, 제1 채널(220)은 비아(210)의 세트와 정렬될 수 있다(예를 들어, 각각의 비아(210)의 수직축을 교차할 수 있다). 일부 예에서, 제1 채널(220)은 제1 캐비티(215)의 폭과 동일하거나 유사한 폭을 가질 수 있고, 제1 채널(220)은 제1 캐비티(215)의 수에 의해 결정되는 길이를 가질 수 있다. 예를 들어, 제1 채널(220)은 3개의 비아가 아니라 5개의 비아를 포함하면 더욱 큰 길이를 가질 수 있다.
일부 예에서, 도 2A는 채워진 채널(230)을 도시한다. 채워진 채널(230)은 비아(210)를 사용하는 적어도 2개의 후속 처리 단계, 예를 들어, 제1 채널(220) 및 관련 비아(210)에서 채움제 재료(filler material)(예를 들어, 전도성 재료)를 증착하는 제1 처리 단계, 이어서 에칭 공정을 사용하여 관련 비아(210)로부터 채움제 재료를 제거하는 제2 처리 단계를 완료한 후의 제1 채널(220)에 대응할 수 있다. 에칭 공정은 이방성 에칭 단계(예를 들어, 도 1B 및 도 1C를 참조하여 설명된 바와 같은)일 수 있거나 또는 이를 포함할 수 있다. 달리 말하면, 채워진 채널(230)은 제1 채널(220)에서의 채움제 재료를 포함할 수 있고, 일부 경우에 비아(210)와 관련된 비아 홀에서 채움제 재료를 포함하지 않을 수 있다. 제1 채널(220)과 채워진 채널(230)이 비아(210)의 선형 구성에 대응하는 선형 구성을 갖는 것으로서 도시되었을지라도, 제1 채널(220) 및 채워진 채널(230)은 임의의 비선형 형상(예를 들어, L-자 형상, X-자 형상, T-자 형상, S-자 형상 등)으로 형성될 수 있다. 형상은 비아(210)의 공간적 구성에 기초할 수 있다. 따라서, 비아(210) 세트는 임의의 의도된 형상의 윤곽을 획정하도록 위치될 수 있으며, 인접한 비아(210) 사이의 간격은, 비아(210)를 사용하여 타깃층에 형성된 근접한 캐비티들이 타깃층에서 제1 채널(220)을 형성하기 위해 합쳐지도록 구성될 수 있다. 일부 예에서, 채워진 채널(230)은 비아(210)에 기초한 최종 패턴일 수 있다. 채워진 채널(230)이 공통 세트의 비아(210)를 사용하여 다수의 층의 각각에 형성되면(예를 들어, 동시에), 다수의 채워진 채널(230)을 형성하도록 사용된 비아(210)는 수직으로 적층된 채워진 채널(230)을 서로로부터 전기적으로 절연시키기 위해 유전체 재료로 채워질 수 있다. 따라서, 공통 세트의 비아(210)를 사용하여 스택의 다수의 층에 동시에 형성된 채워진 채널(230)은 채워진 채널(230)의 폭과 사다리형 형상(ladder-like shape)을 각각 갖는 별개의 전극으로서 구성될 수 있다.
일부 예에서, 도 2A는 비아(210) 및 관련된 제2 캐비티(235)를 도시한다. 제2 캐비티(235)는 도 1C를 참조하여 설명된 캐비티(136)의 예일 수 있다. 일부 예에서, 제2 캐비티(235)의 폭은 제1 캐비티(215)의 폭보다 작을 수 있다. 전술한 바와 같이, 비아(210)와 관련된 캐비티의 크기는 비아(210)의 폭 및/또는 등방성 에칭 단계 동안 제거된 타깃 재료의 양에 따라 달라질 수 있다. 일부 예에서, 제2 캐비티(235)는, 비아(210)의 수직축에 대해 동심이고 스택(예를 들어, 도 1C를 참조하여 설명된 바와 같은 스택(105-c))의 매립형 층에서의 타깃 재료에 형성된 캐비티(예를 들어, 매립형 캐비티)를 나타낼 수 있다. 타깃 재료는 채워진 채널(230)을 참조하여 설명된 채움제 재료일 수 있고, 그러므로 제2 캐비티(235)는 타깃층에서의 채워진 채널(230)로부터 채움제 재료의 일부를 (예를 들어, 등방성 에칭을 통해) 제거하는 것에 의해 형성된, 채움제 재료 내의 캐비티일 수 있다.
일부 예에서, 도 2A는 다수의 비아(210)를 사용하여 매립형 층에 형성된 제2 채널(240)을 도시한다. 예를 들어, 제2 채널(240)은 선형 구성으로 배열될 수 있는 5개의 비아(210)를 포함할 수 있다. 각각의 비아(210)에 대응하는 제2 캐비티(235)가 매립형 층에서의 타깃 재료에 형성될 수 있다. 각각의 제2 캐비티(235)를 형성할 때 비아(210) 사이의 거리 및 제거되는 타깃 재료의 양은 제2 채널(240)을 형성하기 위해 인접하거나 근접한 제2 캐비티(235)가 합쳐질 수 있도록 구성될 수 있다. 따라서, 제2 채널(240)은 비아(210)의 세트와 정렬될 수 있다(예를 들어, 각각의 비아(210)의 수직축을 교차할 수 있다). 일부 예에서, 제2 채널(240)은 제2 캐비티(235)의 폭과 동일한 폭을 가질 수 있다. 추가적으로 또는 대안적으로, 제2 채널(240)은 제2 캐비티(235)의 수, 그러므로 제2 채널(240)을 형성하도록 사용된 비아(210)의 수에 의해 결정된 길이를 가질 수 있다.
일부 예에서, 도 2A는 채워진 채널(230) 내에 형성된 제2 채널(240)에 대응할 수 있는 중간 패턴(245)을 도시한다. 중간 패턴(245)은 채움제 재료의 일부가 제거되어 채워진 채널(230) 내에 제2 채널(240)을 형성하는 하나 이상의 처리 단계의 결과를 도시할 수 있다. 제2 채널(240)은 동일한 세트의 비아(210)를 사용하지만 폭이 상이한 채워진 채널(230)에 대해 설명된 것과 유사한 기술을 사용하여 형성될 수 있다. 일부 예에서, 채워진 채널(230) 내의 채움제 재료는 제2 채널(240)의 형성 동안 타깃 재료를 포함할 수 있다. 그러므로, 제2 채널(240)은 (캐비티(215)의 폭보다 작은 폭을 갖는 캐비티(235)로 인하여) 제1 채널(220)보다 좁을 수 있고 채워진 채널(230) 내에 형성될 수 있으며, 제1 채널(220), 채워진 채널(230), 및 제2 채널(240)의 각각은 단일 세트의 비아(210)를 사용하여 형성될 수 있다. 제2 채널(240)의 폭이 채워진 채널(230)의 폭보다 작기 때문에, 채워진 채널(230) 내의 채움제 재료의 일부는 채워진 채널(230)의 외부 경계를 따라서 남아 있고, 그러므로 제2 채널(240)을 둘러쌀 수 있다. 따라서, 채움제 재료의 일부(예를 들어, 루프, 밴드, 링 또는 레이스트랙)는 타깃층에 남아 있을 수 있다. 일부 예에서, 상기 부분은 폭보다 큰 길이를 갖는 세장형일 수 있다.
일부 예에서, 도 2A는 중간 패턴(245)의 최종 결과에 대응할 수 있는 루프(250)를 도시한다. 예를 들어, 루프(250)는 채워진 채널(230) 내에서 제2 채널(240)의 형성에 기인할 수 있다. 일부 예에서, 제2 채널(240)은 유전체 재료로 채워질 수 있으며, 따라서 루프(250)는 채움제 재료(예를 들어, 채워진 채널(230)을 생성하도록 제1 채널(220)을 채우는 재료)의 세그먼트(예를 들어, 대신에 제2 채널(240)의 폭에 대응하는 폭을 갖는 제1 채널(220) 또는 채워진 채널(230)보다 좁은 채워진 채널)를 둘러 쌀 수 있다. 일부 경우에, 루프(250)에 의해 둘러싸인 유전체 재료는 제1 채널(220)이 형성된 타깃층을 포함하는 타깃 재료(예를 들어, 유전체 재료)와 동일한 재료일 수 있거나 또는 다른 유전체 재료일 수 있다. 추가적으로 또는 대안적으로, 채움제 재료는 제1 채널(220)의 폭과 동일한 폭을 갖는 단일 매립형 라인(예를 들어, 전극)을 형성할 수 있는 루프(250)에 포함된 재료와 동일할 수 있는 전도성 재료일 수 있거나 또는 이를 포함할 수 있다. 다른 예에서, 채널은 다수의 층(예를 들어, 도 1A를 참조하여 설명된 바와 같이 스택(105-a)의)에서 형성될 수 있다. 이러한 일부 예에서, 채움제 재료로서 전도성 재료를 이용하는 것은 각각의 층에 형성된 전극을 연결할 수 있다.
일부 예에서, 2개의 동심 루프(256)(예를 들어, 루프(250) + 제2 루프)는 동일한 비아(210)를 사용하여 루프(250) 내에 제2 루프를 형성하는 것에 의해 형성될 수 있다. 예를 들어, 루프(250) 내의 제2 루프는 루프(250)를 형성하는데 사용되는 기술을 반복하는 것에 의해 형성되지만, 보다 좁은 캐비티, 그러므로 채널 폭을 갖는다. 예를 들어, 루프(250)에 의해 둘러싸인 유전체 재료 내에 제3 채널이 형성될 수 있다. 제3 채널은 제2 채널(240)보다 좁을 수 있으며, 그러므로 유전체 재료의 루프는 제3 채널 주위에 남아 있을 수 있으며, 유전체 재료의 루프 자체는 루프(250)에 의해 둘러싸인다. 일부 예에서, 제3 채널은 전극 재료로 채워질 수 있고, 이어서, 제4 채널이 전극 재료 내에 형성되고 유전체 재료로 채워질 수 있다. 제4 채널은 제3 채널보다 좁을 수 있다. 따라서, 제4 채널이 제1 유전체 재료로 채워질 수 있어서, 루프(250)를 채우는데 사용되는 유전체 재료에 의해 분리된 전극 재료의 2개의 동심 루프(256)가 형성된다. 임의의 수의 동심 루프(256)(즉, 2개 이상)는 임의의 수의 이전에 형성된 루프(250) 내에서 루프(250)를 반복적으로 형성하는 것에 의해 동일한 세트의 비아(210)를 사용하여 형성될 수 있다는 것이 이해되어야 한다.
전술한 바와 같이, 도 2A는 5개의 캐비티(215)의 연속적인 형성을 도시한다. 그러나, 다른 예에서, 전술한 공정에 의해 형성된 채널은 임의의 수의 비아(210)를 사용하여 형성될 수 있다. 추가적으로 또는 대안적으로, 비록 도 2A는 스택의 동일한 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a, 115-b))에서의 채널 및 루프의 형성을 도시하고 있지만, 다른 예에서, 전술한 공정에 의해 형성된 채널 및 루프는 임의의 수의 타깃층에 형성될 수 있고, 동일한 타깃 재료를 포함하는 타깃층에 동시에 형성될 수 있다. 이러한 공정은 스택 내 각각의 타깃층에 하나 이상의 루프(예를 들어, 루프(250) 및/또는 루프(256))를 초래할 수 있다.
도 2B는 제1 방향(예를 들어, x-방향)으로 연장되는 제1 복수의 루프(255)(예를 들어, 루프(255-a 내지 255-c)) 및 제2 방향(예를 들어, y-방향) 또는 제3 방향으로 연장되는 제2 복수의 루프(260)(예를 들어, 루프(260-a 내지 260-c))의 평면도를 나타내는 다이어그램(201)을 도시한다. 일부 예에서, 제3 방향은 각도 방향(예를 들어, x-방향 또는 y-방향에 직교하지 않는)일 수 있다. 제1 복수의 루프(255) 및 제2 복수의 루프(260)의 각각의 루프는 루프(250)의 예일 수 있다.
일부 예에서, 루프(255) 및 루프(260)의 조합은 동일하거나 상이한 패턴의 비아에 의해 형성될 수 있다. 일부 예에서, 루프(255 및/또는 260)의 조합은 적어도 하나의 공통 비아를 사용하여(또는 형성된 채널의 폭보다 작은 거리를 두고 이격된 다수의 비아를 사용하여) 동일한 층(예를 들어, 도 1을 참조하여 설명된 제1 층(115-a, 115-b))에서 형성될 수 있다. 이러한 예에서, 루프(255) 및/또는 루프(260)의 조합은 루프(255)가 루프(260)와 전기적으로 연결될 수 있음에 따라서 결합된 루프로서 지칭될 수 있다. 예를 들어, 루프(255-a) 및 루프(260-c)는 적어도 하나의 공통 비아를 사용하여 동일한 층에 형성될 수 있다. 따라서, 루프(255-b)와 루프(260-a)는 "T"-자 형상으로 형성된 결합된 루프일 수 있다. 형상은 예를 들어, 도 2A를 참조하여 설명된 바와 같은 제1 채널의 연장부를 형성하는 것에 의해 형성될 수 있다. 후속 채널들은 하나 이상의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250, 256))를 형성하기 위해 연장부에서 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 연장부는 동시에 형성되든 상이한 시점에 형성되든 상관없이 루프(255 또는 260)(또는 채워진 채널(230))을 교차하는 분기형 구조를 지칭할 수 있다.
다른 예에서, 루프(255-b) 및 루프(260-c)는 공통 비아를 사용하지만 상이한 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a, 115-b) 및 제2 층(125))에서 형성될 수 있다. 또 다른 예에서, 루프(255-a) 및 루프(260-a)는 루프(255-a)와 루프(260-a)의 교차 지점에서 전도성 재료의 부분적 부재에 의해 나타난 바와 같이, 공통 비아를 사용하여 동일한 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a, 115-b))에 형성될 수 있다. 그러므로, 도 2B에 도시된 루프(255) 및 루프(260)의 임의의 조합은 적어도 하나의 공통 비아를 사용하여 동일한 층에 형성된 결합된 루프, 또는 상이한 층에 형성된 개별(서로 전기적으로 절연된) 루프를 나타낼 수 있다. 상이한 층에 형성된 루프(255, 260)는 서로 전기적으로 절연될 수 있거나, 또는 다수의 루프(255, 260)와 관련된 공통 비아를 전도성 재료로 채우는 것에 의해 서로 연결될 수 있다.
일부 예에서, 복수의 루프(255 및/또는 260)는 하나 이상의 제1 층(예를 들어, 도 1A를 참조하여 전술한 바와 같은 제1 층(115-a, 115-b))에 존재할 수 있다. 따라서, 결과는 하나 이상의 결합된 루프(예를 들어, "T", "X", "L "등의 형상으로 형성된 루프)일 수 있다. 다른 예에서, 복수의 루프(255 및/또는 260)는 하나 이상의 제2 층(예를 들어, 도 1A를 참조하여 전술한 바와 같은 제2 층(125))에 존재할 수 있다. 추가적으로 또는 대안적으로, 루프(255 및/또는 260)의 임의의 조합은 하나 이상의 제1 및 제2 층의 조합으로 존재할 수 있다. 예를 들어, 제1 복수의 루프(255)가 하나 이상의 제1 층에 위치되고 제2 복수의 루프(260)가 하나 이상의 제2 층에 위치되면, 제1 복수의 루프(255) 및 제2 복수의 루프(260)는 3D 크로스포인트 구성에서 매립형 라인의 매트릭스(예를 들어, 액세스 라인의 그리드 구조)를 형성할 수 있다. 메모리 디바이스의 예에서, 매립형 라인의 각각의 위상적 교차 지점은 메모리 셀에 대응할 수 있으며, 일부 경우에, 메모리 셀은 교차하는 매립형 라인 사이에 개재될 수 있다.
루프(255 및/또는 260)는 일부 경우에 다수의 별개의 세그먼트로 절단(예를 들어, 분할, 분리)될 수 있으며, 각각의 세그먼트는 전도성 라인을 포함한다. 예를 들어, 루프(250)를 형성하는데 사용되는 비아(235)는, 루프(250)를 통해 연장되고 그러므로 루프(250)를 절단하는 캐비티를 생성하는 것에 의해 루프(250)를 통해 등방성으로 에칭하도록(가능하게 다수의 에칭제를 사용하여) 사용될 수 있다. 다른 예로서, 루프(250)의 전도성 재료 위에 위치된 비아(235)는 루프(250)를 통해 이방성으로 에칭하도록(가능하게 다수의 에칭제를 사용하여) 사용될 수 있다. 다른 예로서, 비아(210)의 세트는, 루프(250)를 교차하고 그러므로 루프(250)를 절단하는 채널(220)을 생성하도록 사용될 수 있다.
임의의 수 및 임의의 배열의 루프(255, 260)가 본 명세서에서 설명된 기술을 사용하여 형성될 수 있고, 루프(255, 260) 중 임의의 것이 서로 결합되거나 서로 전기적으로 절연될 수 있다는 것을 이해해야 한다. 아울러, 도 2B에 도시된 예에서 도시되지 않았을지라도, 제1 복수의 루프(255) 및 제2 복수의 루프(260)의 각각의 루프는 일부 경우에 하나 이상의 다른 루프에 의해 둘러싸이거나 둘러싸이게 되고, 그러므로 동심 루프(256)의 세트의 일부일 수 있다는 것을 이해해야 한다. 또한, 도 2B에서 예시된 예는 도 2A를 참조하여 설명된 바와 같은 루프(250)의 예인 루프(255, 260)를 포함하고 있지만, 도 2A에 도시된 채워진 채널(230) 또는 다른 구조의 유사한 배열이 본 명세서에서 설명된 기술을 사용하여 제조될 수 있다는 것을 이해해야 한다.
추가적으로 또는 대안적으로, 루프(255, 260)의 배열은 각각의 개별 층(예를 들어, 제1 층 및 제2 층)에서의 초기 비아 패턴 간격 및/또는 재료 선택에 부분적으로 기초할 수 있다. 예를 들어, 루프(255-a)는 제1 층에 형성될 수 있고, 루프(260-b)는 제2 층에 형성될 수 있다. 초기 단계로서, 개별 비아들은 제1 층 및 제2 층의 각각에 형성될 구조에 따라서 패턴화될 수 있다. 제2 층(예를 들어, 루프(260-b))에서의 구조가 제1 층에 구조(예를 들어, 루프(255-a))를 생성하는데 사용되는 처리 단계에 의해 영향(예를 들어, 절단)을 받지 않는 것을 보장하도록, 제1 층에서 구조를 형성하도록 사용되는 비아는 제2 층에서 이미 형성된 또는 형성될 구조에 영향을 주는 것을 피하는 크기로 되고 위치될 수 있다. 달리 말하면, 하나의 층에서 구조를 형성하는데 사용되는 비아의 간격과 크기는 잔류 유전체 재료가 또 다른 층에서 구조의 후속 형성을 보존하거나 허용하기 위해 또 다른 층에 남아 있는 것을 보장할 수 있다. 일부 예에서, 잔류 유전체 재료는 상이한 유전체 재료를 포함하는 상이한 층으로 인해 또 다른 층에 남아 있을 수 있다. 일부 예에서, 매립형 전도성 라인은 다수의 층(예를 들어, 제1 층, 제2 층)에서 형성될 수 있다. 각각의 층(예를 들어, 제1 층)에서의 매립형 전도성 라인의 폭은 매립형 전도성 라인을 생성하기 위해 형성된 캐비티의 폭에 기초할 수 있다.
도 1은 본 개시내용의 제조 기술에 따라서 매립형 라인을 형성하는 예시적인 방법을 예시한다. 일부 예에서, 도 3은 2세트의 매립형 라인의 동시 형성을 도시하며, 각각의 제1 층에서의 매립형 라인의 각각의 세트는 D1층으로서 지칭될 수 있는, 제1 유전체 재료를 포함한다. 일부 예에서, 매립형 라인은 하나 이상의 전극, 회로 트레이스, 다양한 전자 컴포넌트 사이의 상호 접속부일 수 있거나 또는 이들을 지칭할 수 있거나, 또는 데이터 버스의 부분일 수 있거나 이와 관련될 수 있다. 추가적으로 또는 대안적으로, 매립형 라인은 3D 크로스포인트 메모리 디바이스와 같은 3D 메모리 디바이스를 포함하는 메모리 디바이스의 액세스 라인(예를 들어, 비트 라인 및/또는 워드 라인)을 지칭할 수 있다.
도 3에 도시된 층의 스택은 도 1A를 참조하여 설명된 바와 같은 스택(105-a)에 대응할 수 있다. 예를 들어, 하드 마스크(HM) 층은 상부층(110)에 대응할 수 있고, 제1 유전체층(예를 들어, "D1"층)은 제1 층(115-a 및 115-b)에 대응할 수 있고, 제2 유전체층(예를 들어, "D2"층)은 층(125)에 대응할 수 있고, 제3 층은 도 1A를 참조하여 설명된 바와 같은 제3 층(120-a 120-b)에 대응할 수 있다.
도 3은 다이어그램(301, 302 및 303)을 도시한다. 일부 예에서, 다이어그램(301)은 비아(예를 들어, 도 2A를 참조하여 설명된 바와 같은 비아(210))의 3개의 행, 및 비아의 행을 사용하여 형성된 6개의 매립형 라인(예를 들어, 워드 라인)을 포함하는 스택의 평면도를 도시할 수 있다. 다이어그램(301)에서의 비아의 각각의 행은 타깃층에 적어도 하나의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250) 또는 동심 루프(256))를 형성하는데 사용될 수 있다.
일부 예에서, 다이어그램(302)은 스택(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a))의 측단면도를 도시할 수 있다. 측단면도는 참조선 A-A에 의해 표시된, 다이어그램(301)에 도시된 비아의 중심에 대응할 수 있다. 추가적으로 또는 대안적으로, 다이어그램(303)은 참조선 B-B에 의해 표시된 바와 같이, 다이어그램(301)의 비아들 사이의 공간에 대응하는 스택(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a))의 측단면도를 도시할 수 있다.
처리 단계(305)에서, 포토리소그래피 단계는 다이어그램(301)에 도시된 비아의 패턴을 재료의 스택에 전사할 수 있다. 이방성 에칭 단계는 스택을 관통하는 비아 홀을 생성하기 위해 스택으로부터 하나 이상의 재료를 후속적으로 제거할 수 있다. 전술한 바와 같이, 비아는 상단층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 상부층(110))을 관통할 수 있고, 비아 홀은 스택 내로(예를 들어, 도 1A를 참조하여 설명된 바와 같이 제1 층(115-a, 115-b)으로) 연장될 수 있다.
다이어그램(302)에서, 처리 단계(305)는 하나의 비아(예를 들어, 제1 비아 또는 제1 홀) 및 스택을 관통하는 대응하는 비아 홀을 도시할 수 있다. 다른 예(도시되지 않음)에서, 처리 단계(305)는 복수의 비아(예를 들어, 복수의 제1 비아 또는 복수의 제1 홀)를 형성하는 단계를 포함할 수 있다. 이러한 공정은 스택의 매립형 층을 후속 처리 단계에 노출시킬 수 있다. 다이어그램(303)에서, 처리 단계(305)는 초기 스택(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a))이 인접한 비아들 사이에서 온전하게 남아 있는 것을 도시할 수 있다. 달리 말하면, 다이어그램(303)은 인접한 비아들 사이의 스택의 부분이 처리 단계(305) 동안 변경되지 않고 남아 있을 수 있는 것을 도시할 수 있다. 일부 예에서, 처리 단계(305)는 도 1B를 참조하여 설명된 바와 같은 처리 단계(100-b)의 예일 수 있다.
처리 단계(310)에서, 등방성 에칭 단계는 스택 내 각각의 제1 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a, 115-b))에서의 유전체 재료의 적어도 일부를 선택적으로 제거할 수 있다. 예를 들어, 등방성 에칭 단계는 등방성 에칭의 에칭제에 노출된 각각의 제1 층(예를 들어, 각각의 D1층)의 일부를 선택적으로 제거할 수 있다. 일부 예에서, 처리 단계(310)에서 사용된 에칭제는 스택의 다른 재료(예를 들어, 스택의 다른 층에서의 재료)에 대한 선택성을 나타낼 수 있다. 달리 말하면, 에칭제는 스택의 다른 재료(예를 들어, DM층, D2층, HM층과 같은 다른 층의 재료)를 보존(예를 들어, 실질적으로 보존하거나 또는 완전히 보존)하면서 각각의 D1층에서의 제1 유전체 재료의 적어도 일부를 선택적으로 제거할 수 있다.
다수의 인접한 비아를 사용하여, 각각의 제1 층으로부터 제1 유전체 재료의 적어도 일부를 선택적으로 제거하는 것에 의해, 처리 단계(310)는 각각의 제1 층에 형성된 제1 채널을 초래할 수 있다. 제1 채널은 처리 단계(305)에서 형성된 비아뿐만 아니라, 처리 단계(305)에서 형성된 비아를 포함하는 비아의 세트의 다른 연속적인 비아를 통해, 각각의 제1 층으로부터 제1 유전체 재료의 일부를 제거하는 것에 의해 형성될 수 있다. 제1 유전체 재료의 일부를 제거하는 것에 의해, 제1 캐비티(예를 들어, 도 1C를 참조하여 설명된 캐비티(136))의 세트 중 대응하는 세트는 각각의 제1 층에서의 제1 유전체 재료에 형성될 수 있고, 제1 캐비티는 근접한 제1 캐비티들이 제1 캐비티를 포함하는 층에 제1 채널을 형성하기 위해 합쳐질 수 있도록 구성(예를 들어, 위치되고 크기화)될 수 있다. 일부 예에서, 채널은 처리 단계(305)에서 형성된 비아를 포함하는 비아의 세트와 정렬될 수 있다(예를 들어, 채널은 비아의 세트에 포함된 각각의 비아의 수직축을 교차할 수 있다). 비아 홀이 스택 내 각각의 제1 층의 측벽을 노출시키기 때문에, 등방성 에칭은 스택 내 각각의 제1 층에 채널을 동시에 생성할 수 있다. 따라서, 처리 단계(310)에서, 제1 채널이 제1 층에 형성될 수 있다.
일부 예에서, 채널은 각각의 제1 층에 생성될 수 있는 반면에, 다른 층의 비아 홀의 폭은 온전하게 남아 있다(예를 들어, 제1 캐비티, 그러므로 채널을 생성하는데 사용되는 에칭제의 화학적 선택성으로 인하여). 예를 들어, 폭(311)은 제1 폭으로서 지칭될 수 있고, 두 제1 층에 형성된 캐비티의 최종 크기를 나타낼 수 있다. 다이어그램(303)의 처리 단계(310)는 일부 예에서 인접한 비아를 사용하여 동일한 층에 형성된 캐비티가 합쳐져, 두 제1 층에 채널(예를 들어, 도 2A를 참조하여 설명된 제1 채널(220))을 형성할 수 있는 것을 도시할 수 있다. 채널은 등방성 에칭 단계로 인해 형성되어 각각의 캐비티의 크기를 다수의 방향으로 확장할 수 있다. 채널의 폭(예를 들어, 폭(312))은 하나 이상의 중첩 영역(예를 들어, 도 2A를 참조하여 설명된 바와 같은 중첩 영역(225))과 관련될 수 있다. 일부 예에서, 폭(312)은 폭(311)과 동일한 폭(또는 대략 동일한 폭)일 수 있다. 다른 예에서, 폭(312)은 폭(311)보다 작을 수 있다.
처리 단계(315)에서, 각각의 채널은 전극 재료로 채워질 수 있다. 일부 예에서, 전극 재료는 전도성 재료일 수 있다. 일부 경우에, 과잉 전극 재료가 스택의 상단(예를 들어, HM층의 상단)에 형성될 수 있으며, 에치 백 공정(etch-back process) 또는 화학-기계 폴리싱 공정에 의해 제거될 수 있다. 처리 단계(315)에서, 다이어그램(303)은 전극 재료가 비아 사이의 채널의 부분 내로 유동하고, 그러므로 각각의 채널을 동시에 채울 수 있는 것을 도시한다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 전도성 재료)로 채워진 비아 홀은 재료로 채워진 후의 홀로서 지칭될 수 있다.
처리 단계(320)에서, 이방성 에칭 단계는 전극 재료의 적어도 일부를 제거할 수 있다. 이러한 제거는 각각의 비아와 관련된 새로운 비아 홀을 생성할 수 있다. 예를 들어, 비아 홀은 처리 단계(305)에서 형성될 수 있지만, 처리 단계(315)에서 추후에 채워질 수 있다(예를 들어, 전극 재료에 의해). 따라서, 새로운 비아 홀(예를 들어, 비아)은 처리 단계(315)에서 비아 홀 및 관련 채널을 채운 재료를 비아 홀로부터 제거하는 것에 의해 처리 단계(320)에서 형성될 수 있다. 이방성 에칭은 처리 단계(305)와 동일한 HM층의 비아 패턴을 사용할 수 있으며, 각각의 제1 층에서의 전극 재료의 측벽을 노출시키는 비아 홀을 생성할 수 있다. 처리 단계(320) 후에, 비아 홀이 유전체 재료(도시되지 않음)로 채워지면, 도 2A를 참조하여 전술한 바와 같은 채워진 채널(230)의 세트는 각각의 D1층에 존재하였을 것이다.
처리 단계(325)에서, 등방성 에칭 단계는 각각의 제1 층으로부터 전극 재료의 적어도 일부를 선택적으로 제거할 수 있다. 예를 들어, 등방성 에칭 단계는 처리 단계(315)에서 캐비티 내로 이전에 채워진 전극 재료의 일부를 제거할 수 있다. 따라서, 근접한 캐비티들은 각각의 제1 층에 형성될 수 있다. 근접한 캐비티는 채널(예를 들어, 제2 채널)을 형성하도록 합쳐질 수 있다. 예를 들어, 처리 단계(310)에서 형성된 채널은 제1 채널로서 지칭될 수 있고, 처리 단계(325)에서 형성된 채널은 제2 채널로서 지칭될 수 있다. 처리 단계(425)에서, 다이어그램(303)은 두 D1층에 형성된 캐비티를 도시한다. 제2 채널은 일부 예에서 등방성 에칭으로 인해 형성되어 각각의 캐비티의 크기를 다수의 방향으로 확장할 수 있다. 채널의 폭(예를 들어, 폭(327))은 하나 이상의 중첩 영역(예를 들어, 도 2A를 참조하여 설명된 바와 같은 중첩 영역(225))과 관련될 수 있다. 일부 예에서, 폭(327)은 폭(326)과 동일한 폭(또는 대략 동일한 폭)일 수 있다. 다른 예에서, 폭(327)은 폭(326)보다 작을 수 있다.
전극 재료의 제거는 제2 채널을 둘러싸는 나머지 전극 재료의 루프(예를 들어, 루프(250))를 초래할 수 있고, 루프는 루프의 2개의 세장형 측면(예를 들어, 상대적으로 긴 측면)이 2개의 별개의 전극(예를 들어, 제1 전극 및 제2 전극)으로서 구성되도록 후속적으로 절단될 수 있다. 달리 말하면, 전극 재료의 제거는 각각의 D1층에 형성된 제1 전극을 전극의 각각의 제1 쌍으로 분할할 수 있다. 2개의 전극은 제1 폭(311)보다 작은 제1 거리(326)만큼 분리될 수 있으며, 여기에서, 폭(326)은 처리 단계(325)에서 형성된 제2 캐비티의 폭이다.
처리 단계(325)에서 사용되는 에칭제는 다른 재료(예를 들어, 스택의 다른 층에서의 재료)에 대한 선택성을 나타낼 수 있다. 예를 들어, 에칭제는 스택의 다른 재료(예를 들어, DM층, D2층 또는 HM층과 같은 다른 층에서의 재료)를 보존(또는 실질적으로 보존)하면서 전극 재료의 일부를 제거할 수 있다. D1층으로부터 전극 재료의 선택적인 제거는 처리 단계(315)에서 증착된 전극 재료의 일부가 처리 단계(310)에서 형성된 채널에서 남아 있게 할 수 있다. 이러한 제거는 전극 재료의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250))의 형성을 초래할 수 있다.
처리 단계(330)에서, 각각의 채널 및 관련 비아 홀은 유전체 재료로 채워질 수 있다. 유전체 재료는 각각의 제1 층(예를 들어, 제1 유전체 재료)에서의 유전체 재료와 동일한 재료일 수 있거나, 또는 상이한 유전체 재료일 수 있다. 일부 예에서, 처리 단계(330)에서, 다이어그램(302 및 303)은 전극 재료의 2개의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 2개의 루프(250))가 동일한 행의 비아를 사용하여 동시에 형성되었다는 것을 나타낼 수 있다. 이러한 것은 상부 D1층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a))에서 제1 루프를 형성하고, 하부 D1층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-b))에서 제2 루프를 형성할 수 있다. 다른 예에서, 스택은 임의의 수의 D1층을 포함할 수 있으며, 각각의 D1층은 전극 재료의 각각의 루프를 갖는다. 각각의 루프는 전술한 처리 단계를 사용하여 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 유전체 재료)로 채워진 비아 홀은 재료로 채워진 후에 홀로서 지칭될 수 있다.
일부 경우에, 루프는 매립형 라인으로서 기능할 수 있다. 다른 경우에, 루프는 다수의 세그먼트로 절단(예를 들어, 분할, 분리)되고, 이에 의해 단일 루프로부터 다수의 매립형 라인을 형성할 수 있다. 예를 들어, 세장형 루프의 상대적으로 짧은 측면(예를 들어, 단부)이 세장형 루프의 상대적으로 긴 측면으로부터 절단되면, 2개의 매립형 라인이 각각의 루프로 형성될 수 있다. 루프는 임의의 수의 세그먼트, 그러므로 임의의 수의 별개의 매립형 라인을 생성하기 위해 임의의 횟수 절단될 수 있다. 루프는 예를 들어 루프를 통해 에칭(예를 들어, 이방성으로 에칭)하기 위해 루프 위에 있도록 위치된 비아를 사용하여 절단될 수 있다. 루프는 루프를 생성하는데 사용되는 비아 중 하나와 같이, 루프 근처에 위치된 비아를 사용하여 또한 절단되어, 루프를 포함하는 층에, 루프의 외부 폭보다 큰 폭을 갖는 캐비티를 생성할 수 있다(예를 들어, 루프에 의해 둘러싸인 재료뿐만 아니라 루프가 절단될 때까지 루프에 포함된 재료를 제거하도록 하나 이상의 등방성 에칭 단계를 사용하는 것에 의해). 또 다른 예로서, 루프는 (제1 세트의 비아가 루프를 생성하도록 사용되는 경우에) 제2 세트의 비아를 사용하는 것에 의해 절단될 수 있고, 제2 세트의 비아는 제2 세트의 비아를 사용하는 루프를 포함하는 층에 형성된 채널(예를 들어, 제1 채널(220))이 루프를 교차하여 절단할 수 있도록 구성(예를 들어, 행과 같은 선형 구성)으로 배열된다. 그러므로, 일부 예에서, 각각의 층은 (예를 들어, 하나 이상의 루프를 절단하는 것에 의해 형성된) 하나 이상의 전도성 라인을 포함할 수 있다.
도 2는 본 개시내용의 제조 기술에 따라서 매립형 라인을 형성하는 예시적인 방법을 도시한다. 일부 예에서, 도 4는 다수 세트의 매립형 라인의 동시 형성을 도시하고, D1층으로서 지칭될 수 있는 각각의 제1 층에서의 매립형 라인의 각각의 세트는 제1 유전체 재료를 포함한다. 도 4에 도시된 층의 스택은 도 1A를 참조하여 설명된 바와 같은 스택(105-a)에 대응할 수 있다. 예를 들어, 하드 마스크(HM) 층은 상부층(110)에 대응할 수 있고, 제1 유전체층(예를 들어, "D1"층)은 제1 층(115-a 및 115-b)에 대응할 수 있고, 제2 유전체층(예를 들어, "D2"층)은 층(125)에 대응할 수 있고, 제3 층은 도 1A를 참조하여 설명된 바와 같은 제3 층(120-a, 120-b)에 대응할 수 있다.
도 4는 다이어그램(401, 402 및 403)을 도시한다. 일부 예에서, 다이어그램(401)은 비아(예를 들어, 도 2A를 참조하여 설명된 바와 같은 비아(210))의 3개의 행, 및 비아의 행을 사용하여 형성된 6개의 매립형 라인(예를 들어, 워드 라인)을 포함하는 스택의 평면도를 도시할 수 있다. 다이어그램(401)에서 비아의 각각의 행은 타깃층에 적어도 하나의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250) 또는 동심 루프(256))를 형성하도록 사용될 수 있다.
일부 예에서, 다이어그램(402)은 스택(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a))의 측단면도를 도시할 수 있다. 측단면도는 참조선 A-A에 의해 표시된, 다이어그램(401)에 도시된 비아의 중심에 대응할 수 있다. 추가적으로 또는 대안적으로, 다이어그램(403)은 참조선 B-B에 의해 표시된 바와 같은, 다이어그램(301)의 비아 사이의 공간에 대응하는 스택(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a))의 측단면도를 도시할 수 있다.
처리 단계(405)에서, 이방성 에칭 단계는 스택을 관통하는 비아 홀을 생성하기 위해 스택으로부터 하나 이상의 재료를 후속적으로 제거할 수 있다. 전술한 바와 같이, 비아는 상단층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 상부층(110))을 관통할 수 있고, 비아 홀은 스택 내로(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a, 115-b)으로) 연장될 수 있다. 또는, 다른 예에서, 비아는 상단층을 통해 스택 내로 연장될 수 있다. 어느 한 예에서, 비아, 비아 홀 및 홀이라는 용어는 상호 교환적으로 사용될 수 있으며, 처리 단계(405) 동안 생성된 캐비티를 지칭할 수 있다.
다이어그램(402)에서, 처리 단계(405)는 도 3을 참조하여 설명된 바와 같이 처리된 재료의 스택에 대해 수행될 수 있다. 그러므로, 재료의 스택은 도 3을 참조하여 설명된 바와 같은 처리 단계(330)에서 형성된 전극 재료의 2개의 루프를 포함할 수 있다. 처리 단계(405)에서, 이방성 에칭 단계는 스택을 관통하는 새로운 비아 홀을 생성하도록 도 3을 참조하여 설명된 동일한 비아를 사용하여 하나 이상의 재료를 제거할 수 있다. 처리 단계(405)에서 생성된 새로운 비아 홀은 스택의 매립형 층을 후속 처리 단계에 노출시킬 수 있다. 다이어그램(403)에서, 처리 단계(405)는 초기 스택(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a))이 인접한 비아들 사이에서 온전하게 남아 있는 것을 도시할 수 있다. 달리 말하면, 다이어그램(403)은 인접한 비아들 사이의 스택의 일부가 처리 단계(405) 동안 변경되지 않고 남아 있을 수 있는 것을 도시할 수 있다. 일부 예에서, 처리 단계(405)는 도 1B를 참조하여 설명된 바와 같은 처리 단계(100-b)의 예일 수 있다.
처리 단계(410)에서, 등방성 에칭 단계는 예를 들어, 도 3을 참조하여 설명된 바와 같은 처리 단계(330)에서 증착된 각각의 제1 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a, 115-b))에서의 유전체 재료의 적어도 일부를 선택적으로 제거할 수 있다. 예를 들어, 등방성 에칭 단계는 등방성 에칭의 에칭제에 노출된 각각의 제1 층(예를 들어, 각각의 D1층)의 일부를 선택적으로 제거할 수 있다. 일부 예에서, 처리 단계(410)에서 사용되는 에칭제는 스택의 다른 재료(예를 들어, 스택의 다른 층에서의 재료)에 대한 선택성을 나타낼 수 있다. 달리 말하면, 에칭제는 스택의 다른 재료(예를 들어, 도 3을 참조하여 설명된 바와 같은 처리 단계(315)에서 증착된 전극 재료)를 보존(예를 들어, 실질적으로 보존하거나 또는 완전히 보존)하면서 각각의 D1층에서의 제1 유전체 재료의 적어도 일부를 선택적으로 제거할 수 있다.
다수의 인접한 비아를 사용하여, 각각의 제1 층으로부터 제1 유전체 재료의 적어도 일부를 선택적으로 제거하는 것에 의해, 처리 단계(410)는 각각의 제1 층에 형성된 채널(예를 들어, 제3 채널)을 초래할 수 있다. 제3 채널은 처리 단계(405)에서 형성된 비아뿐만 아니라 처리 단계(405)에서 형성된 비아를 포함하는 비아의 세트의 다른 연속적인 비아를 통해 각각의 제1 층으로부터 제1 유전체 재료의 일부를 제거하는 것에 의해 형성될 수 있다. 제1 유전체 재료의 일부를 제거하는 것에 의해, 제3 캐비티(예를 들어, 도 1C를 참조하여 설명된 바와 같은 캐비티(136))의 대응하는 세트가 각각의 제1 층에서의 제1 유전체 재료에 형성될 수 있고, 제3 캐비티는 근접한 제3 캐비티들이 제3 캐비티를 포함하는 층에 제3 채널을 형성하기 위해 합쳐질 수 있도록 구성(예를 들어, 위치되고 크기화)될 수 있다. 일부 예에서, 제3 채널은 처리 단계(405)에서 형성된 비아를 포함하는 비아의 세트와 정렬될 수 있다(예를 들어, 채널은 비아의 세트에 포함된 각각의 비아의 수직축을 교차할 수 있다). 비아 홀이 스택 내 각각의 제1 층의 측벽을 노출시키기 때문에, 등방성 에칭은 스택 내 각각의 제1 층에 제3 채널을 동시에 생성할 수 있다. 따라서, 처리 단계(410)에서, 제3 채널은 제1 층에 형성될 수 있다.
일부 예에서, 제3 채널은 각각의 제1 층에 생성될 수 있는 반면에, 다른 층에 있는 비아 홀의 폭은 (예를 들어, 제3 캐비티, 그러므로 제3 채널을 생성하는데 사용되는 에칭제의 화학적 선택성으로 인하여) 온전하게 남아 있다. 예를 들어, 폭(411)은 제3 폭으로서 지칭될 수 있고, 두 제1 층에 형성된 캐비티의 최종 크기를 나타낼 수 있다. 다이어그램(403)의 처리 단계(410)는 일부 예에서 인접한 비아를 사용하여 동일한 층에 형성된 캐비티가 합쳐져, 두 제1 층에 제3 채널을 형성할 수 있는 것을 도시할 수 있다. 제3 채널은 등방성 에칭 단계로 인해 형성되어 각각의 캐비티의 크기를 다수의 방향으로 확장할 수 있다. 제3 채널의 폭(예를 들어, 폭(412))은 하나 이상의 중첩 영역(예를 들어, 도 2A를 참조하여 설명된 바와 같은 중첩 영역(225))과 관련될 수 있다. 일부 예에서, 폭(412)은 폭(411)과 동일한 폭(또는 대략 동일한 폭)일 수 있다. 다른 예에서, 폭(412)은 폭(411)보다 작을 수 있다.
처리 단계(415)에서, 각각의 제3 채널은 전극 재료로 채워질 수 있다. 일부 예에서, 전극 재료는 전도성 재료일 수 있다. 일부 경우에, 과잉 전극 재료가 스택 상단(예를 들어, HM층의 상단)에 형성될 수 있고, 에치 백 공정 또는 화학-기계 폴리싱 공정에 의해 제거될 수 있다. 처리 단계(415)에서, 다이어그램(403)은 전극 재료가 비아 사이의 채널의 부분 내로 유동하고, 그러므로 각각의 제3 채널을 동시에 채울 수 있는 것을 도시한다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 전도성 재료)로 채워진 비아 홀은 재료로 채워진 후에 홀로서 지칭될 수 있다.
처리 단계(420)에서, 이방성 에칭 단계는 전극 재료의 적어도 일부를 제거할 수 있다. 이러한 제거는 각각의 비아와 관련된 새로운 비아 홀을 생성할 수 있다. 예를 들어, 비아 홀은 처리 단계(405)에서 형성될 수 있지만, 처리 단계(415)에서 추후에 채워질 수 있다(예를 들어, 전극 재료에 의해). 따라서 새로운 비아 홀은 비아 홀로부터, 비아 홀 및 관련 채널을 처리 단계(415)에서 채운 재료를 제거하는 것에 의해 처리 단계(420)에서 형성될 수 있다. 이방성 에칭은 처리 단계(405)와 동일한 HM층의 비아 패턴을 사용할 수 있고, 각각의 제1 층에 전극 재료의 측벽을 노출시키는 비아 홀을 생성할 수 있다.
처리 단계(425)에서, 등방성 에칭 단계는 각각의 제1 층으로부터 전극 재료의 적어도 일부를 선택적으로 제거할 수 있다. 예를 들어, 등방성 에칭 단계는 처리 단계(415)에서 캐비티 내로 이전에 채워진 전극 재료의 일부를 제거할 수 있다. 따라서, 근접한 캐비티들이 각각의 제1 층에 형성될 수 있다. 근접한 캐비티(제4 캐비티)들은 채널(예를 들어, 제4 채널)을 형성하도록 합쳐질 수 있다. 예를 들어, 처리 단계(410)에서 형성된 채널은 제3 채널로서 지칭될 수 있고, 처리 단계(425)에서 형성된 채널은 제4 채널로서 지칭될 수 있다. 처리 단계(425)에서, 다이어그램(403)은 두 D1층에 형성된 제4 캐비티를 도시한다. 제3 채널은 일부 예에서 등방성 에칭으로 인해 형성되어 각각의 제4 캐비티의 크기를 다수의 방향으로 확장할 수 있다. 채널의 폭(예를 들어, 폭(427))은 하나 이상의 중첩 영역(예를 들어, 도 2A를 참조하여 설명된 바와 같은 중첩 영역(225))과 관련될 수 있다. 일부 예에서, 폭(427)은 폭(426)과 동일한 폭(또는 대략 동일한 폭)일 수 있다. 다른 예에서, 폭(427)은 폭(426)보다 작을 수 있다.
전극 재료의 제거는 제4 채널을 둘러싸는 나머지 전극 재료의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 2개의 동심 루프(256)의 세트의 내부 루프)를 초래할 수 있고, 루프는 루프의 4개의 세장형 측면(예를 들어, 상대적으로 긴 측면)이 4개의 별개의 전극(예를 들어, 제1 전극, 제2 전극, 제3 전극, 및 제4 전극)으로서 구성되도록 후속적으로 절단될 수 있다. 달리 말하면, 전극 재료의 제거는 각각의 D1층에 형성된(예를 들어, 단계(415)에서) 제2 전극을 각각의 쌍의 제2 전극으로 분할할 수 있다. 전극의 쌍은 다양한 거리만큼 분리될 수 있다. 예를 들어, 전극의 쌍은 폭(426)보다 크거나 작은 거리만큼 분리될 수 있으며, 폭(426)은 처리 단계(425)에서 형성된 제4 캐비티의 폭이다.
처리 단계(425)에서 사용된 에칭제는 다른 재료(예를 들어, 스택의 다른 층에서의 재료)에 대한 선택성을 나타낼 수 있다. 예를 들어, 에칭제는 스택의 다른 재료(예를 들어, DM층, D2층 또는 HM층과 같은 다른 층에서의 재료)를 보존(또는 실질적으로 보존)하면서 전극 재료의 일부를 제거할 수 있다. D1층으로부터 전극 재료의 선택적인 제거는 처리 단계(415)에서 증착된 전극 재료의 일부가 처리 단계(410)에서 형성된 제3 채널에 남아 있게 할 수 있다. 이러한 제거는 전극 재료의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(256))의 형성을 초래할 수 있다.
처리 단계(430)에서, 각각의 제4 채널 및 관련 비아 홀은 유전체 재료로 채워질 수 있다. 유전체 재료는 각각의 제1 층에서의 유전체 재료(예를 들어, 제1 유전체 재료)와 동일한 동일한 재료일 수 있거나, 또는 상이한 유전체 재료일 수 있다. 일부 예에서, 처리 단계(430)에서, 다이어그램(402 및 403)은 전극 재료의 2개의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(256))가 동일한 행의 비아를 사용하여 각각의 D1층에 동시에 형성되었다는 것을 나타낼 수 있다. 이러한 것은 상부 D1층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-a))에서 제1 세트의 동심 루프를, 그리고 하부 D1층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제1 층(115-b))에서 제2 세트의 동심 루프를 형성할 수 있다. 다른 예에서, 스택은 각각의 D1층이 전극 재료의 각각의 세트의 동심 루프를 갖는 임의의 수의 D1층을 포함할 수 있다. 각각의 루프는 전술한 처리 단계를 사용하여 형성될 수 있다. 일부 경우에, 동심 루프는 매립형 라인으로서 기능할 수 있다. 다른 경우에, 하나 또는 두 루프는 다수의 세그먼트로 절단(예를 들어, 분할, 분리)되고, 이에 의해 단일 루프로 다수의 매립형 라인을 형성할 수 있다. 예를 들어, 세장형 루프의 상대적으로 짧은 측면(예를 들어, 단부)이 세장형 루프의 상대적으로 긴 측면으로부터 절단되면, 2개의 매립형 라인이 각각의 루프로 형성될 수 있다. 따라서, 동심 루프를 절단하는 것은 적어도 4개의 매립형 라인을 형성할 수 있다. 루프는 임의의 수의 세그먼트, 그러므로 임의의 수의 별개의 매립형 라인을 생성하기 위해 여러 번 절단될 수 있다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 유전체 재료)로 채워진 비아 홀은 재료로 채워진 후에 홀로서 지칭될 수 있다.
도 4에 도시된 바와 같이, 처리 단계(430) 후에, 동심 루프로 형성된 전극 사이의 분리 거리는 불균일할 수 있다. 예를 들어, 일부 경우에, 내부 루프로 형성된 전극은 내부 루프로 형성된 다른 전극보다 외부 루프로 형성된 전극에 더욱 가까울 수 있다. 다른 경우(도시되지 않음)에, 내부 루프로 형성된 전극은 내부 루프로 형성된 다른 전극보다 외부 루프로 형성된 전극으로부터 더욱 멀리 떨어져 있을 수 있다.
도 3 및 도 4는 2개의 동심 루프의 세트를 형성하기 위한 예시적인 기술을 총괄적으로 도시하고 있지만, 유사한 기술이 다른 수의 동심 루프를 형성하기 위해 임의의 채널 및 루프 치수와 함께 임의의 횟수 반복될 수 있다는 것을 이해해야 한다.
도 3은 본 개시내용의 제조 기술에 따라서 매립형 라인을 형성하는 예시적인 방법을 도시한다. 일부 예에서, 도 5는 D2층으로서 지칭될 수 있는 제2 층에서의 매립형 라인이 제2 유전체 재료를 포함하는, 한 세트의 매립형 라인의 형성을 도시한다. 도 5에 도시된 층의 스택은 도 1A를 참조하여 전술한 스택에 대응할 수 있다. 예를 들어, 하드 마스크(HM) 층은 상부층(110)에 대응할 수 있고, 제1 유전체층(예를 들어, "D1층")은 제1 층(115-a 및 115-b)에 대응할 수 있고, 제2 유전체층(예를 들어, "D2층")은 층(125)에 대응할 수 있고, 제3 층은 도 1A를 참조하여 설명된 바와 같은 제3 층(120-a 120-b)에 대응할 수 있다. 일부 예에서, DM층은 메모리 재료(예를 들어, 도 1A를 참조하여 설명된 바와 같은 스택(105-a)의 일부로서 형성된 메모리 재료)를 포함할 수 있다. 다른 예에서, DM층은 메모리 재료가 그 안에 증착될 수 있는 플레이스홀더 재료를 포함할 수 있다. 일부 예에서, 플레이스홀더 재료는 제3 유전체 재료일 수 있고, DM층은 메모리 층 또는 플레이스홀더 층으로서 지칭될 수 있다.
도 5는 다이어그램(501, 502 및 503)을 도시한다. 일부 예에서, 다이어그램(501)은 비아(예를 들어, 도 2A를 참조하여 설명된 바와 같은 비아(210))의 3개의 행 및 비아의 행을 사용하여 형성된 6개의 매립형 라인(예를 들어, 워드 라인)을 포함하는 스택의 평면도를 도시할 수 있다. 다이어그램(501)에서 비아의 각각의 행은 적어도 하나의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(350) 또는 루프(355))를 형성하는데 사용될 수 있다. 따라서, 2개의 매립형 라인(예를 들어, 워드 라인 또는 비트 라인)이 각각의 루프로 형성될 수 있다.
일부 예에서, 다이어그램(502)은 스택(예를 들어, 도 2A를 참조하여 설명된 바와 같은 스택(205-a))의 측단면도를 도시할 수 있다. 측단면도는 참조선 A-A에 의해 표시된, 다이어그램(501)에 도시된 비아의 중심에 대응할 수 있다. 추가적으로 또는 대안적으로, 다이어그램(503)은 참조선 B-B에 의해 표시된 바와 같은, 다이어그램(401)의 비아 사이의 공간에 대응하는 스택(예를 들어, 도 2A를 참조하여 설명된 바와 같은 스택(205-a))의 측단면도를 도시할 수 있다.
처리 단계(505)에서, 포토리소그래피 단계는 다이어그램(501)에 도시된 비아의 패턴을 재료의 스택에 전사할 수 있다. 일부 예에서, 비아 홀은 제2 세트의 비아를 형성하는 것으로서 지칭될 수 있다. 따라서, 제2 세트의 비아는 도 4의 처리 단계(405)에서 비아의 형성에 사용된 공간적 구성(예를 들어, 제1 공간적 구성)과는 상이한 공간적 구성(예를 들어, 제2 공간적 구성)을 사용하여 형성될 수 있다. 이방성 에칭 단계는 스택을 관통하는 비아 홀을 생성하기 위해 스택으로부터 하나 이상의 재료를 후속적으로 제거할 수 있다. 전술한 바와 같이, 비아는 상단층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 상부층(110))을 관통할 수 있고, 비아 홀은 스택 내로(예를 들어, 도 1A 참조하여 설명된 바와 같은 제1 층(115-a, 115-b)으로) 연장될 수 있다.
다이어그램(502)에서, 처리 단계(505)는 하나의 비아(예를 들어, 제1 비아) 및 스택을 관통하는 대응하는 비아 홀을 도시할 수 있다. 이러한 공정은 스택의 매립형 층을 후속 처리 단계에 노출시킨다. 다이어그램(503)에서, 처리 단계(505)는 초기 스택(예를 들어, 도 2A를 참조하여 설명된 바와 같은 스택(205))이 인접한 비아들 사이에서 온전하게 남아 있는 것을 도시할 수 있다. 달리 말하면, 다이어그램(503)은 인접한 비아들 사이의 스택의 일부가 처리 단계(505) 동안 변경되지 않고 남아 있을 수 있는 것을 도시할 수 있다. 일부 예에서, 처리 단계(505)는 도 2B를 참조하여 설명된 바와 같은 처리 단계(200-b)의 예일 수 있다.
처리 단계(510)에서, 등방성 에칭 단계는 스택 내 제2 층(예를 들어, 도 1을 참조하여 설명된 바와 같은 제2 층(125))에서의 유전체 재료의 적어도 일부를 선택적으로 제거할 수 있다. 예를 들어, 등방성 에칭 단계는 등방성 에칭의 에칭제에 노출된 제2 층의 일부를 선택적으로 제거할 수 있다. 일부 예에서, 처리 단계(510)에서 사용된 에칭제는 스택의 다른 재료(예를 들어, 스택의 다른 층에서의 재료)에 대한 선택성을 나타낼 수 있다. 달리 말하면, 에칭제는 스택의 다른 재료(예를 들어, DM층, D1층, HM층과 같은 다른 층의 재료)를 보존(예를 들어, 실질적으로 보존하거나 또는 완전히 보존)하면서 D2층에서의 제2 유전체 재료의 적어도 일부를 선택적으로 제거할 수 있다. 다수의 인접한 비아를 사용하여, 제2 층으로부터 제2 유전체 재료의 적어도 일부를 선택적으로 제거하는 것에 의해, 처리 단계(510)는 제2 층에서의 캐비티(예를 들어, 도 2C를 참조하여 설명된 캐비티(236))를 초래할 수 있다.
일부 예에서, 캐비티는 제2 층에 생성될 수 있는 반면에, 다른 층의 비아 홀의 폭이 온전하게 남아 있다. 예를 들어, 폭(511)은 제2 층에 형성된 캐비티의 최종 크기를 나타낼 수 있고, 제2 폭(511)으로서 지칭될 수 있다. 다이어그램(503)의 처리 단계(510)는 일부 예에서 인접한 비아를 사용하여 동일한 층에 형성된 캐비티들이 제2 층에 채널(예를 들어, 도 2A를 참조하여 설명된 바와 같은 채널(220))을 형성하도록 합쳐질 수 있는 것을 도시할 수 있다. 채널은 등방성 에칭 단계로 인해 형성되어 각각의 캐비티의 크기를 다수의 방향으로 확장할 수 있다. 채널의 폭(예를 들어, 폭(512))은 하나 이상의 중첩 영역(예를 들어, 도 2A를 참조하여 설명된 바와 같은 중첩 영역(225))과 관련될 수 있다. 일부 예에서, 폭(512)은 일부 경우에 폭(511)과 동일한 폭(또는 대략 동일한 폭)일 수 있다. 다른 예에서, 폭(512)은 폭(511)보다 작을 수 있다.
처리 단계(515)에서, 각각의 채널은 전극 재료로 채워질 수 있다. 일부 예에서, 전극 재료는 전도성 재료일 수 있다. 과잉 전극 재료는 스택의 상단(예를 들어, HM층의 상단)에 형성될 수 있으며, 에치 백 공정 또는 화학-기계 폴리싱 공정에 의해 제거될 수 있다. 처리 단계(515)에서, 다이어그램(503)은 전극 재료가 비아 사이의 채널의 부분으로 유동하고, 그러므로 각각의 채널을 동시에 채울 수 있는 것을 도시한다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 전도성 재료)로 채워진 비아 홀은 재료로 채워진 후에 홀로서 지칭될 수 있다.
처리 단계(520)에서, 이방성 에칭 단계는 전극 재료의 적어도 일부를 제거할 수 있다. 이러한 제거는 각각의 비아와 관련된 새로운 비아 홀을 생성할 수 있다. 예를 들어, 비아 홀은 처리 단계(505)에서 형성될 수 있지만, 처리 단계(515)에서 추후에 채워질 수 있다(예를 들어, 전극 재료에 의해). 따라서, 새로운 비아 홀(예를 들어, 비아)은 처리 단계(515)에서 비아 홀 및 관련 채널을 채운 재료를 비아 홀로부터 제거하는 것에 의해 처리 단계(520)에서 형성될 수 있다. 이방성 에칭은 처리 단계(505)와 동일한 HM층의 비아 패턴을 사용할 수 있으며, 제2 층에서의 전극 재료의 측벽을 노출시키는 비아 홀을 생성할 수 있다.
일부 예에서, 이방성 에칭 단계는 처리 단계(515)에서 각각의 제2 층에서 생성된 캐비티 내로 이전에 채워진 전극 재료의 일부를 제거할 수 있다. 전극 재료의 제거는 채널을 둘러싸고 있는 나머지 전극 재료의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250))를 초래할 수 있으며, 루프는 루프의 2개의 세장형 측면(예를 들어, 상대적으로 긴 측면)이 2개의 별개의 전극(예를 들어, 제2 전극의 쌍; 제5 전극 및 제6 전극)으로서 구성되도록 후속적으로 절단될 수 있다.
처리 단계(525)에서, 등방성 에칭 단계는 각각의 제2 층으로부터 전극 재료의 적어도 일부를 선택적으로 제거할 수 있다. 예를 들어, 등방성 에칭 단계는 처리 단계(510)에서 제2 층에 생성된 캐비티 내로 이전에 채워진 전극 재료의 일부를 제거할 수 있다. 처리 단계(525)에서 사용된 에칭제는 다른 재료(예를 들어, 스택의 다른 층에서의 재료)에 대한 선택성을 나타낼 수 있다. 예를 들어, 에칭제는 스택의 다른 재료(예를 들어, DM층, D2층 또는 HM층과 같은 다른 층의 재료)를 보존(또는 실질적으로 보존)하면서 전극 재료의 일부를 제거할 수 있다. 전극 재료의 선택적인 제거는 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250))의 형성을 초래할 수 있다. 그러므로, 루프의 폭(예를 들어, 폭(526))은 처리 단계(510)에 도시된 제2 폭(511)보다 작을 수 있다.
처리 단계(525)에서, 다이어그램(503)은 제2 층에 형성된 캐비티를 도시한다. 캐비티는 각각의 제2 층에 형성된 캐비티의 최종 폭일 수 있는 폭(526)을 가질 수 있다. 추가적으로 또는 대안적으로, 다이어그램(503)은 제2 층에 형성된 캐비티가 제1 유전체 재료 내에 채널을 형성하도록 합쳐질(예를 들어, 붙여질) 수 있는 것을 도시한다. 채널은 일부 예에서 등방성 에칭으로 인해 형성되어 각각의 캐비티의 크기를 다수의 방향으로 확장할 수 있다. 일부 예에서, 채널의 폭(예를 들어, 폭(527))은 폭(526)과 동일한 폭(예를 들어, 대략 동일한 폭)일 수 있다. 다른 예에서, 폭(527)은 폭(526)보다 클 수 있거나, 또는 폭(526)보다 작을 수 있다.
처리 단계(530)에서, 각각의 채널 및 관련 비아 홀은 유전체 재료로 채워질 수 있다. 유전체 재료는 다른 D2층에서의 유전체 재료(도시되지 않음; 예를 들어, 제2 유전체 재료)와 동일한 동일한 재료일 수 있거나, 또는 상이한 유전체 재료일 수 있다. 일부 예에서, 처리 단계(530)에서, 다이어그램(502 및 503)은 전극 재료의 2개 이상의 루프(예를 들어, 도 2A를 참조하여 설명된 바와 같은 루프(250))가 동일한 행의 비아를 사용하여 동시에 형성되었다는 것을 도시할 수 있다. 이러한 것은 제2 층(예를 들어, 도 1A를 참조하여 설명된 바와 같은 제2 층(125))에서 제1 루프를 형성할 수 있다. 다른 예에서, 스택은 전극 재료의 각각의 루프를 갖는 임의의 수의 D2층을 포함할 수 있다. 각각의 루프는 전술한 처리 단계를 사용하여 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 유전체 재료)로 채워진 비아 홀은 재료로 채워진 후에 홀로서 지칭될 수 있다.
다른 예(도시되지 않음)에서, 추가의 전극 재료는 제거될 수 있다. 예를 들어, 등방성 에칭 단계는 전극 재료의 추가 부분을 제거할 수 있다. 전극 재료의 추가 제거는 전술한 제1 및 제2 전극 사이에 배치된 2개의 추가 전극(예를 들어, 제3 전극 및 제4 전극)을 초래할 수 있다. 일부 예에서, 제3 전극은 제1 폭보다 큰 제2 거리만큼 제4 전극으로부터 분리될 수 있다.
일부 예에서, 매립형 라인 및 관련 제조 기술을 지원하는 장치가 도 3 내지 도 5를 참조하여 설명될 수 있다. 일부 예에서, 장치는 상부층 및 제1 층을 포함하는 스택을 포함할 수 있다. 복수의 홀이 스택의 상부층에 위치될 수 있고, 각각의 홀은 제1 폭을 가질 수 있다. 일부 예에서, 제1 전극은 스택의 제1 층에 위치될 수 있고, 제1 전극은 복수의 제1 홀과 정렬될 수 있다. 제1 전극은 제1 폭보다 큰 제2 폭을 가질 수 있고, 일부 경우에 사다리 형상을 가질 수 있다. 다른 예에서, 스택은 스택의 상부층에 복수의 제2 홀을 포함할 수 있다. 복수의 제1 홀은 제1 방향으로 연장되는 제1 행에 배치될 수 있고, 복수의 제2 홀은 제1 방향과는 상이한 제2 방향으로 연장되는 제2 행에 배치될 수 있다.
일부 예에서, 제2 전극은 스택의 제1 층에 위치될 수 있다. 제2 전극은 복수의 제2 홀과 정렬될 수 있다. 일부 예에서, 제1 전극은 제2 전극과 결합될 수 있다.
다른 예에서, 장치는 상부층 및 제1 층을 포함하는 스택을 포함할 수 있다. 스택은 스택의 상부층에 복수의 제1 홀을 포함할 수 있고, 각각의 제1 홀은 제1 폭을 가질 수 있다. 일부 예에서, 스택은 스택의 제1 층에 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 폭보다 큰 제1 거리만큼 제2 전극으로부터 분리될 수 있다. 일부 예에서, 갭이 제1 전극과 제2 전극 사이에 존재할 수 있고 복수의 제1 홀과 정렬될 수 있다.
일부 예에서, 스택은 제1 전극과 제2 전극 사이에 배치된 제3 전극 및 제4 전극을 포함할 수 있다. 제3 전극은 제1 폭보다 큰 제2 거리만큼 제4 전극으로부터 분리될 수 있다. 추가적으로 또는 대안적으로, 제1 전극은 제3 거리만큼 제3 전극으로부터 분리될 수 있고, 제2 전극은 제3 거리만큼 제4 전극으로부터 분리될 수 있다. 일부 예에서, 제1 폭은 제3 거리보다 클 수 있다. 다른 예에서, 제1 전극은 제3 거리만큼 제3 전극으로부터 분리될 수 있고, 제2 전극은 제3 거리만큼 제4 전극으로부터 분리될 수 있다. 일부 예에서, 제2 거리는 제3 거리보다 클 수 있다.
다른 예에서, 스택은 스택의 상부층에 제2 폭을 각각 갖는 복수의 제2 홀을 포함할 수 있다. 일부 예에서, 스택은 제2 층을 포함할 수 있다. 제2 층은 제5 전극 및 제6 전극을 포함할 수 있다. 일부 예에서, 제5 전극은 제2 폭보다 큰 제4 거리만큼 제6 전극으로부터 분리될 수 있다.
도 4는 본 개시내용의 예에 따라서 매립형 라인을 형성하기 위한 방법(400)을 예시하는 흐름도를 도시한다. 방법(400)의 동작은 본 명세서에서 설명된 바와 같이 다양한 제조 기술에 의해 구현될 수 있다. 예를 들어, 방법(400)의 동작은 도 3 내지 도 5를 참조하여 논의된 바와 같은 제조 기술에 의해 구현될 수 있다.
(405)에서, 스택이 형성될 수 있다. 일부 예에서, 스택은 제1 층에 제1 유전체 재료를 포함할 수 있다. (405)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (405)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(410)에서, 제1 세트의 비아가 형성될 수 있다. (410)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (410)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(415)에서, 제1 채널이 제1 층에서의 제1 유전체 재료에 형성될 수 있다. 일부 예에서, 제1 채널은 제1 세트의 비아와 정렬될 수 있다. (415)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (415)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(420)에서, 제1 채널이 전극 재료로 채워질 수 있다. (420)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (420)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다. 일부 예(도 6에 도시되지 않음)에서, 전극 재료로 채워진 제1 채널은 제1 채널의 폭과 동일한 폭을 갖는 전극으로서 기능할 수 있다. 제1 채널이 제1 세트의 비아를 사용하여 다수의 층에 형성되고 이어서 전극 재료로 채워지면, 전극 재료는 제1 세트의 비아로부터 제거되고, 각각의 층에서의 전극(예를 들어, 각각의 제1 채널에 대응하는 전극)을 격리시키도록 유전체 재료로 채워질 수 있다.
도 5는 본 개시내용의 예에 따라서 매립형 라인을 형성하기 위한 방법(500)을 예시하는 흐름도를 도시한다. 방법(500)의 동작은 본 명세서에서 설명된 바와 같이 다양한 제조 기술에 의해 구현될 수 있다. 예를 들어, 방법(500)의 동작은 도 3 내지 도 5를 참조하여 논의된 바와 같은 제조 기술에 의해 구현될 수 있다.
(505)에서, 스택이 형성될 수 있다. 일부 예에서, 스택은 제1 층에 제1 유전체 재료를 포함할 수 있다. (505)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (505)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(510)에서, 제1 세트의 비아가 형성될 수 있다. (510)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (510)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(515)에서, 제1 채널이 제1 층에서의 제1 유전체 재료에 형성될 수 있다. 일부 예에서, 제1 채널은 제1 세트의 비아와 정렬될 수 있다. (515)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (515)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(520)에서, 제1 채널은 전극 재료로 채워질 수 있다. (520)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (520)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다. 일부 예(도 7에 도시되지 않음)에서, 전극 재료로 채워진 제1 채널은 제1 채널의 폭과 동일한 폭을 갖는 전극으로서 기능할 수 있다. 제1 채널이 제1 세트의 비아를 사용하여 다수의 층에 형성되고 이어서 전극 재료로 채워지면, 전극 재료는 제1 세트의 비아로부터 제거되고, 각각의 층에서의 전극(예를 들어, 각각의 제1 채널에 대응하는 전극)을 격리시키기 위해 유전체 재료로 채워질 수 있다.
(525)에서, 제1 채널보다 좁은 제2 채널이 제1 채널 내의 전극 재료에 형성될 수 있다. (525)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (525)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(530)에서, 제2 채널은 제1 유전체 재료로 채워질 수 있다. (530)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (530)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다. 대안적으로, 제2 채널은 상이한 유전체 재료로 채워질 수 있다.
일부 경우에, 방법은 또한 제1 층에 제1 유전체 재료를 포함하는 스택을 형성하는 단계를 포함할 수 있다. 일부 예에서, 방법은 전극 재료로 추가의 채널을 채우는 단계를 포함할 수 있다. 다른 예에서, 방법은 제1 층에서의 제1 유전체 재료에 제1 채널을 형성하는 단계를 포함할 수 있다. 제1 채널은 제1 세트의 비아와 정렬될 수 있다. 추가적으로 또는 대안적으로, 방법은 전극 재료로 제1 채널을 채우는 단계를 포함할 수 있다.
일부 예에서, 제1 채널을 형성하는 단계는 제1 세트의 비아를 통해, 제1 층에서의 제1 유전체 재료에 대응하는 세트의 인접한 제1 캐비티를 형성하기 위해 제1 층으로부터 제1 유전체 재료의 일부를 제거하는 단계를 포함할 수 있다. 일부 경우에, 방법은 제1 채널 내 전극 재료에, 제1 채널보다 좁은 제2 채널을 형성하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로, 방법은 제1 유전체 재료로 제2 채널을 채우는 단계를 포함할 수 있다. 일부 예에서, 제2 채널은 제1 유전체 재료와 상이한 유전체 재료(예를 들어, 제2 유전체 재료, 채움제 유전체 재료)로 채워질 수 있다. 달리 말하면, 제1 채널 및 제2 채널은 동일하거나 상이한 유전체 재료로 채워질 수 있다. 방법은 또한 제1 층에 전극 재료의 루프를 생성하기 위해 제2 채널을 형성하는 단계를 포함할 수 있다.
다른 예에서, 제2 채널을 형성하는 단계는 제1 채널 내 전극 재료에 대응하는 세트의 제2 캐비티를 형성하기 위해 제1 채널로부터 전극 재료의 일부를 제1 세트의 비아를 통해 제거하는 단계를 포함할 수 있다. 일부 예에서, 근접한 제2 캐비티들은 제2 채널을 형성하기 위해 합쳐진다. 방법은 또한 제1 세트의 비아를 형성하는 단계를 포함할 수 있다. 일부 예에서, 방법은 제2 세트의 비아를 형성하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로, 방법은 제1 층에서의 제1 유전체 재료에 제1 채널의 제1 연장부를 형성하는 단계를 포함할 수 있으며, 제1 연장부는 제2 세트의 비아와 정렬된다. 일부 경우에, 방법은 전극 재료로 제1 연장부를 채우는 단계를 포함할 수 있다.
추가적으로 또는 대안적으로, 방법은, 제1 세트의 비아 및 제2 세트의 비아를 통해, 제1 층으로부터 제1 유전체 재료의 일부를 제거하는 단계를 포함할 수 있다. 제1 세트의 비아는 제1 방향으로 연장되는 제1 행에 배치될 수 있고, 제2 세트의 비아는 제1 방향과는 상이한 제2 방향으로 연장되는 제2 행에 배치될 수 있다. 일부 예에서, 제1 채널의 폭은 제2 세트의 비아에서의 각각의 비아의 간격에 적어도 부분적으로 기초할 수 있다. 다른 예에서, 방법은 제3 세트의 비아를 형성하는 단계를 포함할 수 있으며, 제2 세트의 비아는 제2 방향으로 연장되고, 제3 세트의 비아는 제2 방향과는 상이한 제3 방향으로 연장된다.
일부 예에서, 방법은 스택을 관통하는 추가의 세트의 비아를 형성하는 단계를 포함할 수 있으며, 스택은 제2 층에 제2 유전체 재료를 포함한다. 다른 경우에, 방법은 제2 층에서의 제2 유전체 재료에 추가의 채널을 형성하는 단계를 포함할 수 있다. 추가의 채널은 추가의 세트의 비아와 정렬될 수 있다. 추가적으로 또는 대안적으로, 방법은 제1 층에 전극 재료의 동심 루프의 세트를 생성하는 제4 채널을 형성하는 단계를 포함할 수 있다.
도 6은 본 개시내용의 예에 따라서 매립형 라인을 형성하기 위한 방법(600)을 예시하는 흐름도를 도시한다. 방법(600)의 동작은 본 명세서에서 설명된 바와 같이 다양한 제조 기술에 의해 구현될 수 있다. 예를 들어, 방법(600)의 동작은 도 3 내지 도 5를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(605)에서, 스택이 형성될 수 있다. 스택은 복수의 제1 층에 제1 유전체 재료를 포함할 수 있다. (605)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (605)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(610)에서, 제1 세트의 비아가 형성될 수 있다. (610)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (610)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(615)에서, 복수의 제1 채널이 형성될 수 있다. 각각의 제1 채널은 각각의 제1 층에서의 제1 유전체 재료에 배치되고 제1 세트의 비아와 정렬될 수 있다. (615)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (615)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(620)에서, 복수의 제1 전극이 형성될 수 있다. 각각의 제1 전극은 각각의 제1 층에 형성될 수 있고, 복수의 제1 전극을 형성하는 단계는 복수의 제1 채널을 전극 재료로 채우는 단계를 포함할 수 있다. (620)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (620)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다. 일부 예(도 8에 도시되지 않음)에서, 전극 재료는 제1 세트의 비아로부터 제거되고, 각각의 층에서의 전극(예를 들어, 각각의 제1 채널에 대응하는 전극)을 격리시키기 위해 유전체 재료로 채워질 수 있다.
도 7은 본 개시내용의 예에 따라서 매립형 라인을 형성하기 위한 방법(700)을 예시하는 흐름도를 도시한다. 방법(700)의 동작은 본 명세서에서 설명된 바와 같은 다양한 제조 기술에 의해 구현될 수 있다. 예를 들어, 방법(700)의 동작은 도 3 내지 도 5를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(705)에서, 스택이 형성될 수 있다. 스택은 복수의 제1 층에 제1 유전체 재료를 포함할 수 있다. (705)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (705)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(710)에서, 제1 세트의 비아가 형성될 수 있다. (710)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (710)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(715)에서, 복수의 제1 채널이 형성될 수 있다. 각각의 제1 채널은 각각의 제1 층에서의 제1 유전체 재료에 배치되고 제1 세트의 비아와 정렬될 수 있다. (715)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (715)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(720)에서, 복수의 제1 전극이 형성될 수 있다. 각각의 제1 전극은 각각의 제1 층에 형성될 수 있고, 복수의 제1 전극을 형성하는 단계는 복수의 제1 채널을 전극 재료로 채우는 단계를 포함할 수 있다. (720)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (720)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(725)에서, 전극 재료의 적어도 일부는 각각의 제1 전극을 제1 전극의 각각의 쌍으로 분할하기 위해 각각의 제1 전극으로부터 제거될 수 있다. (725)의 동작은 본 명세서에서 설명된 방법 및 제조 기술에 따라서 수행될 수 있다. 특정 예에서, (725)의 동작의 양태는 도 3 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
일부 경우에, 방법은 스택을 형성하는 단계를 포함할 수 있다. 스택은 복수의 제1 층에 제1 유전체 재료를 포함할 수 있다. 일부 예에서, 방법은 스택을 관통하는 제1 세트의 비아를 형성하는 단계를 포함할 수 있다. 방법은 또한 복수의 제1 채널을 형성하는 단계를 포함할 수 있으며, 각각의 제1 채널은 각각의 제1 층에서의 제1 유전체 재료에 배치되고 제1 세트의 비아와 정렬된다.
일부 예에서, 방법은 각각의 제1 전극이 각각의 제1 층에서의 복수의 제1 전극을 형성하는 단계를 포함할 수 있으며, 복수의 제1 전극을 형성하는 단계는 복수의 제1 채널을 전극 재료로 채우는 단계를 포함한다. 다른 예에서, 방법은 각각의 제1 전극을 2개의 전극으로 분할하기 위해 각각의 제1 전극으로부터 전극 재료의 적어도 일부를 제거하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로, 전술한 방법은 하나 이상의 층(예를 들어, 제1 층, 제2 층)에서의 전극 재료의 하나 이상의 부분을 제거하는 단계를 포함할 수 있다. 방법은 또한 각각의 층을 유전체 재료(예를 들어, 제1 유전체 재료)로 채우는 단계를 포함할 수 있다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 그렇지 않으면 변경될 수 있고, 다른 구현이 가능하다는 것을 유의해야 한다. 더욱이, 2개 이상의 방법으로부터의 예는 조합될 수 있다.
본 명세서에서 설명된 정보 및 신호는 다양한 다른 기법 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로 예시할 수 있으며; 그러나, 당업자는 신호가 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
용어 "전자 통신" 및 "연결된"은 컴포넌트 사이에서 전자 흐름을 지원하는 컴포넌트 사이의 관계를 지칭한다. 이러한 것은 컴포넌트 사이의 직접 연결을 포함하거나, 또는 중간 컴포넌트를 포함할 수 있다. 전자 통신 중이거나 또는 서로 연결된 컴포넌트는 (예를 들어, 전원이 공급된 회로에서) 전자 또는 신호를 능동적으로 교환할 수 있거나, 또는 (예를 들어, 전원이 차단된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 전원이 공급되는 회로에서 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트는 전자 통신 중이거나, 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 접속될 수 있다.
본 명세서에서 사용된 용어 "층"은 기하학적 구조의 계층 또는 시트를 지칭한다. 각각의 층은 3개의 치수(예를 들어, 높이, 폭, 및 깊이)을 가질 수 있으며, 표면의 일부 또는 전체를 덮을 수 있다. 예를 들어, 층은 2개의 치수가 제3 치수보다 큰 3차원 구조, 예를 들어 박막일 수 있다. 층은 다른 원소, 성분 및/또는 재료를 포함할 수 있다. 일부 경우에, 하나의 층이 2개 이상의 하위 층으로 구성될 수 있다. 일부 첨부된 도면에서, 3차원 층의 2개의 치수가 예시의 목적으로 도시된다. 그러나, 당업자는 층이 본질적으로 3차원이라는 것을 인식할 것이다.
본 명세서에 사용된 바와 같이, 용어 "실질적으로"는 변형된 특성(예를 들어, 실질적으로 용어에 의해 변형된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용되는 바와 같이, 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기적 접촉으로서 이용될 수 있다. 전극은 메모리 어레이의 소자 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "포토리소그래피"는 포토레지스트 재료를 사용하여 패턴화하고 전자기 방사선을 사용하여 이러한 재료를 노출시키는 공정을 지칭할 수 있다. 예를 들어, 포토레지스트 재료는 기재 상에서 포토레지스트를 스핀-코팅하는 것에 의해 기재 상에 형성될 수 있다. 패턴은 포토레지스트를 방사선에 노출시키는 것에 의해 포토레지스트에서 생성될 수 있다. 패턴은 예를 들어 방사선이 포토레지스트를 노출시키는 곳을 공간적으로 묘사하는 포토 마스크에 의해 획정될 수 있다. 노출된 포토레지스트 영역은 예를 들어 화학적 처리에 의해 제거되어 나중에 원하는 패턴을 남길 수 있다. 일부 경우에, 노출된 영역이 남아 있을 수 있고, 노출되지 않은 영역이 제거될 수 있다.
칼코게나이드 재료는 S, Se 및 Te 원소 중 적어도 하나를 포함하는 재료 또는 합금일 수 있다. 본 명세서서 논의된 상 변화 재료는 칼코게나이드 재료일 수 있다. 칼코게나이드 재료는 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 예시적인 칼코게나이드 재료 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-Pt를 포함할 수 있지만, 이들로 한정되지 않는다. 본 명세서에서 사용된 바와 같은 하이픈으로 연결된 화학 조성물 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기에서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료의 다른 예는 2가지 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이종 금속 산화물 재료(binary metal oxide material) 또는 혼합 원자가 산화물(mixed valence oxide)을 포함할 수 있다. 실시형태는 메모리 셀의 메모리 소자와 관련된 특정 가변 저항 재료 또는 재료들로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예는 메모리 소자를 형성하는데 사용될 수 있으며, 특히 칼코게나이드 재료, 거대 자기 저항 재료 또는 폴리머계 재료를 포함할 수 있다.
용어 "분리된"은 전자가 현재 컴포넌트 사이에서 흐를 수 없는 컴포넌트 사이의 관계를 지칭하고; 컴포넌트 사이에 개방 회로가 있으면 컴포넌트는 서로 분리된다. 예를 들어, 스위치에 의해 물리적으로 연결된 2개의 컴포넌트는 스위치가 개방될 때 서로 분리될 수 있다.
본 명세서에서 논의되는 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(silicon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP)와 같은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜층일 수 있다. 기판, 또는 기판의 하위 영역의 도전성은 인, 붕소 또는 비소를 포함하지만, 이들로 한정되지 않는 다양한 화학종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
첨부된 도면과 관련하여 본 명세서에서 제시된 설명은 예시적인 구성을 설명하며, 구현될 수 있거나 청구범위의 범위 내인 모든 예를 나타내지 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "예, 실례 또는 예시로서 제공되는"을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것은 아니다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나, 이들 기술은 이러한 특정 세부 사항 없이도 실시될 수 있다. 일부 예에서, 널리 공지된 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 도면 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시 및 제2 라벨이 도면 부호를 따르는 것에 의해 구별될 수 있다. 명세서에서 제1 도면 부호만 사용되면, 상세한 설명은 제2 도면 부호에 상관없이 동일한 제1 도면 부호를 갖는 유사한 구성 요소 중 어느 하나에 적용될 수 있다.
본 명세서에 기술된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능 매체 상에서 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시내용 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산된 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하는 본 명세서에서 사용되는 바와 같이, 품목의 목록(예를 들어, "적어도 하나 중 하나" 또는 "하나 이상"과 같은 문구가 앞에 붙은 품목의 목록)에서 사용된 바와 같은 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 목록을 나타낸다. 또한, 본 명세서에서 사용된 문구 "기초하는"은 조건의 폐쇄된 세트에 대한 참조로서 해석되지 않아야 할 것이다. 예를 들어, "조건 A에 기초하는"으로서 기술된 예시적인 단계는 본 개시내용의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해서, 본 명세서에서 사용된 "기초하는"이라는 문구는 "적어도 부분적으로 기초한"이라는 문구와 동일한 방식으로 해석되어야 할 것이다.
본 명세서의 설명은 당업자가 본 개시내용을 만들거나 이용 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 변경은 용이하게 당업자에게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 개시내용의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 그러므로, 본 개시내용은 본 명세서에 설명된 예 및 설계에 제한되지 않고, 본 명세서에서 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (29)

  1. 방법으로서,
    제1 층에 제1 유전체 재료를 포함하는 스택(stack)을 형성하는 단계;
    제1 세트의 비아(via)를 형성하는 단계;
    상기 제1 층에서의 상기 제1 유전체 재료에 제1 채널을 형성하는 단계로서, 상기 제1 채널은 상기 제1 세트의 비아와 정렬되는, 상기 제1 채널을 형성하는 단계; 및
    상기 제1 채널을 전극 재료로 채우는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 채널을 형성하는 단계는
    상기 제1 층에서의 상기 제1 유전체 재료에 대응하는 세트의 근접한 제1 캐비티(cavity)를 형성하기 위해 상기 제1 층으로부터 상기 제1 유전체 재료의 일부를 상기 제1 세트의 비아를 통해 제거하는 것을 포함하는, 방법.
  3. 제1항에 있어서,
    상기 제1 채널보다 좁은 제2 채널을 상기 제1 채널 내의 전극 재료에 형성하는 단계; 및
    상기 제2 채널을 제1 유전체 재료로 채우는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 제2 채널을 형성하는 단계는 상기 제1 층에 전극 재료의 루프를 생성하는, 방법.
  5. 제3항에 있어서, 상기 제2 채널을 형성하는 단계는
    상기 제1 채널 내 전극 재료에 대응하는 세트의 제2 캐비티를 형성하기 위해 상기 제1 채널로부터 상기 전극 재료의 일부를 상기 제1 세트의 비아를 통해 제거하는 단계를 포함하는, 방법.
  6. 제3항에 있어서,
    상기 제2 채널 내의 상기 제1 유전체 재료에 상기 제2 채널보다 좁은 제3 채널을 형성하는 단계; 및
    상기 제3 채널을 상기 전극 재료로 채우는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 제3 채널 내의 전극 재료에 상기 제3 채널보다 좁은 제4 채널을 형성하는 단계; 및
    상기 제4 채널을 상기 제1 유전체 재료로 채우는 단계를 더 포함하는, 방법.
  8. 제7항에 있어서, 상기 제4 채널을 형성하는 단계는 상기 제1 층에 전극 재료의 동심 루프의 세트를 생성하는, 방법.
  9. 제1항에 있어서,
    제2 세트의 비아를 형성하는 단계;
    상기 제1 층에서의 상기 제1 유전체 재료에 상기 제1 채널의 제1 연장부를 형성하는 단계로서, 상기 제1 연장부는 상기 제2 세트의 비아와 정렬되는, 상기 제1 연장부를 형성하는 단계; 및
    상기 제1 연장부를 상기 전극 재료로 채우는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제1 층으로부터 상기 제1 유전체 재료의 일부를 상기 제1 세트의 비아 및 상기 제2 세트의 비아를 통해 제거하는 단계를 더 포함하는, 방법.
  11. 제9항에 있어서, 상기 제1 세트의 비아는 제1 방향으로 연장되는 제1 행에 배치되고, 상기 제2 세트의 비아는 상기 제1 방향과는 상이한 제2 방향으로 연장되는 제2 행에 배치되는, 방법.
  12. 제9항에 있어서, 상기 제1 채널의 폭은 상기 제2 세트의 비아에서의 각각의 비아의 간격에 적어도 부분적으로 기초하는, 방법.
  13. 제9항에 있어서,
    제3 세트의 비아를 형성하는 단계를 더 포함하되, 상기 제2 세트의 비아는 제2 방향으로 연장되고, 상기 제3 세트의 비아는 상기 제2 방향과는 상이한 제3 방향으로 연장되는, 방법.
  14. 제9항에 있어서, 상기 제1 채널 및 상기 제1 채널의 제1 연장부는 동시에 형성되는, 방법.
  15. 제1항에 있어서,
    추가의 세트의 비아를 형성하는 단계;
    상기 스택의 제2 층에서의 제2 유전체 재료에, 상기 추가의 세트의 비아와 정렬되는 추가의 채널을 형성하는 단계; 및
    상기 추가의 채널을 상기 전극 재료로 채우는 단계를 더 포함하는, 방법.
  16. 장치로서,
    상부층 및 제1 층을 포함하는 스택;
    상기 스택의 상부층 내의 복수의 제1 홀(hole)로서, 각각의 제1 홀이 제1 폭을 갖는, 상기 복수의 제1 홀; 및
    상기 스택의 제1 층에서의 제1 전극으로서, 상기 복수의 제1 홀과 정렬되고, 상기 제1 폭보다 큰 제2 폭을 갖는, 상기 제1 전극을 포함하는, 장치.
  17. 제16항에 있어서,
    상기 스택의 상부층에서의 복수의 제2 홀을 더 포함하되, 상기 복수의 제1 홀은 제1 방향으로 연장되는 제1 행에 배치되고, 상기 복수의 제2 홀은 상기 제1 방향과는 상이한 제2 방향으로 연장되는 제2 행에 배치되는, 장치.
  18. 제17항에 있어서,
    상기 스택의 제1 층에서의 제2 전극을 더 포함하되, 상기 제2 전극은 상기 복수의 제2 홀과 정렬되는, 장치.
  19. 제18항에 있어서, 상기 제1 전극은 상기 제2 전극과 결합되는, 장치.
  20. 장치로서,
    상부층 및 제1 층을 포함하는 스택;
    상기 스택의 상부층 내의 복수의 제1 홀로서, 각각의 제1 홀이 제1 폭을 갖는, 상기 복수의 제1 홀; 및
    상기 스택의 제1 층에서의 제1 전극 및 제2 전극으로서, 상기 제1 전극은 상기 제1 폭보다 큰 제1 거리만큼 상기 제2 전극으로부터 분리되고, 상기 제1 전극과 상기 제2 전극 사이의 갭이 상기 복수의 제1 홀과 정렬되는, 상기 제1 전극 및 제2 전극을 포함하는, 장치.
  21. 제20항에 있어서, 상기 스택의 제1 층은
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극 및 제4 전극을 더 포함하되, 상기 제3 전극은 상기 제1 폭보다 큰 제2 거리만큼 상기 제4 전극으로부터 분리되는, 장치.
  22. 제21항에 있어서, 상기 제1 전극은 제3 거리만큼 상기 제3 전극으로부터 분리되고, 상기 제2 전극은 제3 거리만큼 상기 제4 전극으로부터 분리되며, 상기 제1 폭은 상기 제3 거리보다 큰, 장치.
  23. 제21항에 있어서, 상기 제1 전극은 제3 거리만큼 상기 제3 전극으로부터 분리되고, 상기 제2 전극은 상기 제3 거리만큼 상기 제4 전극으로부터 분리되며, 상기 제2 거리는 상기 제3 거리보다 큰, 장치.
  24. 제20항에 있어서,
    상기 스택의 상부층에 있으며 각각 제2 폭을 갖는 복수의 제2 홀; 및
    상기 스택의 제2 층을 더 포함하되, 상기 제2 층은 제5 전극 및 제6 전극을 포함하고, 상기 제5 전극은 상기 제2 폭보다 큰 제4 거리만큼 상기 제6 전극으로부터 분리되는, 장치.
  25. 방법으로서,
    복수의 제1 층에 제1 유전체 재료를 포함하는 스택을 형성하는 단계;
    제1 세트의 비아를 형성하는 단계;
    각각의 제1 채널이 각각의 제1 층에서의 상기 제1 유전체 재료에 배치되고 상기 제1 세트의 비아와 정렬되는 복수의 제1 채널을 형성하는 단계; 및
    복수의 제1 전극을 형성하는 단계로서, 각각의 제1 전극이 각각의 제1 층에 있되, 상기 복수의 제1 전극을 형성하는 것은 상기 복수의 제1 채널을 전극 재료로 채우는 것을 포함하는, 상기 복수의 제1 전극을 형성하는 단계를 포함하는, 방법.
  26. 제25항에 있어서,
    각각의 제1 전극을 각각의 제1 쌍의 전극으로 분할하기 위해 각각의 제1 전극으로부터 상기 전극 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 방법.
  27. 제25항에 있어서, 상기 복수의 제1 전극을 형성하는 단계는 각각의 제1 전극으로부터 상기 전극 재료의 적어도 일부를 제거하는 단계를 포함하는, 방법.
  28. 제26항에 있어서,
    상기 제1 세트의 비아에 대응하는 제1 공간적 구성과는 상이한 제2 공간적 구성을 갖는 제2 세트의 비아를 형성하는 단계;
    복수의 제2 채널을 형성하는 단계로서, 상기 스택이 복수의 제2 층에 제2 유전체 재료를 더 포함하고, 각각의 제2 채널이 각각의 제2 층에서의 상기 제2 유전체 재료에 배치되고 상기 제2 세트의 비아와 정렬되는, 상기 복수의 제2 채널을 형성하는 단계;
    복수의 제2 전극을 형성하는 단계로서, 각각의 제2 전극이 각각의 제2 층에 있되, 복수의 제2 전극을 형성하는 것은 상기 복수의 제2 채널을 상기 전극 재료로 채우는 것을 포함하는, 상기 복수의 제2 전극을 형성하는 단계; 및
    각각의 제2 전극을 각각의 제2 쌍의 전극으로 분할하기 위해 각각의 제2 전극으로부터 상기 전극 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 방법.
  29. 제28항에 있어서, 상기 스택은 복수의 추가의 층에서의 추가의 유전체 재료를 더 포함하되, 상기 추가의 유전체 재료는 상기 제1 유전체 재료 및 상기 제2 유전체 재료와는 상이한, 방법.
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