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JP6591291B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP6591291B2 JP2016001669A JP2016001669A JP6591291B2 JP 6591291 B2 JP6591291 B2 JP 6591291B2 JP 2016001669 A JP2016001669 A JP 2016001669A JP 2016001669 A JP2016001669 A JP 2016001669A JP 6591291 B2 JP6591291 B2 JP 6591291B2
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是文 津田
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朋弘 山下
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Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に形成された半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
特許文献１（特開２０１５−５７４６号公報）には、基板上にアクティブベースを設け、アクティブベースの上面から突出する複数のフィンのそれぞれの上部にメモリセルを形成することが記載されている。
特許文献２（特開２００５−２７６９３０号公報）には、複数のメモリセル同士を分離する素子分離領域を埋め込む溝を形成する場合に、溝内への絶縁膜の埋め込み性を向上するため、互いにアスペクト比が異なる複数種類の溝を形成することが記載されている。
特開２０１５−５７４６号公報 特開２００５−２７６９３０号公報
メモリセルなどの高耐圧の素子をＦＩＮＦＥＴを用いて形成する場合、フィン同士を分離する素子分離領域が埋め込まれる溝の深さは、分離耐圧を向上させる観点から、大きいことが好ましい。しかし、メモリセルと低耐圧ＦＥＴとを混載させるチップでは、メモリセルの分離耐圧の向上と、低耐圧ＦＥＴの集積度の向上とを両立することが困難である課題がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、上部に高耐圧のメモリセルが形成されたフィン同士を分割する溝を、上部に低耐圧のＦＥＴが形成されたフィン同士を分割する溝より深く形成するものである。
また、一実施の形態である半導体装置の製造方法は、上部に高耐圧のメモリセルが形成されたフィン同士を分割する溝を、上部に低耐圧のＦＥＴが形成されたフィン同士を分割する溝より深く形成するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、高耐圧素子の耐圧を向上させ、低耐圧素子を微細化することができる。
本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態１である半導体装置を示す、図１のＡ−Ａ線およびＣ−Ｃ線における断面図である。 本発明の実施の形態１である半導体装置を示す、図１のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 本発明の実施の形態１である半導体装置を示す斜視図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図５に続く半導体装置の製造工程を説明する平面図である。 図５に続く半導体装置の製造工程を説明する、図６のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図７に続く半導体装置の製造工程を説明する平面図である。 図７に続く半導体装置の製造工程を説明する、図８のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図９に続く半導体装置の製造工程を説明する平面図である。 図９に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図９に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図１２に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図１２に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図１４に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図１４に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図１６に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図１６に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図１８に続く半導体装置の製造工程を説明する平面図である。 図１８に続く半導体装置の製造工程を説明する、図１９のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図２０に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図２０に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図２２に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図２２に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図２４に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図２４に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図２６に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図２７に続く半導体装置の製造工程を説明する断面図である。 図２８に続く半導体装置の製造工程を説明する断面図である。 図２９に続く半導体装置の製造工程を説明する断面図である。 図３０に続く半導体装置の製造工程を説明する断面図である。 図３１に続く半導体装置の製造工程を説明する断面図である。 図３２に続く半導体装置の製造工程を説明する断面図である。 図３３に続く半導体装置の製造工程を説明する断面図である。 図３４に続く半導体装置の製造工程を説明する断面図である。 図３５に続く半導体装置の製造工程を説明する断面図である。 図３６に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図３６に続く半導体装置の製造工程を説明する、図１０のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 図３８に続く半導体装置の製造工程を説明する、図１０のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図３９に続く半導体装置の製造工程を説明する断面図である。 図４０に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１の変形例１である半導体装置の製造工程を説明する断面図である。 図４２に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１の変形例２である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１の変形例２である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２である半導体装置の製造工程を示す断面図である。 図４６に続く半導体装置の製造工程を説明する、図１のＡ−Ａ線およびＣ−Ｃ線における断面図である。 図４６に続く半導体装置の製造工程を説明する、図１のＢ−Ｂ線およびＤ−Ｄ線における断面図である。 本発明の実施の形態２の変形例である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３である半導体装置を示す断面図である。 本発明の実施の形態３である半導体装置を示す平面図である。 本発明の実施の形態３である半導体装置を示す断面図である。 本発明の実施の形態３である半導体装置を示す断面図である。 スプリットゲート側のメモリセルの動作電圧を説明するための表である。 比較例である半導体装置を示す断面図である。 比較例である半導体装置を示す断面図である。 フィンの表面を酸化した場合のフィンの構造を説明するための断面図である。 フィン上のメモリセルにおける書込み・消去動作を説明する断面図である。 フィン上のメモリセルにおける書込み・消去動作を説明する断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜半導体装置の構造について＞
以下に、図１〜図４を用いて、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態である半導体装置を示す平面図である。図２および図３は、本実施の形態の半導体装置を示す断面図である。図４は、本実施の形態の半導体装置を構成するメモリセルを示す斜視図である。
図２には、図１のＡ−Ａ線およびＣ−Ｃ線における断面を示している。図３には、図１のＢ−Ｂ線およびＤ−Ｄ線における断面を示している。図２は、半導体基板の上部のフィンの延在方向に沿う断面であり、図３はフィン上のゲート電極の延在方向に沿う断面である。図１では、拡散層ＤＦ（図２参照）を含むソース・ドレイン領域の図示を省略している。図１および図４では、ソース・ドレイン領域、層間絶縁膜の図示を省略し、素子分離領域に覆われた部分のフィンなどの輪郭を破線で示している。また、図１では各ゲート電極上のシリサイド層の図示を省略している。また、図４では、素子分離領域の断面に付すべきハッチングの図示を省略しており、サイドウォールの図示を省略し、ロジック領域１Ｂの図示を省略している。
本実施の形態の半導体装置は、同一半導体チップ上に、２つのＦＩＮＦＥＴからなるスプリットゲート型のメモリセルと、例えば、低耐圧のｎ型のＦＩＮＦＥＴとを搭載したものである。図１〜図３に示すように、メモリセルはメモリセル領域１Ａに配置され、低耐圧のＦＩＮＦＥＴはロジック領域１Ｂに配置されている。メモリセル領域１Ａおよびロジック領域１Ｂは、半導体基板ＳＢの主面に沿う方向に並ぶ領域である。
図１〜図３のメモリセル領域１Ａに示すように、メモリセル（不揮発性記憶素子）ＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成されている。また、図１〜図３のロジック領域１Ｂに示すように、低耐圧のＦＩＮＦＥＴであるトランジスタＱ１は、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＢの上部に形成されている。フィンＦＡ、ＦＢのそれぞれは、半導体基板ＳＢの主面に沿うｘ方向（図１参照）に沿って延在する半導体層のパターンであって、ｘ方向に対して直交し、半導体基板ＳＢの主面に沿うｙ方向（図１参照）におけるフィンＦＡ、ＦＢのそれぞれの幅は、ｘ方向のＦＡ、ＦＢのそれぞれの幅に比べて著しく小さい。半導体基板ＳＢは、例えば単結晶シリコンからなる。
フィンＦＡ、ＦＢのそれぞれは、ｙ方向に複数並んで配置されている。図１ではｙ方向に並ぶフィンＦＡを２つのみ示しているが、フィンＦＡはｙ方向においてさらに多く並んで配置されていてもよい。フィンＦＢについても同様である。また、図示はしていないが、メモリセル領域１Ａでは、ｘ方向においても複数のフィンＦＡが並んで配置されていてもよいし、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視において蛇行するパターンも含まれる。また、フィンＦＡの並び方も問わない。ロジック領域１Ｂにおける複数のフィンＦＢ、トランジスタＱ１の配置も同様である。
複数のフィンＦＡ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ１が形成されている。複数のフィンＦＢ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ２が形成されている。図１に示すように、ｙ方向において隣り合う２つのフィンＦＡの互いの端部は、半導体基板ＳＢの一部であって、素子分離領域ＥＩにより覆われた下部パターンＵＰにより接続されている。下部パターンＵＰは、当該２つのフィンＦＡの互いの端部からｘ方向に延在している。同様に、ｙ方向において隣り合う２つのフィンＦＢの互いの端部は、素子分離領域ＥＩに覆われた下部パターンＵＰにより接続されている。また、図示はしていないが、下部パターンＵＰは、フィンＦＡ、フィンＦＢを接続していれば、その形状は問わない。
フィンＦＡ、および、フィンＦＡに接続された下部パターンＵＰのそれぞれの側壁は、溝Ｄ１の側壁を構成している。また、フィンＦＢ、および、フィンＦＢに接続された下部パターンＵＰのそれぞれの側壁は、溝Ｄ２の側壁を構成している。フィンＦＡまたはＦＢに接続された上記下部パターンＵＰは、形成されていなくてもよい。つまり、下部パターンＵＰが形成された領域は、溝Ｄ１またはＤ２に埋め込まれた素子分離領域ＥＩの一部となっていてもよい。
図２および図３に示すように、素子分離領域ＥＩは、溝Ｄ１およびＤ２を埋め込む絶縁膜である。ただし、素子分離領域ＥＩは溝Ｄ１およびＤ２を完全に埋め込んではおらず、素子分離領域ＥＩの上面上には、フィンＦＡ、ＦＢのそれぞれの一部が突出している。素子分離領域ＥＩは、上記下部パターンＵＰの全体を覆っている。素子分離領域ＥＩは、例えば酸化シリコン膜からなる。
本願では、メモリセル領域１Ａの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。同様に、ロジック領域１Ｂの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ２の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＢと呼ぶ。
すなわち、フィンとは、半導体基板の上面において半導体基板の上方へ突出する半導体パターンであり、例えば図１のｘ方向に延在する突出部である。ここでは、下部パターンＵＰはフィンＦＡ、ＦＢの一部ではないものとして説明を行う。図示は省略しているが、フィンＦＡ、ＦＢのそれぞれの上面には、ｐ型の不純物（例えばＢ（ホウ素））を含むｐ型ウェルが、後述するソース・ドレイン領域に比べて深く形成されている。
図１〜図４に示すように、ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、ｙ方向に延在する制御ゲート電極ＣＧおよびｙ方向に延在するメモリゲート電極ＭＧが形成されている。図２および図３に示すように、制御ゲート電極ＣＧは、フィンＦＡ上にゲート絶縁膜ＧＦを介して形成されている。図３に示すように、素子分離領域ＥＩ上のフィンＦＡの側壁には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されている。メモリセル領域１Ａのゲート絶縁膜ＧＦは、素子分離領域ＥＩから露出するフィンＦＡの上面および側壁を覆っており、例えば酸化シリコン膜からなる。制御ゲート電極ＣＧは、例えばポリシリコン膜からなる。
図１および図２に示すように、ｘ方向における制御ゲート電極ＣＧの一方の側壁はサイドウォールＳＷにより覆われ、他方の側壁には、ＯＮＯ（Oxide-Nitride-Oxide）膜ＯＮを介してメモリゲート電極ＭＧが形成されている。ＯＮＯ膜ＯＮは、半導体基板ＳＢ側および制御ゲート電極ＣＧ側から順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を積層した積層膜であり、メモリゲート電極ＭＧは、例えばポリシリコン膜からなる。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）であり、メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることでメモリセルＭＣのしきい値電圧を変化させることができる。
図２および図４に示すように、メモリゲート電極ＭＧは、フィンＦＡ上にＯＮＯ膜ＯＮを介して形成されている。すなわち、ＯＮＯ膜ＯＮは、フィンＦＡの上面と、制御ゲート電極ＣＧの側壁とに沿って連続的に形成されたＬ字型の断面を有する。メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧおよびフィンＦＡから絶縁されている。
図２に示すように、ｘ方向におけるメモリゲート電極ＭＧの側壁であって、ＯＮＯ膜ＯＮと接していない方の側壁は、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜からなる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面のそれぞれに対し接続されるコンタクトプラグ（図示しない）と、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧとの接続抵抗を低減するために設けられている。
メモリセル領域１ＡのフィンＦＡの直上には、ＯＮＯ膜ＯＮを介して互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンがｘ方向に並んで一対形成されている。当該一対のパターンは互いに離間しており、当該一対のパターンを構成する２つの制御ゲート電極ＣＧ同士の対向する面には、メモリゲート電極ＭＧが隣接している。
ｘ方向における当該パターンの横の両側のフィンＦＡの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、拡散層ＤＦはエクステンション領域ＥＸよりも深く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面に近い位置に配置されている。このように、当該ソース・ドレイン領域は、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。
制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造の第１トランジスタ（制御用トランジスタ）を構成している。また、メモリゲート電極ＭＧと、当該メモリゲート電極ＭＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造の第２トランジスタ（メモリ用トランジスタ）を構成している。本実施の形態の１つのメモリセルＭＣは、互いにソース・ドレイン領域を共有する第１トランジスタと第２トランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧの近傍のドレイン領域、および、メモリゲート電極ＭＧの近傍のソース領域を有している。
１つのフィンＦＡ上には、２つのメモリセルＭＣが形成されている。当該２つのメモリセルＭＣは、互いのソース領域を共有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面は、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。メモリセルＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリである。
また、図１〜図３に示すように、ロジック領域１Ｂにおいて、ｙ方向に並ぶ複数のフィンＦＢの直上には、それらのフィンＦＢを跨ぐように、ｙ方向に延在するゲート電極Ｇ１が形成されている。図２および図３に示すように、ゲート電極Ｇ１は、フィンＦＢ上および素子分離領域ＥＩ上にゲート絶縁膜ＧＩを介して形成されている。図３に示すように、素子分離領域ＥＩ上のフィンＦＢの側壁には、ゲート絶縁膜ＧＩを介してゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩは、素子分離領域ＥＩから露出するフィンＦＢの上面および側壁、並びに素子分離領域ＥＩの上面を覆っている。
また、図２に示すように、ゲート絶縁膜ＧＩは、ゲート電極Ｇ１の底面および両側の側壁を連続的に覆っている。つまり、ゲート電極Ｇ１は、その上面以外の面をゲート絶縁膜ＧＩにより囲まれている。なお、図示はしていないが、ゲート絶縁膜ＧＩとフィンＦＢとの間に、ゲート絶縁膜の一部として例えば酸化シリコン膜が形成されていてもよい。ゲート絶縁膜ＧＩには、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。ゲート絶縁膜ＧＩは、酸化シリコン膜よりも誘電率が高い、いわゆるｈｉｇｈ−ｋ膜である。
ゲート電極Ｇ１は、例えばＡｌ（アルミニウム）膜からなる。また、ゲート電極Ｇ１は、例えば、半導体基板ＳＢ上に順に積層されたチタンアルミニウム（ＴｉＡｌ）膜およびアルミニウム（Ａｌ）膜からなる積層構造を有していてもよい。
図１および図２に示すように、ｘ方向におけるゲート電極Ｇ１の両側の側壁のそれぞれはサイドウォールＳＷにより覆われている。ゲート電極Ｇ１の上面には、シリサイド層Ｓ１は形成されていない。ゲート電極Ｇ１と、その上のコンタクトプラグ（図示しない）とを接続する場合、金属膜からなるゲート電極Ｇ１はシリコン膜に比べて低抵抗であるため、シリサイド層Ｓ１を介さずともゲート電極Ｇ１とコンタクトプラグとをオーミックに接続することができる。ロジック領域１ＢのフィンＦＢの直上には、ゲート電極Ｇ１がｘ方向に並んで一対形成されている。当該一対のゲート電極Ｇ１は互いに離間している。
ｘ方向におけるゲート電極Ｇ１の横の両側のフィンＦＢの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域１Ａのソース・ドレイン領域と同様に、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。なお、メモリセル領域１Ａのソース・ドレイン領域は、ロジック領域１Ｂのソース・ドレイン領域よりも、不純物濃度が大きい。
ゲート電極Ｇ１と、当該ゲート電極Ｇ１の両側のフィンＦＢの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造を有する低耐圧なトランジスタＱ１を構成している。１つのフィンＦＢ上には、２つのトランジスタＱ１が形成されている。ゲート電極Ｇ１の直下のフィンＦＢの上面は、トランジスタＱ１の動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。当該２つのトランジスタＱ１は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
本願では、フィンＦＡの一部をチャネル領域として有し、フィンＦＡの上部に形成された上記の第１トランジスタ、第２トランジスタおよびトランジスタＱ１を、ＦＩＮＦＥＴと呼ぶ。メモリセルＭＣを構成する第１トランジスタおよび第２トランジスタは、ロジック回路を構成する低耐圧のトランジスタＱ１に比べ、高い電圧で駆動するトランジスタであるため、トランジスタＱ１に比べて高い耐圧性能が求められる。
素子分離領域ＥＩの上面、フィンＦＡ、ＦＢおよびサイドウォールＳＷの側壁は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、図示は省略しているが、層間絶縁膜ＩＬと素子分離領域ＥＩの上面、フィンＦＡ、ＦＢおよびサイドウォールＳＷの側壁との間には、薄い絶縁膜が形成されており、当該絶縁膜は、例えば窒化シリコン膜からなる。層間絶縁膜ＩＬ、サイドウォールＳＷ、ゲート電極Ｇ１、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、略同一の平面において平坦化されている。
図示はしていないが、層間絶縁膜ＩＬ、メモリセルＭＣおよびトランジスタＱ１のそれぞれの上部は、層間絶縁膜により覆われている。また、図示はしていないが、層間絶縁膜ＩＬと、層間絶縁膜ＩＬ上の当該層間絶縁膜とを貫通する複数のコンタクトプラグが形成されており、コンタクトプラグは、ゲート電極Ｇ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび各ソース・ドレイン領域に電気的に接続されている。また、コンタクトプラグ上には配線（図示しない）が形成されている。
ここで、本実施の形態の半導体装置の主な特徴は、上記のように、要求される耐圧性能が異なる複数種類のＦＩＮＦＥＴを有する半導体装置において、高耐圧の複数のＦＩＮＦＥＴ同士を分離する素子分離領域ＥＩを埋め込んだ溝の深さが、低耐圧の複数のＦＩＮＦＥＴ同士を分離する素子分離領域ＥＩを埋め込んだ溝の深さよりも大きい点にある。すなわち、半導体基板ＳＢの主面に対して垂直な方向において、メモリセル領域１ＡのフィンＦＡの上面と、メモリセル領域１Ａの素子分離領域ＥＩの底面との間隔は、ロジック領域１ＢのフィンＦＢの上面と、ロジック領域１Ｂの素子分離領域ＥＩの底面との間隔よりも大きい。ロジック領域１Ｂにおいて、ゲート電極Ｇ１、サイドウォールＳＷおよび層間絶縁膜ＩＬのそれぞれの上面は、例えば酸化シリコン膜からなる絶縁膜ＩＦ４により覆われている
＜半導体装置の動作について＞
次に、本実施の形態の半導体装置のうち、主に不揮発性メモリの動作について、図５４を用いて説明する。図５４は、スプリットゲート側のメモリセルの動作電圧を説明するための表である。
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
図５４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板の上面のｐ型ウェルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
なお、図２に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側の半導体領域がソース領域、制御ゲート電極ＣＧ側の半導体領域がドレイン領域である。また、図５４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
また、図５４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応している。
ＳＳＩ方式は、窒化シリコン膜Ｎ１（図２参照）にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜Ｎ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜Ｎ１にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜Ｎ１にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。本願では、ＳＳＩ方式による書込みを行う場合について説明する。
ＳＳＩ方式の書込みでは、例えば図５４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図５４の表のＡの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図５４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせ、ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１に当該ホールを注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜Ｘ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図５４の表のＡの欄またはＢの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法について、図５〜図４１を用いて説明する。図５、図７、図９、図１１〜図１８および図２０〜図４１は、本実施の形態の半導体装置の製造方法を説明する断面図である。図６、図８、図１０および図１９は、本実施の形態の半導体装置の製造方法を説明する平面図である。
図１１、図１３、図１５、図１７、図２０、図２１、図２３、図２５、図２７〜図３７および図３９〜図４１は、図１０および図１９のメモリセル領域１ＡにおけるＡ−Ａ線と同じ位置の断面を図の左側に示し、ロジック領域１ＢにおけるＣ−Ｃ線と同じ位置の断面を図の右側に示すものである。図７、図９、図１２、図１４、図１６、図１８、図２２、図２４および図３８は、図６、図８および図１０のメモリセル領域１ＡにおけるＢ−Ｂ線と同じ位置の断面を図の左側に示し、ロジック領域１ＢにおけるＤ−Ｄ線と同じ位置の断面を図の右側に示すものである。
まず、図５に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は例えば窒化シリコン膜からなる。続いて、絶縁膜ＩＦ１上に、例えばＣＶＤ方を用いてアモルファスシリコン膜ＳＬ１を形成する。なお、図示は省略するが、絶縁膜ＩＦ１の形成前に、半導体基板ＳＢの上面に、熱酸化法などにより薄い酸化シリコン膜を形成する。
次に、図６および図７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、アモルファスシリコン膜ＳＬ１をパターニングする。これにより加工されたアモルファスシリコン膜ＳＬ１は、平面視においてｘ方向に延在する長方形の形状を有する。図では、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれに１つずつアモルファスシリコン膜ＳＬ１のパターンを示しているが、図示していない領域を含め、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれには複数のアモルファスシリコン膜ＳＬ１が平面視において行列状に配置されている。メモリセル領域１Ａのアモルファスシリコン膜ＳＬ１のｙ方向における幅は、ロジック領域１Ｂのアモルファスシリコン膜ＳＬ１のｙ方向における幅より大きい。
次に、図８および図９に示すように、アモルファスシリコン膜ＳＬ１の側壁を覆うサイドウォールＳＷ１を形成する。ここでは、アモルファスシリコン膜ＳＬ１および絶縁膜ＩＦ１の上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることで、当該酸化シリコン膜からなるサイドウォールＳＷ１を形成する。すなわち、当該エッチバックでは、アモルファスシリコン膜ＳＬ１の上面および絶縁膜ＩＦ１の上面を露出させる。図８に示すように、サイドウォールＳＷ１は平面視において矩形の環状構造を有している。
次に、図１０〜図１２に示すように、例えばウェットエッチングを行うことで、アモルファスシリコン膜ＳＬ１を除去する。これにより、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれの絶縁膜ＩＦ１上には、平面視において矩形の枠状のサイドウォールＳＷ１が残る。
次に、図１３および図１４に示すように、ロジック領域１Ｂにおいてのみ、絶縁膜ＩＦ１と半導体基板ＳＢの上面の一部とを加工することで、半導体基板ＳＢの上面を含む一部からなるフィンＦＢと、フィンＦＢの周囲の溝Ｄ２とを形成する。ここでは、ロジック領域１Ｂを露出し、メモリセル領域１ＡのサイドウォールＳＷ１および絶縁膜ＩＦ１を覆うフォトレジスト膜ＰＲ１を形成した後、フォトレジスト膜ＰＲ１およびロジック領域１ＢのサイドウォールＳＷ１をマスクとして用いてドライエッチングを行う。
これにより、ロジック領域１ＢのサイドウォールＳＷ１から露出する絶縁膜ＩＦ１および半導体基板ＳＢの上面の一部を加工することで、半導体基板ＳＢの上面において上方に突出する板状のフィンＦＢを形成する。半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＢを含み、平面視において矩形の環状構造を有している。
次に、フォトレジスト膜ＰＲ１を除去した後、図１５および図１６に示すように、メモリセル領域１Ａにおいてのみ、絶縁膜ＩＦ１と半導体基板ＳＢの上面の一部とを加工することで、半導体基板ＳＢの上面を含む一部からなるフィンＦＡと、フィンＦＡの周囲の溝Ｄ１とを形成する。ここでは、メモリセル領域１Ａを露出し、ロジック領域１ＢのサイドウォールＳＷ１、絶縁膜ＩＦ１、フィンＦＢおよび半導体基板ＳＢを覆うフォトレジスト膜ＰＲ２を形成した後、フォトレジスト膜ＰＲ２およびメモリセル領域１ＡのサイドウォールＳＷ１をマスクとして用いてドライエッチングを行う。
これにより、メモリセル領域１ＡのサイドウォールＳＷ１から露出する絶縁膜ＩＦ１および半導体基板ＳＢの上面の一部を加工することで、半導体基板ＳＢの上面において上方に突出する板状のフィンＦＡを形成する。半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＡを含み、平面視において矩形の環状構造を有している。
溝Ｄ１、Ｄ２は、半導体基板ＳＢの上面に形成された溝である。半導体基板の主面に対して垂直な方向において、半導体基板ＳＢの上面、つまりフィンＦＡの上面から、溝Ｄ１の底面までの距離ＤＰ１は、半導体基板ＳＢの上面、つまりフィンＦＢの上面から、溝Ｄ２の底面までの距離ＤＰ２よりも大きい。なお、ここでは図１３および図１４を用いて説明した工程を行うことで溝Ｄ２を形成し、その後、図１５および図１６を用いて説明した工程を行って溝Ｄ２を形成することについて説明したが、溝Ｄ２の形成前に溝Ｄ１を形成してもよい。
次に、フォトレジスト膜ＰＲ２除去した後、図１７および図１８に示すように、例えばＣＶＤ法を用いて、溝Ｄ１、Ｄ２のそれぞれの内側を絶縁膜により埋め込む。当該絶縁膜は、例えば酸化シリコン膜からなる。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて当該絶縁膜およびサイドウォールＳＷ１を研磨する。これにより、メモリセル領域１Ａおよびロジック領域１Ｂの絶縁膜ＩＦ１の上面を露出させ、絶縁膜ＩＦ１の上面と、溝Ｄ１、Ｄ２に埋め込まれた上記絶縁膜とのそれぞれの上面を平坦化する。当該研磨により、サイドウォールＳＷ１は除去される。溝Ｄ１、Ｄ２に埋め込まれた上記絶縁膜は、素子分離領域ＥＩを構成する。
次に、図１９および図２０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、素子分離領域ＥＩから露出する絶縁膜ＩＦ１の一部と、半導体基板ＳＢの上面を含む板状パターンの一部を除去する。すなわち、メモリセル領域１Ａにおいて、矩形の環状構造を有する板状パターンのうち、例えばｙ方向に延在する部分、つまり、ｙ方向に並ぶ２つのフィンＦＡ同士を接続する部分を加工する。これにより、板状パターンを構成し、ｙ方向に延在するパターンのうち、上部の一部分が除去される。言い換えれば、ｙ方向に延在する板状パターンの上面をエッチバックする。この工程では同様に、ロジック領域１Ｂの板状パターンのうち、ｙ方向に並ぶフィンＦＢの端部同士を接続し、ｙ方向に延在するパターンのうち、上部の一部分を除去する。また、図示していないが、除去されるパターンは任意であり、この除去工程により、最終的に回路を構成するための任意のフィンＦＡ、フィンＦＢを形成できる。
続いて、上記工程において絶縁膜ＩＦ１の一部および板状パターンの一部を除去した領域に、ＣＶＤ法などを用いて、例えば酸化シリコン膜からなる絶縁膜を埋め込む。その後、例えばＣＭＰ法を用いて研磨を行い、これにより、当該絶縁膜の上面を平坦化させ、絶縁膜ＩＦ１の上面を露出させる。
なお、図１９および図２０では、当該絶縁膜と、図１７および図１８を用いて説明した工程において溝Ｄ１、Ｄ２のそれぞれの内側に埋め込んだ絶縁膜との境界の図示を省略している。それらの絶縁膜は、素子分離領域ＥＩを構成している。また、図１９では、素子分離領域ＥＩにより覆われた板状パターンの輪郭を破線で示している。
次に、図２１および図２２に示すように、ウェットエッチングにより絶縁膜ＩＦ１を除去してフィンＦＡ、ＦＢのそれぞれの上面を露出させた後、素子分離領域ＥＩの上面をエッチバックにより後退させることで、フィンＦＡ、ＦＢのそれぞれの側壁を素子分離領域ＥＩから露出させる。当該エッチバックは、ドライエッチング法またはウェットエッチング法のいずれを用いて行ってもよい。このとき、板状パターンの一部であって、ｙ方向に延在する下部パターンＵＰは、素子分離領域ＥＩから露出させない。つまり、素子分離領域ＥＩの上面上に露出する半導体基板ＳＢは、ｘ方向に延在するフィンＦＡ、ＦＢのみである。
なお、素子分離領域ＥＩの上面に対する当該エッチバックは、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれに対し別々に行ってもよい。この場合は、エッチバックを行わない方の領域をフォトレジスト膜で覆った状態でエッチバックを行う。このようにして、素子分離領域ＥＩから露出する部分のフィンＦＡの厚さと、素子分離領域ＥＩから露出する部分のフィンＦＢの厚さとの間に差を設けてもよい。
溝Ｄ１は溝Ｄ２よりも深いため、溝Ｄ１に埋め込まれた素子分離領域ＥＩの上面から下面までの距離は、溝Ｄ２に埋め込まれた素子分離領域ＥＩの上面から下面までの距離よりも大きい。ただし、上記のように素子分離領域ＥＩから露出する部分のフィンＦＡの厚さと、素子分離領域ＥＩから露出する部分のフィンＦＢの厚さとの間に差がある場合には、メモリセル領域１Ａおよびロジック領域１Ｂの素子分離領域ＥＩの厚さ同等となることが考えられる。そのような場合であっても。半導体基板ＳＢの主面に対して垂直な方向において、フィンＦＡの上面から素子分離領域ＥＩの底面までの長さは、フィンＦＢの上面から素子分離領域ＥＩの底面までの長さよりも大きい。
本実施の形態の主な特徴の１つは、このような構造を形成することで、メモリセル領域１Ａに形成する高耐圧な素子の分離耐圧と、ロジック領域１Ｂに形成する低耐圧な素子の分離耐圧とに差を設けることにある。
次に、図２３および図２４に示すように、素子分離領域ＥＩから露出するフィンＦＡ、ＦＢのそれぞれの表面を覆う絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば熱酸化処理により形成することができ、例えば酸化シリコン膜からなる。絶縁膜ＩＦ２はフィンＦＡ、ＦＢのそれぞれの上面および側壁を覆っており、素子分離領域ＥＩの上面は絶縁膜ＩＦ２から露出している。
次に、図２５および図２６に示すように、素子分離領域ＥＩ、フィンＦＡ、ＦＢおよび絶縁膜ＩＦ２の上に、例えばＣＶＤ法を用いてポリシリコン膜（導体膜）ＳＬ２を形成した後、ポリシリコン膜ＳＬ２の上面をＣＭＰ法などにより研磨する。続いて、図示は省略するが、ポリシリコン膜ＳＬ２の上面を熱酸化することで、当該上面を覆う酸化シリコン膜を形成する。続いて、ポリシリコン膜ＳＬ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。
次に、図２７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ３、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２を加工する。すなわち、フォトレジスト膜（図示しない）によりロジック領域１Ｂを覆った状態でパターニングを行う。フォトレジスト膜は、当該パターニングの後に除去する。これにより、フィンＦＡの直上において、絶縁膜ＩＦ３、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２からなる積層パターンをｘ方向に並べて形成する。このパターニングにより、ポリシリコン膜ＳＬ２からなる制御ゲート電極ＣＧを形成し、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＦを形成する。
絶縁膜ＩＦ３および制御ゲート電極ＣＧからなる積層パターンはｙ方向に延在し、複数のフィンＦＡ上およびゲート絶縁膜ＧＦ上を跨ぐように配置されている。メモリセル領域１Ａにおいて、当該積層パターンが形成された箇所以外の領域では、上記エッチングによりメモリセル領域１Ａの絶縁膜ＩＦ３、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２が除去されたことにより、フィンＦＡの表面および素子分離領域ＥＩの上面が露出している。
次に、図２８に示すように、熱酸化処理を行うことで、ゲート絶縁膜ＧＦから露出するフィンＦＡの表面および制御ゲート電極ＣＧの側壁を酸化する。これにより、フィンＦＡの表面および制御ゲート電極ＣＧの側壁を覆う酸化シリコン膜（ボトム酸化膜）Ｘ１を形成する。図２８では、フィンＦＡの表面から制御ゲート電極ＣＧの側壁に亘って連続的に形成された酸化シリコン膜Ｘ１を示しているが、ゲート絶縁膜ＧＦの側壁に酸化シリコン膜Ｘ１が形成されていなくてもよい。
続いて、例えばＣＶＤ法を用いて、酸化シリコン膜Ｘ１、絶縁膜ＩＦ１の上に窒化シリコン膜Ｎ１を形成する。当該窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは電荷蓄積膜として窒化シリコン膜Ｎ１を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばＨｆＳｉＯ（ハフニウムシリケート）からなる絶縁膜を形成してもよい。続いて、例えばＣＶＤ法を用いて、窒化シリコン膜Ｎ１上に酸化シリコン膜（トップ酸化膜）Ｘ２を形成する。
半導体基板ＳＢ上に順に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜は、ＯＮＯ膜ＯＮを構成する。制御ゲート電極ＣＧの側壁に接するＯＮＯ膜ＯＮは、制御ゲート電極ＣＧ側から順にｘ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる。ここでは、ＯＮＯ膜ＯＮの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ（Ａｌ２Ｏ３）であってもよい。
次に、図２９に示すように、ＯＮＯ膜ＯＮ上に、例えばＣＶＤ法を用いてポリシリコン膜ＳＬ３を形成する。ポリシリコン膜ＳＬ３の厚さは、少なくとも制御ゲート電極ＣＧの厚さ以上の大きさを有する。ここでは、ポリシリコン膜ＳＬ３を、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の膜厚よりも大きい膜厚で形成することで、制御ゲート電極ＣＧ、絶縁膜ＩＦ３およびＯＮＯ膜ＯＮを含む積層膜を覆う。その後、ＣＭＰ法などを用いてポリシリコン膜ＳＬ３の上面を平坦化する。
続いて、エッチバックを行うことで、ポリシリコン膜ＳＬ３の上面を後退させ、例えば、ポリシリコン膜ＳＬ３の上面の高さと、制御ゲート電極ＣＧの上面の高さとを揃える。これにより、絶縁膜ＩＦ３および絶縁膜ＩＦ３を覆うＯＮＯ膜ＯＮは、ポリシリコン膜ＳＬ３の上面上に突出する。上記ポリシリコン膜ＳＬ３に対する平坦化工程およびエッチバック工程により、ロジック領域１Ｂのポリシリコン膜ＳＬ３は除去される。
次に、図３０に示すように、ＯＮＯ膜ＯＮ上およびポリシリコン膜ＳＬ３上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば窒化シリコン膜からなり、その厚さは、例えば１０〜５０ｎｍである。続いて、ドライエッチングを行うことで、ポリシリコン膜ＳＬ３の上面と、絶縁膜ＩＦ３の直上のＯＮＯ膜ＯＮの上面とを当該絶縁膜から露出させる。これにより、絶縁膜ＩＦ３の側壁には、ＯＮＯ膜ＯＮを介して、当該絶縁膜からなるサイドウォールＳＷ２が形成される。当該ドライエッチング工程により、ロジック領域１Ｂの当該絶縁膜は除去される。
次に、図３１に示すように、サイドウォールＳＷ２をハードマスクとして用いてドライエッチングを行うことで、ポリシリコン膜ＳＬ３を加工する。これにより、フィンＦＡの表面に接するＯＮＯ膜ＯＮの上面がポリシリコン膜ＳＬ３から露出する。制御ゲート電極ＣＧの横の両側には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＳＬ３のパターンからなるメモリゲート電極ＭＧが形成される。ただし、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧは、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。
次に、図３２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の一方の側壁に隣接するメモリゲート電極ＭＧおよび当該メモリゲート電極ＭＧの直上のサイドウォールＳＷ２を除去する。これにより、制御ゲート電極ＣＧの他方の側壁に隣接するメモリゲート電極ＭＧが残る。続いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧから露出するＯＮＯ膜ＯＮを除去する。
すなわち、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧとフィンＦＡとの間、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、および、サイドウォールＳＷと絶縁膜ＩＦ３との間にのみ残る。したがって、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する領域において、フィンＦＡの表面および素子分離領域ＥＩの表面がＯＮＯ膜ＯＮから露出する。また、メモリセル領域１Ａおよびロジック領域１Ｂにおいて、絶縁膜ＩＦ３の上面および一方の側壁が露出する。
フィンＦＡの上面、つまり半導体基板ＳＢに沿って延在するＯＮＯ膜ＯＮと、制御ゲート電極ＣＧの側壁に沿って延在するＯＮＯ膜ＯＮとは連続的に形成されており、Ｌ字型の断面を有している。フィンＦＡ上には、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンが一対形成されており、一対の制御ゲート電極ＣＧ同士の間において、一対のメモリゲート電極ＭＧ同士が対向している。続いて、後にフィンＦＡに対して行う不純物注入工程において、フィンＦＡがダメージを受けることを防ぐことなどを目的として、フィンＦＡの表面に対し酸化処理を行ってもよい。
次に、図３３に示すように、メモリセル領域１Ａを覆い、ロジック領域１Ｂの一部を露出するフォトレジスト膜のパターン（図示しない）を形成した後、当該フォトレジスト膜をマスクとして用いてドライエッチングを行うことで、ロジック領域１Ｂの絶縁膜ＩＦ３を加工し、続いてポリシリコン膜ＳＬ２を加工する。これにより、フィンＦＢ上には、ポリシリコン膜ＳＬ２からなるダミーゲート電極ＤＧおよびダミーゲート電極ＤＧ上の絶縁膜ＩＦ３からなる積層膜が、ｘ方向に並んでフィンＦＢの直上に一対形成される。それらの積層膜の横の領域では、フィンＦＢおよび素子分離領域ＥＩが露出する。すなわち、フィンＦＢ上には、絶縁膜ＩＦ２を介してダミーゲート電極ＤＧおよび絶縁膜ＩＦ３が形成されている。ダミーゲート電極ＤＧは、後の工程において除去される擬似的なゲート電極であり、完成した半導体装置には残らない。
続いて、上記フォトレジスト膜を除去した後、絶縁膜ＩＦ３、サイドウォールＳＷ２およびＯＮＯ膜ＯＮをマスクとして用いてイオン注入工程を行うことで、フィンＦＡ、ＦＢのそれぞれの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを複数形成する。メモリセル領域１Ａのエクステンション領域ＥＸは、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。ロジック領域１Ｂのエクステンション領域ＥＸは、ダミーゲート電極ＤＧの横のフィンＦＢの上面に形成される。ここでは、必要に応じて、フィンＦＡ、ＦＢに対してハロー注入としてｐ型不純物（例えばＢ（ホウ素））の打ち込みを行ってもよい。
次に、図３４に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜からなる。続いて、ドライエッチングを行うことで、フィンＦＡ、ＦＢ、絶縁膜ＩＦ３のそれぞれの上面を当該絶縁膜から露出させる。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ３およびサイドウォールＳＷ２を含むパターンの両側の側壁に、上記絶縁膜からなるサイドウォールＳＷが形成される。また、ロジック領域１Ｂでは、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ３を積層膜の両側の側壁に、上記絶縁膜からなるサイドウォールＳＷが形成される。
次に、図３５に示すように、絶縁膜ＩＦ３、サイドウォールＳＷ、ＳＷ２およびＯＮＯ膜ＯＮをマスクとして用いてイオン注入工程を行うことで、フィンＦＡ、ＦＢのそれぞれの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを複数形成する。メモリセル領域１Ａの拡散層ＤＦは、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンの横のフィンＦＡの上面に形成される。ロジック領域１Ｂの拡散層ＤＦは、ダミーゲート電極ＤＧの横のフィンＦＢの上面に形成される。
拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはダミーゲート電極ＤＧから離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。
なお、ここではメモリセル領域１Ａおよびロジック領域１Ｂのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、ロジック領域１Ｂに形成するトランジスタに比べて高耐圧なメモリセルを形成するメモリセル領域１Ａでは、ソース・ドレイン領域の不純物濃度をロジック領域のソース・ドレイン領域の不純物濃度よりも大きくすることが考えられる。よって、メモリセル領域１Ａのエクステンション領域ＥＸ、拡散層ＤＦの形成工程と、ロジック領域１Ｂのエクステンション領域ＥＸ、拡散層ＤＦの形成工程とを別々に行ってもよい。また、ここではイオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の横のフィンの表面にエピタキシャル成長法を用いて形成してもよい。
次に、図３６に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば５〜２０ｎｍの膜厚を有する窒化シリコン膜からなる絶縁膜（図示しない）と、例えば酸化シリコン膜からなる層間絶縁膜ＩＬとを順に形成する。層間絶縁膜ＩＬは、少なくとも制御ゲート電極ＣＧよりも大きい膜厚を有しており、ここでは、ゲート絶縁膜ＧＦ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜よりも大きい膜厚を有している。
次に、図３７および図３８に示すように、層間絶縁膜ＩＬの上面を例えばＣＭＰ法を用いて研磨することで平坦化する。当該研磨工程では、絶縁膜ＩＦ３、サイドウォールＳＷ２を全て除去し、サイドウォールＳＷ、ＯＮＯ膜ＯＮのそれぞれの上部の一部を除去し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面を露出させる。つまり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ、ＯＮＯ膜ＯＮ、サイドウォールＳＷおよび層間絶縁膜ＩＬのそれぞれの上面は、略同一平面において平坦化され、同じ高さに揃えられる。
これにより上面が露出した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦからなるソース・ドレイン領域とは、スプリットゲート型のメモリセルＭＣを構成する。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧを含む第１トランジスタと、メモリゲート電極ＭＧを含む第２トランジスタとを含むＭＯＮＯＳ型の不揮発性メモリを構成する。
図３８に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧは、フィンＦＡおよび素子分離領域ＥＩのそれぞれの直上において、複数のフィンＦＡの上部を跨ぐようにｙ方向に延在している。また、制御ゲート電極ＣＧは、素子分離領域ＥＩの上に突出する複数のフィンＦＡ同士の間を埋め込むように形成されている。また、ロジック領域１Ｂのダミーゲート電極ＤＧは、フィンＦＢおよび素子分離領域ＥＩのそれぞれの直上において、複数のフィンＦＢの上部を跨ぐようにｙ方向に延在している。また、ダミーゲート電極ＤＧは、素子分離領域ＥＩの上に突出する複数のフィンＦＢ同士の間を埋め込むように形成されている。
次に、図３９に示すように、フォトレジスト膜（図示しない）によりメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを保護した状態でウェットエッチングを行うことで、ダミーゲート電極ＤＧを除去する。続いて、絶縁膜ＩＦ２を除去する。なお、絶縁膜ＩＦ２は除去せず、後の工程でロジック領域１Ｂに形成するゲート絶縁膜の一部として用いてもよい。上記除去工程により、ロジック領域１Ｂでは、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ２を除去した領域に溝が形成される。その後、メモリセル領域１Ａの上記フォトレジスト膜を除去する。
次に、図４０に示すように、半導体基板ＳＢ上に、例えばＡＬＤ（Atomic layer Deposition：原子層堆積）法を用いて絶縁膜を形成した後、当該絶縁膜上に、例えばスパッタリング法により金属膜を形成することで、当該絶縁膜および当該金属膜からなる積層膜により上記溝内を埋め込む。その後、例えばＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ上の余分な上記絶縁膜および金属膜を除去し、層間絶縁膜ＩＬ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させる。これにより、上記溝内に埋め込まれた絶縁膜からなるゲート絶縁膜ＧＩと、上記溝内にゲート絶縁膜ＧＩを介して埋め込まれた金属膜からなるゲート電極Ｇ１とを形成する。
ゲート電極Ｇ１と、ゲート電極Ｇ１の横のフィンＦＢに形成された一対のソース・ドレイン領域とは、トランジスタＱ１を構成する。トランジスタＱ１は、第１トランジスタ、第２トランジスタのいずれよりも低い電圧で駆動する低耐圧のＭＩＳＦＥＴであり、メタルゲート電極を有する。ゲート絶縁膜ＧＩを構成する上記絶縁膜には、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。すなわち、ゲート絶縁膜ＧＩは、酸化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜（高誘電率膜）である。
ゲート電極Ｇ１を構成する上記金属膜は、例えば２層の積層膜により構成される。当該積層膜は、半導体基板ＳＢ側から順に積層された第１金属膜および第２金属膜を有する。第１金属膜は、例えばチタンアルミニウム（ＴｉＡｌ）膜からなり、第２金属膜は、例えばアルミニウム（Ａｌ）膜からなる。また、第１金属膜および第２金属膜の間に、チタン（Ｔｉ）膜若しくは窒化チタン（ＴｉＮ）膜またはそれらの積層膜を介在させ、トランジスタＱ１のしきい値電圧を調整しても良い。なお、図では上記の第１金属膜および第２金属膜を１つの金属膜として示している。
ゲート絶縁膜ＧＩは、上記溝内において、ゲート電極Ｇ１の底面および側壁、並びに当該溝の底面および側壁を覆っている。なお、図３９を用いて説明した工程において絶縁膜ＩＦ２を除去した場合、ゲート絶縁膜ＧＩを形成する前に酸化処理を行うことで、当該溝の底面に新たな絶縁膜を形成し、当該絶縁膜をゲート絶縁膜ＧＩの一部として用いてもよい。また、ここでは、ダミーゲート電極ＤＧ（図３７参照）の除去後に上記ｈｉｇｈ−ｋ膜を形成することについて説明したが、ダミーゲート電極ＤＧを構成するポリシリコン膜ＳＬ２（図２５参照）の形成前であって、図２２を用いて説明した工程の後に当該ｈｉｇｈ−ｋ膜を形成し、このｈｉｇｈ−ｋ膜をロジック領域１Ｂのゲート絶縁膜として残してもよい。
次に、図４１に示すように、ロジック領域１Ｂのゲート電極Ｇ１の上面を絶縁膜ＩＦ４により覆った後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層Ｓ１を形成する。
絶縁膜ＩＦ４は例えばＣＶＤ法により形成された酸化シリコン膜からなる。ここでは、メモリセル領域１Ａおよびロジック領域１Ｂを覆うように絶縁膜ＩＦ４を形成した後、パターニングを行うことでメモリセル領域１Ａの絶縁膜ＩＦ４を除去する。これにより、ロジック領域１Ｂの層間絶縁膜ＩＬ、サイドウォールＳＷおよびゲート電極Ｇ１のそれぞれの上面を覆う絶縁膜ＩＦ４が残る。続いて、露出している制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜からなる金属膜を形成した後、熱処理を行って当該金属膜と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面とを反応させる。
これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層からなるシリサイド層Ｓ１を形成した後、未反応の金属膜をウェットエッチングなどにより除去する。これにより、素子分離領域ＥＩおよび絶縁膜ＩＦ４が露出する。ここでは、絶縁膜ＩＦ４によりゲート電極Ｇ１を覆っているため、メタルゲート電極であるゲート電極Ｇ１が当該ウェットエッチングにより除去されることを防ぐことができる。また、ゲート電極Ｇ１上にはシリサイド層は形成されない。
この後、図示は省略するが、層間絶縁膜ＩＬ上に層間絶縁膜を形成し、それらの層間絶縁膜を貫通し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極Ｇ１に接続された複数のコンタクトプラグ（接続部）を形成することで、本実施の形態の半導体装置が完成する。
具体的には、例えばＣＶＤ法を用いて、酸化シリコン膜などからなる層間絶縁膜を層間絶縁膜ＩＬ上に形成した後フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬおよびその上の当該層間絶縁膜からなる積層層間絶縁膜を貫通する複数のコンタクトホールを形成する。コンタクトホールは、メモリセルＭＣのソース・ドレイン領域を構成する拡散層ＤＦ、トランジスタＱ１のソース・ドレイン領域を構成する拡散層ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極Ｇ１のそれぞれの上面を積層層間絶縁膜から露出する開口部である。なお、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上のコンタクトホールの底面には、シリサイド層Ｓ１の上面が露出する。
続いて、例えばスパッタリング法などを用いて、積層層間絶縁膜上に、接続用の導電膜として、例えば主にタングステン（Ｗ）からなる金属膜を形成し、これにより各コンタクトホール内を完全に埋め込む。ここでは、例えばチタン膜若しくは窒化チタン膜またはそれらの積層膜からなるバリア導体膜を形成した後、バリア導体膜上にタングステン膜かなる主導体膜を形成することで、バリア導体膜および主導体膜からなる当該金属膜を形成する。その後、積層層間絶縁膜上の不要な当該金属膜をＣＭＰ法などにより除去することで、各コンタクトホール内に埋め込まれたコンタクトプラグを形成する。コンタクトプラグは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極Ｇ１に電気的に接続される。
＜半導体装置およびその製造方法の効果について＞
以下に、本実施の形態の半導体装置およびその製造方法の効果について、比較例を示した図５５および図５６を用いて説明する。図５５および図５６は、比較例の半導体装置を示す断面図であって、ＦＩＮＦＥＴからなるメモリセルを含む断面図である。図５５は、図２と同様に、フィンの延在方向に沿う断面図であって、メモリセル領域およびロジック領域のトランジスタを示す断面図である。図５６は、図３と同様に、ゲート電極の延在方向に沿う断面図であって、メモリセル領域およびロジック領域のゲート電極を示す断面図である。すなわち、図５５は図１のＡ−Ａ線およびＣ−Ｃ線に対応する位置の断面図であり、図５６は、図１のＢ−Ｂ線およびＤ−Ｄ線に対応する位置の断面図である。
フラッシュメモリを構成するメモリセルは、ロジック領域に形成されるトランジスタに比べ、高い電圧で駆動するため、隣接するセル同士の間でパンチスルーが生じることを防ぐため、高い耐圧性能が要求される。一方、ロジック回路を構成する低抵抗なトランジスタは、メモリセルのような高い耐圧性能を有していなくても、隣接セル同士の間でのパンチスルーが起こらない。したがって、ロジック領域のトランジスタは、メモリセルを構成するトランジスタに比べて、要求される耐圧性能は低い。
フィン型チャネルを有するＦＥＴでは、隣り合うフィン同士の間の溝内に埋め込まれた素子分離領域により素子間の耐圧分離を行う。この場合、当該溝が深く、フィンの上面から素子分離領域の底面までの高低差が大きい程、素子間の耐圧を高めることができる。また、フィン同士の間の距離が大きい程、素子間の耐圧を高めることができる。このため、高い耐圧性能が要求されないロジック領域では、フィン同士の間の距離を短くすることで、素子の集積度を高めることできる。
ここで、上部メモリセルが形成されたフィン同士の間の素子分離領域の深さが浅いと、隣接セル同士の間で容易にパンチスルーまたはディスターブ（誤書込み）が起き、半導体装置の信頼性が低下する。これを防ぐため、図５５および図５６に示すように、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれの溝Ｄ３、Ｄ４を深く形成し、異なるフィンＦＣ上に形成されたメモリセルＭＣ間の耐圧を高めることが考えられる。ここでは、溝Ｄ３および溝Ｄ４は、半導体基板ＳＢの上面を加工する同一工程において形成されるため、同じ深さを有している。
しかし、ロジック領域１ＢのフィンＦＤ同士の間の溝Ｄ４を深く形成した場合、ロジック領域１ＢのフィンＦＤ同士の距離を小さくして素子の集積度を高めようとすると、堆積法により形成する素子分離領域ＥＩにより深い溝Ｄ４内を適切に埋め込むことができなくなる虞がある。すなわち、アスペクト比が大きい溝Ｄ４内では、埋込み不良が生じる。この場合、ロジック領域の素子間の耐圧低下、または成膜異常、不良部に異物が残るなどの問題が生じ、半導体装置の信頼性、耐圧性能および歩留まりが低下する。
よって、メモリセル領域１Ａの素子間の耐圧を高めるために溝Ｄ３、Ｄ４を深くした場合、ロジック領域１Ｂの溝Ｄ４内の素子分離領域ＥＩの埋込み異常が起きることを防ぐために、ロジック領域１ＢのフィンＦＤ同士の間隔を大きく確保する必要性が生じ、半導体装置の微細化が困難となる。このように、半導体装置の信頼性の向上および性能の向上を両立することが困難である問題がある。なお、図５５および図５６では、正常に素子分離領域ＥＩが形成された構造を示しているが、素子分離領域ＥＩが溝Ｄ４内に適切に埋め込まれなかった場合、溝Ｄ４内の素子分離領域ＥＩ中に空隙が生じること、または素子分離領域ＥＩの上面に凹凸が形成されることなどが考えられる。
そこで、本実施の形態では、図１〜図３に示すメモリセル領域１Ａの溝Ｄ１と、ロジック領域１Ｂの溝Ｄ２とを別々の工程により、別々の深さで形成している。すなわち、メモリセルＭＣが上部に形成されたフィンＦＡ同士の間の溝Ｄ１（図３参照）の深さは、低耐圧のトランジスタＱ１が上部に形成されたフィンＦＢ同士の間の溝Ｄ２（図３参照）の深さよりも大きい。言い換えれば、半導体基板ＳＢの主面に対して垂直な方向において、フィンＦＡの上面からメモリセル領域１Ａの素子分離領域ＥＩの底面までの長さは、フィンＦＢの上面からロジック領域１Ｂの素子分離領域ＥＩの底面までの長さよりも大きい。
したがって、溝Ｄ１が深いことにより、異なるフィンＦＡのそれぞれの上部に形成された高耐圧のＭＯＮＯＳメモリであるメモリセルＭＣ同士の耐圧を高め、それらのメモリセルＭＣの相互間におけるパンチスルーおよびディスターブの発生を防ぐことができる。また、フィンＦＡ同士の間での耐圧を高めることができるため、パンチスルーの発生を防ぎつつ、フィンＦＡ同士の間隔を狭めることができる。したがって、メモリセルＭＣの集積度を高めることができる。
また、ロジック領域１Ｂでは、溝Ｄ２を浅く形成することができるため、溝Ｄ２内における素子分離領域ＥＩの埋込み性が向上する。このため、異なるフィンＦＢのそれぞれの上部に形成された低耐圧のトランジスタＱ１同士の間隔を縮小することが可能となる。図３に示すように、隣り合うフィンＦＡ同士の相互間の距離よりも、隣り合うフィンＦＢ同士の相互間の距離の方が小さい。このようにフィンＦＢ同士の間隔を縮めることで、素子の集積度を高めることができる。
以上より、半導体装置の信頼性を向上させ、かつ、半導体装置の性能を向上させることができる。
なお、図３に示すように、本実施の形態ではフィンＦＡの両側の溝Ｄ１のそれぞれを同様に深く形成することで、他のフィンＦＡとの間の耐圧を確保することを可能としている。また、フィンＦＢの両側の溝Ｄ２のそれぞれを同様に浅く形成することで、素子の集積度を効果的に高めることができる。つまり、所定のフィンの横の両側の溝のそれぞれの深さに差を設けただけでは、上記効果は得られない。
上記効果は、本実施の形態のように、メタルゲート電極を有し、高速動作が求められる低耐圧なトランジスタＱ１を有する半導体装置において有効である。ただし、ロジック領域１ＢのトランジスタＱ１のゲート電極Ｇ１はメタルゲート電極でなくてもよい。つまり、本実施の形態ではソース・ドレイン領域の形成後にゲート電極Ｇ１を形成する方法、つまりいわゆるゲートラストプロセスにより、メモリセルＭＣおよびトランジスタＱ１を形成することについて説明している。これに対し、トランジスタＱ１のゲート電極をメタルゲート電極に置き換えず、本実施の形態においてダミーゲート電極として形成したポリシリコン膜をゲート電極として用いる場合には、図３７〜図４０を用いて説明した工程を行わなくてもよい。
＜変形例１について＞
以下に、図４２および図４３を用いて、本実施の形態の半導体装置の変形例１について説明する。図４２および図４３は、本実施の形態の変形例１である半導体装置の断面図である。図４２および図４３は、図１４および図１６を用いて説明した工程と同じ工程における同じ箇所の断面を示す図である。ここでは、フィンの周囲の溝を形成した後、酸化処理を行うことでフィンの表面を覆い、これによりフィンの表面を、後の工程で行うフォトレジスト膜の形成工程、除去工程および洗浄工程などにおいて保護することについて説明する。
本変形例の半導体装置の製造工程では、図５〜１２を用いて説明した工程を行った後、図４２に示すように、図１３および図１４を用いて説明した工程と同様の工程を行って、ロジック領域１Ｂの溝Ｄ２およびフィンＦＢを形成する。その後、フォトレジスト膜ＰＲ１（図１３および図１４参照）を除去する。続いて洗浄工程を行う。次に、例えば熱酸化などの酸化処理を行うことで、露出するロジック領域１Ｂの半導体基板ＳＢの表面を覆う絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は酸化シリコン膜からなる。これにより、フィンＦＢの側壁は絶縁膜ＩＦ６により覆われる。
当該酸化処理では、雰囲気中の酸素と、半導体基板ＳＢの表面のシリコンとが反応して酸化シリコン膜が形成されるため、フィンＦＢの側壁の一部が絶縁膜ＩＦ６に置き換わる。このため、半導体基板ＳＢの主面に沿う方向におけるフィンＦＢの幅は小さくなる。
次に、図４３に示すように、図１５および図１６を用いて説明した工程と同様の工程を行う。すなわち、ロジック領域１Ｂをフォトレジスト膜ＰＲ２（図１５および図１６参照）により覆う。このとき、フィンＦＢの側壁は絶縁膜ＩＦ６で覆われているため、シリコンへのレジスト内不純物による汚染、拡散を防ぐことができる。続いて、メモリセル領域１Ａの溝Ｄ１およびフィンＦＡを形成する。その後、フォトレジスト膜ＰＲ２を除去し、続いて洗浄工程を行う。
次に、例えば熱酸化などの酸化処理を行うことで、露出するメモリセル領域１Ａの半導体基板ＳＢの表面を覆う絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は酸化シリコン膜からなる。これにより、フィンＦＡの側壁は絶縁膜ＩＦ５により覆われ、上記加工によるシリコンへのダメージ層を除去することができる。また、当該熱処理では、フィンＦＢの表面がさらに酸化され、絶縁膜ＩＦ６はさらに厚くなり、半導体基板ＳＢの主面に沿う方向におけるフィンＦＢの幅はさらに小さくなる。
この後の工程は、図１９〜図４１を用いて説明した工程と同様に行い、これにより本変形例の半導体装置が完成する。
ここで、図８および図９を用いて説明した工程では、メモリセル領域１Ａおよびロジック領域１Ｂにおいて、同一の幅を有するサイドウォールＳＷ１が自己整合的に形成される。したがって、図１３〜図１６を用いて説明した工程でそれらのサイドウォールＳＷ１をマスクとしてフィンＦＡ、ＦＢを形成すると、フィンＦＡ、ＦＢのそれぞれの幅は同等となると考えられる。
これに対し、本変形例のようにフィンの形成後にフィンの表面の酸化処理を行う場合、ロジック領域１ＢのフィンＦＢの形成工程およびメモリセル領域１ＡのフィンＦＡの形成工程のそれぞれにおいて酸化処理を行うため、フィンＦＡよりも先に形成されるフィンＦＢの表面は２回酸化される。したがって、１回しか表面が酸化されないフィンＦＡに比べてフィンＦＢの表面の酸化量は大きく、フィンＦＢの幅はフィンＦＡの幅よりも小さくなる。つまり、フィンＦＡ、ＦＢのそれぞれの幅を異なる大きさにすることができる。
本変形例では、フィンＦＢの幅をフィンＦＡの幅よりも小さくすることができるため、図４１に示すメモリセルＭＣのゲート幅に比べ、トランジスタＱ１のゲート幅を縮小し、これによりトランジスタＱ１の制御性を高めることができる。
＜変形例２＞
以下に、図４４および図４５を用いて、本実施の形態の半導体装置の変形例２について説明する。図４４および図４５は、本実施の形態の変形例２である半導体装置の断面図である。図４４および図４５は、図１６および図１４を用いて説明した工程と同じ工程における同じ箇所の断面を示す図である。ここでは、フィンの周囲の溝を形成した後、酸化処理を行うことでフィンの表面を覆い、これによりフィンの表面を、後の工程で行うフォトレジスト膜の形成工程において保護することについて説明する。ここでは、上記変形例１とは逆に、メモリセル領域のフィンを先に形成し、その後ロジック領域のフィンを形成する。
本変形例の半導体装置の製造工程では、図５〜１２を用いて説明した工程を行った後、図４４に示すように、図１５および図１６を用いて説明した工程と同様の工程を行って、メモリセル領域１Ａの溝Ｄ１およびフィンＦＡを形成する。その後、フォトレジスト膜ＰＲ２（図１５および図１６参照）を除去し、続いて洗浄工程を行う。次に、例えば熱酸化などの酸化処理を行うことで、露出するメモリセル領域１Ａの半導体基板ＳＢの表面を覆う絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は酸化シリコン膜からなる。これにより、フィンＦＡの側壁は絶縁膜ＩＦ５により覆われる。当該酸化処理により、半導体基板ＳＢの主面に沿う方向におけるフィンＦＡの幅は小さくなる。
次に、図４５に示すように、図１３および図１４を用いて説明した工程と同様の工程を行う。すなわち、メモリセル領域１Ａをフォトレジスト膜ＰＲ１により覆った状態で、ロジック領域１Ｂの溝Ｄ２およびフィンＦＢを形成する。次に、フォトレジスト膜ＰＲ１（図１３および図１４参照）を除去し、続いて洗浄工程を行う。続いて、例えば熱酸化などの酸化処理を行うことで、露出するロジック領域１Ｂの半導体基板ＳＢの表面を覆う絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は酸化シリコン膜からなる。これにより、フィンＦＢの側壁は絶縁膜ＩＦ６により覆われる。
また、当該熱処理では、フィンＦＡの表面がさらに酸化され、絶縁膜ＩＦ５はさらに厚くなり、半導体基板ＳＢの主面に沿う方向におけるフィンＦＡの幅はさらに小さくなる。ここで、前記変形例１と異なり、フィンＦＢの表面は１回しか酸化されないため、フィンＦＢの表面が２回酸化される場合に比べて、絶縁膜ＩＦ６の膜厚は小さい。よって、溝Ｄ２の両側の側壁に形成され、互いに対向する絶縁膜ＩＦ６同士の間の距離は、フィンＦＢの表面が２回酸化される場合に比べて大きくなる。
この後の工程は、図１９〜図４１を用いて説明した工程と同様に行い、これにより本変形例の半導体装置が完成する。
本変形例では、フィンＦＡよりも後に形成されるフィンＦＢの表面は１回しか酸化されないため、フィンＦＢの表面が２回酸化される場合に比べ、半導体基板ＳＢの主面に沿う方向において対向する絶縁膜ＩＦ６同士の間の溝Ｄ２の幅は大きくなる。したがって、フィンＦＢの表面が２回酸化される場合に比べ、素子分離領域ＥＩの埋込み性を向上させることができるため、フィンＦＢ同士の間の距離を縮小することができ、ロジック領域１Ｂにおける集積度をさらに高めることができる。
（実施の形態２）
以下に、本実施の形態２について、図４６〜図４８を用いて説明する。図４６〜図４８は、本実施の形態の半導体装置の製造工程を説明する断面図である。図４６は、図１６を用いて説明した工程の後であって、フォトレジスト膜を除去した状態の断面を示すものである。図４７および図４８は、完成した半導体装置を示すものであって、それぞれ図２および図３と同じ箇所の断面を示すものである。すなわち、図４６および図４８は、図１のＢ−Ｂ線およびＤ−Ｄ線に対応する位置の断面図であり、図４７は、図１のＡ−Ａ線およびＣ−Ｃ線に対応する位置の断面図である。
本実施の形態では、各フィンにテーパーを設けることについて説明する。ここでは、メモリセル領域のフィンを分離する溝の深さと、ロジック領域のフィンを分離する溝の深さとを揃えた構造について説明するが、前記実施の形態１のように、メモリセル領域およびロジック領域のそれぞれの分離溝の深さに差を設けてもよい。
本実施の形態の半導体装置の製造工程では、まず、図５〜図１２を用いて説明した工程を行った後、所定のエッチング条件で、図１３〜図１６を用いて説明した工程を行い、続いてフォトレジスト膜ＰＲ２を除去することで、図４６に示す構造を得る。図１３〜図１６を用いて説明した溝Ｄ１、Ｄ２、フィンＦＡおよびＦＢの形成工程では、半導体基板ＳＢをドライエッチングする際、ＨＢｒ（臭化水素）、ＣＨＦ３（三フッ化メタン）およびＯ２（酸素）を含むエッチングガスを用いてエッチングを行う。また、図１５および図１６を用いて説明したフィンＦＡの形成工程では、図１３および図１４を用いて説明したフィンＦＢの形成工程に比べ、ＣＨＦ３（三フッ化メタン）の流量比が小さい条件でエッチングを行う。
すなわち、例えばＨＢｒ−Ｃｌ２−Ｏ２−ＣＨＦ３系混合ガス雰囲気下におけるエッチングによりフィンＦＡ、ＦＢをそれぞれ形成する場合、ＣＨＦ３ガスの流量比を増加させるとフィンの側壁において順テーパー形状が得られ、ＣＨＦ３ガスの流量比を減少させる程、フィンの側壁は垂直形状に近付く。つまり、フィンの側壁と、半導体基板の主面とのなす角度は、９０度に近付く。
この理由については、次のように考えられる。すなわち、ＣＨＦ３ガスの流量比が大きい場合、エッチング生成物が堆積しやすく、パターン端部に側面保護膜が形成される。この側面保護膜がエッチングのマスク材として働くため、シリコンエッチングがパターン下部領域へ進行するに従いシリコンの幅が広くなる。その結果、最終的な形状としては、順テーパー形状が得られる。
一方、ＣＨＦ３ガスの流量比が小さいときには、エッチング時に側面保護膜が形成されにくい。したがって、側面保護膜によるエッチングに対する保護作用がないため、エッチングが進行してもシリコンの幅は拡がらず、最終形状としては、垂直に近い形状が得られる。
本実施の形態において、メモリセル領域１ＡでのフィンＦＡの形成のために行うエッチング工程では、フィンＦＡの側壁が垂直形状に近付くようにＣＨＦ３ガスの流量比を低減し、ロジック領域１ＢでのフィンＦＢの形成のために行うエッチング工程では、フィンＦＡの形成工程よりもＣＨＦ３ガスの流量比が大きい条件でエッチングを行う。このため、フィンＦＡの上面とフィンＦＡの側壁とのなす角度は９０度より大きく、フィンＦＢの上面とフィンＦＢの側壁とのなす角度よりも小さくなる。
この後の工程は、図１７〜図４１を用いて説明した工程と同様の工程を行うことで、図４７および図４８に示す半導体装置が完成する。形成されたメモリセルＭＣの書込み方法はＳＳＩ方式であり、消去方法はＢＴＢＴ方式である。
ドライエッチングによりフィンを形成する場合、フィンの側壁は半導体基板ＳＢの主面に対して垂直にならず、わずかに斜めに傾くことが考えられる。すなわち、フィンの側壁は半導体基板ＳＢの主面に対しテーパーを有している。本実施の形態では、図４６に示すように、フィンＦＡの側壁は半導体基板ＳＢの主面に対して斜めに形成されており、当該主面に対して垂直な方向と当該側壁との間の角度はａ１である。また、フィンＦＡの上面と当該側壁とのなす角度はｂ１である。また、フィンＦＢの側壁は半導体基板ＳＢの主面に対して斜めに形成されており、当該主面に対して垂直な方向と当該側壁との間の角度はａ２である。また、フィンＦＢの上面と当該側壁とのなす角度はｂ２である。本願でいう側壁のテーパーとは、上記角度ａ１、ａ２を指す。
本実施の形態では、上記のようにフィンＦＡの形成工程とフィンＦＢの形成工程とにおいて、ＣＨＦ３の流量比を変更しているため、フィンＦＡの側壁のテーパーはフィンＦＢの側壁のテーパーよりも小さい。すなわち、ａ１＞ａ２の関係、および、ｂ１＞ｂ２の関係が成り立つ。すなわち、フィンＦＢの側壁に比べ、フィンＦＡの側壁の方が、半導体基板ＳＢの主面に対して垂直に近い角度で形成されている。言い換えれば、角度ｂ２よりも角度ｂ１の方が直角に近い。なお、ここではフィンＦＡ、ＦＢが倒壊することを防ぐため、角度ｂ１、ｂ２をいずれも９０度以上にする。
次に、図５７を用いて、本実施の形態の半導体装置およびその製造方法の効果について説明する。図５７は、フィンの表面を酸化した場合のフィンの構造を説明するための断面図である。
フィンの表面は、例えば図２３および図２４を用いて説明した工程において酸化され、これにより形成された酸化シリコン膜により覆われる。また、フィンの表面は、図２８を用いて説明したＯＮＯ膜ＯＮを構成する下層の酸化シリコン膜（ボトム酸化膜）Ｘ１の形成工程においても酸化される。また、図３３および図３５を用いて説明したソース・ドレイン領域の形成のための注入工程の前に、フィンの表面を酸化膜により覆って保護する場合にも、フィンに対して酸化処理が行われる。このようにイオン注入からフィンの表面を保護するために酸化膜を形成することは、ロジック領域のように濃度が小さいソース・ドレイン領域を形成する場合よりもメモリセル領域のように濃度が高いソース・ドレイン領域を形成する場合に特に必要となる。以上の理由から、ロジック領域に比べ、メモリセル領域のフィンは酸化される量が大きい。
これらの酸化工程では、フィンの表面を構成するシリコンと酸素とが反応して酸化シリコン膜が形成されるため、酸化によりフィンの表面のシリコンが酸化シリコン膜に置き換わる。つまりフィンの表面は浸食される。ここで、図５７に、表面が酸化されたフィンＦＥ、ＥＦをそれぞれ示す。フィンＦＥの側壁は半導体基板ＳＢの主面に対して垂直に形成されており、フィンＦＦの側壁は半導体基板ＳＢの主面に対してテーパーを有している。したがって、フィンＦＦは、上方に向かって先端が先細り、尖った形状を有している。
フィンＦＥ、ＦＦの表面を酸化した場合、フィンＦＥ、ＦＦのそれぞれの表面は酸化シリコン膜である絶縁膜ＩＦ７に置き換わり、フィンＦＥ、ＦＦのそれぞれの幅は小さくなる。ここで、フィンＦＦは上端が先細る形状を有しているため、当該上端は特に酸化されやすい。よって、フィンＦＦの表面が浸食されて幅が小さくなることで、シリコンからなるフィンＦＦの先端は更に細く尖った形状となり、フィンＦＦの上面の幅は特に小さくなる。この場合、後の工程でフィンＦＦ上に形成するトランジスタのチャネルのｙ方向の幅、つまりゲート幅が過度に小さくこと、またはフィン形状が破綻することが考えられる。このため、当該トランジスタにおいて動作不良が生じる虞がある。
一方、側壁のテーパーが小さく、半導体基板ＳＢの主面に対して垂直に近い角度で形成された側壁を有するフィンＦＥは、表面の酸化量がフィンＦＦと同様の量であっても、フィンＦＥの上面の幅を十分に保つことができるため、フィンＦＥの上端の形状が破綻することを防ぐことができる。よって、フィンＦＥの表面が酸化された場合に、フィンＦＥ上に形成されるトランジスタにおいて動作不良が生じることを防ぐことができる。
上記のように、ロジック領域に比べ、メモリセル領域のフィンは酸化される量が大きいため、ロジック領域のフィンに比べ、メモリセル領域のフィンの側壁はテーパーが小さく、半導体基板ＳＢの主面に対して垂直に近い角度で形成されていれば、酸化による動作不良の発生を防ぐことが容易となる。
本実施の形態では、図４６〜図４８に示すように、フィンＦＡの側壁はフィンＦＢの側壁に比べ、半導体基板ＳＢの主面に対し垂直に近い形状で形成されており、テーパーが小さい。このため、メモリセルＭＣを形成するためにロジック領域１Ｂよりも酸化工程が多いメモリセル領域１Ａでは、フィンＦＡの上面と側壁とのなす角度ｂ１が直角に近いことにより、フィン表面の酸化に起因するトランジスタの動作不良の発生を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。また、動作不良の発生を防ぎつつ、フィンＦＡの幅を小さくすることができるため、メモリセルの特性を向上させることができる。
また、フィンＦＢはフィンＦＡに比べて側壁のテーパーが大きく、フィンＦＢの側壁は半導体基板ＳＢの主面および溝Ｄ２の底面に対して斜めに形成されている。言い換えれば、フィンＦＢの側壁と溝Ｄ２の底面との接続部分は直角ではない。この場合、溝Ｄ２内に、図１７および図１８を用いて説明した工程において素子分離領域ＥＩを埋め込むことが容易となる。言い換えれば、溝Ｄ２の埋込み性が向上する。したがって、隣り合うフィンＦＢ同士を近付けても素子分離領域ＥＩを溝Ｄ２内に適切に埋め込むことができるため、ロジック領域１Ｂにおける素子の集積度を高めることができる。
ここで、図４７に示すメモリセルＭＣは、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式のメモリである（図５４のＡ欄参照）。このようなメモリセルＭＣの書込み動作では、メモリゲート電極ＭＧの直下のフィンＦＡの上面の急峻な電界により電子を加速させ、これにより生じたホットエレクトロンを窒化シリコン膜Ｎ１内に注入するＳＳＩ方式により情報の書込みを行う。また、消去動作では、メモリゲート電極ＭＧの直下のフィンＦＡの上面に電界を集中させてインパクトイオンを発生させることで、ホットホールを窒化シリコン膜Ｎ１に注入するＢＴＢＴ方式により情報の消去を行う。
このとき、フィンＦＡの角部の角度、つまりフィンＦＡの上面と側壁とのなす角度ｂ１（図４６参照）が９０度に近い方が、ＳＳＩ方式の書込み動作およびＢＴＢＴ方式の消去動作においてフィンＦＡの上部に電界が集中しやすくなり、情報の書換え効率が高くなる。すなわち、書込み動作および消去動作において誤った書換え動作が行われることを防ぐことができる。
本実施の形態では、図４６に示すように、フィンＦＡの上面の角部の角度ｂ１がフィンＦＢの上面の角部の角度ｂ２がよりも小さく、９０度に近い。したがって、図４７に示すメモリゲート電極ＭＧの直下のフィンＦＡの上面の角部は電界が集中しやすいため、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式であるメモリセルＭＣにおいて、誤書込みの発生を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
＜変形例＞
以下では、図４６を用いて説明した構造とは逆に、メモリセル領域のフィンの側壁が大きなテーパーを有する場合について、図４９を用いて説明する。図４９は、本実施の形態の変形例である半導体装置の断面図である。図４９では、図４８とは異なり、メモリセル領域１Ａの半導体装置の断面として、ｙ方向に沿う断面であって、メモリゲート電極ＭＧおよびその直下のＯＮＯ膜ＯＮを含む断面を示している。図４９のロジック領域１Ｂにおける断面の位置は、図３および図４８と同じである。
本実施の形態の半導体装置の構造は、フィンＦＡのテーパーの角度がフィンＦＢのテーパーの角度よりも大きい点を除き、図４７および図４８を用いて説明した構造と同じである。
すなわち、半導体装置の製造工程のうち、図１３〜図１６を用いて説明した溝Ｄ１、Ｄ２、フィンＦＡおよびＦＢの形成工程では、半導体基板ＳＢをドライエッチングする際、ＨＢｒ（臭化水素）、ＣＨＦ３（三フッ化メタン）およびＯ２（酸素）を含むエッチングガスを用いてエッチングを行う。また、図１５および図１６を用いて説明したフィンＦＡの形成工程では、図１３および図１４を用いて説明したフィンＦＢの形成工程に比べ、ＣＨＦ３（三フッ化メタン）の流量比が大きい条件でエッチングを行う。
したがって、フィンＦＡの上面とフィンＦＡの側壁とのなす角度ｃ１は９０度より大きく、フィンＦＢの上面とフィンＦＢの側壁とのなす角度ｃ２よりも大きい。この後の工程は、図１７〜図４１を用いて説明した工程と同様の工程を行うことで、図４９に示す半導体装置が完成する。図４９に示すメモリセルＭＣの書込み方法はＳＳＩ方式であり、消去方法はＦＮ方式である（図５４のＢ欄参照）。
次に、図５８および図５９を用いて、本変形例の半導体装置およびその製造方法の効果について説明する。図５８および図５９は、フィン上のメモリセルにおける書込み・消去動作を説明する断面図である。図５８および図５９は、ｙ方向（ゲート幅方向）に沿う断面図であって、メモリゲート電極と、メモリゲート電極の直下に配置されたＯＮＯ膜、フィンおよび素子分離領域とを示す拡大断面図である。図５８および図５９では図を分かりやすくするため、ハッチングを省略している。
書込み方法がＳＳＩ方式のメモリセルで書込みを行う際、フィンの上面のチャネルからホットエレクトロンがＯＮＯ膜内の窒化シリコン膜に注入され、これにより情報が書き込まれる。すなわち、フィンの上面の端部である角部の近傍のＯＮＯ膜内に電子が注入される。これに対し、消去方法がＦＮ方式であるメモリセルで消去を行う際、メモリゲート電極内からホットホールがＯＮＯ膜内の窒化シリコン膜に注入され、上記書込み動作においてＯＮＯ膜内に注入された電子と打ち消し合うことで、情報が消去される。したがって、書込み時にＯＮＯ膜に電子が注入される箇所と、消去時にホールがＯＮＯ膜に注入される箇所はＯＮＯ膜内の同一の領域である必要がある。
しかし、図５８に示すように、フィンＦＧの側壁が半導体基板の主面に対し垂直である場合、書込み時にホットエレクトロンはフィンＦＧの上面の端部である角部の近傍のＯＮＯ膜ＯＮ内に注入されるのに対し、消去時のホットホールは、特にメモリゲート電極ＭＧの鋭角に近い角度を有する角部からＯＮＯ膜ＯＮ内に注入されやすい。これは、メモリゲート電極ＭＧ内の当該角部に電界が集中しやすいためである。
つまり、半導体基板ＳＢの主面に対して垂直なフィンＦＧの側壁と、素子分離領域ＥＩの上面との接続部の近傍においてメモリゲート電極ＭＧは直角な角部を有しており、この場合、ホットホールは当該角部の近傍のＯＮＯ膜ＯＮに注入されやすい。したがって、書込み時の電子の注入箇所と、消去時のホールの注入箇所にずれが生じるため、消去動作を行ってもメモリセルの情報が消去されない虞が生じる。
これに対し、図５９に示すように、フィンＦＨの側壁が半導体基板ＳＢの主面に対してテーパーを有する場合には、当該側壁と素子分離領域ＥＩの上面との接続部の近傍において、メモリゲート電極ＭＧの角部の角度が大きくなる。よって、消去動作におけるメモリゲート電極ＭＧ内の電界が当該角部に集中することを防ぎ、ホールの注入箇所をフィンＦＨの上面の角部側に近付けることができる。すなわち、書込み時の電子の注入箇所と、消去時のホールの注入箇所にずれが生じることを防ぐことができる。
本変形例では、図４９に示すように、素子分離領域ＥＩの上面、素子分離領域ＥＩ上に露出するフィンＦＡの側壁、および、フィンＦＡの上面に沿ってＯＮＯ膜ＯＮが形成されている。また、フィンＦＡの上面および側壁並びに素子分離領域ＥＩの上面は、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧにより覆われている。
ここで、本変形例では、フィンＦＡのテーパーをフィンＦＢのテーパーよりも大きくし、フィンＦＡの側壁と素子分離領域ＥＩの上面との接続部の近傍において、メモリゲート電極ＭＧの角度が鋭角に近い角度（例えば直角）となることを防いでいる。したがって、図５９を用いて説明した構造と同様に、ホールの注入箇所をフィンＦＡの上面の角部側に近付けることができるため、書込み時の電子の注入箇所と、消去時のホールの注入箇所にずれが生じることを防ぐことができる。よって、書換え効率が向上し、半導体装置の信頼性を向上させることができる。
（実施の形態３）
以下では、前記実施の形態１、２とは異なり、メモリセルではなく高耐圧のＦＩＮＦＥＴを設ける場合について、図５０〜図５３を用いて説明する。図５０、図５２および図５３は、本実施の形態の半導体装置の製造工程を説明する断面図である。図５１は、本実施の形態の半導体装置の製造工程を説明する平面図である。
図５０は、図２７および図３３を用いて説明した工程に対応するゲート電極形成工程を行った後の製造工程中の半導体装置を示すものである。つまり、図５０は、図１０のＡ−Ａ線およびＣ−Ｃ線に対応する位置の断面図である。ただし、図５０中の左側には、メモリセル領域ではなくＩ／Ｏ領域１Ｃにおける断面を示している。図５１は、図１に対応する平面図である。図５２は、図２および図４１に対応する断面図である。図５３は、図３に対応する断面図である。すなわち、図５２は、図５１のＡ−Ａ線およびＣ−Ｃ線における断面図であり、図５３は図５１のＢ−Ｂ線およびＤ−Ｄ線における断面図である。
本実施の形態の半導体装置の製造工程では、まず、図５〜図２６を用いて説明した工程と同様の工程を行う。ただし、ここではメモリセルの代わりに高耐圧のトランジスタの形成工程を説明するため、図５０では、Ｉ／Ｏ領域１Ｃを示している。Ｉ／Ｏ領域は、Ｉ／Ｏ（Input/Output）回路を構成する高耐圧な半導体素子を設ける領域である。Ｉ／Ｏ回路は、入出力回路であり、半導体チップ内から半導体チップの外部に接続された機器との間でデータの入出力を行なうための回路である。図５０では、左側にＩ／Ｏ領域１Ｃを示し、右側にロジック領域１Ｂを示している。このことは、後の説明で用いる図５１および図５２も同様である。
次に、図５０に示すように、図２７および図３３を用いて説明したゲート電極形成工程を同時に行う。ただし、前記実施の形態１と異なり、ここではＩ／Ｏ領域１ＣのフィンＦＡの上に一対のゲート電極ではなく１つのゲート電極Ｇ２のみを形成する。すなわち、ここでは、フォトリソグラフィ技術およびドライエッチング法を用いて、Ｉ／Ｏ領域１Ｃおよびロジック領域１Ｂの絶縁膜ＩＦ３をパターニングし、続いて絶縁膜ＩＦ３の直下のポリシリコン膜ＳＬ２および絶縁膜ＩＦ２をパターニングする。これにより、Ｉ／Ｏ領域１Ｃのポリシリコン膜ＳＬ２からなるゲート電極Ｇ２と、ロジック領域１Ｂのポリシリコン膜ＳＬ２からなるゲート電極Ｇ１と、Ｉ／Ｏ領域１Ｃの絶縁膜ＩＦ２からなるゲート絶縁膜ＧＦとを形成する。
この後は、図３４〜図４１を用いて説明した工程を行うことで、図５１〜図５３に示す本実施の形態の半導体装置が完成する。図５１に示すように、ゲート電極Ｇ２はＩ／Ｏ領域１Ｃにおいてｙ方向に延在し、複数のフィンＦＡの直上を跨ぐように形成されている。図５２に示すように、ゲート電極Ｇ２と、ゲート電極Ｇ２の横のフィンＦＡの上面に形成されたソース・ドレイン領域とは、高耐圧のトランジスタＱ２を構成している。
本実施の形態では、前記実施の形態１と同様に、Ｉ／Ｏ領域１Ｃの溝Ｄ１と、ロジック領域１Ｂの溝Ｄ２とを別々の工程により、別々の深さで形成している。すなわち、高耐圧のトランジスタＱ２が上部に形成されたフィンＦＡ同士の間の溝Ｄ１の深さは、低耐圧のトランジスタＱ１が上部に形成されたフィンＦＢ同士の間の溝Ｄ２の深さよりも大きい。言い換えれば、半導体基板ＳＢの主面に対して垂直な方向において、フィンＦＡの上面からＩ／Ｏ領域１Ｃの素子分離領域ＥＩの底面までの長さは、フィンＦＢの上面からロジック領域１Ｂの素子分離領域ＥＩの底面までの長さよりも大きい。
したがって、溝Ｄ１が深いことにより、異なるフィンＦＡのそれぞれの上部に形成された高耐圧のトランジスタＱ２同士の耐圧を高め、それらのトランジスタＱ２の相互間におけるパンチスルーの発生を防ぐことができる。また、ロジック領域１Ｂでは、溝Ｄ２を浅く形成することができるため、溝Ｄ２内における素子分離領域ＥＩの埋込み性が向上する。このため、異なるフィンＦＢのそれぞれの上部に形成された低耐圧のトランジスタＱ１同士の間隔を縮小することが可能となるため、素子の集積度を高めることができる。よって、半導体装置の信頼性を向上させ、かつ、半導体装置の性能を向上させることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１と前記実施の形態２とを組み合わせてもよく、前記実施の形態２と前記実施の形態３とを組み合わせてもよい。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部と、
隣り合う前記第１突出部同士の間の第１溝内に埋め込まれた第１素子分離領域と、
前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極、および、前記第１突出部の前記上面に形成された第１ソース・ドレイン領域を備えた第１トランジスタと、
前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部と、
隣り合う前記第２突出部同士の間の第２溝内に埋め込まれた第２素子分離領域と、
前記第２突出部の上面上に第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極と、および、前記第２突出部の前記上面に形成された第２ソース・ドレイン領域を備えた第２トランジスタと、
を有し、
前記第１突出部の前記上面と側壁とのなす角度は、前記第２突出部の前記上面と側壁とのなす角度よりも小さい、半導体装置。
（２）（１）記載の半導体装置において、
前記第２方向において、隣り合う前記第１突出部同士の間隔は、隣り合う前記第２突出部同士の間隔よりも大きい、半導体装置。
（３）主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部と、
隣り合う前記第１突出部同士の間の第１溝内に埋め込まれた第１素子分離領域と、
前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極、および、前記第１突出部の前記上面に形成された第１ソース・ドレイン領域を備えた第１トランジスタと、
前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部と、
隣り合う前記第２突出部同士の間の第２溝内に埋め込まれた第２素子分離領域と、
前記第２突出部の上面上に第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極と、および、前記第２突出部の前記上面に形成された第２ソース・ドレイン領域を備えた第２トランジスタと、
前記第１素子分離領域の上面、前記第１素子分離領域上の前記第１突出部の側壁、および、前記第１突出部の前記上面に沿って、前記第１突出部上および前記第１素子分離領域上に順に形成された第３絶縁膜および電荷蓄積膜を含む第４絶縁膜と、
前記第１ゲート電極の側壁に前記第４絶縁膜を介して隣接し、前記第２方向に延在する第３ゲート電極と、
を有し、
前記第１突出部の前記上面および前記側壁並びに前記第１素子分離領域の前記上面は、前記第４絶縁膜を介して前記第３ゲート電極により覆われており、
前記第３ゲート電極および前記第１ソース・ドレイン領域は、第３トランジスタを構成し、
前記第１トランジスタおよび前記第２トランジスタは、不揮発性記憶素子を構成し、
前記第１突出部の前記上面と側壁とのなす角度は、前記第２突出部の前記上面と側壁とのなす角度よりも大きい、半導体装置。
１Ａ メモリセル領域
１Ｂ ロジック領域
ＣＧ 制御ゲート電極
Ｄ１〜Ｄ４ 溝
ＥＩ 素子分離領域
ＦＡ、ＦＢ、ＦＣ、ＦＤ、ＦＥ、ＦＦ、ＦＧ、ＦＨ フィン
Ｇ１ ゲート電極
ＧＦ、ＧＩ ゲート絶縁膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＯＮ ＯＮＯ膜
Ｑ１、Ｑ２ トランジスタ
Ｓ１ シリサイド層
ＳＢ 半導体基板

Claims (14)

  1. 主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
    前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部と、
    隣り合う前記第１突出部同士の間の第１溝内に埋め込まれた第１素子分離領域と、
    前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極、および、前記第１突出部の前記上面に形成された第１ソース・ドレイン領域を備えた第１トランジスタと、
    前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部と、
    隣り合う前記第２突出部同士の間の第２溝内に埋め込まれた第２素子分離領域と、
    前記第２突出部の上面上に第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極、および、前記第２突出部の前記上面に形成された第２ソース・ドレイン領域を備えた第２トランジスタと、
    を有し、
    前記半導体基板の前記主面に対して垂直な方向において、前記第１突出部の前記上面から前記第１素子分離領域の底面までの距離は、前記第２突出部の前記上面から前記第２素子分離領域の底面までの距離よりも大きく、
    前記第１突出部の前記上面と前記第１突出部の側壁とのなす角度は、前記第２突出部の前記上面と前記第２突出部の側壁とのなす角度よりも小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１突出部上に順に形成された第３絶縁膜および電荷蓄積膜を含む第４絶縁膜と、
    前記第１ゲート電極の側壁に前記第４絶縁膜を介して隣接し、前記第２方向に延在する第３ゲート電極と、
    をさらに有し、
    前記第３ゲート電極と前記第１突出部との間には前記第４絶縁膜が介在し、
    前記第３ゲート電極および前記第１ソース・ドレイン領域は、第３トランジスタを構成し、
    前記第１トランジスタおよび前記第３トランジスタは、不揮発性記憶素子を構成する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２方向において、隣り合う前記第１突出部同士の間隔は、隣り合う前記第２突出部同士の間隔よりも大きい、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２方向において、前記第１突出部の幅は、前記第２突出部の幅よりも大きい、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２方向において、前記第１突出部の幅は、前記第２突出部の幅よりも小さい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１トランジスタは、前記第２トランジスタよりも高い電圧で駆動する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２ゲート電極は、金属を含む、半導体装置。
  8. （ａ）主面に沿って並ぶ第１領域および第２領域を有する半導体基板を準備する工程、
    （ｂ）前記第１領域の前記半導体基板の上面に第１溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部を形成する工程、
    （ｃ）前記第２領域の前記半導体基板の上面に第２溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部を形成する工程、
    （ｄ）前記第１溝内を埋め込む第１素子分離領域と、前記第２溝内を埋め込む第２素子分離領域とを形成する工程、
    （ｅ）前記第１突出部および前記第１素子分離領域のそれぞれの直上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、前記第１突出部の上面に形成された第１ソース・ドレイン領域とを有する第１トランジスタを形成し、前記第２突出部および前記第２素子分離領域のそれぞれの直上に第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極と、前記第２突出部の上面に形成された第２ソース・ドレイン領域とを有する第２トランジスタを形成する工程と、
    を有し、
    前記半導体基板の前記主面に対して垂直な方向において、前記第１突出部の前記上面から前記第１素子分離領域の底面までの距離は、前記第２突出部の前記上面から前記第２素子分離領域の底面までの距離よりも大きく、
    前記第１突出部の前記上面と前記第１突出部の側壁とのなす角度は、前記第２突出部の前記上面と前記第２突出部の側壁とのなす角度よりも小さい、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第１トランジスタおよび前記第２トランジスタを形成し、前記第１突出部上において前記第１ゲート電極の側壁と隣り合う第３ゲート電極、並びに、前記第３ゲート電極と前記第１ゲート電極との間および前記第１突出部と前記第３ゲート電極との間に介在し、前記第１突出部上に順に形成された第３絶縁膜および電荷蓄積膜を含む第４絶縁膜を含む第３トランジスタを形成する工程をさらに有し、
    前記第１トランジスタおよび前記第３トランジスタは、不揮発性記憶素子を構成する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記第２方向において、隣り合う前記第１突出部同士の間隔は、隣り合う前記第２突出部同士の間隔よりも大きい、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記（ｃ）工程の後に前記（ｂ）工程を行い、
    前記（ｃ）工程では、前記第２溝および複数の前記第２突出部を形成した後、前記第２突出部の側壁を酸化する、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程の後に前記（ｃ）工程を行い、
    前記（ｂ）工程では、前記第１溝および複数の前記第１突出部を形成した後、前記第１突出部の側壁を酸化する、半導体装置の製造方法。
  13. 請求項８記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記第１突出部の直上に前記第１絶縁膜を介して前記第１ゲート電極を形成し、前記第２突出部の直上に前記第１絶縁膜を介してダミーゲート電極を形成する工程、
    （ｅ２）前記（ｅ１）工程の後、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を形成することで、前記第１トランジスタを形成する工程、
    （ｅ３）前記（ｅ２）工程の後、前記ダミーゲート電極を除去する工程、
    （ｅ４）前記（ｅ１）工程の前または前記（ｅ３）工程の後、前記第２突出部の直上に前記第２絶縁膜を形成する工程、
    （ｅ５）前記第２絶縁膜の直上に金属を含む前記第２ゲート電極を形成することで、前記第２トランジスタを形成する工程、
    を有する、半導体装置の製造方法。
  14. 請求項８記載の半導体装置の製造方法において、
    （ａ１）前記（ａ）工程の後、前記（ｂ）工程および前記（ｃ）工程の前に、前記半導体基板の前記主面上に膜を形成した後、前記膜の側壁にサイドウォールを形成する工程を更に有し、
    前記（ｂ）工程では、前記サイドウォールをマスクとしてエッチングを行うことで、前記第１溝および前記第１突出部を形成し、
    前記（ｃ）工程では、前記サイドウォールをマスクとしてエッチングを行うことで、前記第２溝および前記第２突出部を形成する、半導体装置の製造方法。
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