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JP2020031167A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置のシュリンクを行う際、エミッタ電位電極ＥＥが埋め込まれているコンタクトホールＣＨ１を、ゲート電極Ｇ１が埋め込まれているトレンチＴ１と平面視で重なる位置に形成する。トレンチＴ１内のゲート電極Ｇ１の上面は後退しており、トレンチＴ１の上部には、層間絶縁膜ＩＬ２が形成されている。コンタクトホールＣＨ１の底部は、トレンチＴ１内の層間絶縁膜ＩＬ２上、および、ベース領域ＰＢ内に位置しているため、エミッタ電位電極ＥＥは、ゲート電極Ｇ１に接触していない。【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
オン抵抗の低いＩＧＢＴとして、トレンチゲート型ＩＧＢＴが広く使用されており、ゲート電位電極に接続されたゲート電極、エミッタ領域およびベース領域を有するアクティブセル領域と、ｐ型のフローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電位電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
このようなＩＥ型ＩＧＢＴとして、隣り合う２つのトレンチゲートがゲート電位に接続されたＧＧ構造、および、ＧＧ構造に加えて、隣り合う２つのトレンチゲートが各々エミッタ電位に接続されたＧＧＥＥ構造などが開発されている。ＧＧＥＥ構造は、エミッタ電位に接続されたトレンチゲートによって寄生ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成し、この寄生ｐ型ＭＯＳＦＥＴによってホールを排出することで、ＧＧ構造とＥＥ構造との間におけるフローティング領域の電位変動を抑制することができる。
例えば、特許文献１には、ＧＧＥＥ構造のＩＥ型ＩＧＢＴにおいて、エミッタ電位に接続された２つのトレンチゲートの幅を、ゲート電位に接続された２つのトレンチゲートの幅よりも小さくする技術が開示されている。これにより、ＥＥ構造で構成されるホールコレクタセル領域において、２つのトレンチゲート間のボディ領域と、２つのトレンチゲートとを１つのエミッタ電位用のコンタクトホールで接続することができる。
特開２０１７−１５７７３３号公報
本願発明者は、ＧＧＥＥ構造でセルをシュリンクさせ、オン電圧を低減させることで、半導体装置の性能を向上させることを検討している。しかし、ＧＧＥＥ構造でセルをシュリンクする場合、ＧＧ構造で構成されるアクティブセル領域において、エミッタ電位用のコンタクトホールの形成が困難となる。
従来のＧＧ構造では、エミッタ電位用のコンタクトホールは、アクティブセル領域のメサ幅（ゲート電位に接続された２つのトレンチゲートの間の半導体領域の幅）に収まる位置に形成される必要がある。ホールコレクタセル領域においては、ホールコレクタセル領域のトレンチゲートに、エミッタ電位用のコンタクトホールが接続されても問題は無い。これに対して、アクティブセル領域のトレンチゲートには、ゲート電位が接続されるため、アクティブセル領域のトレンチゲートに、エミッタ電位用のコンタクトホールが接続されてはならない。
また、セルのシュリンクを行った場合、半導体チップ内にトレンチを増やすことができるが、トレンチ密度の増加に伴ってゲート容量が増加する。このため、入力容量Ｃｉｅｓおよび帰還容量Ｃｒｅｓの増加に伴うスイッチング特性の悪化を抑制することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視において第１方向と直交する第２方向において互いに隣接している第１トレンチおよび第２トレンチと、第１トレンチおよび第２トレンチに挟まれた半導体基板に形成された第１導電型の第１ベース領域と、を有する。また、半導体装置は、ベース領域内に形成され、且つ、第１導電型と反対の第２導電型の第１エミッタ領域と、第１エミッタ領域および第１ベース領域に形成された第１コンタクトホールと、第１コンタクトホール内に形成され、且つ、第１エミッタ領域および第１ベース領域に接するエミッタ電位電極と、を有する。ここで、第１トレンチ内には、ゲート電位に接続された第１ゲート電極が形成され、第２トレンチ内には、第１絶縁膜が形成され、平面視において、第１コンタクトホールは、第２トレンチに重なる位置に形成され、第１コンタクトホールの底部は、第２トレンチ内の第１絶縁膜上、および、第１ベース領域内に位置している。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置である半導体チップを示す平面図である。 実施の形態１の半導体装置を示す要部平面図である。 実施の形態１の半導体装置を示す断面図である。 本願発明者が実験した結果を示すグラフである。 実施の形態１の半導体装置の製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 本願発明者が実験した結果を示すグラフである。 実施の形態１の変形例１の半導体装置を示す断面図である。 実施の形態２の半導体装置を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 図１９に続く製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 実施の形態３の半導体装置を示す要部平面図である。 実施の形態４の半導体装置を示す要部平面図である。 実施の形態５の半導体装置を示す要部平面図である。 実施の形態６の半導体装置を示す要部平面図である。 実施の形態６の半導体装置を示す断面図である。 実施の形態７の半導体装置を示す要部平面図である。 実施の形態７の半導体装置を示す断面図である。 実施の形態８の半導体装置を示す断面図である。 実施の形態９の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
また、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
また、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。
（実施の形態１）
以下に、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＧＧＥＥ型構造を基本構造として開発された新しい構造のＩＥ型ＩＧＢＴを備えた半導体装置である。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの平面図である。図１は平面図であるが、図面を見易くするため、ゲート電位電極ＧＥ、エミッタ電位電極ＥＥおよびガードリングＧＲにハッチングを付している。
図１に示すように、半導体チップＣＨＰの大部分はエミッタ電位電極ＥＥで覆われており、エミッタ電位電極ＥＥの下方にＩＧＢＴなどの主要な半導体素子が形成されている。エミッタ電位電極ＥＥの外周には、ゲート電位電極ＧＥが形成され、ゲート電位電極ＧＥの外周には、ガードリングＧＲが形成されている。エミッタ電位電極ＥＥの中央部付近の破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域は、ゲートパッドＧＰである。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体チップＣＨＰを、他のチップまたは配線基板などに電気的に接続させることが可能となる。
図２は、半導体チップＣＨＰの要部平面図であり、エミッタ電位電極ＥＥ下の平面図に対応している。図３は、図２に示されるＡ−Ａ線に沿った断面図である。なお、図２は平面図であるが、ゲート電極Ｇ１、ゲート電極Ｇ２およびエミッタ電位電極ＥＥにハッチングを付している。
本実施の形態の半導体装置は、ゲート電位電極ＧＥに電気的に接続されたトレンチゲートであるゲート電極Ｇ１と、２つのゲート電極Ｇ１に囲まれた領域とを有するアクティブセル領域ＡＣ、および、アクティブセル領域ＡＣ以外のインアクティブセル領域ＩＡＣを有する。インアクティブセル領域ＩＡＣには、エミッタ電位電極ＥＥに電気的に接続されたトレンチゲートであるゲート電極Ｇ２と、２つのゲート電極Ｇ２に囲まれた領域とを有するホールコレクタセル領域ＨＣＣが形成されており、ホールコレクタセル領域ＨＣＣの周囲は、ベース領域（不純物領域）ＰＢおよびフローティング領域（不純物領域）ＰＦが形成されている。
アクティブセル領域ＡＣは、本実施の形態におけるＩＧＢＴの主回路を構成している領域である。アクティブセル領域ＡＣでは、図２に示されるように、２つのトレンチＴ１がＹ方向に延在しており、この２つのトレンチＴ１は、Ｙ方向と直交するＸ方向で互いに隣接して配置されている。また、図３に示されるように、トレンチＴ１内にはゲート電極Ｇ１が埋め込まれているが、トレンチＴ１の一部においては、トレンチＴ１の下部にゲート電極Ｇ１が埋め込まれ、トレンチＴ１の上部に層間絶縁膜ＩＬ２が埋め込まれている。また、ここでは図示をしないが、ゲート電極Ｇ１は、図１に示されるゲート電位電極ＧＥに電気的に接続されており、ＩＧＢＴの動作時に、ゲート電極Ｇ１にはゲート電位が印加される。
Ｘ方向において、２つのトレンチＴ１に挟まれた領域における半導体基板ＳＢの表面には、ｐ型のベース領域ＰＢが形成されており、ベース領域ＰＢの表面には、複数のｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。
各エミッタ領域ＮＥおよびベース領域ＰＢは、Ｙ方向に延在するコンタクトホールＣＨ１に接しており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１下の半導体基板ＳＢには、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域（不純物領域）ＰＲが形成されている。従って、ＩＧＢＴの動作時に、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲには、エミッタ電位が印加される。
また、Ｙ方向において、エミッタ領域ＮＥは、ベース領域ＰＢの表面全体には形成されておらず、一定の間隔で複数配置されている。すなわち、複数のエミッタ領域ＮＥは、ベース領域ＰＢによって、Ｙ方向で互いに分離されるように形成されている。
また、コンタクトホールＣＨ１は、平面視において、一方のトレンチＴ１と重なる位置に形成されている。しかし、この位置におけるトレンチＴ１の上部には、層間絶縁膜ＩＬ２が形成されている。このため、コンタクトホールＣＨ１内に形成されているエミッタ電位電極ＥＥは、トレンチＴ１内に形成されているゲート電極Ｇ１には接触していない。
インアクティブセル領域ＩＡＣは、アクティブセル領域ＡＣ以外の領域であり、ベース領域ＰＢ内にエミッタ領域ＮＥを有さない領域である。インアクティブセル領域ＩＡＣの大部分は、その表面にベース領域ＰＢが形成されたフローティング領域ＰＦであるが、インアクティブセル領域ＩＡＣの一部には、ホールコレクタセル領域ＨＣＣが形成されている。すなわち、Ｘ方向で隣接するアクティブセル領域ＡＣとホールコレクタセル領域ＨＣＣとの間には、フローティング領域ＰＦが形成されている。
ホールコレクタセル領域ＨＣＣでは、図２に示されるように、２つのトレンチＴ２がＹ方向に延在しており、この２つのトレンチＴ２は、Ｙ方向と直交するＸ方向で互いに隣接して配置されている。また、トレンチＴ２内にはゲート電極Ｇ２が埋め込まれている。
２つのトレンチＴ２に挟まれた領域における半導体基板ＳＢの表面には、ｐ型のベース領域ＰＢが形成されているが、アクティブセル領域ＡＣと異なり、ホールコレクタセル領域ＨＣＣのベース領域ＰＢの表面には、ｎ型のエミッタ領域ＮＥが形成されていない。
ベース領域ＰＢは、Ｙ方向に延在するコンタクトホールＣＨ２に接しており、コンタクトホールＣＨ２内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ２下の半導体基板ＳＢには、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域ＰＲが形成されている。
また、コンタクトホールＣＨ２は、平面視において、一方のトレンチＴ２と重なる位置に形成されている。従って、コンタクトホールＣＨ２内に形成されているエミッタ電位電極ＥＥは、トレンチＴ２内に形成されているゲート電極Ｇ２に直接接している。従って、ホールコレクタセル領域ＨＣＣにおいて、ＩＧＢＴの動作時に、ゲート電極Ｇ２、ベース領域ＰＢおよびボディ領域ＰＲには、エミッタ電位が印加される。
本実施の形態では、Ｘ方向におけるアクティブセル領域ＡＣおよびホールコレクタセル領域ＨＣＣの各々の幅は、２μｍ以下であり、例えば１μｍである。なお、アクティブセル領域ＡＣの幅は、ホールコレクタセル領域ＨＣＣの幅と異なっていてもよい。また、アクティブセル領域ＡＣとホールコレクタセル領域ＨＣＣとの間のフローティング領域ＰＦの幅は、１〜６μｍであり、例えば３μｍである。
次に、図３を用いて、本実施の形態の半導体装置の断面構造を説明する。
半導体基板ＳＢには、低濃度のｎ型の不純物領域であるドリフト領域（不純物領域）ＮＶが形成されている。半導体基板ＳＢの裏面側には、ドリフト領域ＮＶよりも高い不純物濃度を有するｎ型のフィールドストップ領域（不純物領域）ＮＳ、ｐ型のコレクタ領域（不純物領域）ＰＣ、および、金属膜からなるコレクタ電位電極ＣＥが形成されている。ＩＧＢＴの動作時に、コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、コレクタ電位が印加される。
半導体基板ＳＢの表面側には、トレンチＴ１およびトレンチＴ２が形成されている。トレンチＴ１およびトレンチＴ２の各々の深さは、２〜５μｍであり、例えば３μｍである。トレンチＴ１およびトレンチＴ２の内部には、ゲート絶縁膜ＧＦを介して、それぞれゲート電極Ｇ１およびゲート電極Ｇ２が埋め込まれている。上述したように、ゲート電極Ｇ１はゲート電位電極ＧＥに電気的に接続しており、ＩＧＢＴの動作時に、ゲート電極Ｇ１にはゲート電位が印加される。また、ゲート電極Ｇ２はエミッタ電位電極ＥＥと接続しており、ＩＧＢＴの動作時に、ゲート電極Ｇ２にはエミッタ電位が印加される。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極Ｇ１およびゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
なお、２つのトレンチＴ１の一方では、トレンチＴ１の下部にゲート電極Ｇ１が形成され、トレンチＴ１の上部に層間絶縁膜ＩＬ２が形成されている。
ゲート電極Ｇ１とゲート電極Ｇ２との間の半導体基板ＳＢには、ｐ型のフローティング領域ＰＦが形成されており、フローティング領域ＰＦの表面には、ｐ型のベース領域ＰＢが形成されている。トレンチＴ１の底部およびトレンチＴ２の底部の周辺で、電界が集中することによる耐圧低下を防ぐため、フローティング領域ＰＦは、トレンチＴ１の底部およびトレンチＴ２の底部よりも深い位置にまで形成されていることが好ましく、トレンチＴ１の底部およびトレンチＴ２の底部を覆うように形成されていることが、より好ましい。
２つのゲート電極Ｇ１の間の半導体基板ＳＢ、および、２つのゲート電極Ｇ２の間の半導体基板ＳＢには、ドリフト領域ＮＶよりも高い不純物濃度を有するホールバリア領域ＮＨＢが形成されており、ホールバリア領域ＮＨＢの表面には、ｐ型のベース領域ＰＢが形成されている。ホールバリア領域ＮＨＢは、主に、ホール蓄積効果を向上させるために設けられており、これによりＩＥ効果を向上させることができる。
２つのゲート電極Ｇ１の間のｐ型のベース領域ＰＢ（アクティブセル領域ＡＣのｐ型のベース領域ＰＢ）には、ホールバリア領域ＮＨＢよりも高い不純物濃度を有するｎ型のエミッタ領域ＮＥが形成されているが、２つのゲート電極Ｇ２の間のｐ型のベース領域ＰＢ（ホールコレクタセル領域ＨＣＣのｐ型のベース領域ＰＢ）には、エミッタ領域ＮＥが形成されていない。
エミッタ領域ＮＥ、ベース領域ＰＢ、ゲート電極Ｇ１およびゲート電極Ｇ２の各々の上面上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２は、例えば酸化シリコン膜である。そして、コンタクトホールＣＨ１およびコンタクトホールＣＨ２が、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１およびゲート絶縁膜ＧＦを貫通し、且つ、半導体基板ＳＢ内に達するように形成されている。
アクティブセル領域ＡＣにおいて、コンタクトホールＣＨ１は、エミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達するように形成されている。また、平面視において、コンタクトホールＣＨ１は、２つのトレンチＴ１の一方と重なる位置に形成されている。上述のように、一方のトレンチＴ１では、トレンチＴ１の下部にゲート電極Ｇ１が形成され、トレンチＴ１の上部に層間絶縁膜ＩＬ２が形成されている。このため、コンタクトホールＣＨ１の底部は、ゲート電極Ｇ１に接触することなく、トレンチＴ１内の層間絶縁膜ＩＬ２上、および、ベース領域ＰＢ内に位置している。
ホールコレクタセル領域ＨＣＣにおいて、コンタクトホールＣＨ２は、ベース領域ＰＢに達するように形成されている。また、平面視において、コンタクトホールＣＨ２は、２つのトレンチＴ２の一方と重なる位置に形成されている。このため、コンタクトホールＣＨ２の底部は、ゲート電極Ｇ２に直接接し、トレンチＴ２内のゲート電極Ｇ２上、および、ベース領域ＰＢ内に位置している。
コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の底部は、ベース領域ＰＢ内に配置されており、ホールバリア領域ＮＨＢまでは達していない。コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の底部の周辺には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域ＰＲが形成されている。ボディ領域ＰＲは、ベース領域ＰＢの一部として設けられ、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に埋め込まれるエミッタ電位電極ＥＥとの接触抵抗を低くするため、並びに、ラッチアップを防止するために設けられている。
層間絶縁膜ＩＬ２上には、エミッタ電位電極ＥＥが形成されており、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内には、エミッタ電位電極ＥＥが埋め込まれている。従って、アクティブセル領域ＡＣにおいて、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲには、エミッタ電位が印加され、ホールコレクタセル領域ＨＣＣにおいて、ゲート電極Ｇ２、ベース領域ＰＢおよびボディ領域ＰＲには、エミッタ電位が印加される。なお、インアクティブセル領域ＩＡＣのフローティング領域ＰＦには、コンタクトホールＣＨ１およびコンタクトホールＣＨ２が配置されておらず、エミッタ電位およびゲート電位などの電位が印加されない。
ホールコレクタセル領域ＨＣＣは、主に、寄生ｐ型ＭＯＳＦＥＴ動作を行い、ｐ型のフローティング領域ＰＦ付近に蓄積されているホールを排出するために設けられている。寄生ｐ型ＭＯＳＦＥＴは、ｎ型のドリフト領域ＮＶからｐ型のフローティング領域ＰＦ、ｎ型のホールバリア領域ＮＨＢおよびｐ型のベース領域ＰＢのうち、トレンチＴ２の底部に近い部分を通る電流経路により、正孔電流が流れることで動作する。すなわち、寄生ｐ型ＭＯＳＦＥＴは、エミッタ電位電極ＥＥと接続されているゲート電極Ｇ２をゲートとし、ｐ型のフローティング領域ＰＦをソースとし、ｐ型のベース領域ＰＢをドレインとし、ｎ型のホールバリア領域ＮＨＢをチャネルとすることで構成されている。これにより、ＩＧＢＴのターンオン時に、トレンチＴ２の底部の周辺に存在するホールがキャリアとして排出される。よって、フローティング領域ＰＦの電位変動を抑制することができる。
＜半導体装置の主な特徴＞
以下に、本実施の形態の半導体装置の主な特徴について説明する。
まず、本実施の形態では、例えば特許文献１のような従来構造と比較して、アクティブセル領域ＡＣにおいて、ゲート電位が印加される２つのゲート電極Ｇ１間の距離を狭くしている。これにより、アクティブセル領域ＡＣをシュリンクできるため、半導体装置の微細化を図ることができる。そして、アクティブセル領域ＡＣのシュリンクによって、ＩＥ効果を向上させることができるため、ＩＧＢＴのオン電圧の低減を行うことが可能となる。すなわち、半導体装置の性能を向上させることができる。
図４は、本願発明者が実験した結果を示すグラフである。ここでは、ゲート電極Ｇ１の電圧を１５Ｖで固定し、３Ｄ−ＴＣＡＤによって、単位面積当たりのオン電圧Ｖｃとオン電流Ｉｃとを評価している。図中の〇印は、特許文献１のような従来構造の半導体装置であり、図中の●印は、本実施の形態の半導体装置である。図４から判るように、本実施の形態（●印）では、例えばオン電流Ｉｃが３００〜５００Ａ／ｃｍ２の時、オン電圧Ｖｃを０．０８〜０．１１Ｖ程度下げることが出来ている。
また、このシュリンクを行うにあたり、図２に示されるように、平面視において、コンタクトホールＣＨ１は、２つのトレンチＴ１の一方と重なる位置に形成し、コンタクトホールＣＨ２は、２つのトレンチＴ２の一方と重なる位置に形成している。ここで、ホールコレクタセル領域ＨＣＣでは、エミッタ電位電極ＥＥが形成されるコンタクトホールＣＨ２と、エミッタ電位が印加されるゲート電極Ｇ２とが接しても問題は無い。しかし、アクティブセル領域ＡＣでは、ゲート電極Ｇ１にはゲート電位が印加されるため、エミッタ電位電極ＥＥが形成されるコンタクトホールＣＨ１と、ゲート電極Ｇ１とは、接触してはならない。
従って、図３に示されるように、本実施の形態では、トレンチＴ１の一部において、トレンチＴ１内に形成されていたゲート電極Ｇ１を後退させ、トレンチＴ１の上部に絶縁膜である層間絶縁膜ＩＬ２を形成している。このため、平面視において、コンタクトホールＣＨ１とトレンチＴ１とが重なる領域において、コンタクトホールＣＨ１の底部は、トレンチＴ１内の層間絶縁膜ＩＬ２上に位置している。よって、ゲート電極Ｇ１がエミッタ電位電極ＥＥに接触することがない。
このように、本実施の形態では、半導体装置の性能を向上させると共に、半導体装置の微細化を図ることができるが、シュリンクを行ったことに伴い、チップ単位面積当たりのトレンチ密度が増加する。これは、入力容量Ｃｉｅｓなどの容量が増加することにもなる。入力容量Ｃｉｅｓが増加すると、ターンオン時のスイッチング特性が悪化する問題がある。ここで、ＩＧＢＴの入力容量Ｃｉｅｓは、ゲート・エミッタ間容量Ｃｇｅ、ゲート・コレクタ間容量Ｃｇｃ、および、コレクタ・エミッタ間容量Ｃｃｅで構成され、以下の式（１）を用いて表される。
Ｃｉｅｓ＝Ｃｇｅ＋Ｃｇｃ （１）
ゲート・エミッタ間は空乏層がほとんど広がらないため、ゲート・エミッタ間容量Ｃｇｅは大きい。一方、ゲート・コレクタ間は空乏層が広がるため、ゲート・コレクタ間容量Ｃｇｃは小さい。従って、入力容量Ｃｉｅｓの増加は、容量Ｃｇｅの増加による影響が大きい。
上述のように、本実施の形態では、平面視でコンタクトホールＣＨ１と重なる領域において、トレンチＴ１内に形成されていたゲート電極Ｇ１を後退させている。これにより、容量Ｃｇｅが低下するため、入力容量Ｃｉｅｓの増加を抑制することができる。従って、スイッチング特性の悪化を抑制することができる。
また、本実施の形態の平面視における他の特徴として、図２に示されるように、アクティブセル領域ＡＣにおいて、コンタクトホールＣＨ１を千鳥配置のように交互に配置していることが挙げられる。すなわち、Ｙ方向において、トレンチＴ１は、一方のトレンチＴ１内に層間絶縁膜ＩＬ２が形成され、且つ、他方のトレンチＴ１内にゲート電極Ｇ１が形成された第１箇所（紙面の上側）と、一方のトレンチＴ１内にゲート電極Ｇ１が形成され、且つ、他方のトレンチＴ１内に層間絶縁膜ＩＬ２が形成された第２箇所（紙面の下側）と、を有する。そして、これらの第１箇所および第２箇所が、Ｙ方向において交互に配置されている。言い換えれば、アクティブセル領域ＡＣにおいて、トレンチＴ１内に層間絶縁膜ＩＬ２が形成されている箇所、および、コンタクトホールＣＨ１内にエミッタ電位電極ＥＥが形成されている箇所が、千鳥配置となっている。
このような千鳥配置とすることで、アクティブセル領域ＡＣにおいて、電子および正孔の出入り口が分散するため、電流による熱が特定箇所に集中しなくなる。従って、ＩＧＢＴの熱破壊耐性を向上させることができる。
また、エミッタ電位電極ＥＥのエミッタパッドＥＰに、金または銅などのワイヤボンディングを形成する際、コンタクトホールＣＨ１がストライプ状であると、ワイヤボンディングがエミッタ電位電極ＥＥから剥がれ易くなる場合がある。すなわち、ＵＳ（Ultra Sonic）方向の依存性の影響により、コンタクトホールＣＨ１上のエミッタパッドＥＰの一部に、ボンディング時の応力に弱い箇所があると、ストライプ状のコンタクトホールＣＨ１の上方全体が連続して応力に弱い箇所となる場合がある。本実施の形態のように、コンタクトホールＣＨ１が千鳥配置であることで、仮に、コンタクトホールＣＨ１上のエミッタパッドＥＰの一部に応力に弱い箇所があったとしても、他の箇所は、この応力に弱い箇所の影響を受けない。従って、ＵＳ方向の依存性の影響が少なくなるので、上記の剥離を抑制することができる。
また、このような千鳥配置は、アクティブセル領域ＡＣだけでなく、ホールコレクタセル領域ＨＣＣでも実施することが好ましい。これにより、上記の熱破壊耐性および剥離の抑制を、更に向上させることができる。
＜半導体装置の製造方法＞
以下に、図５〜図１５を用いて、本実施の形態の半導体装置の製造方法について説明する。図５〜図１５は、図２に示されるＡ−Ａ断面の製造工程である。
図５は、ドリフト領域ＮＶ、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦの形成工程を示している。
まず、半導体基板ＳＢにｎ型のドリフト領域ＮＶを形成する。ドリフト領域ＮＶは、予めｎ型の不純物が導入された半導体基板ＳＢを用意し、そのｎ型の半導体基板ＳＢをドリフト領域ＮＶとして用いることで形成される、または、ｐ型の半導体基板ＳＢを用意し、そのｐ型の半導体基板ＳＢ上にエピタキシャル法によって形成される。なお、本実施の形態では、ドリフト領域ＮＶを半導体基板ＳＢとして説明することもある。
次に、フォトリソグラフィ法およびイオン注入法を用いて、ドリフト領域ＮＶの表面に、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。ホールバリア領域ＮＨＢは、ドリフト領域ＮＶよりも高い不純物濃度を有する。
ホールバリア領域ＮＨＢを形成するための不純物は、例えば燐（Ｐ）であり、イオン注入の条件は、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２程度とし、エネルギーを３００ｋｅＶ以上とする。また、このイオン注入は、複数回に分けて行われてもよく、その場合には、５００〜２５００ｋｅＶの範囲内で行う。フローティング領域ＰＦを形成するための不純物は、例えばボロン（Ｂ）であり、イオン注入の条件は、ドーズ量を４×１０１３／ｃｍ２程度とし、エネルギーを７５ｋｅＶ以上とする。また、このイオン注入は、複数回に分けて行われてもよく、その場合には、２００〜１５００ｋｅＶの範囲内で行う。
図６は、トレンチＴ１およびトレンチＴ２の形成工程を示している。
まず、半導体基板ＳＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜のような絶縁膜ＩＦ１を形成し、フォトリソグラフィ法およびドライエッチングを用いて、絶縁膜ＩＦ１をパターニングする。次に、パターニングされた絶縁膜ＩＦ１をハードマスクとして、半導体基板ＳＢをエッチングすることで、半導体基板ＳＢにトレンチＴ１およびトレンチＴ２を形成する。その後、ウェットエッチング処理などによって、絶縁膜ＩＦ１を除去する。
ここで、トレンチＴ１およびトレンチＴ２は、図２に示されるように、平面視においてＹ方向に延在するように連続的に形成される。
図７は、熱処理工程、および、ゲート絶縁膜ＧＦの形成工程を示している。
まず、半導体基板ＳＢに対して熱処理を行うことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理により、ホールバリア領域ＮＨＢは、トレンチＴ１およびトレンチＴ２の各々の底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴ１およびトレンチＴ２の各々の底部を覆うように、トレンチＴ１およびトレンチＴ２の各々の底部よりも深い位置まで拡散する。
なお、上述の複数回のイオン注入を行った場合には、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦが既に深い位置まで形成されているため、この熱処理工程を省略できる、または、熱処理工程の時間を短くすることができる。
次に、半導体基板ＳＢに対して熱酸化処理を行うことで、トレンチＴ１の内壁、トレンチＴ２の内壁、フローティング領域ＰＦの上面、および、ホールバリア領域ＮＨＢの上面に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦが形成される。ゲート絶縁膜ＧＦの厚さは、例えば１００ｎｍである。
図８は、導電性膜ＦＧの形成工程を示している。
トレンチＴ１の内部およびトレンチＴ２の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＦ上に、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜ＦＧを形成する。導電性膜ＦＧの厚さは、例えば６００ｎｍである。
図９は、ゲート電極Ｇ１およびゲート電極Ｇ２の形成工程を示している。
導電性膜ＦＧに対して、フォトリソグラフィ法およびドライエッチング処理を用いることで、トレンチＴ１の外部およびトレンチＴ２の外部に形成されていた導電性膜ＦＧを除去する。これにより、トレンチＴ１の内部およびトレンチＴ２の内部に残された導電性膜ＦＧが、ゲート電極Ｇ１およびゲート電極Ｇ２となる。
図１０は、ベース領域ＰＢおよびエミッタ領域ＮＥの形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法を用いることで、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢは、フローティング領域ＰＦよりも高い不純物濃度を有する不純物領域である。ベース領域ＰＢを形成するための不純物は、例えばボロン（Ｂ）であり、イオン注入の条件は、ドーズ量を１×１０１３／ｃｍ２程度とし、エネルギーを１００ｋｅＶ程度とする。
次に、フォトリソグラフィ法およびイオン注入法を用いることで、アクティブセル領域ＡＣのベース領域ＰＢの表面に、ｎ型のエミッタ領域ＮＥを形成する。エミッタ領域ＮＥは、ホールバリア領域ＮＨＢよりも高い不純物濃度を有する不純物領域である。この時、ホールコレクタセル領域ＨＣＣのベース領域ＰＢには、エミッタ領域ＮＥを形成しない。エミッタ領域ＮＥを形成するための不純物は、例えば砒素（Ａｓ）であり、イオン注入の条件は、ドーズ量を５×１０１５／ｃｍ２程度とし、エネルギーを８０ｋｅＶ程度とする。
図１１は、層間絶縁膜ＩＬ１の形成工程を示している。
まず、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびゲート電極Ｇ２の各々の上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような層間絶縁膜ＩＬ１を形成する。次に、フォトリソグラフィ法およびドライエッチング処理を用いて、層間絶縁膜ＩＬ１に開口パターンを形成する。この開口パターンは、２つのゲート電極Ｇ１の一方を選択的に開口している。
図１２は、ゲート電極Ｇ１の後退工程を示している。
層間絶縁膜ＩＬ１をマスクとして、エッチング処理を行うことで、層間絶縁膜ＩＬ１から露出している一方のゲート電極Ｇ１を後退させる。このエッチング処理は、異方性エッチング処理または等方性エッチング処理のどちらでも構わない。ゲート電極Ｇ１の後退量は、このエッチング処理の時間を調整することで、適宜設定することができる。ここでは、トレンチＴ１の上部のゲート電極Ｇ１を除去し、トレンチＴ１の下部にゲート電極Ｇ１が残されている場合を例示しており、ゲート電極Ｇ１の上面の位置は、ベース領域ＰＢよりも低い位置であり、後述の層間絶縁膜ＩＬ２が、ベース領域ＰＢよりも深い位置まで形成される場合を例示している。
図１３は、層間絶縁膜ＩＬ２の形成工程を示している。
まず、ゲート電極Ｇ１が後退したトレンチＴ１の内部を埋め込むように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような層間絶縁膜ＩＬ２を形成する。その後、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing）法などによって、層間絶縁膜ＩＬ２の上面を平坦化してもよい。
図１４は、コンタクトホールＣＨ１、コンタクトホールＣＨ２およびボディ領域ＰＲの形成工程を示している。
フォトリソグラフィ法およびドライエッチング処理を用いることで、アクティブセル領域ＡＣにおいて、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＦおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達するコンタクトホールＣＨ１を形成する。また、ホールコレクタセル領域ＨＣＣにおいて、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１およびゲート絶縁膜ＧＦを貫通し、且つ、ベース領域ＰＢに達するコンタクトホールＣＨ２を形成する。
上述のように、平面視において、コンタクトホールＣＨ１は、２つのトレンチＴ１の一方と重なる位置に形成され、コンタクトホールＣＨ１の底部は、ゲート電極Ｇ１に接触することなく、トレンチＴ１内の層間絶縁膜ＩＬ２上、および、ベース領域ＰＢ内に位置している。また、平面視において、コンタクトホールＣＨ２は、２つのトレンチＴ２の一方と重なる位置に形成され、コンタクトホールＣＨ２の底部は、トレンチＴ２内のゲート電極Ｇ２上、および、ベース領域ＰＢ内に位置している。
次に、フォトリソグラフィ法およびイオン注入法を用いることで、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の下部のベース領域ＰＢ内に、ｐ型のボディ領域ＰＲを形成する。ボディ領域ＰＲは、ベース領域ＰＢよりも高い不純物濃度を有する不純物領域である。また、アクティブセル領域ＡＣのボディ領域ＰＲは、ｎ型のエミッタ領域ＮＥに接しないように形成される。ボディ領域ＰＲを形成するための不純物は、例えば二フッ化ボロン（ＢＦ２）であり、イオン注入の条件は、ドーズ量を５×１０１５／ｃｍ２程度とし、エネルギーを８０ｋｅＶ程度とする。その後、各不純物領域を活性化させるための熱処理が行われる。
図１５は、エミッタ電位電極ＥＥの形成工程を示している。
まず、コンタクトホールＣＨ１およびコンタクトホールＣＨ２を埋め込むように、層間絶縁膜ＩＬ２上に、例えばスパッタリング法によって、例えばアルミニウム膜を形成する。その後、フォトリソグラフィ法およびドライエッチング処理を用いて、このアルミニウム膜をパターニングすることで、エミッタ電位電極ＥＥが形成される。この時、図１に示されるゲート電位電極ＧＥおよびガードリングＧＲも、上記のアルミニウム膜をパターニングすることで形成される。
また、上記アルミニウム膜の形成前に、例えば窒化チタン膜からなるバリアメタル膜を形成し、このバリアメタル膜上に、上記アルミニウム膜を形成してもよい。すなわち、エミッタ電位電極ＥＥなどを、バリアメタル膜とアルミニウム膜との積層膜としてもよい。
その後、半導体基板ＳＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電位電極ＣＥを形成することで、図３に示される構造が得られる。
まず、必要に応じて、半導体基板ＳＢの裏面に対して研磨処理を実施し、半導体基板ＳＢの厚さを薄くする。次に、半導体基板ＳＢの裏面側からイオン注入を行う。このイオン注入により、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。フィールドストップ領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有する不純物領域である。フィールドストップ領域ＮＳを形成するための不純物は、例えば燐（Ｐ）であり、イオン注入の条件は、ドーズ量を７×１０１２／ｃｍ２程度とし、エネルギーを３５０ｋｅＶ程度とする。コレクタ領域ＰＣを形成するための不純物は、例えばボロン（Ｂ）であり、イオン注入の条件は、ドーズ量を１×１０１３／ｃｍ２程度とし、エネルギーを４０ｋｅＶ程度とする。
次に、半導体基板ＳＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜などの金属膜からなるコレクタ電位電極ＣＥを形成する。
以上により、本実施の形態の半導体装置が製造される。
（変形例１）
以下に、実施の形態１の変形例１の半導体装置を、図１６および図１７を用いて説明する。図１６は、本願発明者が実験した結果を示すグラフであり、図１７は、変形例１の半導体装置の断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、一例として、トレンチＴ１内の層間絶縁膜ＩＬ２がベース領域ＰＢよりも深い位置まで形成され、トレンチＴ１の下部にゲート電極Ｇ１が残されている場合を示した。
図１６は、ゲート電極Ｇ１を後退させるエッチング量によって変化するオン電圧Ｖｃと入力容量Ｃｉｅｓと関係を示している。図１６において、二点鎖線は、ゲート電極Ｇ１の上面がベース領域ＰＢよりも浅い位置になる程度に、トレンチＴ１内のゲート電極Ｇ１をエッチングした場合を示している。一点鎖線、鎖線および実線は、ゲート電極Ｇ１の上面がベース領域ＰＢよりも深い位置になる程度に、トレンチＴ１内のゲート電極Ｇ１をエッチングした場合を示し、エッチング量は、一点鎖線、鎖線および実線の順番で大きくなっている。また、実線は、トレンチＴ１内のゲート電極Ｇ１を全て除去した場合を示している。
図１６のグラフから判るように、ゲート電極Ｇ１のエッチング量が多い程、入力容量Ｃｉｅｓの増加を抑制することができ、トレンチＴ１内のゲート電極Ｇ１を全て除去した場合（実線）に、最もその効果が大きい。従って、実線の場合に、ＩＧＢＴのスイッチング特性の悪化を最も抑制することができる。
図１７は、変形例１において、図１６の実線の半導体装置の断面図を示している。ゲート電極Ｇ１が全て除去されたトレンチＴ１内には、層間絶縁膜ＩＬ２が埋め込まれている。このため、図２の平面図において、層間絶縁膜ＩＬ２の下にはゲート電極Ｇ１が無いので、紙面の上側（第１箇所）のゲート電極Ｇ１、および、紙面の下側（第２箇所）のゲート電極Ｇ１は、アクティブセル領域ＡＣの端部において、それぞれ個別にゲート電位電極ＧＥに接続される。
また、上述のように、図１７の構造（図１６の実線）において、入力容量Ｃｉｅｓの増加が最も抑制されるが、本願発明者の検討によれば、オン電圧Ｖｃの低電圧化という観点では、トレンチＴ１内のゲート電極Ｇ１を全て除去しない方が、効果的であった。例えば、図１７の構造では、オン電圧Ｖｃは０．０４Ｖ低下したが、図３の構造（図１６の一点鎖線）では、オン電圧Ｖｃは０．１１Ｖ低下した。このように、オン電圧Ｖｃの低電圧化とスイッチング特性の向上とはトレードオフの関係にあるので、所望のデバイス特性に応じて、種々変更することが望ましい。
（変形例２）
以下に、実施の形態１の変形例２の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１の半導体装置は、特に高速でスイッチング動作を行うＩＧＢＴで有効である。そのためには、半導体基板ＳＢの裏面側に形成されているｐ型のコレクタ領域ＰＣの不純物濃度は、できる限り薄いことが好ましい。コレクタ領域ＰＣを形成するための不純物は、例えばボロンであり、イオン注入の条件は、ドーズ量を１×１０１２／ｃｍ２〜２×１０１３／ｃｍ２程度とし、エネルギーを１０〜１００ｋｅＶ程度とする。しかしながら、コレクタ領域ＰＣの不純物濃度が薄い場合、ＩＧＢＴのオフ時にｋｉｒｋ効果が強く寄与し、絶縁破壊が引き起こされ易くなる。
このような不具合を解消するため、フィールドストップ領域ＮＳの形成手段に、複数回のイオン注入を用いることが有効である。フィールドストップ領域ＮＳを形成するための不純物は、燐またはプロトンであり、イオン注入の条件は、ドーズ量を５×１０１２／ｃｍ２〜１×１０１４／ｃｍ２程度とする。半導体基板ＳＢの裏面からのフィールドストップ領域ＮＳの深さは、３０μｍ以下であり、例えば５〜２０μｍである。
このような手段を用いることで、ＩＧＢＴのオフ時のサージ電圧を抑制し、絶縁破壊を防止することができる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図１８を用いて説明する。図１８は、実施の形態２の半導体装置の断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、ゲート電極Ｇ１が後退したトレンチＴ１内に、層間絶縁膜ＩＬ２を完全に埋め込んでいた。実施の形態２では、図１８に示されるように、トレンチＴ１内の層間絶縁膜ＩＬ２の一部に、空洞ＶＯを形成している。
例えば、半導体チップＣＨＰに熱が加わった際に、トレンチＴ１の内部に応力が発生し、トレンチＴ１の周辺の半導体基板ＳＢにおいて、欠陥または転位が生じる懸念がある。しかし、このような空洞ＶＯを形成しておくことで、応力を緩和することができるので、上記の欠陥または転位を防止することができる。
また、トレンチＴ１内の層間絶縁膜ＩＬ２上には、コンタクトホールＣＨ１が形成され、コンタクトホールＣＨ１内には、エミッタ電位電極ＥＥが形成される。ここで、コンタクトホールＣＨ１が空洞ＶＯに達すると、空洞ＶＯ内にもエミッタ電位電極ＥＥが形成されてしまい、エミッタ電位電極ＥＥとゲート電極Ｇ１とが短絡する恐れがある。従って、コンタクトホールＣＨ１は、空洞ＶＯに達しないように形成する必要がある。
図１９〜図２１は、実施の形態２の半導体装置の製造方法を示している。
図１９は、図１０に続く製造工程を示している。図１９に示されるように、実施の形態２では、層間絶縁膜ＩＬ１の開口パターンは、トレンチＴ１内に埋め込まれたゲート電極Ｇ１の上面に位置している。ここで、開口パターンの幅は、トレンチＴ１の幅よりも小さくなるように設定される。
次に、図２０に示されるように、層間絶縁膜ＩＬ１に上記開口パターンを形成した状態で、エッチング処理を行うことで、トレンチＴ１内のゲート電極Ｇ１を後退させる。ここで、トレンチＴ１上の層間絶縁膜ＩＬ１が庇状となっているので、この庇の下に存在するゲート電極Ｇ１を除去するために、この後退工程は、等方性エッチング処理で行われることが好ましい。
次に、図２１に示されるように、ゲート電極Ｇ１が後退したトレンチＴ１内を埋め込むように、層間絶縁膜ＩＬ２を形成する。ここで、上述のように、層間絶縁膜ＩＬ１の開口パターンが狭く、層間絶縁膜ＩＬ１が庇状となっているので、アスペクト比が高くなっている。従って、層間絶縁膜ＩＬ２はトレンチＴ１内に完全に埋め込まれず、層間絶縁膜ＩＬ２内に空洞ＶＯを形成することができる。
その後の製造工程は、実施の形態１の図１４以降の製造工程と同様である、以上のようにして、図１８に示される構造を得ることができる。
（実施の形態３）
以下に、実施の形態３の半導体装置を、図２２を用いて説明する。図２２は、実施の形態３の半導体装置の要部平面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態３では、アクティブセル領域ＡＣの２つのゲート電極Ｇ１を、ゲート接続部Ｇ１ａによって接続している。ゲート接続部Ｇ１ａは、ゲート電極Ｇ１と同様に、トレンチＴ１内に埋め込まれて形成されている。このため、ゲート接続部Ｇ１ａは、ゲート電極Ｇ１と一体化している。
本願の主な特徴は、トレンチＴ１内のゲート電極Ｇ１を後退させ、この後退させたゲート電極Ｇ１上に層間絶縁膜ＩＬ２を形成していることであるが、ゲート電極Ｇ１を後退させるエッチング量が大きいと、ゲート電極Ｇ１の抵抗が上昇してしまう。ここで、図２２に示されるように、抵抗が上昇した２つのゲート電極Ｇ１が形成されているトレンチＴ１を接続させ、この接続箇所にゲート接続部Ｇ１ａを設けることで、アクティブセル領域ＡＣにおけるゲート電極Ｇ１全体の抵抗の上昇を抑えることができる。
また、上述の変形例１の図１７で示したような、トレンチＴ１内のゲート電極Ｇ１を全て除去した構造に、実施の形態３のゲート接続部Ｇ１ａを適用することが、最も効果的である。アクティブセル領域ＡＣ内において、このようなゲート接続部Ｇ１ａを複数形成することで、図２２に示す構造を複数回折り返して形成することができる。
なお、実施の形態３の技術を、上述の実施の形態２の半導体装置に適用することもできる。
（実施の形態４）
以下に、実施の形態４の半導体装置を、図２３を用いて説明する。図２３は、実施の形態４の半導体装置の要部平面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態４では、ホールコレクタセル領域ＨＣＣの２つのゲート電極Ｇ２を、ゲート接続部Ｇ２ａによって接続している。ゲート接続部Ｇ２ａは、ゲート電極Ｇ２と同様に、トレンチＴ２内に埋め込まれて形成されている。このため、ゲート接続部Ｇ２ａは、ゲート電極Ｇ２と一体化している。
上述のように、ホールコレクタセル領域ＨＣＣは、主に、寄生ｐ型ＭＯＳＦＥＴ動作によってホールを排出するために設けられている。しかしながら、ホールが大量に排出されすぎると、ＩＥ効果が弱くなって、ターンオン時のスイッチング損失が増加するという問題がある。従って、ゲート接続部Ｇ２ａによって、２つのゲート電極Ｇ２を接続させることで、寄生ｐ型ＭＯＳＦＥＴ動作を抑制することができ、ＩＥ効果を向上させることができる。
なお、実施の形態４の技術を、上述の実施の形態２および３の半導体装置に適用することもできる。
（実施の形態５）
以下に、実施の形態５の半導体装置を、図２４を用いて説明する。図２４は、実施の形態５の半導体装置の要部平面図である。なお、以下の説明では、実施の形態３および実施の形態４との相違点を主に説明する。
実施の形態５では、アクティブセル領域ＡＣにおいて、エミッタ電位電極ＥＥが埋め込まれているコンタクトホールＣＨ１を囲むように、２つのゲート電極Ｇ１を、２つのゲート接続部Ｇ１ａによって接続している。言い換えれば、エミッタ領域ＮＥは、環状のトレンチＴ１によって囲まれている。そして、Ｙ方向で互いに隣接する環状のトレンチＴ１は、ゲート接続部Ｇ１ｂが形成されているトレンチＴ１によって接続している。すなわち、ゲート接続部Ｇ１ｂは、ゲート電極Ｇ１およびゲート接続部Ｇ１ａと一体化している。
このように、２つのゲート電極Ｇ１を、ゲート接続部Ｇ１ａおよびゲート接続部Ｇ１ｂを用いて接続することで、実施の形態３と同様に、ゲート電極Ｇ１の抵抗の上昇を抑えることができる。
また、ホールコレクタセル領域ＨＣＣにおいて、エミッタ電位電極ＥＥが埋め込まれているコンタクトホールＣＨ２を囲むように、２つのゲート電極Ｇ２を、２つのゲート接続部Ｇ２ａによって接続している。言い換えれば、ホールコレクタセル領域ＨＣＣのベース領域ＰＢは、環状のトレンチＴ２によって囲まれている。そして、Ｙ方向で互いに隣接する環状のトレンチＴ２は、フローティング領域ＰＦによって分断されている。
このように、ホールコレクタセル領域ＨＣＣを複数の領域に分断し、これらの間にフローティング領域ＰＦを設けることで、ホールの排出を抑制し、ＩＥ効果を更に向上させることができる。
また、実施の形態５では、アクティブセル領域ＡＣにおけるコンタクトホールＣＨ１の位置と、ホールコレクタセル領域ＨＣＣにおけるコンタクトホールＣＨ２の位置とを、千鳥配置にしている。このため、電子および正孔の出入り口を分散させることができるので、熱破壊耐性を向上させることができる。
なお、実施の形態５の技術を、上述の実施の形態２の半導体装置に適用することもできる。
（実施の形態６）
以下に、実施の形態６の半導体装置を、図２５および図２６を用いて説明する。図２５は、実施の形態６の半導体装置の要部平面図であり、図２６は、図２５に示されるＡ−Ａ線に沿った断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態６のホールコレクタセル領域ＨＣＣでは、コンタクトホールＣＨ２の代わりに、コンタクトホールＣＨ２よりも幅の広いコンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ３は、２つのゲート電極Ｇ２と、２つのゲート電極Ｇ２の間のボディ領域ＰＲ（ベース領域ＰＢ）とに跨るように形成されている。従って、エミッタ電位電極ＥＥは、２つのゲート電極Ｇ２と、２つのゲート電極Ｇ２の間のボディ領域ＰＲとに接続している。
実施の形態６の半導体装置にこのようなホールコレクタセル領域ＨＣＣを適用しても、アクティブセル領域ＡＣにおいては、実施の形態１と同様の効果を得ることができる。
なお、実施の形態６の技術を、上述の実施の形態２および３の半導体装置に適用することもできる。
（実施の形態７）
以下に、実施の形態７の半導体装置を、図２７および図２８を用いて説明する。図２７は、実施の形態７の半導体装置の要部平面図であり、図２８は、図２７に示されるＡ−Ａ線に沿った断面図である。なお、以下の説明では、実施の形態６との相違点を主に説明する。
実施の形態７では、ホールコレクタセル領域ＨＣＣの一部の領域において、ゲート電極Ｇ２の上面を後退させ、トレンチＴ２の上部に層間絶縁膜ＩＬ２を埋め込んでいる。
上述のように、本願の半導体装置のようにシュリンクを行ったことに伴って、チップ単位面積当たりのトレンチ密度が増加し、入力容量Ｃｉｅｓが増加する問題がある。ここで、実施の形態７のように、エミッタ電位電極ＥＥに電気的に接続しているゲート電極Ｇ２の上面も後退させることで、ゲート・エミッタ間容量Ｃｇｅを低減でき、入力容量Ｃｉｅｓを低減できる。
図２８では、実施の形態１の変形例１で説明した、トレンチＴ１内のゲート電極Ｇ１を全て除去した構造を示している。図１６のグラフでは、トレンチＴ１内のゲート電極Ｇ１を全て除去した場合（実線）に、入力容量Ｃｉｅｓを最も低減できることを説明した。実施の形態７の図２８の構造は、図１６の実線よりも、入力容量Ｃｉｅｓを更に低減できるので、スイッチング特性を向上させることができる。
また、実施の形態７では、ゲート電極Ｇ２の上面を後退させたことで、ＩＥ効果を更に向上させることができ、オン電圧Ｖｃの低電圧化が可能となる。すなわち、ゲート電極Ｇ２の上面が、ベース領域ＰＢから離れるため、寄生ｐ型ＭＯＳＦＥＴ動作が行われ難くなる。
実施の形態１の変形例１で説明したように、トレンチＴ１内のゲート電極Ｇ１を全て除去した構造では、オン電圧Ｖｃの低電圧化に対する効果が弱かったが、実施の形態７の技術を用いることで、スイッチング特性の向上と、オン電圧Ｖｃの低電圧化とを両立させることができる。
なお、実施の形態７の技術を、上述の実施の形態２〜５の半導体装置に適用することもできる。
（実施の形態８）
以下に、実施の形態８の半導体装置を、図２９を用いて説明する。図２９は、実施の形態８の半導体装置の断面図であり、図２７に示されるＡ−Ａ線に沿った断面図である。なお、以下の説明では、実施の形態７との相違点を主に説明する。
実施の形態８では、トレンチＴ１内に形成されている層間絶縁膜ＩＬ２の下面の位置は、トレンチＴ２内に形成されている層間絶縁膜ＩＬ２の下面の位置と同じである。言い換えれば、トレンチＴ１内で後退しているゲート電極Ｇ１の上面の位置は、トレンチＴ２内で後退しているゲート電極Ｇ２の上面の位置と同じである。
このような構造は、図１２の工程において、ゲート電極Ｇ１を後退させる際に、ゲート電極Ｇ２も後退させることで得られる。そして、ゲート電極Ｇ１とゲート電極Ｇ２とを同じ工程で後退させることで、製造工程を簡略化することができる。
（実施の形態９）
以下に、実施の形態９の半導体装置を、図３０を用いて説明する。図３０は、実施の形態９の半導体装置の製造工程中の断面図であり、図１４のボディ領域ＰＲの形成工程に対応した断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
ボディ領域ＰＲは、イオン注入によってベース領域ＰＢ内に形成されるが、その後の熱処理によって、ボディ領域ＰＲが拡散しすぎると、ベース領域ＰＢの不純物プロファイルが変化し、ＩＧＢＴの動作に影響を与える恐れがある。特に、ゲート電極Ｇ１に近いベース領域ＰＢは、チャネル領域となるため、この領域における不純物プロファイルの変化は少ないことが好ましい。
このような恐れを防止するため、ゲート電極Ｇ１に近いベース領域ＰＢを、ボディ領域ＰＲから離すことが有効である。例えば、エミッタ領域ＮＥの幅Ｗ１を、０．１μｍ以上、好ましくは０．２μｍ以上とすることが有効である。言い換えれば、コンタクトホールＣＨ１の端部から、平面視でコンタクトホールＣＨ１と重ならないトレンチＴ１までの距離Ｗ１を、０．１μｍ以上、好ましくは０．２μｍ以上とする。これにより、ゲート電極Ｇ１に近いベース領域ＰＢにおける不純物プロファイルの変化を抑制することができる。
また、他の手法として、ボディ領域ＰＲを斜めイオン注入によって形成することが有効である。例えば、イオン注入を、半導体基板ＳＢに対する垂線から、層間絶縁膜ＩＬ２が形成されているトレンチＴ１から層間絶縁膜ＩＬ２が形成されていないトレンチＴ１へ向かう方向へ傾けた角度θで行う。角度θは、０度より大きく、且つ、２０度より小さい範囲とする。
また、図２に示される２つのコンタクトホールＣＨ１のうち、第１箇所（紙面の上側）のコンタクトホールＣＨ１下に斜めイオン注入を行う際には、第２箇所（紙面の下側）ののコンタクトホールＣＨ１をレジスト膜で覆っておく。逆に、第２箇所（紙面の下側）のコンタクトホールＣＨ１下に斜めイオン注入を行う際には、第１箇所（紙面の上側）のコンタクトホールＣＨ１をレジスト膜で覆っておく。
このようにして、ＩＧＢＴの動作に影響を与えないように、ボディ領域ＰＲを形成することができる。
なお、実施の形態９の技術を、上述の実施の形態２〜８の半導体装置に適用することもできる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
ＡＣ アクティブセル領域
ＣＥ コレクタ電位電極
ＣＨ１〜ＣＨ３ コンタクトホール
ＣＨＰ 半導体チップ
ＥＥ エミッタ電位電極
ＥＰ エミッタパッド
ＦＧ 導電性膜
Ｇ１、Ｇ２ ゲート電極
Ｇ１ａ、Ｇ１ｂ、Ｇ２ａ ゲート接続部
ＧＥ ゲート電位電極
ＧＦ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲ ガードリング
ＨＣＣ ホールコレクタセル領域
ＩＡＣ インアクティブセル領域
ＩＦ１ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＲ ボディ領域
ＳＢ 半導体基板
Ｔ１、Ｔ２ トレンチ
ＶＯ 空洞

Claims (19)

  1. 半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視において前記第１方向と直交する第２方向において互いに隣接している第１トレンチおよび第２トレンチと、
    前記第１トレンチおよび前記第２トレンチに挟まれた前記半導体基板に形成された第１導電型の第１ベース領域と、
    前記第１ベース領域内に形成され、且つ、前記第１導電型と反対の第２導電型の第１エミッタ領域と、
    前記第１エミッタ領域および前記第１ベース領域に形成された第１コンタクトホールと、
    前記第１コンタクトホール内に形成され、且つ、前記第１エミッタ領域および前記第１ベース領域に接するエミッタ電位電極と、
    を有し、
    前記第１トレンチ内には、ゲート電位に電気的に接続された第１ゲート電極が形成され、
    前記第２トレンチ内には、第１絶縁膜が形成され、
    平面視において、前記第１コンタクトホールは、前記第２トレンチに重なる位置に形成され、
    前記第１コンタクトホールの底部は、前記第２トレンチ内の前記第１絶縁膜上、および、前記第１ベース領域内に位置している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２トレンチ内の上部には、前記第１絶縁膜が形成され、
    前記第２トレンチ内の下部には、ゲート電位に電気的に接続された第２ゲート電極が形成され、
    前記第１絶縁膜は、前記第１ベース領域よりも深い位置まで形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２トレンチ内の全体に、前記第１絶縁膜が形成されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２トレンチ内において、前記第１絶縁膜内に空洞が形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１トレンチおよび前記第２トレンチの各々は、前記第１方向において、第１箇所と、前記第１箇所とは異なる第２箇所とを有し、
    前記第１コンタクトホールは、前記第１箇所および前記第２箇所の各々に形成され、
    前記第１箇所では、
    前記第１トレンチ内には、前記第１ゲート電極が形成され、
    前記第２トレンチ内には、前記第１絶縁膜が形成され、
    平面視において、前記第１コンタクトホールは、前記第２トレンチに重なる位置に形成され、
    前記第１コンタクトホールの底部は、前記第２トレンチ内の前記第１絶縁膜上、および、前記第１ベース領域内に位置し、
    前記第２箇所では、
    前記第１トレンチ内には、第２絶縁膜が形成され、
    前記第２トレンチ内には、ゲート電位に電気的に接続された第２ゲート電極が形成され、
    平面視において、前記第１コンタクトホールは、前記第１トレンチに重なる位置に形成され、
    前記第１コンタクトホールの底部は、前記第１トレンチ内の前記第２絶縁膜上、および、前記第１ベース領域内に位置している、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１箇所と前記第２箇所との間において、前記第１箇所の前記第１ゲート電極と、前記第２箇所の前記第２ゲート電極とを接続するための第１ゲート接続部が形成されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１トレンチおよび前記第２トレンチが形成されている第１領域と、前記第１領域とは異なる領域である第２領域と、
    前記第２領域の前記半導体基板に形成され、前記第１方向に延在し、且つ、前記第２方向において互いに隣接している第３トレンチおよび第４トレンチと、
    前記第３トレンチおよび前記第４トレンチに挟まれた前記半導体基板に形成された前記第１導電型の第２ベース領域と、
    前記第２ベース領域に形成された第２コンタクトホールと、
    を更に有し、
    前記第３トレンチ内および前記第４トレンチ内には、それぞれ、エミッタ電位に電気的に接続された第３ゲート電極および第４ゲート電極が形成され、
    平面視において、前記第２コンタクトホールは、前記第３トレンチに重なる位置に形成され、
    前記エミッタ電位電極は、前記第２コンタクトホール内にも形成され、且つ、前記第３ゲート電極および前記第２ベース領域に接している、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第３ゲート電極および前記第４ゲート電極は、第２ゲート接続部を介して接続されている、半導体装置。
  9. 請求項７記載の半導体装置において、
    平面視において、前記第２コンタクトホールは、前記第４トレンチに重なる位置にも形成され、
    前記エミッタ電位電極は、前記第４ゲート電極にも接している、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第４トレンチ内の上部には、第３絶縁膜が形成され、
    前記第４トレンチ内の下部には、前記第４ゲート電極が形成され、
    前記第３絶縁膜は、前記第２ベース領域よりも深い位置まで形成されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第２トレンチ内に形成されている前記第１絶縁膜の下面の位置は、前記第４トレンチ内に形成されている前記第３絶縁膜の下面の位置と同じである、半導体装置。
  12. 請求項７記載の半導体装置において、
    前記第１トレンチと前記第２トレンチとの間の前記半導体基板には、前記第２導電型の第１ホールバリア領域が形成され、
    前記第１ベース領域は、前記第１ホールバリア領域内に形成され、
    前記第３トレンチと前記第４トレンチとの間の前記半導体基板には、前記第２導電型の第２ホールバリア領域が形成され、
    前記第２ベース領域は、前記第２ホールバリア領域内に形成され、
    前記第２トレンチと前記第３トレンチとの間の前記半導体基板には、前記第１導電型のフローティング領域が形成されている、半導体装置。
  13. （ａ）半導体基板に、平面視において第１方向に延在し、且つ、平面視において前記第１方向と直交する第２方向において互いに隣接するように、第１トレンチおよび第２トレンチを形成する工程、
    （ｂ）前記第１トレンチ内に第１ゲート電極を埋め込み、前記第２トレンチ内に第２ゲート電極を埋め込む工程、
    （ｃ）前記第１トレンチおよび前記第２トレンチに挟まれた前記半導体基板に、第１導電型の第１ベース領域を形成する工程、
    （ｄ）前記第１ベース領域内に、前記第１導電型と反対の第２導電型の第１エミッタ領域を形成する工程、
    （ｅ）前記半導体基板上に、前記第２ゲート電極上を選択的に開口する開口パターンを有する第１絶縁膜を形成する工程、
    （ｆ）前記第１絶縁膜から露出している前記第２ゲート電極に対してエッチング処理を行うことで、前記第２トレンチ内の前記第２ゲート電極を後退させる工程、
    （ｇ）前記（ｆ）工程後、前記第２トレンチ内を埋め込むように、前記第１絶縁膜上に、第２絶縁膜を形成する工程、
    （ｈ）前記第２絶縁膜、前記第１絶縁膜および前記第１エミッタ領域を貫通し、且つ、前記第１ベース領域に達する第１コンタクトホールを形成する工程、
    （ｉ）前記第１コンタクトホール内に、前記第１エミッタ領域および前記第１ベース領域に接するエミッタ電位電極を形成する工程、
    を有し、
    平面視において、前記第１コンタクトホールは、前記第２トレンチに重なる位置に形成され、
    前記第１コンタクトホールの底部は、前記第２トレンチ内の前記第２絶縁膜上、および、前記第１ベース領域内に位置している、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第２ゲート電極の上面が前記第１ベース領域よりも深い位置まで後退するように、前記第２トレンチ内に前記第２ゲート電極は残される、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第２トレンチ内の前記第２ゲート電極は全て除去される、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第２方向における前記第１絶縁膜の前記開口パターンの幅は、前記第２方向における前記第２トレンチの幅よりも小さく、
    前記（ｇ）工程において、前記第２トレンチ内の前記第２絶縁膜内に空洞が形成される、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｆ）工程において、等方性エッチング処理によって、前記第２ゲート電極を後退させる、半導体装置の製造方法。
  18. 請求項１３記載の半導体装置の製造方法において、
    （ｊ）前記（ｈ）工程と前記（ｉ）工程の間に、前記第１コンタクトホールの底部に位置する前記第１ベース領域内に、イオン注入によって、前記第１導電型のボディ領域を形成する工程、
    を有し、
    前記（ｊ）工程の前記イオン注入は、前記半導体基板に対する垂線から、前記第２トレンチから前記第１トレンチへ向かう方向へ傾けた角度で行われ、
    前記角度は、０度より大きく、且つ、２０度より小さい、半導体装置の製造方法。
  19. 請求項１３記載の半導体装置の製造方法において、
    （ｋ）前記（ｉ）工程後、前記第１トレンチおよび前記第２トレンチが形成されている前記半導体基板の表面と反対側の裏面に、前記第１導電型のコレクタ領域と、前記第２導電型のフィールドストップ領域とを形成する工程、
    を更に有し、
    前記フィールドストップ領域を形成する工程は、複数回のイオン注入によって行われる、半導体装置の製造方法。
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