JP2010153864A - 半導体ダイ上に製造されるパワートランジスタデバイス - Google Patents

Abstract

【課題】パワー半導体デバイス構造と、高電圧トランジスタを製造するためのプロセスとを提供する。
【解決手段】パワートランジスタデバイスは基板を含み、当該基板は、上に重なっているバッファ層とのＰＮ接合を形成する。パワートランジスタデバイスはさらに、第１の領域と、バッファ層の上面に隣接するドリフト領域と、ボディ領域とを含む。ボディ領域は、ドリフト領域から第１の領域を分離する。第１および第２の誘電体領域は、それぞれ、ドリフト領域における対向する横方向側壁部分に隣接する。誘電体領域は、少なくともボディ領域の下から下方に垂直方向に延在して少なくともバッファ層に達する。第１および第２のフィールドプレートは、それぞれ、第１および第２の誘電体領域に配置される。順方向導通を制御するトレンチゲートは、ボディ領域に隣接し、当該ボディ領域から絶縁された誘電体領域の上方に配置される。
【選択図】図１

Description

この開示は、パワー半導体デバイス構造、および高電圧トランジスタを製造するためのプロセスに関する。

背景
高電圧の電界効果トランジスタ（ＨＶＦＥＴ）および他のさまざまな高電圧パワー半導体デバイスは、半導体技術において周知である。多くのＨＶＦＥＴが採用しているデバイス構造は、当該デバイスが「オフ」状態であるときに印加された高電圧（たとえば、数百ボルト）をサポートまたは阻止する低ドープ拡張ドレイン領域を備える。高抵抗エピタキシャル層があるために、高電圧（たとえば５００〜７００Ｖ以上）で動作する通常のＭＯＳＦＥＴパワーデバイスが有する「オン」状態のドレイン・ソース抵抗（Ｒ_DS(on)）は、典型的には、特に高ドレイン電流では大きくなる。たとえば、従来のパワーＭＯＳＦＥＴにおいては、典型的には、トランジスタが有するオン状態抵抗全体のうち９５％が、ドリフトゾーンとも称される低ドープの拡張ドレイン領域によって引起こされる。

導通損失の問題に取組むために、さまざまな代替的設計構造が提案されてきた。たとえば、縦型の薄いシリコン（ＶＴＳ）ＭＯＳＦＥＴの場合、導通損失を低下させるには、近接する厚い酸化物に埋込まれたフィールドプレートによって空乏化される薄いシリコン層において、傾斜したドーピングプロファイルが用いられる。しかしながら、ＶＴＳ構造についての問題として、比較的大きな出力容量（Ｃｏｓｓ）がある。これは、（ソース端子に結合された）大きなフィールドプレートが（ドレイン端子に結合された）シリコン柱に重なることによってもたらされるものである。この比較的大きな出力容量により、デバイスの高周波スイッチング性能が制限されてしまう。従来のＶＴＳ ＭＯＳＦＥＴ構造についての別の欠点は、ドリフト領域を垂直方向に通る直線的に傾斜したドーピングプロファイルが必要とされる点であり、これは、大抵の場合、制御するのが困難で、製造に費用がかかってしまう。

ＣｏｏｌＭＯＳ^TM概念として公知である別の方策の場合、導通損失はＮ−およびＰ−表面電界緩和（ＲＥＳＵＲＦ（reduced surface field））層を交互にすることによって低減される。ＣｏｏｌＭＯＳ^TMデバイスにおいては、電気伝導性は多数キャリアによってのみもたらされる。すなわち、バイポーラの電流（少数キャリア）は寄与しない。ＣｏｏｌＭＯＳ^TMの高電圧パワーＭＯＳＦＥＴ設計が大型のトレンチフィールドプレート構造を有していないために、比較的低いＣｏｓｓからも利点が得られる。それにもかかわらず、いくつかの応用例においては、ＣｏｏｌＭＯＳ^TM設計では、依然として容認できないほど高い導電性損失をこうむる。

絶縁ゲートバイポーラトランジスタまたはＩＧＢＴは、少数キャリアパワー半導体デバイスであり、単一のデバイス構造においてバイポーラパワースイッチングトランジスタと組合されてＦＥＴ制御入力により比較的低い導通損失を達成する。しかしながら、ＩＧＢＴ設計の主要な欠点は、エピタキシャルドリフト領域に少数キャリアが蓄積することによって起こる特徴的な「テール電流」のせいで、スイッチング周波数が典型的には６０ＫＨｚ以下に制限されることである。言い方を換えれば、より高い周波数（１００ＫＨｚ以上）で不十分なスイッチング性能によって引起されるスイッチング損失は解決されないままである。ＩＧＢＴ設計のスイッチング速度の向上を目指した試みには、極薄のウェハ（〜
７５μｍ以下）の非パンチスルー構造の使用が含まれる。しかし、極薄ウェハの処理には大幅なコストの追加が伴い、製造処理がさらに複雑になる。

この開示は、以下の詳細な説明および添付の図面からより十分に理解されるであろうが、本発明を図示される具体的な実施例に限定するものではなく、説明および理解だけを目的としたものとみなされるべきである。

縦型の薄いシリコン（ＶＴＳ）絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）構造を示す例示的な側断面図である。 Ｐ＋基板上にＮ−ドープエピタキシャル層を形成する最初の工程後の製造プロセスにおけるＶＴＳ ＩＧＢＴ構造を示す例示的な側断面図である。 縦型の深いトレンチエッチング後における図２Ａの例示的なデバイス構造を示す図である。 深い縦型トレンチを充填するフィールドプレートおよび誘電体領域の形成後における図２Ｂの例示的なデバイス構造を示す図である。 シリコン基板の上面のマスキングおよびその下にある誘電体領域の第１のエッチング後における図２Ｃの例示的なデバイス構造を示す図である。 ゲートトレンチを形成する第２の誘電体エッチング後における図２Ｄの例示的なデバイス構造を示す図である。 ゲートトレンチにおけるトレンチゲート構造の形成後における図２Ｅの例示的なデバイス構造を示す図である。

詳細な説明
以下の説明においては、この発明の完全な理解を助けるために、材料の種類、寸法、構造特徴、処理工程などの具体的な詳細を述べる。しかしながら、当業者であれば、これらの具体的な詳細がなくてもこの発明が実施可能であることを認識するだろう。図中の要素が具象的なものであり、明瞭にするために縮尺通りには描かれていないことも理解されるはずである。

図１は、ＶＴＳ ＩＧＢＴ １０の例示的な側断面図を示しており、ＶＴＳ ＩＧＢＴ
１０は、Ｐ＋ドープシリコン基板１１の上方に形成されたＮ型シリコンの、分離された複数の拡張ドレイン領域１３を含む構造を有する。図１の例においては、拡張ドレイン領域１３は、高濃度ドープＮ＋バッファ層１２によってＰ＋基板１１から分離される。一実施例においては、拡張ドレイン領域１３は、Ｎ＋バッファ層１２からシリコンウェハの上面まで延在するエピタキシャル層の一部をなす。基板１１を高濃度にドープすることにより、完成したデバイスにおいて基板１１の底に位置するドレイン電極にまで流れる電流に対する抵抗が最小限にされる。

ＶＴＳ ＩＧＢＴ １０はまたＰ−ボディ領域１４を含む。各々のＰ−ボディ領域１４の上方にあるウェハのエピタキシャル層の上面において、一対のＮ＋ドープソース領域１５ａおよび１５ｂがＰ型領域１６によって横方向に分離される。図から分かるように、各Ｐ−ボディ領域１４は、拡張ドレイン領域１３のうち対応する領域の真上に配置されており、当該対応する領域をＮ＋ソース領域１５ａおよび１５ｂならびにＰ型領域１６から垂直に分離している。図１のデバイス構造はさらに、（たとえば、ポリシリコンで構成される）ゲート１７を有するトレンチゲート構造と、ゲート１７を、隣接する側壁Ｐ−ボディ領域１４から絶縁するゲート絶縁層２８とを含む。ゲート絶縁層２８は熱成長した二酸化珪素または別の適切な誘電絶縁材料を含んでいてもよい。製造完了したデバイスにおいて
は、ゲート１７に適切な電位を印加することにより、Ｐ−ボディ領域１４の垂直な側壁部分に沿って導電性チャネルが形成される。このため、電流が半導体材料を通って垂直に流れ得る。すなわち、Ｐ＋基板１１から上昇してバッファ層１２および拡張ドレイン領域１３を通り、垂直に形成された導電性チャネルを通って、ソース領域１５が配置されているシリコンウェハの上面まで流れ得る。

別の実施例においては、（図１に図示のとおり）半導体柱の横方向の幅にわたってＮ＋ソース領域１５ａと１５ｂとの間にＰ＋領域１６を配置する代りに、各柱の横方向の長さ（すなわち、例示した図のページの内外）にわたって各柱の上部にＮ＋ソース領域１５およびＰ＋領域を交互に形成してもよい。言い換えれば、図１に示されるような所与の断面図は、断面をどこで取るかに応じて、柱１７の横方向の幅全体にわたって延在するＮ＋ソース領域１５またはＰ＋領域１６を有することとなる。このような実施例においては、各々のＮ＋ソース領域１５は、（柱の横方向の長さに沿って）両側がＰ＋領域１６に隣接している。同様に、各々のＰ＋領域１６は、（柱の横方向の長さに沿って）両側がＮ＋ソース領域１５に隣接している。

当業者であれば、Ｐ＋基板１１が縦型のＰＮＰバイポーラ接合トランジスタのＰ＋エミッタ層としても機能することを認識するだろう。基本的な用語で表現すれば、ＶＴＳ ＩＧＢＴ １０が備える半導体デバイスは、上述のトレンチゲートＭＯＳＦＥＴ構造によって制御される交互になったＰＮＰＮ導電型（Ｐ＋基板１１・Ｎ＋バッファ層１２およびＮ−拡張ドレイン領域１３・Ｐ−ボディ領域１４・Ｎ＋ソース領域１５）からなる４つの層を備える。当業者であれば、Ｎ＋バッファ層１２を含めることにより、ドリフト領域１３に形成されたオフ状態空乏層が高電圧阻止中にＰ＋エミッタ（基板）層１１に達するのが有利に防止されることをさらに認識するだろう。

拡張ドレイン領域１３、Ｐ−ボディ領域１４、ソース領域１５ａおよび１５ｂ、ならびにＰ＋領域１６は、図１の例示的なデバイス構造にシリコン材料からなるメサまたは柱（これらの用語はともに本願においては同義的に用いられる）を集合的に含む。

図２Ａ〜図２Ｆに関連付けて以下に説明するように、柱は、各々の柱またはメサの両側にある半導体材料の領域を選択的に除去することによって形成される縦型トレンチによって規定される。各柱の高さおよび幅、ならびに隣接する縦型トレンチ間の間隔は、デバイスの降伏電圧要件によって決定されてもよい。さまざまな実施例においては、柱は、約３０μｍ〜１２０μｍ厚の範囲の垂直高さ（厚さ）を有する。たとえば、寸法がほぼ１ｍｍ×１ｍｍのダイ上に形成されたＶＴＳ ＩＧＢＴが有する柱は、約６０μｍの垂直厚さを備え得る。さらなる一例として、約２ｍｍ〜４ｍｍのダイ上に形成されたトランジスタ構造は、各々の側部に、約３０μｍの厚さをもつ柱構造を有し得る。いくつかの実施例においては、各柱の横方向の幅は、非常に高い降伏電圧（たとえば、６００〜８００Ｖ）を達成するために、可能な限り確実に狭くなるよう（たとえば、約０．４μｍ〜０．８μｍの幅）に製造される。

（Ｎ−拡張ドレイン領域１３を含む）隣接する対の柱は、深いトレンチ誘電体領域１９によって横方向に分離された状態で示されている。誘電体領域１９は二酸化珪素、窒化珪素または他の好適な誘電材料を含んでいてもよい。深いトレンチの形成後、誘電体領域１９は、熱成長および化学気相成長を含むさまざまな周知の方法を用いて形成され得る。図１の例においては、誘電体領域１９の各々は、ゲート１７のすぐ下から下方に延在してＮ＋バッファ層１２にまで達する。言い換えれば、図示される実施例においては、誘電体領域１９は、ドリフト領域１３の垂直方向の厚さ全体を通って実質的に垂直に延在する。

別の実施例においては、誘電体領域１９は、ゲート１７のすぐ下から下方に垂直に延び
、実質的にドリフト領域１３の垂直方向の厚さ全体を通って延在し得るが、Ｎ＋バッファ層１２の手前で止まり得る。

フィールドプレート１８は、誘電体領域１９の各々の内部に配置され、Ｎ＋バッファ１２、Ｐ＋基板１１および隣接する半導体柱から完全に絶縁されている。フィールドプレート１８を形成するのに用いられる導電性材料は、高濃度ドープポリシリコン、金属（もしくは金属合金）、シリサイドまたは他の好適な導電性材料を含み得る。完成したデバイス構造においては、フィールドプレート１８は、通常、容量性プレートとして機能するものであり、これは、ＶＴＳ ＩＧＢＴがオフ状態である場合（すなわち、ドレインが高電位に引き上げられる場合）に、電荷の拡張ドレイン領域を空乏化させるのに用いられ得る。フィールドプレート部材は、図の面から外れた或る位置においてフィールドプレート電極に接続されてもよい。

一実施例においては、各々の隣接する柱（拡張ドレイン領域１３）の側壁から各フィールドプレート１８を分離する誘電体（酸化物）領域１９の横方向の厚さは、約４μｍである。フィールドプレート１８は、可能な限り確実に狭くなるよう製造され得るが、これは、フィールドプレート部材が、デバイスの伝導性または降伏電圧特性に直接的に寄与することなくシリコン区域を占有しているからである。一実施例においては、フィールドプレート１８の幅は約０．５μｍ〜３．０μｍである。

当業者であれば、順方向（オン状態）導通の間に、バイポーラデバイスのＰ＋エミッタ層１１からドリフト領域１３に少数キャリア（正孔）を注入することによってＮ−ドリフト領域１３の抵抗が著しく低減されることを理解するだろう。これらの注入された少数キャリアは、典型的には、ＶＴＳ ＩＧＢＴをオンやオフに切換えるときにドリフト領域１３に出入りする（再結合する）のに時間を要する。図１に示される例示的なデバイス構造においては、少数キャリアの再結合（「ライフタイム・キリング（lifetime killing）」とも称される）は、誘電体（たとえば酸化物）領域１９とのＮ−ドリフト領域１３の界面によって形成される大きな側壁領域に沿って作り出される多数の界面トラップを介して達成される。たとえば、デバイスがオン状態（順方向導通）からオフ状態（阻止電圧）に切換えられると、Ｎ−ドリフト領域１３の側壁区域に沿った界面トラップは、ドリフト領域１３から少数キャリアを速やかに一掃するのを有効に支援し、これにより、デバイスの高速切換え性能を向上させる。オフ状態の間、接地に結合されたフィールドプレート１８が存在していることもまた、ドリフト領域１３に存在する少数キャリアを、側壁区域に沿って位置する界面トラップに引寄せるのに役立つ。

図１の例においては、フィールドプレート１８は最低のチップ電位、たとえば接地、に結合されてもよい。ソースはまた、（最低のチップ電位で）フィールドプレートに連結されてもよく、または代替的には、ソース領域は浮遊したままにされてもよい。言い換えれば、図１の実施例はソースフォロワ構成に限定されない。図示されるＶＴＳ ＩＧＢＴデバイス構造は４端子デバイスとして実現されてもよく、この場合、ドレイン（エミッタ）、ソース（コレクタ）、フィールドプレートおよび絶縁ゲート部材が各々、別個の回路端子に接続されている。別の実施例においては、フィールドプレートおよび絶縁ゲート部材はともに接続されてもよい。

オフ状態では、高電圧（たとえば、６００Ｖ〜８００Ｖ以上）が、それぞれのドレイン（エミッタ）領域１１およびソース（コレクタ）領域１５の両端に印加される。電圧が上昇すると、ドリフト領域１３の両側にフィールドプレート領域１８が存在していることで、Ｎ型ドリフト領域が自由キャリアの空乏化を起こす。ドリフト領域１３におけるドーピングプロファイルは、結果として得られる電界がドレインからソースまでの経路に沿ってほぼ一定になるように調整され得る。一実施例においては、エピタキシャル層１２のドー
ピング濃度は、実質的に均一な電界分布を呈する拡張ドレイン領域を作り出すよう直線的に傾斜している。たとえば、ドーピング濃度は、Ｎ＋バッファ層１２付近では最も高く、Ｐ−ボディ領域１４付近では最も低く、その中間では直線的に傾斜させてもよい。他の実施例においては、ドリフト領域１３におけるドーピングプロファイル勾配は、ドリフト領域の垂直深さに応じて変化する（すなわち、異なる傾斜になる）。言い換えれば、ドーピングプロファイル勾配は、ドリフト領域１３の底に最も近いところでは最も急になり、Ｐ−ボディ領域１４の付近では最も緩やかになり得る。

図２Ａ〜図２Ｆの各々は、例示的な製造プロセスにおけるさまざまな段階で得られる例示的なＶＴＳ ＩＧＢＴ構造を示す側断面図である。これらの図によって示されるこの製造プロセスは、図１のデバイスを形成するのに用いられてもよい。当該プロセスは図２Ａから始まっており、図２Ａには、Ｐ＋シリコン基板１１の上にＮ−ドープ層１２および１３を形成する最初の工程後の製造プロセスにおけるＶＴＳ ＩＧＢＴ構造の例示的な側断面図が示される。一実施例においては、Ｎ＋バッファ層１２は、約１０〜１５μｍの範囲の垂直厚さを有する。Ｎ＋層１１を高濃度にドープすることにより、完成したデバイスにおいて基板の底に位置するドレイン（エミッタ）電極を通って流れる電流に対する抵抗が最小限にされる。Ｎ＋バッファ層１２を高濃度にドープすることによっても、逆バイアス電圧阻止中におけるＰ＋基板１１へのパンチスルーが防止される。層１２は、その層の形成中にドープされてもよい。Ｎ−エピタキシャル層１３も、その層の形成中にドープされてもよい。

層１２および１３が形成された後、半導体ウェハの上面が適切にマスクされ、次いで、深い縦型トレンチ２２がＮ−エピタキシャル層１３にエッチングされる。図２Ｂは、深いトレンチ２２によって分離されたＮ−ドープ半導体材料からなるシリコン柱またはメサを形成する縦型トレンチエッチング後の製造プロセスにおけるＶＴＳ ＩＧＢＴの例示的な側断面図を示す。各々の柱の高さおよび幅、ならびに隣接する縦型トレンチ２２間の間隔は、デバイスの降伏電圧要件によって決定され得る。上述のとおり、エピタキシャル材料１３のこれらの分離された柱は、最終的には、最終深さのトレンチＩＧＢＴデバイス構造を有するドリフト領域またはＮ型拡張ドレインを形成する。

さまざまな実施例においては、各々の柱が（ページの内外への）直交する方向にかなりの横方向距離にわたって延在し得ることが理解されるはずである。いくつかの実施例においては、各柱によって形成されたＮ型ドリフト領域の横方向の幅は、非常に高い降伏電圧（たとえば、６００〜８００Ｖ）を達成するために、可能な限り確実に狭くなるよう製造される。

さらに、図１の例は、分離された３つのＮ−ドリフト領域を含む半導体材料からなる３本の柱または列を備えた断面を示しているが、このデバイス構造が、完成したデバイスの半導体ダイの上で両横方向に何度も繰り返され得るかまたは再現され得ることが理解されるはずである。他の実施例は、任意には、付加的なまたはより少数の半導体領域を含んでいてもよい。たとえば、いくつかの代替的な実施例は、上部から底部までの間で変化するドーピングプロファイルを有するドリフト領域を備えていてもよい。他の実施例では、分離された柱（たとえばＮ−ドリフト領域）を形成する半導体材料の横方向の幅が複数回にわたって急激に（すなわち、段階的に）変動し得る。たとえば、ドリフト領域１３は、シリコンウェハの上面付近でより広く、また、Ｎ＋バッファ層１２に最も近いところでより広くなるよう製造されてもよい。

図２Ｃは、深い縦型トレンチを満たすフィールドプレートおよび誘電体領域の形成後における図２Ｂの例示的なデバイス構造を示す。これらの工程は、さまざまな異なる処理順序で行われてもよい。一実施例においては、誘電体層１９は、まず、Ｎ−エピ柱１３の側
壁に形成され、さらに、トレンチの底部におけるＮ＋バッファ層１２を覆う。この後に、トレンチの残りの部分をポリシリコンまたは別の好適な導電性材料で充填して、フィールドプレート１８を形成する。誘電体層は好ましくは二酸化珪素を含むが、窒化珪素または他の好適な誘電材料が用いられてもよい。この例においては、酸化物領域１９は、単一の深いトレンチ２２によって分離される１対の隣接する柱１３の対向する側壁を覆う。側壁の酸化物領域１９は、それぞれのトレンチの各々におけるＮ−エピ領域（柱）１３の露出部分を覆う。酸化物領域１９は、熱成長および化学気相成長を含むさまざまな周知の方法を用いて形成され得る。

代替的には、トレンチ２２の各々を誘電材料（たとえば酸化物）で完全に満たした後、マスキングおよびエッチング工程を行ってトレンチを開口し、その後、このトレンチに導電性材料を充填してフィールドプレート１８を形成してもよい。

図２Ｃに図示のとおり、誘電体領域１９は、エピタキシャル層柱の各々の側壁を覆う。フィールドプレート１８および誘電体領域１９はトレンチ２２の各々を完全に充填する。フィールドプレート１８は、Ｎ−エピタキシャル層１３の高さ全体に沿ってウェハの上面から下方に延在する。領域１９の形成後、シリコン基板の上面は、化学機械研磨などの従来技術を利用して平坦化されてもよい。

図２Ｄは、シリコン基板の上面をマスキングした後の図２Ｃの例示的なデバイス構造を示す。この例においては、マスキング層２５はフォトレジストの層からなり、酸化物領域１９上で中心に位置決めされた開口部２４が設けられている。なお、マスキング層２５のうち、エピタキシャル領域１３の各柱の真上にある部分は、柱の側壁部分の端縁を越えてわずかな距離だけ延在するかまたは重なることに留意されたい。これにより、酸化物領域１９の第１および第２の側壁部分を覆う側壁酸化物の薄い層を残す効果が得られる。すなわち、各々のＮ−エピ柱１３に最も近い各開口部２４の端縁は、側壁とは重ならず、むしろ、開口部２４は、各開口部２４の最も近接する端縁が、対応する柱の側壁からわずかな距離だけ離れるように意図的にオフセットにされる。一実施例においては、重なり合う距離は約０．２μｍ〜０．５μｍである。

ゲートトレンチ２６は、開口部２４のすぐ下の区域における領域１９の誘電材料を除去する第１の誘電体エッチングによって形成される。一実施例においては、第１の誘電体エッチングは実質的に異方性のプラズマエッチングである。第１の誘電体エッチングは、所望または目標の深さ、一実施例においては約３μｍの深さ、にまで施される。たとえば、プラズマエッチングのためにC₄F₈/CO/Ar/O₂ガスの混合物を使用してもよい。なお、第１のエッチングがもつ異方性により、ゲートトレンチに実質的に垂直な側壁プロファイルがもたらされるが、これは、各柱１３の側壁にまでは延在または貫通しないことに留意されたい。別の言い方をすれば、マスキング層２５は、開口部２４を通る異方性エッチングがＮ−エピ柱１３の側壁に侵食しないような距離だけ重ねられる。むしろ、酸化物領域１９を含む誘電材料の一部は、第１の誘電体エッチング後でも依然として柱１３の側壁区域を覆ったままとなる。

図２Ｅは、ゲートトレンチにおけるＮ−エピ柱１３の側壁を覆う酸化物の除去後における図２Ｄの例示的なデバイス構造を示す。第２の誘電体エッチングは、Ｎ−エピ柱の側壁上の残りの酸化物を完全に除去するよう、マスキング層２５の開口部２４を通じて行われてもよい。一実施例においては、第２の誘電体エッチングは、本来は実質的に等方性である（たとえば、バッファードフッ酸を用いる）ウェットエッチングである。結果として、１対のゲートトレンチ開口部２７が設けられて、柱またはメサの側壁に沿ってエピタキシャルシリコン材料を露出させる。

図示される実施例においては、第２の誘電体エッチングは極めて選択的であり、これは、シリコンをエッチングする場合よりもはるかに高速で誘電材料をエッチングすることを意味する。このプロセスを用いると、各側壁のシリコン表面は損傷を受けることがなく、このため、引続き、高品質のゲート酸化物を側壁表面に成長させることができる。加えて、第２の誘電体エッチングが実質的に等方性であるため、ゲートトレンチは、垂直方向および横方向のどちらにも同様の速さでエッチングされる。しかしながら、第２の誘電体エッチングを用いて、シリコンメサの側壁上に残っている１０分の数ミクロンの二酸化珪素を除去するので、トレンチゲート開口部２７のアスペクト比に対する全体的な影響は比較的些細なものとなる。一実施例においては、各ゲートトレンチ開口部２７の横方向の幅は約１．５μｍであり、最終深さは約３．５μｍとなる。

図２Ｆは、マスキング層２５を除去し、Ｎ−エピ柱１３の露出した側壁部分を覆う高品質で薄い（たとえば、〜５００Å）ゲート酸化物層２８を形成し、次いでゲートトレンチを充填した後の図２Ｅの例示的なデバイス構造を示す。一実施例においては、ゲート酸化物層２８は熱成長して、１００〜１０００Åの範囲の厚さになる。マスキング層２５を除去してからゲート酸化物２８を形成する。各ゲートトレンチの残りの部分は、完成したＶＴＳ ＩＧＢＴデバイス構造においてゲート部材１７を形成するドープポリシリコンまたは別の好適な材料で充填される。一実施例においては、各々のゲート部材１７は、横方向の幅が約１．５μｍで、深さが約３．５μｍとなる。

マスキング層は、マスクのミスアライメント誤差が起こる最悪の場合でも、各々のＮ−エピ柱１３の側壁に対して結果として得られるマスキング層２５の重なりによって、対向する柱の側壁のいずれかに沿ったシリコン材料へのプラズマエッチングの侵食が依然として防止されるほど十分に長い距離だけ重ねられなければならないことを、当業者であれば認識するだろう。同様に、マスキング層２５は、マスクのミスアライメントが起こる最悪の場合でも、側壁１９のいずれかに残っている酸化物が適度な第２の誘電体エッチングによっても除去できないほどに長く重ねられるべきではない。たとえば、重なる距離が長すぎる場合には、Ｎ−エピ柱１３の側壁部分を覆う酸化物を除去するのに必要な第２の誘電体エッチングにより、ゲート部材１７とフィールドプレート１８との間（すなわち、分離している）に残っている酸化物があまりにも薄くなってしまい、場合によっては、これらの要素間の絶縁が不十分なものになってしまうおそれがある。

各々のＮ−ドリフト領域１３の上部付近におけるＰ−ボディ領域１４ならびにＮ＋ソース（コレクタ）領域１５ａおよび１５ｂは、トレンチゲート構造の完成後に形成されてもよい。ソース領域１５およびＰ−ボディ領域１４は各々、通常の堆積、拡散および／または注入処理技術を用いて形成されてもよい。Ｎ＋ソース領域１５の形成後、トランジスタデバイスは、（明瞭にするために図示されない）従来の製造方法を用いてデバイスのそれぞれの領域／材料に電気的に接続するソース（コレクタ）、ドレイン（エミッタ）、フィールドプレートおよびＭＯＳＦＥＴゲート電極を形成することによって完成させてもよい。

特定のデバイスタイプに関連付けて上述の実施例を説明してきたが、当業者であれば、多数の変形例および代替例が十分にこの発明の範囲内に収まることを認識するだろう。たとえば、さまざまなＶＴＳ ＩＧＢＴを説明してきたが、図示される方法、レイアウトおよび構造は、ショットキー（Schottky）、ダイオード、ＭＯＳおよびバイポーラの構造を含む他の構造およびデバイスタイプに等しく適用可能である。したがって、明細書および図面は、限定的なものとしてではなく、例示的なものとみなされるべきである。

１０ ＶＴＳ ＩＧＢＴ、１１ Ｐ＋基板、１２ Ｎ＋バッファ層、１３ 拡張ドレイ
ン領域、１４ Ｐ−ボディ領域、１５ａ、１５ｂ Ｎ＋ソース領域、１６ Ｐ＋領域、１７ ゲート。

Claims (24)

1. パワートランジスタデバイスであって、
   第１の導電型の基板と、
   前記第１の導電型とは逆の第２の導電型のバッファ層とを含み、前記バッファ層は前記基板の上部に配置され、第１のＰＮ接合が前記基板と前記バッファ層との間に形成されており、前記パワートランジスタデバイスはさらに、
   半導体材料からなる複数の柱を含み、各々の柱は、
   前記第２の導電型の第１の領域と、
   前記第１の導電型のボディ領域とを含み、前記ボディ領域は前記第１の領域に隣接し、前記各々の柱はさらに、
   前記ボディ領域から前記バッファ層に垂直方向に延在する前記第２の導電型のドリフト領域を含み、第２のＰＮ接合が前記ボディ領域と前記ドリフト領域との間に形成されており、前記パワートランジスタデバイスはさらに、
   少なくとも前記第２のＰＮ接合付近から下方に垂直方向に延在して少なくとも前記バッファ層にまで達する誘電体領域によって横方向に分離される隣接する対の柱を含み、誘電体層は、前記隣接する対の柱の各ドリフト領域との側壁界面を形成し、前記パワートランジスタデバイスはさらに、
   前記誘電体層内に配置されたフィールドプレート部材を含み、前記フィールドプレート部材は、垂直方向に延在する長さを有し、前記フィールドプレート部材は、前記ドリフト領域および前記バッファ層から完全に絶縁された導電性材料から形成され、前記パワートランジスタデバイスはさらに、
   前記ボディ領域に隣接する前記誘電体領域に配置されたトレンチゲートを含み、前記トレンチゲートは、前記ボディ領域および前記フィールドプレート部材から絶縁されており、
   前記パワートランジスタデバイスがオン状態であれば、前記第１および第２のＰＮ接合はバイポーラトランジスタとして動作し、前記基板はエミッタを含み、前記第１の領域はコレクタを含み、前記トレンチゲートは、前記エミッタとコレクタとの間の順方向導通を制御する電界効果トランジスタ（ＦＥＴ）の制御入力として機能し、前記パワートランジスタデバイスがオフ状態であれば、前記第１のＰＮ接合が逆方向にバイアスされる、パワートランジスタデバイス。
2. 前記フィールドプレート部材は、前記第１の領域の上面付近から下方に延在して実質的に前記バッファ層の上面付近にまで達する、請求項１に記載のパワートランジスタデバイス。
3. 前記ボディ領域付近の第１および第２の誘電体領域内に配置されたゲートをさらに含み、前記ゲートは、前記ボディ領域ならびに第１および第２のフィールドプレートから絶縁されている、請求項１に記載のパワートランジスタデバイス。
4. 前記ドリフト領域は、直線的に傾斜したドーピングプロファイルを垂直方向に有する、請求項１に記載のパワートランジスタデバイス。
5. 前記第１の導電型はｐ型を含み、前記第２の導電型はｎ型を含む、請求項１に記載のパワートランジスタデバイス。
6. 前記フィールドプレート部材は高濃度ドープポリシリコンを含む、請求項１に記載のパワートランジスタデバイス。
7. 前記誘電体層は二酸化珪素を含む、請求項１に記載のパワートランジスタデバイス。
8. 前記誘電体領域は、下方に垂直方向に延在して前記バッファ層にまで達する、請求項１に記載のパワートランジスタデバイス。
9. 半導体ダイ上に製造されるパワートランジスタデバイスであって、
   前記半導体ダイの底に配置された第１の導電型の基板と、
   前記第１の導電型とは逆の第２の導電型のバッファ層とを含み、前記バッファ層は、前記基板の上面に隣接してその間にＰＮ接合を形成し、前記パワートランジスタデバイスはさらに、
   前記半導体ダイの上面において、または前記上面付近に配置された前記第２の導電型の第１の領域を含み、前記第１の領域は、前記パワートランジスタデバイスがオン状態であれば、前記基板と前記第１の領域との間における垂直方向の順方向導通を制御する電界効果トランジスタ（ＦＥＴ）のソース領域を含み、前記第１の領域はまた、コレクタを含み、前記基板はさらに、オン状態で動作する際に垂直方向に電流を通すバイポーラトランジスタのエミッタを含み、前記パワートランジスタデバイスはさらに、
   前記第１の導電型のボディ領域を含み、前記ボディ領域は前記第１の領域の底面に隣接し、前記パワートランジスタデバイスはさらに、
   前記バッファ層の上面から前記ボディ領域の底面へと垂直方向に延在する前記第２の導電型のドリフト領域と、
   前記ドリフト領域の対向する横方向の側壁部分にそれぞれ隣接する第１および第２の誘電体領域を含み、前記誘電体領域は、少なくとも前記ボディ領域の下方から少なくとも前記バッファ層へと垂直方向に延在し、前記パワートランジスタデバイスはさらに、
   前記ボディ領域に隣接して配置され、前記ボディ領域から絶縁されるゲートを含み、前記ゲートは、前記第１の領域の底面から少なくとも前記ボディ領域の底面へと垂直方向に延在し、前記パワートランジスタデバイスはさらに、
   前記第１および第２の誘電体領域内にそれぞれ配置された第１および第２のフィールドプレートを含み、前記第１および第２のフィールドプレートは各々、前記ゲートの最下部の上方から前記バッファ層の上面付近にまで垂直方向に延在し、前記第１および第２のフィールドプレートは、前記ドリフト領域および前記バッファ層から完全に絶縁されている、パワートランジスタデバイス。
10. 前記ドリフト領域は、直線的に傾斜したドーピングプロファイルを垂直方向に有する、請求項９に記載のパワートランジスタデバイス。
11. 前記第１の導電型はｐ型を含み、前記第２の導電型はｎ型を含む、請求項９に記載のパワートランジスタデバイス。
12. 前記第１および第２のフィールドプレートはポリシリコンを含む、請求項９に記載のパワートランジスタデバイス。
13. 前記第１および第２の誘電体領域は二酸化珪素を含む、請求項９に記載のパワートランジスタデバイス。
14. 前記バッファ層は、前記パワートランジスタデバイスがオフ状態であるときに前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項９に記載のパワートランジスタデバイス。
15. 前記ドリフト領域は、前記バッファ層と前記ボディ領域との間で実質的に垂直方向に一定である横方向の幅を有する、請求項９に記載のパワートランジスタデバイス。
16. 前記第１および第２の誘電体領域は、垂直方向に延在して前記基板にまで達する、請求項９に記載のパワートランジスタデバイス。
17. 半導体ダイ上に製造されるパワートランジスタデバイスであって、
    第１の導電型の基板と、
    前記第１の導電型とは逆の第２の導電型のバッファ層とを含み、前記バッファ層は前記基板の上面に配置されており、前記パワートランジスタデバイスはさらに、
    半導体材料からなる複数の柱を含み、各々の柱は、垂直方向に延在し、第１および第２の側壁を有し、各々の柱は、
    前記半導体ダイの上面において、または前記上面付近に配置された前記第２の導電型の第１の領域と、
    前記第２の導電型のドリフト領域と、
    前記第１の領域および前記ドリフト領域を垂直に分離する前記第１の導電型のボディ領域とを含み、前記パワートランジスタデバイスはさらに、
    前記複数の柱の各々の両側に配置された第１および第２の誘電体領域を含み、前記第１および第２の誘電体領域は、前記第１および第２の横方向の側壁を実質的に覆い、これにより、前記ドリフト領域付近に界面トラップを作り出し、前記第１および第２の誘電体領域は、前記バッファ層まで垂直方向に延在し、前記パワートランジスタデバイスはさらに、
    前記第１および第２の誘電体領域にそれぞれ配置された第１および第２のフィールドプレートと、
    前記ボディ領域に隣接して配置され、前記ボディ領域から絶縁された絶縁ゲートとを含み、前記絶縁ゲートに電位を印加することにより、前記パワートランジスタデバイスがオン状態で動作する際に前記第１の領域と前記基板との間に電流を流れさせ、前記ドリフト領域は、前記パワートランジスタデバイスがオフ状態で動作する際にピンチオフされる、パワートランジスタデバイス。
18. 前記第１および第２のフィールドプレートは、前記ドリフト領域および前記バッファ層から完全に絶縁されている、請求項１７に記載のパワートランジスタデバイス。
19. 前記基板はエミッタを含み、前記第１の領域はバイポーラトランジスタのコレクタを含み、前記第１の領域はまた、前記バイポーラトランジスタのオン・オフの切換を制御する電界効果トランジスタ（ＦＥＴ）のソースを含み、前記絶縁ゲートは前記ＦＥＴのゲートを含む、請求項１７に記載のパワートランジスタデバイス。
20. 前記ドリフト領域は前記ＦＥＴの拡張ドレイン領域を含む、請求項１９に記載のパワートランジスタデバイス。
21. 前記界面トラップは、前記パワートランジスタデバイスをオン状態からオフ状態に切換える間に、前記ドリフト領域における少数キャリアを除去し易くするよう動作する、請求項１７に記載のパワートランジスタデバイス。
22. 前記バッファ層は、前記パワートランジスタデバイスがオフ状態で動作する際に前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項１７に記載のパワートランジスタデバイス。
23. 前記ドリフト領域は、前記バッファ層と前記ボディ領域との間で実質的に垂直方向に一定である横方向の幅を有する、請求項１７に記載のパワートランジスタデバイス。
24. 前記第１および第２の誘電体領域は前記基板には延在しない、請求項１７に記載のパワ
    ートランジスタデバイス。

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