JP2020073889A - 光検出器およびこれを用いたライダー装置 - Google Patents

Abstract

【課題】近赤外の波長帯域の光の検出感度が高い光検出器およびこれを用いたライダー装置を提供する。【解決手段】光検出器は、第１面および第２面を有する第１導電型の第１半導体層と、第２面上に設けられた第２導電型の第２半導体層と、第１半導体層の一部の領域と、第２半導体層の一部の領域と、第１面の第１領域に設けられた第１電極と、第２半導体層の前記一部の領域のうちの第２領域に電気的に接続する抵抗と、を備えた、少なくとも１つの光検出素子２０と、光検出素子からの信号を処理する回路と、を備え、信号を処理する回路は、抵抗と並列に接続された第１トランジスタ１３０と、入力端子が光検出素子の第２半導体領域に接続され、出力端子が第１トランジスタのゲートに接続されたアンプ回路１４０と、光検出素子の第２半導体領域に第１端子が接続され、第２端子がアナログパスに接続されたキャパシタ１５０と、を備えている。【選択図】図１３

Description

本発明の実施形態は、光検出器およびこれを用いたライダー装置に関する。

シリコンフォトマルチプライア（以下、ＳｉＰＭとも云う）は、アバランシェフォトダイオード（以下、ＡＰＤ）を２次元的にアレイ状に配列した光検出素子である。このＡＰＤに、ＡＰＤの降伏電圧よりも高い逆バイアス電圧を印加することにより動作させ、ガイガーモードと呼ばれる領域で駆動される。ガイガーモード時のＡＰＤの利得は１０^５〜１０^６のオーダで、非常に高いため、光子１個の微弱な光でさえ計測可能となる。ＳｉＰＭは、高い逆バイアス電圧にて駆動させるため、ＡＰＤの空乏層の厚みは２μｍ〜３μｍ、逆バイアス電圧は１００Ｖ以下が一般的である。このＳｉＰＭの分光感度特性はシリコンの吸収特性に依存するところが大きく、４００ｎｍ〜６００ｎｍに感度ピークを持ち、８００ｎｍ以上の近赤外の波長帯域ではほとんど感度を有さない。

一方、シリコンを用いた光検出素子においては、空乏層を数十μｍとなるように非常に厚くし、近赤外の波長帯域に感度を持たせるデバイスが知られている。しかし、この場合、駆動電圧が数百Ｖと非常に高くなり、ＳｉＰＭのようにＡＰＤの微細アレイ化は実現できていない。

また、シリコン基板内の裏面を、レーザ加工技術によって凹凸をつけた散乱面とし、吸収されない光を反射させる構造とした光検出素子が知られている。しかし、近赤外の波長帯域の光にとって散乱反射面となる構造を制御良く形成することは、困難である。更に、この場合、専用のレーザ加工装置、プロセスが必要となり、コスト高となってしまう。また、ダイオードを形成するシリコン層に機械的な加工を施すことは、欠陥層を形成することと等価であり、光検出器の電気特性としてその安定性や歩留まり、再現性に課題がある。

特開２００８−１５３３１１号公報 特開２０１３−０６５９１１号公報

本実施形態は、近赤外の波長帯域の光の検出感度が高い光検出器およびこれを用いたライダー装置を提供する。

本実施形態による光検出器は、第１面および前記第１面に対向する第２面を有する第１導電型の第１半導体層と、前記第２面上に設けられた第２導電型の第２半導体層と、前記第１半導体層の一部の領域と、前記第２半導体層の一部の領域と、前記第１面の第１領域に設けられた第１電極と、前記第２半導体層の前記一部の領域のうちの前記第２領域に電気的に接続する抵抗と、を備えた、少なくとも１つの光検出素子と、前記光検出素子からの信号を処理する回路と、を備え、前記信号を処理する回路は、前記抵抗と並列に接続された第１トランジスタと、入力端子が前記光検出素子の前記第２領域に接続され、出力端子が前記第１トランジスタのゲートに接続されたアンプ回路と、前記光検出素子の前記第３領域に第１端子が接続され、第２端子がアナログパスに接続されたキャパシタと、を備えている。

第１実施形態による光検出器を示す断面図。 第１実施形態の光検出素子をアレイ状に配置した光検出素子アレイを示す図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の製造工程を示す断面図。 第１実施形態による光検出器の他の製造工程を示す断面図。 第１実施形態による光検出器の他の製造工程を示す断面図。 アクティブクエンチ回路の一例を示す回路図。 第２実施形態による光検出器を示す断面図。 第３実施形態によるライダー装置を示すブロック図。

以下、実施形態について、図面を参照して説明する。

（第１実施形態）
第１実施形態による光検出器の模式的な断面を図１に示す。この第１実施形態の光検出器１は、ＳＯＩ(Silicon On Insulator)基板１０に設けられ、光を検出し電気信号に変換する複数（図１上では２個）の光検出素子２０ａ、２０ｂを備えた光検出領域３０と、光検出素子２０ａ、２０ｂによって変換された電気信号を処理するトランジスタ５０、６０を含む周辺回路（ＣＭＯＳ回路とも云う）を備えた周辺領域４０と、を有している。ＳＯＩ基板１０は、シリコン支持基板１１と、埋め込み酸化膜（以下、ＢＯＸともいう）１２と、活性層となるｎ型半導体層１３とが、この順序で積層された積層構造を有している。

光検出素子２０ａは、ｎ型半導体層１３の一部分と、ｎ型半導体層１３の一部分上に設けられたｐ^＋半導体層２１ａと、ｐ⁻型半導体層２２の一部分と、ｐ⁻型半導体層２２の一部分上に設けられたｐ^＋半導体層２３ａと、ｐ^＋半導体層２３ａ上に設けられた光反射部材２４ａと、ｐ^＋半導体層２３ａ上に設けられたコンタクト２５ａと、コンタクト２５ａに接続する配線部２６ａと、配線部２６ａに接続するクエンチ抵抗２７ａと、を備えている。なお、光検出素子２０ａが設けられたｐ⁻型半導体層２２の一部分上に不純物領域（導電体領域）４１が設けられている。

また、光検出素子２０ｂは、ｎ型半導体層１３の一部分と、ｎ型半導体層１３の一部分上に設けられたｐ^＋半導体層２１ｂと、ｐ⁻型半導体層２２の一部分と、ｐ⁻型半導体層２２の一部分上に設けられたｐ^＋半導体層２３ｂと、ｐ^＋半導体層２３ｂ上に設けられた光反射部材２４ｂと、ｐ^＋半導体層２３ｂ上に設けられたコンタクト２５ｂと、コンタクト２５ｂに接続する配線部２６ｂと、配線部２６ｂに接続するクエンチ抵抗２７ｂと、を備えている。この実施形態においては、光検出素子２０ａ、２０ｂは、縦型のフォトダイオードを形成する。

光検出領域３０におけるｎ型半導体層１３に対して、光検出素子２０ａ、２０ｂが設けられた側と反対側には、シリコン支持基板１１および埋め込み絶縁膜１２を貫通しかつｎ型半導体層１３の一部の領域が露出する開口７８が設けられている。露出したｎ型半導体層１３の一部の領域上には、透明な電極８０が設けられている。この透明な電極８０は、対象となる近赤外線（例えば、波長８５０ｎｍ）を透過する電極材料、例えばＩＴＯ（Indium Tin Oxide）から形成され、複数の光検出素子２０ａ、２０ｂの共通な電極となる。
開口７８が設けられた側から光が光検出器１に入射する。

トランジスタ５０は、ｐ⁻型半導体層２２の一部分の領域に離間して設けられたソース５２ａおよびドレイン５２ｂと、ソース５２ａとドレイン５２ｂとの間のｐ⁻型半導体層２２の領域（チャネル領域）上に設けられたゲート絶縁膜５４と、ゲート絶縁膜５４上に設けられたゲート電極５６と、を備えている。

トランジスタ６０は、ｐ⁻型半導体層２２の一部分の領域に離間して設けられたソース６２ａおよびドレイン６２ｂと、ソース６２ａとドレイン６２ｂとの間のｐ⁻型半導体層２２の領域（チャネル領域）上に設けられたゲート絶縁膜６４と、ゲート絶縁膜６４上に設けられたゲート電極６６と、を備えている。

光検出領域３０におけるクエンチ抵抗２７ａ、２７ｂと、周辺領域４０におけるトランジスタ５０、６０は、層間絶縁膜７２によって覆われている。光検出領域３０における層間絶縁膜７２上に配線２６ａ、２６ｂが設けられている。配線２６ａの一端は、層間絶縁膜７２に設けられたコンタクト２５ａを介してｐ^＋半導体層２３ａに接続し、他端は、層間絶縁膜７２に設けられたコンタクト２５ｃを介してクエンチ抵抗２７ａに接続する。配線２６ｂの一端は、層間絶縁膜７２に設けられたコンタクト２５ｂを介してｐ^＋半導体層２３ｂに接続し、他端は、層間絶縁膜７２に設けられたコンタクト２５ｄを介してクエンチ抵抗２７ｂに接続する。

周辺領域４０における層間絶縁膜７２上に配線４６ａ、４６ｂ、４６ｃが設けられ、これらの配線４６ａ、４６ｂ、４６ｃはそれぞれ、層間絶縁膜７２に設けられたコンタクト４４ａ、４４ｂ、４４ｃを介してソース５２ａ、ドレイン５２ｂ、ソース６２ａに接続される。なお、配線４６ｂは、コンタクト４２を介して不純物領域４１に接続される。

光検出領域３０における配線２６ａ、２６ｂおよび周辺領域４０における配線４６ａ、４６ｂ、４６ｃは層間絶縁膜７４に覆われる。なお、層間絶縁膜７２、７４には、光検出素子２０ａ、２０ｂの反射部材２４ａ、２４ｂが設けられる領域上には開口が設けられ、反射部材２４ａ、２４ｂが露出している。これらの反射部材２４ａ、２４ｂはそれぞれ、薄い絶縁層７７ａ、７７ｂを介してｐ^＋半導体層２３ａ、２３ｂ上に設けられる。これらの反射部材２４ａ、２４ｂは可視光から近赤外線光までの波長範囲の光を反射する材料で形成される。

光検出素子２０ａと、トランジスタ５０が設けられた周辺領域４０との間には素子分離８５ａが設けられ、光検出素子２０ｂとトランジスタ６０が設けられた周辺領域４０との間には素子分離８５ｂが設けられている。これらの素子分離８５ａ、８５ｂは、ＤＴＩ（Deep Trench Isolation）からなっている。これらの素子分離８５ａ、８５ｂは、ｎ型半導体層１３およびｐ⁻半導体層２２を貫通するように設けられている。また、素子分離８５ａ、８５ｂは、光検出領域３０を取り囲むように形成してもよい。

また、層間絶縁膜７４には第１開口および第２開口が設けられている。第１開口および第２開口にはそれぞれ、パッド９２、９４が設けられている。パッド９２は、貫通電極９０に接続される。パッド９４は、層間絶縁膜７２に設けられたコンタクト４４ｄを介してトランジスタ６０のドレイン６２ｂに接続される。

上述したように、光検出素子２０ａ、２０ｂは縦型のフォトダイオードを形成している。このため、光検出素子２０ａ、２０ｂの上下の端子で電位が印加する。光検出素子２０ａ、２０ｂの表面用電極は、光検出素子２０ａ、２０ｂのアノードやＣＭＯＳ回路のＩ／Ｏ端子と結線されている。光検出素子２０ａ、２０ｂのカソードに相当する裏面用電極８０は、別途形成される。ここでは、後にカソードとなる電極８０とコンタクトをとり、表面に引き出すための配線として貫通電極９０が設けられている。この貫通電極９０の端部を光検出器１の表面へ接続するように構成される。

すなわち、貫通電極９０は、層間絶縁膜７２、ｐ⁻半導体層２２、およびｎ型半導体層１３を貫通して電極８０に通じる電極である。貫通電極９０は、導体の周囲が絶縁体で覆われた構造を有しており、この絶縁体によってｎ型半導体層１３およびｐ^―型半導体層２２と貫通電極９０の導体とが電気的に絶縁される。

このように構成された光検出器１は、複数の光検出素子を有している。これらの光検出素子は、一般的に図２に示すようにアレイ状に配列される。図２は、光検出素子２０ａ、２０ｂ、２０ｃ、２０ｄが２×２のアレイ状に配列された場合の上面を模式的に示した図である。図２にからわかるように、光検出素子２０ａ、２０ｂ、２０ｃ、２０ｄはそれぞれ、各光検出素子の周囲の一部を取り囲むようにクエンチ抵抗２７ａ、２７ｂ、２７ｃ、２７ｄが設けられている。光検出素子２０ａ、２０ｂ、２０ｃ、２０ｄとクエンチ抵抗２７ａ、２７ｂ、２７ｃ、２７ｄの一端とがそれぞれ、配線２６ａ、２６ｂ、２６ｃ、２６ｄを介して接続される。また、図２に示すように、行方向（図２の横方向）に隣接する光検出素子２０ａ、２０ｂ間、および隣接する光検出素子２０ｃ、２０ｄ間には、配線９８が設けられている。この配線９８には、配線２６ａ、２６ｂ、２６ｃ、２６ｄの他端が接続される。すなわち、本実施形態においては、アレイ状に配列された複数の光検出素子２０ａ、２０ｂ、２０ｃ、２０ｄは、並列に接続されている。

このように構成された光検出器１は、ＳｉＰＭ（Silicon Photomultiplier）となる。
また、各光検出素子２０ａ、２０ｂ、２０ｃ、２０ｄは、アバランシェフォトダイオード（以下、ＡＰＤとも云う）となる。

次に、本実施形態の光検出器１の動作について図１を参照して説明する。各光検出素子２０ａ、２０ｂに逆バイアスを印加する。この逆バイアスは、図１に示すパッド９２と図２に示す配線９８との間に印加される。パッド９２に印加された電位は、貫通電極９０、電極８０を介してｎ型半導体層１３に印加され、配線９８に印加された電位はクエンチ抵抗２７ａ、２７ｂ、コンタクト２５ｃ、２５ｄ、配線２６ａ、２６ｂ、およびコンタクト２５ａ、２５ｂを介してｐ^＋半導体層２３ａ、２３ｂにそれぞれ印加される。

電極８０を介して光検出器１に入射された光は、光検出素子２０ａ、２０ｂのそれぞれの、ｎ型半導体層１３の一部分とｐ^＋半導体層２１ａ、２１ｂとの界面近傍の空乏層において電子と正孔との対（電子−正孔対）が生成される。逆バイアスが印加されているので、生成された電子はｎ型半導体層１３に流れ、生成された正孔はｐ^＋半導体層２３ａ、２３ｂに流れる。しかし、一部の電子および正孔はｐ⁻半導体層２２およびｐ^＋半導体層２３ａ、２３ｂにおいて他の原子と衝突し、新たな電子−正孔対を生成する。この新たに生成された電子と正孔が更に他の原子と衝突し、また新たな電子−正孔対を生成するという連鎖反応が起こる。すなわち、入射した光によって生じた光電流が増倍されるアバランシェ増倍が生じる。この増倍された光電流は、クエンチ抵抗２７ａ、２７ｂおよび配線９８を介して図示しない読み出し回路によって検出される。また、ｐ^＋半導体層２３ａ、２３ｂに流れた正孔の一部は反射部材２４ａ、２４ｂによって反射され、ｐ⁻半導体層２２に流れ、他の原子と衝突し、新たな電子−正孔対の発生に寄与する。すなわち、反射部材２４ａ、２４ｂを設けたことにより、アバランシェ増倍の割合をより高くすることができる。このように、ｐ^＋半導体層２３ａ、２３ｂはアバランシェ層となる。

なお、光検出素子からの信号を処理する、上記読み出し回路を含むアナログフロントエンド回路、およびガイガー放電を能動的に停止させることを可能にするアクティブクエンチ回路等は、周辺領域４０に形成される。

（製造方法）
次に、第１実施形態の光検出器の製造方法について図３乃至図１１を参照して説明する。

まず、図３に示すように、ＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、Ｓｉ支持基板１１、ＢＯＸ１２、および活性層（ｎ型半導体層）１３がこの順序で積層された構造を有している。ｎ型半導体層１３上にｐ⁻半導体層２２をエピタキシャル成長により形成する。続いて、光検出領域３０と周辺領域４０とを分離する素子分離８５ａ、８５ｂを形成する。素子分離８５ａ、８５ｂはＤＴＩで形成される。このＤＴＩは、ｐ⁻半導体層２２およびｎ型半導体層１３を貫通し、ＢＯＸに達する開孔を形成し、この開孔の側面を酸化することにより、形成される。

次に、ｐ⁻半導体層２２の一部分の領域、すなわち光検出素子が形成される領域がｐ^＋半導体層２１ａ、２１ｂとなるように、不純物（例えばボロン）を注入する。これによって、ＳＯＩ基板１０の活性層１３の部分に複数の光検出素子を構成するｐ^＋半導体層２１ａ、２１ｂが形成される（図４）。そして、図４に示すように、各光検出素子が形成される領域が干渉しないように、隣接する光検出素子間に素子分離２９を形成する。この素子分離２９としては、例えば局所酸化素子分離構造（ＬＯＣＯＳ(Local Oxidation of Silicon)）を用いることができる。

また、図４に示すように、ｐ⁻半導体層２２上に図示しない第１マスクを形成し、この第１マスクを用いてｎ型不純物を注入することにより、周辺領域４０となるｐ⁻半導体層２２に、ソース５２ａおよびドレイン５２ｂと、ソース６２ａおよびドレイン６２ｂと、を形成するとともに、光検出領域となるｐ⁻半導体層２２に不純物領域４１を形成する。
上記第１マスクを除去した後、ｐ⁻半導体層２２上に図示しない第２マスクを形成する。
この第２マスクを用いてｐ型不純物を注入することにより、光検出領域となるｐ⁻半導体層２２にｐ^＋半導体層２３ａ、２３ｂを形成する。これにより、光検出素子２０ａ、２０ｂの光検出部が形成される。上記第２マスクを除去した後、ソース５２ａとドレイン５２ｂとの間のチャネルとなるｐ⁻半導体層２２上にゲート絶縁膜５４を形成するとともに、ソース６２ａとドレイン６２ｂとの間のチャネルとなるｐ⁻半導体層２２上にゲート絶縁膜６４を形成する。続いて、ゲート絶縁膜５４、６４上にゲート電極５６、６６をそれぞれ形成する。

その後、光検出素子２０ａ、２０ｂのそれぞれの光検出部の周囲の一部分に近接して、光検出素子２０ａ、２０ｂに直列に接続されるクエンチ抵抗２７ａ、２７ｂを形成する。
このクエンチ抵抗２７ａ、２７ｂは、図４に示すように、素子分離２９上にも形成される。

続いて、図４に示すように、クエンチ抵抗２７ａ、２７ｂを覆うように、ｐ⁻半導体層２２上に絶縁膜７２を形成する。リソグラフィー技術を用いて絶縁膜７２に、ソース５２ａ、ドレイン５２ｂ、不純物領域４１、ｐ^＋半導体層２３ａ、２３ｂ、クエンチ抵抗２７ａ、２７ｂ、ソース６２ａ、およびドレイン６２ｂにそれぞれ接続する開孔を形成し、これらの開孔を導電性材料、例えば、タングステンで埋め込み、コンタクト４４ａ、４４ｂ、４２、２５ａ、２５ｂ、２５ｃ。２５ｄ、４４ｃ、４４ｄを形成する。また、リソグラフィー技術を用いて、絶縁膜７２、ｐ⁻半導体層２２、およびｎ型半導体層１３を貫通し、ＢＯＸ１２に到達する開孔を形成する。この開孔の側面を酸化して絶縁膜を形成した後、側面が酸化された開孔を導電体材料、例えばタングステンで埋め込み、貫通電極９０を形成する。

次いで、リソグラフィー技術を用いて、絶縁膜７２上に配線４６ａ、４６ｂ、２６ａ、２６ｂ、４６ｃ、４６ｄと、パッド９２と、を形成する。その後、これらの配線４６ａ、４６ｂ、２６ａ、２６ｂ、４６ｃ、４６ｄおよびパッド９２を覆うように、絶縁膜７４を形成する。

次に、図５に示すように、絶縁膜７４上に、例えばフォトレジストからなるマスク７５を形成する。このマスク７５には、光検出素子２０ａ、２０ｂのそれぞれのｐ^＋半導体層２３ａ、２３ｂの直上に開孔が形成されている。マスク７５における上記開孔の形成には例えばドライエッチングが用いてられる。このマスク７５を用いて絶縁膜７４を例えばＣＦ_４等の反応ガスを用いてエッチングし、絶縁膜７４に開孔７６ａ、７６ｂを形成する。
このとき、開孔７６ａ、７６ｂの底面に、例えば厚さが１μｍの薄い絶縁層７７ａ、７７ｂを残置する。この残置する絶縁層７７ａ、７７ｂの制御には、ドライエッチングの時間を制御することにより行う。

次に、図６に示すように、絶縁層７７ａ、７７ｂ上に反射部材２４ａ、２４ｂを形成する。この反射部材２４ａ、２４ｂは、Ａｇ、Ａｌ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗのうちから選択された少なくとも１つの金属の材料が用いられる。反射部材２４ａ、２４ｂの形成には例えばスパッタリング等が用いられる。金属膜をスパッタリング等によって成膜した後、金属膜の表面をエッチングまたはレーザの照射等により反射部材２４ａ、２４ｂの表面に３次元的な凹凸を形成してもよい。このような凹凸を形成することにより、正孔等の反射をより行うことができる。

次に、図６に示すマスク７５を除去した後、例えばフォトレジストを絶縁膜７４上に塗布する。フォトリソグラフィー技術を用いてフォトレジストに開孔を形成し、マスク１２０をする。開孔は、表面電極用のパッド９４および裏面電極用のパッド９２の直上に位置する。このマスク１２０を用いて絶縁膜７４をドライエッチングし、パッド９４およびパッド９２の表面を露出する（図７）。その後、マスク１２０を除去する。

次に、図８に示すように、反射部材が形成された側の面にフォトレジストからなる保護材１２２を形成するとともに、支持基板側にフォトレジストからなるマスク１２４を形成する。マスク１２４は、光検出領域３０に対応する領域に開孔を有している。このマスク１２４を用いて支持基板１１をドライエッチングする。このドライエッチングには、例えば、ＳＦ_６等の反応ガスを用いることができる。このドライエッチングにおいて、シリコン１１と酸化膜１２とのエッチング選択比を有する反応ガスを用いた場合、ＢＯＸをエッチングストップ膜として用いることができる。なお、シリコン支持基板１１が十分に厚い場合は、バックグラインディングおよびＣＭＰ（Chemical Mechanical Polishing）のような研磨プロセス、またはウェットエッチングを併用してもよい。ウェットエッチングを用いる場合は、エッチャントにＫＯＨまたはＴＭＡＨ(Tetra-methyl-ammonium hydroxide)を使用することができる。これにより支持基板１１に開孔７８が形成され、ＢＯＸ１２が露出する。

次に、図９に示すように、露出したＢＯＸ１２をエッチングにより除去し、ｎ型半導体層１３の一部分、すなわち光検出領域３０に対応する部分を露出する。このエッチングには、フッ酸等によるウェットエッチングを用いることができる。このようなウェットエッチングを用いることで、シリコンとのエッチング選択比を十分に確保し、露出したＢＯＸ１２を選択的に除去することができる。

次に、図１０に示すように、露出したｎ型半導体層１３の表面に透明な電極８０を形成する。この電極８０の材料として例えばＩＴＯを用い、例えばスパッタリングで形成する。この電極８０は貫通電極９０と電気的に接続する。続いて、保護材１２２を除去することにより、図１に示す光検出器１が完成する。

このように、ｎ型半導体層１３の表面に透明電極８０を形成することにより、光検出素子２０ａ、２０ｂの共通カソードとして電位を取ることが可能になり、このカソードに貫通電極９０を介して光検出素子２０ａ、２０ｂの表面側からバイアスを印加できる構造を形成することができる。

また、上記製造方法により、ＳＯＩ基板１０を用いて、ｎ型半導体層１３およびｐ⁻半導体層領域２２を備えた、光検出領域３０とＣＭＯＳ回路領域４０を混載することができる。

なお、上記製造方法においては、貫通電極９０は、光検出素子２０ａ、２０ｂ、およびＣＭＯＳ回路の形成時に同時に形成している。しかし、貫通電極９０の製造順序は、この限りでなく、光検出素子２０ａ、２０ｂおよびＣＭＯＳ回路の形成後に形成しても良い。

また、上記製造方法においては、図５，図６に示すように、光検出素子２０ａ、２０ｂおよび周辺領域４０を形成後に、開口を形成し、極薄い絶縁層７７ａ、７７ｂ上に金属からなる反射部材２４ａ、２４ｂを形成している。しかし、図１１に示すように、光検出領域３０および周辺領域４０の形成時に反射部材２４ａ、２４ｂを形成しても良い。このとき、反射部材２４ａ、２４ｂとしてＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等シリサイド材料を用いことができる。また、一般的な多層配線工程でビア開口のプロセスを用いて開口し、この開口にＴｉ、Ｗ等のバリアメタルを埋め込むように形成してもよい。

また、反射部材２４ａ、２４ｂは、図１２に示すように、光検出素子２０ａ、２０ｂおよび周辺領域４０を形成後に、開口を形成し、極薄い絶縁膜自体をエッチングやレーザ照射により凹凸形状を形成し、その後、反射部材２４ａ、２４ｂの材料を充填しても良い。
反射部材２４ａ、２４ｂは、ＡｕめっきまたはＣｕめっきで形成することができる。また、Ａｇ、Ａｌ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｒ、Ｗ等から選択された少なくとも１つの金属元素をスパッタリングにより形成しても良い。

次に、図１３を参照して、光検出素子２０のガイガー放電を能動的に停止させることを可能にするアクティブクエンチ回路について説明する。図１３は、アクティブクエンチ回路の一例を示す回路図である。ガイガーモードで動作する光検出素子２０と、クエンチング抵抗２７を直列に接続し、アクティブクエンチ用のリセットトランジスタ１３０を並列に接続し、光検出素子２０のアノード端には、信号を増幅するアンプ回路１４０が接続される。アンプ回路１４０は、トランジスタ１４２と、このトランジスタ１４２と直列に接続された電流源１４４とを備えている。

アンプ回路１４０の出力端は、リセットトランジスタ１３０のゲートに接続する。また、リセットトランジスタ１３０のソースは光検出素子２０のアノード端子とアンプ回路１４０との間に接続する。一方、リセットトランジスタ１３０のドレインは低速アナログパスの出力端子とクエンチ抵抗２７との間に接続する。高速アナログ信号の読み出し手段として、光検出素子２０のアノード端子にＡＣカップリングによる直流成分除去用キャパシタ１５０を設けている。

アンプ回路１４０は光検出素子２０のアノード端子の電位を増幅し、電源レベルの信号を、高速ディジタルパスを介して出力する。アンプ回路１４０からの出力は、リセットトランジスタ１３０のゲートにフィードバックされる。これにより、リセットトランジスタ１３０が駆動され、リセット動作を行う。放電動作が終了すると、光検出素子２０のアノード端子はリセットレベルとなり、アンプ回路１４０の出力もＧＮＤレベルにリセットされる。これにより、クエンチ抵抗２７と光検出素子２０の空乏層との容量による放電時定数よりも高速にリセットすることができる。

このように構成された第１実施形態の光検出器によれば、従来の空乏層の厚みでは吸収されなかった光を基板の表面（光の入射面と反対側の面）に設けられた反射部材で反射させ、実行光路長を長くすることが可能となり、光の吸収率を増加することができる。

また、基板の裏面から光を入射させるため、従来、入射側に設けられ開口率を制約していた、クエンチ抵抗および信号配線等の影響がなく、開口率を大幅に向上することができる。

また、従来の構造に対して、反射部材の形成と基板研磨による薄層化することが異なるため、デバイス駆動の条件はもちろん、新規のデバイス設計やプロセス開発を必要としない。従って、プロセスの再現性も高く、またコスト高になる懸念もなく、吸収率の増加と開口率の増加によって近赤外波長帯域の感度を大幅に向上することができる。

また、反射部材をダイオード（光検出素子）が形成されたシリコン表面では無く、ダイオードが形成されたシリコン層に極めて薄い絶縁膜等を介した領域に、反射部材を設けたことで、ダイオードが形成されたシリコンでの結晶欠陥の発生等を回避することができる。さらに、ＳｉＰＭを形成する基板にＳＯＩを用いることで、縦型ＡＰＤとＣＭＯＳの混載を可能にすることができる。

以上説明したように、本実施形態によれば、近赤外の波長帯域の光の検出感度が高い光検出器を提供することができる。

（第２実施形態）
第２実施形態による光検出器の断面を図１４に示す。

第１実施形態では、光検出領域３０と、ＣＭＯＳ回路領域（周辺領域）を、一つのＳＯＩ基板上に形成していた。

第２実施形態の光検出器１Ａは、光検出領域３０を第１基板に形成し、ＣＭＯＳ回路４０を第２基板に形成した後、第１基板と第２基板とを、光検出領域３０が形成された面とＣＭＯＳ回路４０が形成された面とが対向するように貼り合わせた構造を有している。したがって、第１実施形態と異なり、光検出領域３０が形成される第１基板に、ＳＯＩ基板以外の基板を用いることができる。この第２実施形態においては、第１基板としてｎ型半導体層１３Ａが用いられ、第２基板としてｐ型半導体層２００が用いられている。

この第２実施形態の光検出器１Ａは、複数の光検出素子２０ａ、２０ｂを有している。

光検出素子２０ａは、ｎ型半導体層１３Ａの一部分と、ｎ型半導体層１３Ａの一部分上に設けられたｐ^＋半導体層２１ａと、ｐ⁻型半導体層２２の一部分と、ｐ⁻型半導体層２２の一部分上に設けられたｐ^＋半導体層２３ａと、ｐ^＋半導体層２３ａ上に設けられた光反射部材２４ａと、ｐ^＋半導体層２３ａ上に設けられたコンタクト２５ａと、コンタクト２５ａに接続する配線部２６ａと、配線部２６ａに接続するクエンチ抵抗２７ａと、を備えている。なお、光検出素子２０ａが設けられたｐ⁻型半導体層２２の一部分上に不純物領域（導電体領域）４１が設けられている。

また、光検出素子２０ｂは、ｎ型半導体層１３Ａの一部分と、ｎ型半導体層１３Ａの一部分上に設けられたｐ^＋半導体層２１ｂと、ｐ⁻型半導体層２２の一部分と、ｐ⁻型半導体層２２の一部分上に設けられたｐ^＋半導体層２３ｂと、ｐ^＋半導体層２３ｂ上に設けられた光反射部材２４ｂと、ｐ^＋半導体層２３ｂ上に設けられたコンタクト２５ｂと、コンタクト２５ｂに接続する配線部２６ｂと、配線部２６ｂに接続するクエンチ抵抗２７ｂと、を備えている。この実施形態においては、光検出素子２０ａ、２０ｂはそれぞれ、縦型のフォトダイオードを形成する。

光検出領域３０におけるｎ型半導体層１３Ａに対して、光検出素子２０ａ、２０ｂが設けられた側と反対側には、透明な電極８０が設けられている。この透明な電極８０は、対象となる近赤外線（例えば、波長８５０ｎｍ）を透過する電極材料、例えばＩＴＯ（Indium Tin Oxide）から形成され、複数の光検出素子２０ａ、２０ｂの共通な電極となる。透明電極８０が設けられた側から光が光検出器１Ａに入射する。これらの複数の光検出素子２０ａ、２０ｂは、第１実施形態と同様に、並列に接続される。

光検出領域３０におけるクエンチ抵抗２７ａ、２７ｂと、ｐ⁻半導体層２２の一部分上に設けられた不純物領域（導電体領域）４１は、層間絶縁膜７２によって覆われている。
光検出領域３０における層間絶縁膜７２上に配線２６ａ、２６ｂが設けられている。配線２６ａの一端は、層間絶縁膜７２に設けられたコンタクト２５ａを介してｐ^＋半導体層２３ａに接続し、他端は、層間絶縁膜７２に設けられたコンタクト２５ｃを介してクエンチ抵抗２７ａに接続する。配線２６ｂの一端は、層間絶縁膜７２に設けられたコンタクト２５ｂを介してｐ^＋半導体層２３ｂに接続し、他端は、層間絶縁膜７２に設けられたコンタクト２５ｄを介してクエンチ抵抗２７ｂに接続する。

周辺領域４０における層間絶縁膜７２上に配線４６が設けられる。なお、配線４６は、コンタクト４２を介して不純物領域４１に接続される。

光検出領域３０における配線２６ａ、２６ｂおよび配線４６は層間絶縁膜７４に覆われる。なお、層間絶縁膜７２、７４には、光検出素子２０ａ、２０ｂの反射部材２４ａ、２４ｂが設けられる領域上には開口が設けられ、反射部材２４ａ、２４ｂが露出している。
これらの反射部材２４ａ、２４ｂはそれぞれ、薄い絶縁層７７ａ、７７ｂを介してｐ^＋半導体層２３ａ、２３ｂ上に設けられる。

また、層間絶縁膜７４には開口が設けられている。この開口にはパッド９２が設けられている。パッド９２は、貫通電極９０に接続される。

上述したように、光検出素子２０ａ、２０ｂは縦型のフォトダイオードを形成している。このため、光検出素子２０ａ、２０ｂの上下の端子で電位が印加する。光検出素子２０ａ、２０ｂの表面用電極は、光検出素子２０ａ、２０ｂのアノードやＣＭＯＳ回路のＩ／Ｏ端子と結線される。光検出素子２０ａ、２０ｂのカソードに相当する裏面用電極８０は、別途形成される。ここでは、後にカソードとなる電極８０とコンタクトをとり、表面に引き出すための配線として貫通電極９０が設けられている。この貫通電極９０の端部を光検出器１の表面へ接続するように構成される。

すなわち、貫通電極９０は、層間絶縁膜７２、ｐ⁻半導体層２２、およびｎ型半導体層１３を貫通して電極８０に通じる電極である。貫通電極９０は、導体の周囲が絶縁体で覆われた構造を有しており、この絶縁体によってｎ型半導体層１３Ａおよびｐ^―型半導体層２２と貫通電極９０の導体とが電気的に絶縁される。

一方、ＣＭＯＳ回路は、ｐ型半導体層２００に設けられ、例えば、ｎチャネルＭＯＳトランジスタ２５０、２６０、２７０を備えている。

トランジスタ２５０は、ｐ型半導体層２００に離間して設けられたソース２５２ａおよびドレイン２５２ｂと、ソース２５２ａとドレイン２５２ｂとの間に設けられたゲート絶縁膜２５４と、ゲート絶縁膜２５４上に設けられたゲート電極２５６と、を備えている。
トランジスタ２６０は、ｐ型半導体層２００に離間して設けられたソース２６２ａおよびドレイン２６２ｂと、ソース２６２ａとドレイン２６２ｂとの間に設けられたゲート絶縁膜２６４と、ゲート絶縁膜２６４上に設けられたゲート電極２６６と、を備えている。トランジスタ２７０は、ｐ型半導体層２００に離間して設けられたソース２７２ａおよびドレイン２７２ｂと、ソース２７２ａとドレイン２７２ｂとの間に設けられたゲート絶縁膜２７４と、ゲート絶縁膜２７４上に設けられたゲート電極２７６と、を備えている。

トランジスタ２６０、２７０は、複数の光検出素子２０ａ、２０ｂが設けられた領域に対応するｐ型半導体層２００の領域に設けられ、例えば、複数の光検出素子２０ａ、２０ｂによって検出されて信号を読み出す読み出し回路を構成する。トランジスタ２５０は、読み出し回路によって読み出された信号を処理にする処理回路を構成する。トランジスタ２５０が設けられた領域と、トランジスタ２６０、２７０が設けられた領域とは、ＤＩＴからなる素子分離２８５ａ、２８５ｂによって素子分離される。なお、素子分離２８５ａ、２８５ｂは、トランジスタ２６０、２７０を取り囲むように形成してもよい。

トランジスタ２５０、２６０、２７０は絶縁膜２２０によって覆われる。この絶縁膜２２０上には、トランジスタ２５０、２６０、２７０のそれぞれのソースおよびドレインと接続する配線２８０、２８２、２８４等が設けられている。これらの配線は、絶縁膜２２に設けられたコンタクトを介してソースおよびドレインと接続される。

また、ｐ型半導体層２００には貫通電極２３０が設けられている。この貫通電極２３０はｐ型半導体層２００および絶縁膜２２０を貫通する開口に設けられ、この開口の側面が酸化され、側面が酸化された開口を例えば金属等の導電体で埋め込むことによって形成される。貫通電極２３０は、絶縁膜２２０上に設けられた配線２８４と電気的に接続する。

ＣＭＯＳ回路４０の配線２８２と光検出領域３０の配線４６は、接続配線２９０ａによって接続される。また、ＣＭＯＳ回路４０の貫通電極２３０に接続する配線２８４と、光検出領域３０の貫通電極９０に接続するパッド９２は、接続配線２９０ｂによって接続される。

このように構成された第２実施形態も、第１実施形態と同様に、従来の空乏層の厚みでは吸収されなかった光を基板の表面（光の入射面と反対側の面）に設けられた反射部材で反射させ、実効光路長を長くすることが可能となり、光の吸収率を増加することができる。

また、基板の裏面から光を入射させるため、従来、入射側に設けられ開口率を制約していた、クエンチ抵抗および信号配線等の影響がなく、開口率を大幅に向上することができる。

また、光検出領域が形成される基板と、ＣＭＯＳ回路が形成される基板とを異なる基板とすることにより、デバイス駆動の条件はもちろん、新規のデバイス設計やプロセス開発を必要としない。したがって、プロセスの再現性も高く、またコスト高になる懸念もなく、吸収率の増加と開口率の増加によって近赤外波長帯域の感度を大幅に向上することができる。

また、反射部材をダイオード（光検出素子）が形成されたシリコン表面では無く、ダイオードが形成されたシリコン層に極めて薄い絶縁膜等を介した領域に、反射部材を設けたことで、ダイオードが形成されたシリコンでの結晶欠陥の発生等を回避することができる。

以上説明したように、第２実施形態によれば、近赤外の波長帯域の光の検出感度が高い光検出器を提供することができる。

（第３実施形態）
第３実施形態によるライダー（Laser Imaging Detection and Ranging）装置を図１５に示す。この第３実施形態のライダー装置は、レーザ光がターゲットまでを往復してくる時間を計測し、距離に換算する光飛行時間測距法（Time of Flight）を採用した距離画像センシングシステムであり、車載ドライブ−アシストシステム、リモートセンシング等に応用される。

図１５に示すように、この第３実施形態のライダー装置は、投光ユニットと、受光ユニットとを備えている。投光ユニットは、レーザ光を発振するレーザ光発振器３００と、発振されたレーザ光を駆動する駆動回路３１０と、駆動されたレーザ光の一部を参照光として取り出すとともにその他のレーザ光を、ミラー３４０を介して対象物４００に照射する光学系３２０と、走査ミラー３４０を制御して対象物４００にレーザ光を照射する走査ミラーコントローラ３３０と、を備えている。

受光ユニットは、光学系３２０によって取り出された参照光を検出する参照光用光検出器３５０と、対象物４００からの反射光を受光する光検出器３８０と、参照光用光検出器３５０によって検出された参照光と、光検出器３８０によって検出された反射光とに基づいて、対象物４００までの測距を行う距離計測回路（ＴＯＦ（Time Of Flight）回路とも云う）３７０と、距離計測回路３７０によって測距された結果に基づいて、対象物を画像として認識する画像認識システム３６０と、を備えている。本実施形態においては、参照光用光検出器３５０および光検出器３８０としては、第１または第２実施形態の光検出器が用いられる。

第１および第２実施形態の光検出器は、近赤外線領域で良好な感度を示す。このため、第３実施形態のライダー装置は、人が不可視の波長帯域への光源に適用することが可能となり、例えば、車向け障害物検知に用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１、１Ａ 光検出器
１０ ＳＯＩ基板
１１ 支持基板
１２ 埋め込み絶縁膜（ＢＯＸ）
１３、１３Ａ ｎ型半導体層
２０ａ、２０ｂ 光検出素子
２１ａ、２１ｂ ｐ^＋半導体層
２２ ｐ⁻型半導体層（エピタキシャル層）
２３ａ、２３ｂ ｐ^＋半導体層
２４ａ、２４ｂ 反射部材
２５ａ、２５ｂ、２５ｃ、２５ｄ コンタクト
２６ａ、２６ｂ 配線
２７ａ、２７ｂ クエンチ抵抗
２９ 絶縁膜（素子分離）
３０ 光検出領域
４０ 周辺領域（ＣＭＯＳ回路領域）
５０ トランジスタ
５２ａ ソース
５２ｂ ドレイン
５４ ゲート絶縁膜
５６ ゲート電極
６０ トランジスタ
６２ａ ソース
６２ｂ ドレイン
６４ ゲート絶縁膜
６６ ゲート電極
７２ 層間絶縁膜
７４ 層間絶縁膜
７７ａ、７７ｂ 絶縁層
７８ 開口
８０ 電極（透明電極）
８５ａ、８５ｂ 素子分離（ＤＩＴ）
９０ 貫通電極

Claims (15)

1. 第１面および前記第１面に対向する第２面を有する第１導電型の第１半導体層と、
   前記第２面上に設けられた第２導電型の第２半導体層と、
   前記第１半導体層の一部の領域と、前記第２半導体層の一部の領域と、前記第１面の第１領域に設けられた第１電極と、前記第２半導体層の前記一部の領域のうちの前記第２領域に電気的に接続する抵抗と、を備えた、少なくとも１つの光検出素子と、
   前記光検出素子からの信号を処理する回路と、を備え、
   前記信号を処理する回路は、
   前記抵抗と並列に接続された第１トランジスタと、
   入力端子が前記光検出素子の前記第２領域に接続され、出力端子が前記第１トランジスタのゲートに接続されたアンプ回路と、
   前記光検出素子の前記第２領域に第１端子が接続され、第２端子がアナログパスに接続されたキャパシタと、
   を備えた、光検出器。
2. 前記第２半導体層の前記一部の領域のうちの前記第２領域と異なる第３領域上に設けられた反射部材と、前記第３領域と前記反射部材との間に設けられた絶縁層と、を更に備えた請求項１記載の光検出器。
3. 前記反射部材は、可視光から近赤外線までの波長範囲の光を反射する材料を含む請求項２記載の光検出器。
4. 前記第１半導体層の前記第１面の前記第１領域以外の第４領域に設けられた基板と、前記基板と前記第１半導体層の前記第１面の前記第４領域との間に設けられた絶縁膜と、を更に備えた請求項１乃至３のいずれかに記載の光検出器。
5. 前記信号を処理する回路は、前記光検出素子が設けられた領域の外側の前記第２半導体層の領域に設けられた請求項１乃至４のいずれかに記載の光検出器。
6. 前記光検出素子が設けられた領域と、前記信号を処理する回路が設けられた領域とを分離する、絶縁体を含む素子分離を更に備えた請求項１乃至５のいずれかに記載の光検出器。
7. 前記光検出素子からの信号を処理する回路が設けられた半導体基板を更に備え、前記半導体基板は前記第２半導体層に対向するように配置された請求項１乃至４のいずれかに記載の光検出器。
8. 前記第１半導体層および前記第２半導体層を貫通し、前記第１電極と接続する第２電極を更に備えた請求項１乃至７のいずれかに記載の光検出器。
9. 前記少なくとも１つの光検出素子は、前記第１半導体層の前記一部の領域上に設けられた第２導電型の第１半導体領域と、前記第１半導体領域を覆い前記第１半導体層の前記第２面上に設けられ前記第１半導体領域よりも不純物濃度が低い第２導電型の第３半導体層と、前記第３半導体層の一部の領域上に設けられ、前記第３半導体層よりも不純物濃度が高い第２導電型の第２半導体領域と、を更に備えている請求項１乃至８のいずれかに記載の光検出器。
10. 前記第２半導体領域は前記第１半導体領域の上方に位置する請求項９記載の光検出器。
    
11. 前記少なくとも１つの光検出素子は縦型のフォトダイオードを含む請求項１乃至１０のいずれかに記載の光検出器。
12. 前記第１トランジスタは、前記第２半導体層に離間して設けられたソースおよびドレインと、前記ソースおよび前記ドレインとの間の前記第２半導体層の領域上に設けられたゲート電極と、を備えた請求項１乃至６のいずれかに記載の光検出器。
13. 前記第１トランジスタは、前記半導体基板に離間して設けられたソースおよびドレインと、前記ソースおよび前記ドレインとの間の前記半導体基板の領域上に設けられたゲート電極と、を備えた請求項７記載の光検出器。
14. 前記少なくとも１つの光検出素子は、複数の光検出素子であって、前記複数の光検出素子は、並列に接続されている請求項１乃至１３のいずれかに記載の光検出器。
15. レーザ光を発振するレーザ光発振器と、
    発振されたレーザ光を駆動する駆動回路と、
    走査ミラーと、
    前記駆動回路によって駆動されたレーザ光の一部を参照光として取り出すとともにその他のレーザ光を前記走査ミラーを介して対象物に照射する光学系と、
    前記走査ミラーを制御して前記対象物にレーザ光を照射するコントローラと、
    前記光学系によって取り出された参照光を検出する第１光検出器と、
    前記対象物からの反射光を受光する第２光検出器と、
    第１光検出器によって検出された参照光と前記第２光検出器によって検出された反射光とに基づいて前記対象物までの測距を行う距離計測回路と、
    前記距離計測回路によって測距された結果に基づいて前記対象物を画像として認識する画像認識システムと、
    を備え、前記第２光検出器は請求項１乃至１４のいずれかに記載の光検出器であるライダー装置。

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