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JP2019165166A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】低オン抵抗値と低飽和電流を両立することができる半導体装置およびその製造方法を提供する。【解決手段】ＪＦＥＴ部２ａとｐ型ディープ層３との間に空乏層調整層として機能する高濃度ｎ型層２０を備えるようにし、高濃度ｎ型層２０をイオン注入により形成する。これにより、高濃度ｎ型層２０のｎ型不純物濃度や厚みの面内バラツキが少ない出来栄えにでき、低オン抵抗および低飽和電流を的確に実現することが可能となる。【選択図】図１

Description

本発明は、炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
ＳｉＣ半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きくなる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このため、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。
これに対して、特許文献１において、低オン抵抗値と低飽和電流を両立させるために、ｐ型ベース領域のうちのチャネル近傍の部分の不純物濃度とＪＦＥＴ部分の不純物濃度が異なった濃度となるようにした構造が提案されている。具体的には、深さ方向においてｐ型ベース領域の不純物濃度に勾配をつけ、チャネル近傍では不純物濃度が低く、下方になるにしたがって不純物濃度が高くなるようにしている。このような構成によれば、ｐ型ベース領域の不純物濃度がチャネル近傍では低くされているため、低オン抵抗が実現できる。また、ｐ型ベース領域のうちのＪＦＥＴ部分については所望の不純物濃度とすることで、隣り合うｐ型ベース領域間におけるｎ型ドリフト層がピンチオフされるようにでき、低飽和電流を実現できる。したがって、低オン抵抗値と低飽和電流を両立することが可能となる。
特許第５７３６６８３号公報
しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くすると、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗値と低飽和電流を両立することができなくなる。
本発明は上記点に鑑みて、低オン抵抗値と低飽和電流を両立することができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の半導体装置は、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなる低濃度層（２）と、低濃度層の上に、低濃度層と連結され、一方向を長手方向として形成された第１導電型のＳｉＣで構成されたＪＦＥＴ部（２ａ）と、低濃度層の上において、ＪＦＥＴ部を挟んだ両側に配置され、第２導電型のＳｉＣで構成されたディープ層（３）と、ＪＦＥＴ部およびディープ層の上に形成され、低濃度層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなる電流分散層（４）と、電流分散層の上に形成された第２導電型のＳｉＣからなるベース領域（６）と、ベース領域の上に形成され、低濃度層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなるソース領域（７）と、ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）と、を有している。そして、ゲート電極に対してゲート電圧を印加すると共にドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することでチャネル領域を形成し、ソース領域およびＪＦＥＴ部を介して、ソース電極およびドレイン電極の間に電流を流す半導体素子が構成されている。
このような構成において、半導体素子は、ＪＦＥＴ部の側面の表面から所定距離内側に、ＪＦＥＴ部の側面に沿って形成されていると共にＪＦＥＴ部よりも第１導電型不純物濃度が高く設定され、ドレイン電圧として通常作動時の電圧が印加されているときにはディープ層からＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつＪＦＥＴ部を通じて電流を流し、ドレイン電圧として通常作動時の電圧よりも高い電圧が印加されると空乏層によってＪＦＥＴ部をピンチオフさせる空乏層調整層（２０）を有している。
このような構成によれば、通常作動時においては、空乏層調整層が空乏層の伸びを調整する層として機能し、ＪＦＥＴ部内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
また、負荷短絡などによってドレイン電圧が通常作動時の電圧よりも高くなると、ディープ層側から空乏層調整層へ伸びる空乏層が空乏層調整層の厚みよりも伸び、ＪＦＥＴ部が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
また、請求項７に記載のＳｉＣ半導体装置の製造方法は、ＳｉＣで構成された第１または第２導電型の基板（１）を用意することと、基板の上に、基板よりも低不純物濃度の第１導電型のＳｉＣからなる低濃度層（２）を形成することと、低濃度層の上に第１導電型のＳｉＣ層を形成したのち、該ＳｉＣ層をエッチングしてトレンチ（２ｂ）を形成することで、一方向を長手方向とするライン状にＳｉＣ層を残し、さらに、ＳｉＣ層に対して第１導電型不純物を斜めイオン注入することで、ＳｉＣ層のうちイオン注入が行われた領域に空乏層調整層（２０）を形成すると共に該空乏層調整層以外の領域にＪＦＥＴ部（２ａ）を形成することと、トレンチ内に、ＪＦＥＴ部を挟んだ両側に配置される第２導電型のＳｉＣで構成されたディープ層（３）を形成することと、ディープ層とＪＦＥＴ部および空乏層調整層の上に、低濃度層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなる電流分散層（４）を形成することと、電流分散層の上に、第２導電型のＳｉＣからなるベース領域（６）を形成することと、ベース領域の上に、低濃度層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなるソース領域（７）を形成することと、ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、ゲート絶縁膜上にゲート電極（１１）を形成することと、ソース領域に電気的に接続されるソース電極（１３）を形成することと、基板の裏面側にドレイン電極（１４）を形成することと、を含んでいる。
このように、空乏層調整層をイオン注入により形成している。このため、空乏層調整層の第１導電型不純物濃度や厚みの面内バラツキが少ない出来栄えにでき、低オン抵抗および低飽和電流を的確に実現することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の断面図である。 ＳｉＣ半導体装置の動作説明図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。 高濃度ｎ型層のｎ型不純物濃度とオン抵抗との関係についてシミュレーションした結果を示す図である。 高濃度ｎ型層のｎ型不純物濃度と飽和電流との関係についてシミュレーションした結果を示す図である。 第２実施形態にかかるＳｉＣ半導体装置の断面図である。 図７に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図８に続くＳｉＣ半導体装置の製造工程を示した断面図である。 第３実施形態にかかるＳｉＣ半導体装置の断面図である。 図１０に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図１１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
ＳｉＣ半導体装置は、半導体基板としてＳｉＣからなるｎ＋型基板１が用いて形成されている。ｎ＋型基板１の主表面上には、ｎ＋型基板１よりもｎ型不純物濃度が低くされたＳｉＣからなるｎ−型低濃度層２が形成されている。ｎ−型低濃度層２は、ｎ＋型基板１から離れた位置において幅狭とされたＪＦＥＴ部２ａと連結されており、このＪＦＥＴ部２ａの両側にＳｉＣからなるｐ型ディープ層３が形成されている。本実施形態の場合、ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊形状とされ、ＪＦＥＴ部２ａの周囲がｐ型ディープ層３とされている。
これらｎ−型低濃度層２およびＪＦＥＴ部２ａとｐ型ディープ層３との間には高濃度ｎ型層２０が形成されている。本実施形態では、この高濃度ｎ型層２０が空乏層調整層として機能する。より詳しくは、高濃度ｎ型層２０は、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に形成されている。本実施形態の場合は、ｎ−型低濃度層２とｐ型ディープ層３の底部との間やＪＦＥＴ部２ａの上面にも高濃度ｎ型層２０が形成されている。
ｎ＋型基板１は、所定のオフ角を有するオフ基板で構成されている。例えば、ｎ＋型基板１は、主表面の面方位が（０００１）Ｓｉ面とされ、＜１１−２０＞方向がオフ方向とされる。なお、オフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことを言う。ｎ＋型基板１のｎ型不純物濃度については濃いほど良いが、例えば５.０×１０１８／ｃｍ３〜１.０×１０１９／ｃｍ３とされ、ここでは５．９×１０１８／ｃｍ３とされている。また、ｎ＋型基板１の厚さは、例えば７０〜１２０μｍとされ、ここでは１００μｍとされている。
ｎ−型低濃度層２は、例えばｎ型不純物濃度が０．５〜１．５×１０１６／ｃｍ３、ここでは１．０×１０１６／ｃｍ３とされている。また、ｎ−型低濃度層２は、厚さが６．０〜１００μｍ、ここでは８．０μｍとされ、耐圧の設定で変更される。また、ＪＦＥＴ部２ａについては、例えばｎ型不純物濃度が０．１〜１．５×１０１６／ｃｍ３、ここでは、１．０×１０１６／ｃｍ３とされ、幅が０．１〜０．５μｍ、ここでは０．３μｍとされている。ｐ型ディープ層３は、例えばｐ型不純物濃度が０．８〜１．２×１０１８／ｃｍ３、ここでは１．０×１０１８／ｃｍ３とされ、厚さが０．５〜３．０μｍ、ここでは１．０μｍとされている。
高濃度ｎ型層２０は、ｎ−型低濃度層２よりも高濃度とされており、例えばｎ型不純物濃度が１．０×１０１８／ｃｍ３とされている。高濃度ｎ型層２０の厚さについては、ｐ型ディープ層３の側面では０．０５μｍ、ｎ−型低濃度層２の上面では０．０５μｍとされている。また、高濃度ｎ型層２０のｎ型不純物濃度の面内バラツキは、１．０×１０１８／ｃｍ３±１５％の範囲内になっている。また高濃度ｎ型層２０の厚みについても、ｐ型ディープ層３の側面で０．０５μｍ±１５％、ｎ−型低濃度層２の上面では０．０５μｍ±１５％の範囲内になっている。
また、ＪＦＥＴ部２ａや高濃度ｎ型層２０およびｐ型ディープ層３の上には、ＪＦＥＴ部２ａと連結され、かつ、ＪＦＥＴ部２ａよりも幅広とされたＳｉＣからなるｎ型電流分散層４が形成されている。さらに、ｐ型ディープ層３の上には、ｐ型ディープ層３よりも幅が狭くされたＳｉＣからなるｐ型連結層５が形成されている。
ｎ型電流分散層４は、後述するようにチャネルを通じて流れる電流が幅方向に拡散できるようにする層であり、ＪＦＥＴ部２ａよりも高濃度とされており、例えばｎ型不純物濃度が２．０〜４．０×１０１７／ｃｍ３、ここでは３×１０１７／ｃｍ３とされ、厚さが０．５〜０．８μｍ、ここでは０．６μｍとされている。また、ｐ型連結層５は、ｐ型ディープ層３と同じ濃度とされていても良いが、本実施形態ではｐ型ディープ層３と異なる濃度、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．５〜０．８μｍ、ここでは０．６μｍとされている。
ｎ型電流分散層４およびｐ型連結層５の上にはＳｉＣからなるｐ型ベース領域６が形成されており、ｐ型連結層５を介してｐ型ベース領域６とｐ型ディープ層３とが連結されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるｎ＋型ソース領域７およびｐ＋型コンタクト領域８が形成されている。ｎ＋型ソース領域７は、ｐ型ベース領域６のうちｎ型電流分散層４と対応する部分の上に形成されている。ｐ＋型コンタクト領域８は、ｐ型ベース領域６を後述するソース電極１３に電気的に接続するための領域であり、ｐ型ベース領域６のうちｐ型連結層５と対応する部分の上に形成されている。
ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が２．０〜４．０×１０１７／ｃｍ３、ここでは３×１０１７／ｃｍ３とされ、厚さが０．２〜０．４μｍ、ここでは０．３μｍとされている。また、ｎ＋型ソース領域７は、ｎ型不純物濃度がｎ型電流分散層４よりも高濃度とされており、ｐ＋型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。
また、ｐ型ベース領域６およびｎ＋型ソース領域７を貫通してｎ型電流分散層４に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域６とｎ＋型ソース領域７の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ９が形成されている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ＋型ソース領域７が配置されている。ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチとなるセルピッチ、つまり隣り合うゲートトレンチ９の配置間隔の半分となるハーフセルピッチは、例えば１．５μｍとされている。ゲートトレンチ９の幅については任意であるが、ハーフセルピッチよりも小さくされている。
また、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域７とｎ型電流分散層４との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
また、ｎ＋型ソース領域７およびｐ＋型コンタクト領域８の表面やゲート電極１１の表面には、層間絶縁膜１２を介してソース電極１３や図示しないゲート配線層が形成されている。ソース電極１３やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ＋型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３やゲート配線層は、層間絶縁膜１２上において分離されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ＋型ソース領域７およびｐ＋型コンタクト領域８と電気的に接続させられ、ゲート配線層はゲート電極１１と電気的に接続されている。
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１〜１．５Ｖとした状態で、ゲート電極１１に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。
このとき、少なくともＪＦＥＴ部２ａとｐ型ディープ層３との間に高濃度ｎ型層２０を配置していることから、この高濃度ｎ型層２０が空乏層調整層として機能することで、次の作動を行うことになる。
具体的には、図２の一点鎖線で示すように、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層は、高濃度ｎ型層２０の厚みよりも小さい幅しか伸びない。つまり、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
また、高濃度ｎ型層２０のうち空乏層が伸びていない部分については電流経路として機能する。そして、高濃度ｎ型層２０がＪＦＥＴ部２ａよりもｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、高濃度ｎ型層２０が電流経路として機能することで、より低オン抵抗化を図ることが可能となる。さらに、本実施形態の場合、ＪＦＥＴ部２ａの上面にも高濃度ｎ型層２０が形成されているため、更なる低温抵抗化が可能となる。
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸びる。そして、ｎ型電流分散層４よりも先にＪＦＥＴ部２ａが即座にピンチオフされる。このとき、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
さらに、ｐ型ディープ層３をｐ型ベース領域６よりもゲート電極１１の中心線側に張り出させ、ＪＦＥＴ部２ａの幅が狭くなるようにしている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型低濃度層２に伸びてくる空乏層の伸びがｐ型ディープ層３によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１０に掛かる電界を低下させることが可能となり、信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ−型低濃度層２やＪＦＥＴ部２ａのｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部２ａについては、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
また、本実施形態の場合、高濃度ｎ型層２０をｎ−型低濃度層２とｐ型ディープ層３との間にも形成している。このため、ｐ型ディープ層３からｎ−型低濃度層２側に伸びる空乏層の伸び量も抑制され、ｎ−型低濃度層２に伸びた空乏層がＪＦＥＴ部２ａ側に至ることを抑制できるため、よりオン抵抗の低減を図ることが可能となる。
また、ＪＦＥＴ部２ａや高濃度ｎ型層２０などのｎ型不純物濃度や厚みの一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａや高濃度ｎ型層２０については、ドレイン電圧Ｖｄが所定値に至った時にピンチオフし、ドレイン電圧Ｖｄが所定値以下のときにはピンチオフしないという条件を満たすようにｎ型不純物濃度や厚みを設定すれば良い。
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図３および図４に示す製造工程中の断面図を参照して説明する。
〔図３（ａ）に示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、エピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型低濃度層２を形成する。本実施形態の場合、ＪＦＥＴ部２ａをｎ−型低濃度層２と同じ不純物濃度としているため、ＪＦＥＴ部２ａを構成するためのｎ型のＳｉＣ層として、ＪＦＥＴ部２ａの厚み分を加えた厚みでｎ−型低濃度層２をエピタキシャル成長させている。なお、ここではｎ＋型基板１を用意してｎ−型低濃度層２をエピタキシャル成長させるようにしたが、予めｎ＋型基板１の主表面上にｎ−型低濃度層２をエピタキシャル成長させた、いわゆるエピ基板を用意しても良い。
〔図３（ｂ）に示す工程〕
ＪＦＥＴ部２ａの形成予定領域と対応する位置を覆うマスク３０を配置した後、異方性エッチングを行うことでｐ型ディープ層３の形成予定領域と対応する位置にトレンチ２ｂを形成する。また、必要に応じて、ケミカルドライエッチング等を行って表面のダメージ除去を行う。
〔図３（ｃ）に示す工程〕
マスク３０を除去したのち、例えばリンまたは窒素などのｎ型不純物を斜めイオン注入する。このイオン注入が行われた領域に高濃度ｎ型層２０が形成される。また、ｎ−型低濃度層２のうちトレンチ２ｂの間に位置する部分、かつ、高濃度ｎ型層２０とされていない部分により、ＪＦＥＴ部２ａが構成される。
なお、上記した図３（ａ）に示す工程では、ＪＦＥＴ部２ａの厚みを加えた厚みでｎ−型低濃度層２を形成すると説明した。これは、本実施形態ではＪＦＥＴ部２ａをｎ−型低濃度層２と同じ不純物濃度としているためであり、ｎ−型低濃度層２の上にＪＦＥＴ部２ａを構成するためのｎ型ＳｉＣ層を継続して形成することを意味している。ＪＦＥＴ部２ａをｎ−型低濃度層２と異なる不純物濃度とする場合には、ｎ−型低濃度層２の上にｎ−型低濃度層２と異なる不純物濃度のｎ型ＳｉＣ層を形成することになる。
〔図３（ｄ）に示す工程〕
水素アニール等による等方性エッチングにて、ｎ−型低濃度層２のうち高濃度ｎ型層２０の上に残っている部分を除去する。なお、この工程については、イオン注入時に高濃度ｎ型層２０がｎ−型低濃度層２の最表面まで形成されるようにすれば不要である。また、イオン注入ダメージの除去などの表面洗浄のための水素アニールを行う場合、それと同時に本工程を行うようにすれば良い。また、水素アニールによる表面洗浄を行うことで元々表面除去されることになるため、そのときに除去されると想定される厚み分だけ、イオン注入が最表面よりも深い位置に行われるようにする程度でも良い。勿論、イオン注入時に高濃度ｎ型層２０がｎ−型低濃度層２の最表面まで形成されるようにした場合に、表面洗浄のための水素アニール処理を行うようにしても良い。
〔図３（ｅ）に示す工程〕
トレンチ２ｂを埋め込むようにｐ型ＳｉＣ層をエピタキシャル成長させる。そして、必要に応じて、ＪＦＥＴ部２ａの上に形成された高濃度ｎ型層２０が露出するまでｐ型ＳｉＣ層をエッチバックして平坦化する。これにより、ｐ型ＳｉＣ層にてｐ型ディープ層３が構成される。
〔図３（ｆ）に示す工程〕
ｐ型ディープ層３や高濃度ｎ型層２０のうちＪＦＥＴ部２ａの上に形成された部分の表面にｎ型電流分散層４をエピタキシャル成長させる。
〔図４（ａ）に示す工程〕
ｎ型電流分散層４のうちＪＦＥＴ部２ａや高濃度ｎ型層２０から離れた位置にｐ型不純物をイオン注入し、活性化することでｐ型連結層５を形成する。
〔図４（ｂ）に示す工程〕
ｎ型電流分散層４およびｐ型連結層５の上にｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させる。
〔図４（ｃ）に示す工程〕
ｎ＋型ソース領域７の一部にｐ型不純物をイオン注入することでｐ＋型コンタクト領域８を形成する。
〔図４（ｄ）に示す工程〕
ｎ＋型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ＋型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ−Ｓｉを残すことでゲート電極１１を形成する。
〔図４（ｅ）に示す工程〕
ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極１１の間に位置する部分、つまりｐ＋型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ型ディープ層３およびｎ＋型ソース領域７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３やゲート配線層を形成する。
その後、ｎ＋型基板１の裏面側にドレイン電極１４を形成することにより、図１に示したＳｉＣ半導体装置が完成する。
以上説明した本実施形態のＳｉＣ半導体装置の製造方法では、高濃度ｎ型層２０をイオン注入により形成している。このため、高濃度ｎ型層２０のｎ型不純物濃度や厚みの面内バラツキが少ない出来栄えにでき、低オン抵抗および低飽和電流を的確に実現することが可能となる。
ここで、所望のオン抵抗を得るためには、ＳｉＣ半導体装置を構成する各部の出来栄えが良好であることが必要である。オン抵抗のうち、ＳｉＣ中での抵抗成分は、主に、チャネル抵抗、ｎ型電流分散層４の内部抵抗、ｎ−型低濃度層２の内部抵抗、ｎ＋型基板１の内部抵抗、ＪＦＥＴ部分での内部抵抗である。このうち、ｎ−型低濃度層２の内部抵抗が半分ほどの抵抗成分を占め、チャネル抵抗やｎ型電流分散層４の内部抵抗およびｎ＋型基板１の内部抵抗が１／４ほどの抵抗成分を占め、ＪＦＥＴ部分での内部抵抗が１／４ほどの抵抗成分を占めている。
そして、所望のオン抵抗を得るためには、各部の抵抗成分のバラツキが小さいことが求められ、ＪＦＥＴ部分での内部抵抗についてもバラツキが小さいことが必要である。このＪＦＥＴ部分の内部抵抗は、ＪＦＥＴ部２ａや高濃度ｎ型層２０の幅や不純物濃度などによって決まることから、高濃度ｎ型層２０の幅や不純物濃度のバラツキが小さいことは、所望のオン抵抗を得るために必要なことの一つである。
シミュレーションにより、高濃度ｎ型層２０の不純物濃度が変化した場合のオン抵抗の変化について調べた。高濃度ｎ型層２０以外の各部の不純物濃度や寸法などについては、上記において一例として挙げたものをシミュレーションモデルとし、高濃度ｎ型層２０の不純物濃度だけ変化させてシミュレーションした。素子温度は室温、ここでは２７℃とした。図５は、その結果を示している。
この図に示されるように、高濃度ｎ型層２０の不純物濃度が９．０×１０１７／ｃｍ３未満になると、オン抵抗が大幅に増加していた。また、高濃度ｎ型層２０の不純物濃度が９．０×１０１７／ｃｍ３以上になると、オン抵抗のバラツキが小さくなり、１．５×１０１８／ｃｍ３になるとほぼ高濃度ｎ型層２０の抵抗成分が非常に小さくなった。このため、高濃度ｎ型層２０の不純物濃度が９．０×１０１７／ｃｍ３以上になるようにすることが必要である。
一方、低オン抵抗だけでなく低飽和電流も図れるようにすることが必要である。シミュレーションにより、高濃度ｎ型層２０の不純物濃度が変化した場合の飽和電流の変化について調べた。ここでも、上記したオン抵抗のシミュレーションモデルを用いて、高濃度ｎ型層２０の不純物濃度だけ変化させてシミュレーションした。図６は、その結果を示している。
この図に示されるように、飽和電流は、高濃度ｎ型層２０の不純物濃度が高くなるほど増加する。ＳｉＣ半導体装置では、素子破壊の強度として飽和電流が５０００Ａ／ｃｍ２以下であることが目標として挙げられる。これを満たすには、高濃度ｎ型層２０の不純物濃度が１．１５×１０１８／ｃｍ３以下になるようにすることが必要である。
したがって、低オン抵抗と低飽和電流の両立を図るためには、高濃度ｎ型層２０の不純物濃度が９．０×１０１７／ｃｍ３以上、かつ、１．１５×１０１８／ｃｍ３以下になるようにすることが求められる。この範囲を満たすためには、例えばその中間値である１．０×１０１８／ｃｍ３を狙い値として行ったとしても、±１５％のバラツキ範囲内で高濃度ｎ型層２０が形成されるようにすることが必要になる。
高濃度ｎ型層２０を形成する場合、エピタキシャル成長で形成することも考えられるが、エピタキシャル成長の場合、不純物濃度や膜厚のバラツキの面内分布が比較的大きくなり、上記した±１５％のバラツキ範囲内で抑えることは難しい。これに対して、高濃度ｎ型層２０をイオン注入によって形成した場合、不純物濃度や膜厚のバラツキの面内分布が比較的小さく、上記した±１５％のバラツキ範囲内で抑えることが可能となる。
このように、高濃度ｎ型層２０の厚みや不純物濃度の面内バラツキを少なくできるため、高濃度ｎ型層２０の厚みや不純物濃度を低オン抵抗と低飽和電流を両立できる値とすることが可能となる。したがって、再現性良く、かつ、歩留まり良く低オン抵抗と低飽和電流の両立が図れるＳｉＣ半導体装置とすることができる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して高濃度ｎ型層２０の構成および製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７に示すように、本実施形態のＳｉＣ半導体装置では、高濃度ｎ型層２０がｎ−型低濃度層２とｐ型ディープ層３との間およびＪＦＥＴ部２ａとｐ型ディープ層３との間には形成されているが、ＪＦＥＴ部２ａの上面には形成されていない構造となっている。このように、ＪＦＥＴ部２ａの上面には高濃度ｎ型層２０が形成されておらず、ＪＦＥＴ部２ａがｎ型電流分散層４と連結された構造とされていても、第１実施形態と同様の作用効果が得られる。
このような構造のＳｉＣ半導体装置は、次のようにして製造することができる。まず、図８（ａ）、（ｂ）に示す工程として、第１実施形態で説明した図３（ａ）、（ｂ）に示す工程を行い、その後、図８（ｃ）に示す工程として、マスク３０をそのまま用いてｎ型不純物をイオン注入する。その後、図８（ｄ）に示す工程として、マスク３０を除去してから第１実施形態で説明した図３（ｄ）に示す工程を行う。これにより、ｎ−型低濃度層２の上およびＪＦＥＴ部２ａの側面にのみ高濃度ｎ型層２０が形成され、ＪＦＥＴ部２ａの上面には高濃度ｎ型層２０が形成されていない構造ができる。この後は、図８（ｅ）、（ｆ）および図９（ａ）〜（ｅ）において、第１実施形態で説明した図３（ｅ）、（ｆ）および図４（ａ）〜（ｅ）に示す工程を行う。これにより、本実施形態のＳｉＣ半導体装置を製造することができる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して高濃度ｎ型層２０の構成および製造方法を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態の構成に対して本実施形態を適用した場合について説明するが、第１実施形態の構成に対しても適用できる。
図１０に示すように、本実施形態のＳｉＣ半導体装置では、高濃度ｎ型層２０がｎ−型低濃度層２やＪＦＥＴ部２ａの表面から所定距離内側、例えば０．１μｍ以上深い位置に入り込んだ構造、つまりｐ型ディープ層３から所定距離離れた構造とされている。そして、ｎ−型低濃度層２の表面やＪＦＥＴ部２ａの側面に沿って高濃度ｎ型層２０が形成されている。
このような構造では、ｐ型ディープ層３から伸びる空乏層が、ＪＦＥＴ部２ａおよびｎ−型低濃度層２のうちｐ型ディープ層３と高濃度ｎ型層２０との間に位置している部分を超えて高濃度ｎ型層２０まで広がるが、第２実施形態と同様の作用効果が得られる。
このような構造のＳｉＣ半導体装置は、次のようにして製造することができる。まず、図１１（ａ）〜（ｃ）に示す工程として、第２実施形態で説明した図８（ａ）〜（ｃ）に示す工程を行う。その後、図１１（ｄ）に示す工程として、マスク３０を除去しつつ、高濃度ｎ型層２０の上にＪＦＥＴ部２ａおよびｎ−型低濃度層２が例えば０．１μｍ以上の厚み分残るようにする。このとき、マスク３０を除去してから水素アニール等を行っても良いが、その場合でも高濃度ｎ型層２０の上にＪＦＥＴ部２ａおよびｎ−型低濃度層２が例えば０．１μｍ以上の厚みで残るようにする。その後は、図１１（ｅ）、（ｆ）および図１２（ａ）〜（ｅ）において、第１実施形態で説明した図３（ｅ）、（ｆ）および図４（ａ）〜（ｅ）に示す工程を行う。これにより、本実施形態のＳｉＣ半導体装置を製造することができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
（１）例えば、上記各実施形態において、各ＪＦＥＴ部２ａのうちストライプ状となる部分の幅は一定である必要は無い。例えば、各ＪＦＥＴ部２ａのうちストライプ状となる部分について、ドレイン電極１５側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。
（２）また、第１実施形態等では、ｐ型ディープ層３をソース電極１３に接続することでソース電位とする構造について説明した。これに対して、ｐ型ディープ層３をｐ型ベース領域６から分離した構造とし、ｐ型ディープ層３への電圧印加に伴ってＪＦＥＴ部２ａの空乏層の伸び量を調整する第２ゲートとして機能させるようにしても良い。その場合、ｐ型ディープ層３は、ゲート電極１１に電気的に接続してゲート電圧Ｖｇが印加される構成としたり、ドレイン電極１４に接続してドレイン電圧Ｖｄが印加される構成とすることができる。
（３）また、上記各実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。各部の寸法や不純物濃度については、高濃度ｎ型層２０およびＪＦＥＴ部２ａのピンチオフ条件等に基づいて、適宜設定すれば良い。
例えば、各部の不純物濃度は一定でなくても良い。一例を挙げると、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。
（４）また、上記実施形態では、ＪＦＥＴ部２ａの長手方向がトレンチゲート構造の長手方向と同方向となるようにしているが、これらが互いに交差する方向、例えば直交する方向に向けられていても良い。
（５）さらに、上記実施形態では、トレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置を例に挙げて説明したが、プレーナ型の縦型ＭＯＳＦＥＴを備えるＳｉＣ半導体装置に対しても本発明を適用できる。
（６）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
２ ｎ−型低濃度層
２ａ ＪＦＥＴ部
４ ｎ型電流分散層
６ ｐ型ベース領域
７ ｎ＋型ソース領域
９ ゲートトレンチ
１１ ゲート電極
１３ ソース電極
１４ ドレイン電極
２０ 高濃度ｎ型層

Claims (13)

  1. 反転型の半導体素子を備える炭化珪素半導体装置であって、
    炭化珪素で構成された第１または第２導電型の基板（１）と、
    前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなる低濃度層（２）と、
    前記低濃度層の上に、前記低濃度層と連結され、一方向を長手方向として形成された第１導電型の炭化珪素で構成されたＪＦＥＴ部（２ａ）と、
    前記低濃度層の上において、前記ＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素で構成されたディープ層（３）と、
    前記ＪＦＥＴ部および前記ディープ層の上に形成され、前記低濃度層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなる電流分散層（４）と、
    前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（６）と、
    前記ベース領域の上に形成され、前記低濃度層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（７）と、
    前記ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
    前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
    前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
    前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
    前記基板の裏面側に形成されたドレイン電極（１４）と、を有し、
    前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す前記半導体素子を備え、
    前記半導体素子は、前記ＪＦＥＴ部の側面の表面から所定距離内側に、前記ＪＦＥＴ部の側面に沿って形成されていると共に前記ＪＦＥＴ部よりも第１導電型不純物濃度が高く設定され、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記ディープ層から前記ＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつ前記ＪＦＥＴ部を通じて電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によって前記ＪＦＥＴ部をピンチオフさせる空乏層調整層（２０）を有している炭化珪素半導体装置。
  2. 前記空乏層調整層は、前記ＪＦＥＴ部の側面の表面から０．１μｍ以上内側に形成されている請求項１に記載の炭化珪素半導体装置。
  3. 前記空乏層調整層は、第１導電型不純物濃度の面内分布が１．０×１０１８／ｃｍ３±１５％の範囲内とされ、厚みの面内分布が０．０５μｍ±１５％の範囲内とされている請求項１または２に記載の炭化珪素半導体装置。
  4. 前記空乏層調整層は、前記ＪＦＥＴ部の上面に沿っても形成されている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 前記空乏層調整層は、前記低濃度層の表面から所定距離内側にも形成され、該低濃度層の表面に沿って形成されている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（９）の内壁面を覆うように前記ゲート絶縁膜が形成されていると共に、該ゲート絶縁膜の上に前記ゲート電極が形成され、一方向を長手方向として設けられたトレンチゲート構造を有する請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 反転型の半導体素子を備えた炭化珪素半導体装置の製造方法であって、
    炭化珪素で構成された第１または第２導電型の基板（１）を用意することと、
    前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素からなる低濃度層（２）を形成することと、
    前記低濃度層の上に第１導電型の炭化珪素層を形成したのち、該炭化珪素層をエッチングしてトレンチ（２ｂ）を形成することで、一方向を長手方向とするライン状に前記炭化珪素層を残し、さらに、前記炭化珪素層に対して第１導電型不純物を斜めイオン注入することで、前記炭化珪素層のうち前記イオン注入が行われた領域に空乏層調整層（２０）を形成すると共に該空乏層調整層以外の領域にＪＦＥＴ部（２ａ）を形成することと、
    前記トレンチ内に、前記ＪＦＥＴ部を挟んだ両側に配置される第２導電型の炭化珪素で構成されたディープ層（３）を形成することと、
    前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層の上に、前記低濃度層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなる電流分散層（４）を形成することと、
    前記電流分散層の上に、第２導電型の炭化珪素からなるベース領域（６）を形成することと、
    前記ベース領域の上に、前記低濃度層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（７）を形成することと、
    前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
    前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
    前記ソース領域に電気的に接続されるソース電極（１３）を形成することと、
    前記基板の裏面側にドレイン電極（１４）を形成することと、を含む炭化珪素半導体装置の製造方法。
  8. 前記空乏層調整層および前記ＪＦＥＴ部を形成することでは、前記斜めイオン注入を前記炭化珪素層の側面の表面よりも内側の位置に前記第１導電型不純物を注入する請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記空乏層調整層および前記ＪＦＥＴ部を形成することの後に、前記炭化珪素層の表面をエッチングし、前記空乏層調整層を露出させること、を含んでいる請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記空乏層調整層および前記ＪＦＥＴ部を形成することでは、前記炭化珪素層の側面の表面から０．１μｍ以上深い位置に前記第１導電型不純物の前記斜めイオン注入を行う請求項７に記載の炭化珪素半導体装置の製造方法。
  11. 前記空乏層調整層および前記ＪＦＥＴ部を形成することでは、前記炭化珪素層の上にマスク（３０）を配置してエッチングすることで前記炭化珪素層を前記ライン状に残し、前記マスクを除去した後に前記第１導電型不純物の前記斜めイオン注入を行う請求項７ないし１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  12. 前記空乏層調整層および前記ＪＦＥＴ部を形成することでは、前記炭化珪素層の上にマスク（３０）を配置してエッチングすることで前記炭化珪素層を前記ライン状に残し、前記マスクを残したまま前記第１導電型不純物の前記斜めイオン注入を行う請求項７ないし１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  13. 前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（１０）を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の上に前記ゲート電極を形成することでトレンチゲート構造を形成すること、を含んでいる請求項７ないし１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4001476A1 (en) * 2020-11-12 2022-05-25 Showa Denko K.K. Sic epitaxial wafer and method for manufacturing sic epitaxial wafer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177335A (ja) * 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP2010103260A (ja) * 2008-10-22 2010-05-06 Toshiba Corp 電力制御用半導体装置の製造方法
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015141921A (ja) * 2014-01-27 2015-08-03 トヨタ自動車株式会社 半導体装置
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177335A (ja) * 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP2010103260A (ja) * 2008-10-22 2010-05-06 Toshiba Corp 電力制御用半導体装置の製造方法
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015141921A (ja) * 2014-01-27 2015-08-03 トヨタ自動車株式会社 半導体装置
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4001476A1 (en) * 2020-11-12 2022-05-25 Showa Denko K.K. Sic epitaxial wafer and method for manufacturing sic epitaxial wafer

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