JP2013065924A - アナログデジタル変換回路、撮像装置、アナログデジタル変換回路の検査方法 - Google Patents

Abstract

【課題】 カウンタが複数のメモリに共通してカウント信号を供給する列ＡＤＣにおいて、カウンタからメモリへカウント信号を伝送する信号経路の不良によって生じる、メモリに供給されるカウント信号の遅延を好適に検出することを目的とする。
【解決手段】 カウント信号の信号値が変化したタイミングに応じて、カウント信号をメモリに保持させるラッチ信号をメモリに供給するテストラッチ信号供給部を有するアナログデジタル変換回路である。
【選択図】 図１

Description

本発明は、アナログデジタル変換回路、撮像装置、アナログデジタル変換回路の検査方法に関するものである。

従来、アナログ信号と参照信号とを比較する比較器が複数列設けられ、メモリと比較器が電気的に接続された、アナログ信号をデジタル信号に変換する、列並列型のアナログデジタル変換回路（以下、アナログデジタル変換回路をＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、列並列型のＡＤＣを列ＡＤＣと表記する）が知られている。列ＡＤＣの一例として、クロックパルスを計数してカウント信号を出力するカウンタに複数列のメモリが共通して電気的に接続され、複数列のメモリがカウンタの出力するカウント信号を保持する形態が知られている。
特許文献１には、列ＡＤＣの動作を診断する診断ロジック部を有する列ＡＤＣが記載されている。特許文献１に記載の列ＡＤＣは、制御ロジック及び外部システムインターフェースから二重バッファへカウント信号が供給される構成として記載されている。また、診断ロジック部について、制御ロジック及び外部システムインターフェース部の動作可否の診断を行う診断Ａモード、比較器の動作可否を診断する診断Ｂモード、メモリの動作を検査する診断Ｃモードが記載されている。

特開平１１−３３１８８３号公報

特許文献１には、カウント信号が伝送される信号経路の不良によって生じるカウント信号の遅延を検査することについての開示は無い。
本発明の目的は、カウンタからメモリへカウント信号を伝送する信号経路の不良によって生じる、メモリに供給されるカウント信号の遅延を好適に検出することを目的とする。

本発明は上記の課題を鑑みてなされたものであり、一つの態様は、デジタル信号を保持するメモリと、アナログ信号と時間とともに変化する参照信号とを比較した比較結果を示す比較結果信号を前記メモリに供給する比較器と、をそれぞれ含む複数の回路部と、クロックパルス信号を前記参照信号の変化と並行して計数して、複数のビット信号を有するカウント信号を生成し、前記カウント信号を出力するカウンタと、前記カウント信号を複数の前記メモリに供給する複数のカウント信号伝送線と、を有し、対応する前記比較器の比較結果信号が変化した時に前記メモリが前記カウント信号を前記デジタル信号として保持することで前記アナログ信号を前記デジタル信号に変換するアナログデジタル変換回路であって、前記アナログデジタル変換回路は検査モードで動作し、テストラッチ信号供給部と、信号比較部と、をさらに有し、前記検査モードにおいて、前記比較器は前記比較結果信号の前記メモリへの供給を行わず、前記カウンタはさらに前記テストラッチ信号供給部に前記カウント信号を供給し、前記テストラッチ信号供給部は、前記カウント信号を複数の前記メモリに保持させるテストラッチ信号を、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングに応じて、複数の前記メモリに供給し、前記信号比較部に、複数の前記メモリが保持した前記カウント信号が供給され、前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値と、を比較することによって、前記カウント信号伝送線の検査を行うことを特徴とするアナログデジタル変換回路である。

また、別の態様は、光電変換により電荷が生じる光電変換部を含む複数列の画素と、アナログデジタル変換回路と、を有する撮像装置であって、前記アナログデジタル変換回路は、デジタル信号を保持するメモリと、アナログ信号と時間とともに変化する参照信号とを比較した比較結果を示す比較結果信号を前記メモリに供給する比較器と、をそれぞれ含む複数の回路部と、クロックパルス信号を前記参照信号の変化と並行して計数して、複数のビット信号を有するカウント信号を生成し、前記カウント信号を出力するカウンタと、前記カウント信号を複数の前記メモリに供給する複数のカウント信号伝送線と、を有し、対応する前記比較器の比較結果信号が変化した時に前記メモリが前記カウント信号を前記デジタル信号として保持することで前記アナログ信号を前記デジタル信号に変換するアナログデジタル変換回路であって、複数列の前記画素の各列に、複数の前記比較器の各々が接続され、前記撮像装置は検査モードで動作し、前記撮像装置は、テストラッチ信号供給部と、信号比較部と、をさらに有し、前記検査モードにおいて、前記比較器は前記比較結果信号の前記メモリへの供給を行わず、前記カウンタはさらに前記テストラッチ信号供給部に前記カウント信号を供給し、前記テストラッチ信号供給部は、前記カウント信号を複数の前記メモリに保持させるテストラッチ信号を、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングに応じて、複数の前記メモリに供給し、前記信号比較部に、複数の前記メモリが保持した前記カウント信号が供給され、前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値と、を比較することによって、前記カウント信号伝送線の検査を行うことを特徴とする撮像装置である。

また、別の態様は、複数のメモリと、カウント信号伝送線と、クロックパルス信号を計数した、複数のビット信号を有するカウント信号を、前記カウント信号伝送線を介して複数の前記メモリに供給するカウンタと、を有するアナログデジタル変換回路の検査方法であって、前記カウント信号を複数の前記メモリに保持させるテストラッチ信号を、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングに応じて複数の前記メモリに供給し、前記テストラッチ信号が供給された前記メモリが保持した前記カウント信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記カウント信号の信号値と、を比較することによって、前記カウント信号伝送線の検査を行うことを特徴とするアナログデジタル変換回路の検査方法である。

本発明によれば、カウント信号が伝送される信号経路の不良によって生じるカウント信号の遅延を好適に検出することができる。

実施例１に関わる撮像装置の構成の一例を表した図 実施例１に関わる画素部の構成及び動作の一例を表した図 実施例１に関わる、比較部、カウンタ、テストラッチ信号供給部の構成の一例を表した図 実施例１に関わる撮像装置の通常動作モード、検査モードの動作の一例を表した図 実施例１に関わる撮像装置の検査モードの一例を表したフローチャート 実施例２に関わるテストラッチ信号供給部の構成及び動作の一例を表した図 実施例３に関わるＡＤ変換部の構成の一例を表した図 実施例４に関わるＡＤ変換部の構成の一例を表した図 実施例４に関わる撮像装置の検査モードの動作の一例を表した図 実施例５に関わるカウンタの構成と、撮像装置の検査モードの動作の一例を表した図 実施例６に関わる撮像システムの一例を表した図

以下、図面を参照しながら本発明の実施形態を説明する。

図１は、本実施例に関する列ＡＤＣを有する撮像装置を例示したブロック図である。

１０は画素部、２０は垂直走査部、３０はＡＤ変換部、４０は水平走査部である。５０はタイミング信号供給部、６０は信号処理部、７０は設定部、８０は通信部である。

本実施例は、撮像部としての画素部１０、垂直走査部２０を有している。画素部１０は、撮像装置に入射した光をアナログ信号である電気信号に変換する画素が複数列、複数行配置されている。画素が垂直信号線３９に出力する信号を以下、画素信号ＰＩＸＳＩＧと呼ぶ。

画素信号ＰＩＸＳＩＧを出力する画素部１０の一例を、図２（ａ）を参照しながら説明する。図２（ａ）は図１に記載した、画素部１０のうちの２行８列の画素１１〜１８，２１〜２８、垂直走査部２０、垂直信号線３９を部分的に示したものである。画素部１０に含まれる画素の具体的な構成を画素１１に示した。画素は、光電変換部５０１、転送ＭＯＳトランジスタ５０２、リセットＭＯＳトランジスタ５０３、フローティングディフージョン部（以下、ＦＤ部と表記する）５０４、増幅ＭＯＳトランジスタ５０５、選択ＭＯＳトランジスタ５０６を有している。光電変換部５０１は入射光を電荷に変換する。ここでは例としてフォトダイオードを示している。転送ＭＯＳトランジスタ５０２は、フォトダイオード５０１の電荷をＦＤ部５０４に転送する。転送ＭＯＳトランジスタ５０２のゲートに、垂直走査部２０から転送信号ＰＴＸが供給される。

ＦＤ部５０４は、増幅ＭＯＳトランジスタ５０５のゲートと電気的に接続されている。増幅ＭＯＳトランジスタ５０５は、ＦＤ部５０４の電荷に基づいて信号を増幅して出力する。増幅ＭＯＳトランジスタ５０５のドレインには電源電圧Ｖｄｄが供給され、ソースは選択ＭＯＳトランジスタ５０６のドレインに電気的に接続されている。選択ＭＯＳトランジスタ５０６は、増幅ＭＯＳトランジスタ５０５と垂直信号線３９の間の電気的経路に設けられており、ゲートに垂直走査部２０から選択信号ＰＳＥＬが供給される。垂直走査部２０は画素の行ごとに選択信号ＰＳＥＬを供給し、画素の行の走査を行う。

リセットＭＯＳトランジスタ５０３は、ソースがＦＤ部５０４と電気的に接続し、ドレインには電源電圧Ｖｄｄが供給されている。つまり、増幅ＭＯＳトランジスタ５０５とリセットＭＯＳトランジスタ５０３のそれぞれのドレイン電圧は共通の電源電圧Ｖｄｄに設定されている。また、リセットＭＯＳトランジスタ５０３のゲートに垂直走査部２０からリセット信号ＰＲＥＳが供給される。リセットＭＯＳトランジスタ５０３は、垂直走査部２０からリセットパルスが印加された時に、ＦＤ部５０４の電位のリセットを行う。増幅ＭＯＳトランジスタ５０５が出力した信号は、選択ＭＯＳトランジスタ５０６を介して垂直信号線３９に画素信号ＰＩＸＳＩＧとして出力される。

次に図２（ｂ）に例示したタイミング図を用いて、画素部１０に含まれる画素の動作を説明する。
図２（ｂ）に示したＶｆｄはＦＤ部５０４の電位、Ｖｌｉｎｅは垂直信号線３９の電位を示している。

時刻ｔ＿ａでは、ＰＲＥＳはＨレベルであり、ＰＴＸはＬレベルである。選択した画素の行のＰＳＥＬをＨレベルとして選択ＭＯＳトランジスタ５０６をＯＮすることにより、増幅ＭＯＳトランジスタ５０５で増幅された画素信号ＰＩＸＳＩＧが選択ＭＯＳトランジスタ５０６を介して垂直信号線３９に出力される。

時刻ｔ＿ａの時、リセット信号ＰＲＥＳはＨレベルの状態であるので、ＦＤ部５０４がリセットされている。ＦＤ部５０４のリセットされた状態の電位に基づく信号が増幅ＭＯＳトランジスタ５０５により増幅出力される。増幅ＭＯＳトランジスタ５０５から出力された信号は、選択ＭＯＳトランジスタ５０６を介して垂直信号線３９に画素信号ＰＩＸＳＩＧとして出力される。

時刻ｔ＿ｂでリセット信号ＰＲＥＳをＬレベルとすることによりＦＤ部５０４のリセットを解除する。

時刻ｔ＿ｃで転送信号ＰＴＸをＨレベルとすることにより、フォトダイオード５０１に蓄積された電荷がＦＤ部５０４へ転送される。その後、時刻ｔ＿ｄで転送信号ＰＴＸをＬレベルにすることで、電荷の転送を完了する。

この時のＦＤ部５０４の電位に基づく信号が増幅ＭＯＳトランジスタ５０５によって増幅出力される。増幅ＭＯＳトランジスタ５０５から出力された信号は、垂直信号線３９に画素信号ＰＩＸＳＩＧとして出力される。

時刻ｔ＿ｅでリセット信号ＰＲＥＳを再びＨレベルとすることによりＦＤ部５０４の電位がリセットされる。垂直走査部２０は、１行目の画素１１〜１８を選択して画素信号ＰＩＸＳＩＧを出力させた後、２行目の画素２１〜２８に供給する選択信号ＰＳＥＬをＨレベルとして、２行目の画素２１〜２８を選択する。そして、１行目の画素１１〜１８と同様の動作を行い、２行目の画素２１〜２８に画素信号ＰＩＸＳＩＧを出力させる。

次に再び図１を参照しながら、本実施例の撮像装置を引き続き説明する。

ＡＤ変換部３０はランプ信号供給部３１、カウンタ３２、テストラッチ信号供給部３３を含むと共に、比較部３４、ＯＲ回路３５とメモリ３６を有する回路部２９を複数列含む。比較部３４は画素部１０から入力される画素信号ＰＩＸＳＩＧと、ランプ信号供給部３１から供給されるランプ信号ＲＭＰとを比較する。ランプ信号ＲＭＰは、画素信号ＰＩＸＳＩＧと比較される参照信号である。比較部３４は、タイミング信号供給部５０から転送されるラッチ許可信号ＬＡＴＥＮがＨレベルである場合に、ラッチ信号ＬＡＴをＯＲ回路３５に出力する。比較部３４は、ランプ信号供給部３１によって時間とともに変化するランプ信号ＲＭＰと、画素信号ＰＩＸＳＩＧとの大小関係が逆転した時に、ＯＲ回路３５にラッチ信号ＬＡＴを出力する。

ＯＲ回路３５は、比較部３４からのラッチ信号ＬＡＴと、後述するテストラッチ信号供給部３３からのテストラッチ信号ＣＯＭＬＡＴのいずれかの信号がＨレベルとなった時にメモリ３６に、メモリ書き込み信号ＷＥＮを出力する。

カウンタ３２はランプ信号供給部３１のランプ信号ＲＭＰの出力開始から、不図示のクロックパルス供給部から供給されるクロックパルス信号ＣＬＫを計数した、複数のビット信号を有するカウント信号ＣＮＴを出力する。即ち、カウンタ３２はクロックパルス信号ＣＬＫをランプ信号ＲＭＰの信号値の変化と並行して計数し、複数のビット信号を有するカウント信号ＣＮＴを生成して出力する。以降、カウント信号ＣＮＴのｎビット目のビット信号をビット信号ＣＮＴ（ｎ）として表記する。カウント信号ＣＮＴはカウント信号伝送線４６を通じ、各列のメモリ３６に共通して供給される。カウント信号伝送線４６は、カウント信号ＣＮＴのビット数と同じ本数設けられている。カウンタ３２は、バイナリカウンタに限られず、グレイコードカウンタであっても良い。

テストラッチ信号供給部３３は、同期信号生成部３３−１を有している。同期信号生成部３３−１は、カウンタ３２と不図示のクロックパルス供給部とに電気的に接続されている。テストラッチ信号供給部３３は、カウント信号ＣＮＴの複数のビット信号のうち、タイミング信号供給部５０から供給されるビット選択信号ＢＩＴＳＥＬに基づいて検査するビット信号を選択する。同期信号生成部３３−１は、ラッチマスク信号ＬＡＴＭＡＳＫに基づいて、複数のビット信号の中から選択されたビット信号の信号変化のタイミングに同期したテストラッチ信号ＣＯＭＬＡＴの生成を行う。つまり、カウント信号ＣＮＴの中から選択されたビット信号の信号値が０→１もしくは１→０に変化するタイミングに同期したテストラッチ信号ＣＯＭＬＡＴを生成する。そして、テストラッチ信号供給部３３は各列のＯＲ回路３５にテストラッチ信号ＣＯＭＬＡＴを供給する。テストラッチ信号供給部３３の詳細な構成については後に図３（ｃ）を参照しながら述べる。

メモリ３６は、カウント信号伝送線４６を通じてカウント信号ＣＮＴが供給されている。また、各列の比較部３４に対応して各列に設けられている。メモリ３６は、ＯＲ回路３５から供給されるメモリ書き込み信号ＷＥＮがＨレベルとなる期間のカウント信号ＣＮＴを保持する。このメモリ書き込み信号ＷＥＮがＨレベルとなることによってメモリ３６が保持したカウント信号ＣＮＴを、以降メモリ保持信号と表記する。

水平走査部４０は、タイミング信号供給部５０から供給される水平走査信号ＨＳＣＡＮに基づいて、各列のメモリ３６を順に走査し、各列のメモリ３６に保持されたメモリ保持信号を信号処理部６０に転送する。

タイミング信号供給部５０にはクロックパルス信号ＣＬＫ´が供給されている。クロックパルス信号ＣＬＫ´はカウンタ３２に供給されるクロックパルス信号ＣＬＫと同じ周波数であっても良い。ただし、タイミング信号供給部５０は、カウンタ３２が計測する期間よりも長い期間を計測するため、クロックパルス信号ＣＬＫ´はクロックパルス信号ＣＬＫよりも低い周波数が適している。タイミング信号供給部５０は、テストラッチ信号供給部３３、カウンタ３２、比較部３４、ランプ信号供給部３１、垂直走査部２０、水平走査部４０のそれぞれにタイミング信号を供給する。テストラッチ信号供給部３３には、ビット選択信号ＢＩＴＳＥＬとラッチマスク信号ＬＡＴＭＡＳＫとを供給する。テストラッチ信号供給部３３に供給する信号をまとめて表す際には、タイミング信号ＳＩＧ３３と表記する。タイミング信号供給部５０は、後述する設定部７０に含まれるタイミング設定部７１から供給される信号に基づいて、タイミング信号ＳＩＧ３３を供給する。カウンタ３２には、カウント許可信号ＣＮＴＥＮと、カウントリセット信号ＣＮＴＲＳＴとを含むタイミング信号ＳＩＧ３２を供給する。比較部３４には、ラッチ許可信号ＬＡＴＥＮを供給する。タイミング信号供給部５０は、比較部３４にラッチ許可信号ＬＡＴＥＮを供給し、同時にランプ信号供給部３１にランプ開始信号ＳＩＧ３１を供給する。垂直走査部２０には、垂直走査開始信号ＳＩＧ２０を供給し、垂直走査部２０に先述した通り、画素部１０に含まれる複数行の画素の走査を行わせる。水平走査部４０には、水平走査開始信号ＨＳＣＡＮを供給し、水平走査部４０に先述した通り、複数列のメモリ３６の走査を行わせる。

信号処理部６０は水平走査部４０から転送されたメモリ保持信号を、例えばグレイ値からバイナリ値に変換するなどの処理を行い、画像信号ＰＩＣＯＵＴを出力する。画像信号ＰＩＣＯＵＴが、画像を形成するために本実施例の撮像装置１から出力される撮像信号である。信号処理部６０は信号比較部６１を有する。信号比較部６１は、水平走査部４０を介してメモリ３６のそれぞれから転送されるメモリ保持信号の信号値と、カウンタ３２からメモリ３６に出力されるカウント信号ＣＮＴに遅延が無い時にメモリ３６に保持されるべき信号である期待値とを比較する。そして、信号比較部６１はメモリ保持信号の信号値と期待値とのずれの有無を判定し、判定結果を比較結果信号ＴＯＵＴとして出力する。この判定に使用される期待値とは、後述する期待値・誤差範囲設定部７２が設定する値である。この期待値とは、カウント信号ＣＮＴがカウンタ３２からメモリ３６に遅滞なく供給される場合において、テストラッチ信号ＣＯＭＬＡＴを供給するタイミングにメモリ３６が保持するデジタル信号である。期待値・誤差範囲設定部７２は、期待値を含む信号ＳＩＧ６０を信号処理部６０に出力される。メモリ保持信号の信号値と期待値とで誤差範囲が期待値・誤差範囲設定部７２によって設定されている場合には期待値に誤差範囲を含めた所定の信号範囲とメモリ保持信号とを比較して判定し、判定結果を比較結果信号ＴＯＵＴとして出力する。

設定部７０は、タイミング設定部７１と期待値・誤差範囲設定部７２を有している。タイミング設定部７１は、タイミング信号供給部５０に対して、各タイミング信号の供給設定を有する信号を供給する。期待値・誤差範囲設定部７２は、信号比較部６１が比較に用いる期待値と誤差範囲の値を通信部８０からの信号に基づいて設定する。また、期待値・誤差範囲設定部７２は、信号処理部６０に期待値と誤差範囲設定の情報を有する信号を供給する。また、タイミング信号供給部５０に対し、垂直走査部２０、ランプ信号発生部３１、カウンタ３２、ラッチ信号供給部３３、水平走査部４０のそれぞれにタイミング信号を供給する供給タイミング設定を出力する。タイミング設定部７１は、期待値・誤差範囲設定部７２が設定した期待値に基づいた、供給タイミング設定を出力する。タイミング信号供給部５０は、この供給タイミング設定を有するタイミング信号ＳＩＧ３３をテストラッチ信号供給部３３に出力する。これにより、テストラッチ信号供給部３３は期待値に基づいたタイミングでテストラッチ信号ＣＯＭＬＡＴを、ＯＲ回路３５を介してメモリ３６に出力する。

図３（ａ）は、比較部３４の詳細な構成の一例を示すブロック図である。比較部３４は、比較器３４−１、信号反転検出回路３４−２およびＡＮＤ回路３４−３で構成される。比較器３４−１は、画素信号ＰＩＸＳＩＧと、時間とともに変化するランプ信号ＲＭＰとを比較し、ランプ信号ＲＭＰと画素信号ＰＩＸＳＩＧと大小関係が逆転した時、出力信号のレベルを反転させる。信号反転検出回路３４−２は、比較器３４−１の出力信号のレベルの反転を検出し、クロックパルス信号ＣＬＫの１周期程度の長さでＨレベルとなるパルスを生成する。そしてＡＮＤ回路３４−３は、信号反転検出回路３４−２の出力信号と、タイミング信号供給部５０からのラッチ許可信号ＬＡＴＥＮとの論理積をラッチ信号ＬＡＴとして出力する。

図３（ｂ）は、カウンタ３２の詳細な構成の一例を示すブロック図である。カウンタ３２は、バイナリカウンタ３２−１とグレイコード変換回路３２−２とを有する。バイナリカウンタ３２−１は、カウンタリセット信号ＣＮＴＲＳＴがＨレベルの時にカウント信号ＣＮＴを初期値にセットし、カウント許可信号ＣＮＴＥＮがＨレベルの時にクロックパルス信号ＣＬＫを計数したカウント信号ＣＮＴを出力する。グレイコード変換回路３２−２は、バイナリカウンタ３２−１が出力するバイナリ値の信号をグレイ値の信号に変換し、カウント信号ＣＮＴとして出力する。

図３（ｃ）は、テストラッチ信号供給部３３の詳細な構成の一例を示す回路図である。ラッチ信号供給部３３は、同期信号生成部３３−１と、セレクタＳＥＬ１と、ＡＮＤ回路ＡＮＤ２とで構成される。セレクタＳＥＬ１はタイミング信号供給部５０からのビット選択信号ＢＩＴＳＥＬを受けて、ｎビットのカウント信号ＣＮＴからテスト対象のビット信号を選択する。同期信号生成部３３−１は、直列に電気的に接続された３個のフリップフロップ回路ＦＦ１〜ＦＦ３、インバータＩＮＶおよびＡＮＤ回路ＡＮＤ１，ＡＮＤ２で構成される。セレクタＳＥＬ１で選択されたビット信号の立ち上がりに応じて、クロックパルス信号ＣＬＫの１周期分がＨレベルとなる信号がＡＮＤ回路ＡＮＤ１から信号ＳＩＧ−ＡＮＤ１として出力される。ＡＮＤ回路ＡＮＤ２は、信号ＳＩＧ−ＡＮＤ１とタイミング信号供給部５０からのラッチマスク信号ＬＡＴＭＡＳＫと論理積をとる。即ち、ＡＮＤ回路ＡＮＤ２は、信号ＳＩＧ−ＡＮＤ１、ラッチマスク信号ＬＡＴＭＡＳＫがともにＨレベルの期間に、テストラッチ信号ＣＯＭＬＡＴを出力する。これにより、信号ＳＩＧ−ＡＮＤ１がＨレベルとなる時期が複数回あった場合、信号ＡＮＤ−ＳＩＧ１がＨレベルとなった複数回の時期のうち、テストラッチ信号ＣＯＭＬＡＴを供給する時期を選択することができる。すなわち、ＡＮＤ回路ＡＮＤ２は、同期信号生成部３３−１から供給される信号ＳＩＧ−ＡＮＤ１を複数のメモリ３６にテストラッチ信号ＣＯＭＬＡＴとして供給するか否かを切り替えるマスク部である。

図１に例示した撮像装置は通常動作モードと、検査モードの２つのモードを有する。まず、通常動作モードについて説明する。

図４（ａ）は、図１に例示した撮像装置の通常動作モードを例示したタイミング図である。本実施例のカウント信号ＣＮＴは６ビットの信号であり、カウント信号伝送線４６は４６−０〜４６−５（不図示）の６本設けられている。なおカウント信号伝送線４６の表記は、ｎビット目のビット信号を伝送するカウント信号伝送線をカウント信号伝送線４６−ｎとして表記する。

時刻ｔ１０で、タイミング信号供給部５０はカウントリセット信号ＣＮＴＲＳＴをＨレベルとしてカウント値をリセットする。カウンタ３２は、カウントリセット信号ＣＮＴＲＳＴがＨレベルとなると、カウント信号ＣＮＴを初期値（ここでは０）にセットする。その後、カウントリセット信号ＣＮＴＲＳＴをＬレベルとし、時刻ｔ１１に開始するクロックパルス信号ＣＬＫのカウントに備える。

時刻ｔ１１で、ラッチ許可信号ＬＡＴＥＮとカウント許可信号ＣＮＴＥＮとをＨレベルとする。同時に、ランプ信号供給部３１に供給するランプ開始信号をＨレベルとし、ランプ信号ＲＭＰの信号レベルの時間に比例した増加を開始する。カウンタ３２では、カウント許可信号ＣＮＴＥＮがＨレベルとなることにより、バイナリカウンタ３２−１がクロックパルス信号ＣＬＫのカウントを開始する。さらにグレイコード変換回路３２−２が、バイナリ値のカウント値をグレイ値に変換したカウント信号ＣＮＴをカウント信号伝送線４６−０〜４６−５に出力する。

次に、時刻ｔ１２において、ランプ信号ＲＭＰの信号レベルが画素信号ＰＩＸＳＩＧよりも大きくなる。この時に、比較部３４はラッチ信号ＬＡＴをＨレベルとしてＯＲ回路３５に出力する。ＯＲ回路３５はラッチ信号３５が供給されるとメモリ書き込み信号ＷＥＮをＨレベルとしてメモリ３６に出力する。メモリ３６はこのメモリ書き込み信号ＷＥＮが入力された時のカウント信号ＣＮＴをメモリ保持信号として保持する。図４（ａ）に例示したタイミング図においては、メモリ３６はバイナリ値の３５に相当するグレイ値のカウント信号ＣＮＴを保持する。

次に、時刻ｔ１３において、ランプ信号供給部３１はランプ信号ＲＭＰの信号レベルを、ランプ信号ＲＭＰの時間変化を開始させる時刻ｔ１１の信号レベルに戻す。同時にカウント許可信号ＣＮＴＥＮをＬレベルとして、カウント信号ＣＮＴについて、クロックパルス信号ＣＬＫのカウントを終了する。また、ラッチ許可信号ＬＡＴＥＮもＬレベルとする。

時刻ｔ１４において、タイミング信号供給部５０は、水平走査部４０にＨレベルの水平走査信号ＨＳＣＡＮを供給する。水平走査信号ＨＳＣＡＮが入力された水平走査部４０はメモリ３６を順に走査し、メモリ保持信号を信号処理部６０に転送する。

時刻ｔ１５において、カウントリセット信号ＣＮＴＲＳＴをＨレベルとし、カウント信号ＣＮＴを初期値にセットして次のＡＤ変換に備える。

カウント信号ＣＮＴについて遅延、欠損の検査をするのが、検査モードである。

図４（ｂ）は、図１に例示した撮像装置の検査モードを例示したタイミング図である。図４（ｂ）に例示した検査モードは、図４（ａ）に例示したビット信号ＣＮＴ（４）について検査するモードである。

この検査モードでは、ＯＲ回路３５に、比較部３４からのラッチ信号ＬＡＴではなく、テストラッチ信号供給部３３からテストラッチ信号ＣＯＭＬＡＴが供給される点が通常動作モードとは異なっている。

時刻ｔ２０から時刻ｔ３０までにおいて、カウントリセット信号ＣＮＴＲＳＴ、カウント許可信号ＣＮＴＥＮ、カウント信号伝送線４６に供給されるカウント信号ＣＮＴのそれぞれの動作は、通常動作モードと同様とすることができる。つまり、検査モードにおける時刻ｔ２０，ｔ２１、ｔ２８、ｔ３０をそれぞれ順に通常動作モードにおける時刻ｔ１０、ｔ１１、ｔ１３、ｔ１５に相当させて動作させることができる。

テストラッチ信号供給部３３のセレクタＳＥＬ１は、ビット選択信号ＢＩＴＳＥＬの信号値に従って、ビット信号ＣＮＴ（４）をフリップフロップ回路ＦＦ１に出力する。フリップフロップ回路ＦＦ１はビット信号ＣＮＴ（４）の信号変化したタイミングに対し、クロックパルス信号ＣＬＫの１周期分遅れてＨレベルとなる信号ＳＩＧ−ＦＦ１をフリップフロップ回路ＦＦ２に出力する。フリップフロップ回路ＦＦ２は、Ｈレベルの信号ＳＩＧ−ＦＦ１が入力されると、さらにクロックパルス信号ＣＬＫの１周期分遅れてＨレベルの信号ＳＩＧ−ＦＦ２をフリップフロップ回路ＦＦ３とＡＮＤ回路ＡＮＤ１に出力する。フリップフロップ回路ＦＦ３は、Ｈレベルの信号ＳＩＧ−ＦＦ２が入力されると、クロックパルス信号ＣＬＫの１周期分遅れてＨレベルの信号をインバータＩＮＶに出力する。インバータＩＮＶはフリップフロップ回路ＦＦ３から入力された信号の信号レベルを反転した信号ＳＩＧ−ＩＮＶをＡＮＤ回路ＡＮＤ１に出力する。ＡＮＤ回路ＡＮＤ１は、信号ＳＩＧ−ＦＦ２と信号ＳＩＧ−ＩＮＶの論理積をＡＮＤ回路ＡＮＤ２に出力する。よって、ＡＮＤ回路ＡＮＤ１から出力される信号ＳＩＧ−ＡＮＤ１は時刻ｔ２３にＨレベルとなり、時刻ｔ２４にＬレベルとなる。信号ＳＩＧ−ＡＮＤ１がＨレベルである時に、タイミング信号供給部５０から供給されるラッチマスク信号ＬＡＴＭＡＳＫがＨレベルであれば、ＡＮＤ回路ＡＮＤ２からＨレベルのテストラッチ信号ＣＯＭＬＡＴが出力される。ラッチマスク信号ＬＡＴＭＡＳＫは時刻ｔ２２〜ｔ２５の間、Ｈレベルであるため、信号ＳＩＧ−ＡＮＤ１がＨレベルである時刻ｔ２３〜時刻ｔ２４の間、Ｈレベルのテストラッチ信号ＣＯＭＬＡＴがＡＮＤ回路ＡＮＤ２からＯＲ回路３５に出力される。Ｈレベルのテストラッチ信号ＣＯＭＬＡＴを受けたＯＲ回路３５は、メモリ書き込み信号ＷＥＮをメモリ３６に出力する。メモリ３６はこのメモリ書き込み信号ＷＥＮが入力された時のカウント信号ＣＮＴをメモリ保持信号として保持する。

ここで、ビット信号ＣＮＴ（４）を伝送するカウント信号伝送線４６−４に不良があった時、例えば抵抗が通常より高い箇所が存在した場合には、期間ｐ２１として示したように、ビット信号ＣＮＴ（４）に遅延が発生する。ビット信号ＣＮＴ（４）に遅延が生じていなければ、時刻ｔ２３〜ｔ２４の間にメモリ書き込み信号ＷＥＮが入力されたメモリ３６に保持されるメモリ保持信号はバイナリ値１８に相当するグレイ値である。一方、期間ｐ２１の遅延がビット信号ＣＮＴ（４）に生じていた場合にメモリ３６に保持されるメモリ保持信号はバイナリ値１３に相当するグレイ値となる。

続いて、タイミング信号供給部５０は、水平走査部４０に水平走査信号ＨＳＣＡＮを供給する。水平走査信号ＨＳＣＡＮが入力された水平走査部４０はメモリ３６を順に走査し、メモリ保持信号を信号処理部６０に転送する。信号処理部６０が有する信号比較部６１は、期待値・誤差範囲設定部７２の設定に従って、水平走査部４０によって転送されたメモリ保持信号の信号値と、誤差範囲を期待値に含めた所定の信号範囲とを比較し、ずれの有無を判定する。例えば、期待値を１８のバイナリ値とし、誤差範囲を±１のバイナリ値と設定した場合には、メモリ保持信号のバイナリ値が１７〜１９の範囲であれば正常と判定し、１７〜１９の範囲から外れた場合には故障と判定して比較結果信号ＴＯＵＴを出力する。期間ｐ２１として例示した遅延がビット信号ＣＮＴ（４）に生じていた場合には、メモリ保持信号は１３のバイナリ値に相当するグレイ値であるため、比較結果信号ＴＯＵＴを出力する。

これまで検査モードについて、６ビットのカウント信号ＣＮＴにおいて例としてビット信号ＣＮＴ（４）を選択して遅延を検査する方法について説明した。本実施例の検査モードは、カウント信号ＣＮＴの各ビット信号を順に選択し、それぞれのカウント信号に遅延、欠損が生じていないかを順に検査することによって、カウンタが出力するカウント信号ＣＮＴに遅延、欠損が無いか総合的に検査することができる。この検査方法について、図５に例示したフローチャートを参照しながら説明する。

検査をスタートすると（ｓｔｅｐ１−１）、まず始めにタイミング信号供給部５０の設定として、カウント信号ＣＮＴのうち検査するビットを選択し、その検査のためのタイミング設定を行う（ｓｔｅｐ１−２）。次に、信号比較部６１の設定として、カウント信号ＣＮＴのうち検査を行うビット信号に応じた期待値および誤差範囲を設定する（ｓｔｅｐ１−３）。次に、カウンタ３２のカウントを開始し（ｓｔｅｐ１−４）、テストラッチ信号ＣＯＭＬＡＴを生成する（ｓｔｅｐ１−５）。そしてカウンタ３２のカウントを終了し（ｓｔｅｐ１−６）、水平走査部４０により、メモリ保持信号を信号処理部６０に転送する（ｓｔｅｐ１−７）。次に、信号処理部６０の信号比較部６１で、メモリ３６から転送されたメモリ保持信号と期待値に誤差範囲を含めた所定の信号範囲とを比較し（ｓｔｅｐ１−８）、メモリ３６から転送されたメモリ保持信号が所定の信号範囲外であった場合は故障と判定する（ｓｔｅｐ１−９）。メモリ３６から転送されたメモリ保持信号が誤差範囲内であった場合、ｓｔｅｐ１−７〜ｓｔｅｐ１−８を最終列のメモリ３６からメモリ保持信号が転送されるまで繰り返す。そして、最終列のメモリ保持信号であると判定された時にカウント信号ＣＮＴの１ビット信号の検査を終える。（ｓｔｅｐ１−１０）。そしてカウント信号ＣＮＴの全ビット信号の検査を実行し（ｓｔｅｐ１−２〜ｓｔｅｐ１−１０の繰り返し）、全ビット信号の検査を終了する。（ｓｔｅｐ１−１１）
ｓｔｅｐ１−７においては、カウンタ３２から最も距離が離れた列のメモリ保持信号を転送するだけの形態であっても良い。これは以下の２つの理由によるものである。一つは、カウンタ３２から距離が離れるにしたがってカウント信号ＣＮＴの遅延が大きくなる傾向にあり、カウンタ３２から最も離れた列が、最もカウント信号ＣＮＴの遅延が大きくなるためである。もう一つは、カウント信号伝送線４６（ｎ）上に断線が生じていた場合、カウンタ３２から最も距離が離れた列のメモリ保持信号を転送することのみで、カウント信号伝送線４６（ｎ）の断線の有無を検査することができるからである。また、任意の列のメモリ保持信号を転送する場合では、ｓｔｅｐ１−１０の最終列のメモリ保持信号が転送されたか否かの判定は不要である。

各ビット信号について、期待値とのずれの有無を検査することで、各ビット信号を伝送するそれぞれのカウント信号伝送線４６について、不良の有無を検査することができる。また、検査対象のビット信号の信号変化に応じてテストラッチ信号を供給することにより、カウント信号の遅延を精度よく検出することができる。ビット信号の信号変化に依らずにテストラッチ信号を供給する場合、例えば本実施例における時刻ｔ２５にテストラッチ信号ＣＯＭＬＡＴをＯＲ回路３５に供給しても、メモリ保持信号の信号値は期待値と同じとなる。従って、ビット信号ＣＮＴ（４）のｐ２１の遅延を検出することはできない。よって、本実施例の撮像装置では、ビット信号の信号変化、つまり、カウント信号ＣＮＴの信号変化に応じてテストラッチ信号ＣＯＭＬＡＴを供給することにより、カウント信号ＣＮＴの遅延を精度よく検出することができる。また、信号値が全く変化しないビット信号が存在する、ビット欠損がカウント信号ＣＮＴに生じていた場合も、ビット欠損を検出することができる。本実施例の撮像装置では、検査モード時には比較部３４はラッチ信号ＬＡＴを出力しないため、検査モード時に、信号比較部６１が期待値とメモリ保持信号とで、信号値のずれを検出した場合には、カウント信号の信号経路の不良であることが分かる。

本実施例は、列ＡＤＣを有する装置として撮像装置を一例に説明した。本発明は、撮像装置に限定されるものではなく、アナログ信号をデジタル信号に変換するアナログデジタル変換回路のうち、各列のメモリ３６に共通してカウンタがカウント信号ＣＮＴを供給する共通カウンタ型の列ＡＤＣであれば良い。即ち、共通カウンタ型の列ＡＤＣを有し、アナログ信号が垂直信号線３９のそれぞれに供給される構成を有する装置であれば良い。

また、本実施例では同期信号生成部３３−１で３つのフリップフロップ回路ＦＦ１〜ＦＦ３を用い、カウント信号ＣＮＴのうち選択されたビット信号の信号変化のタイミングに対しクロックパルス信号ＣＬＫの２周期分遅延したテストラッチ信号ＣＯＭＬＡＴを生成していた。このテストラッチ信号ＣＯＭＬＡＴを、カウント信号ＣＮＴの選択されたビット信号の信号変化のタイミングに対しクロックパルス１周期分遅れた信号とする場合、フリップフロップ回路ＦＦ１を省略することができる。すなわち、セレクタＳＥＬ１がフリップフロップ回路ＦＦ２に信号を出力する形態であれば良い。

また、本実施例ではビット信号ＣＮＴ（ｎ）のＬレベルからＨレベルへの信号変化のタイミングに応じてテストラッチ信号ＣＯＭＬＡＴを出力する形態を説明した。しかし、同期信号生成部３３−１のＡＮＤ回路ＡＮＤ１をＮＯＲ回路とすることで、ビット信号ＣＮＴ（４）のＨレベルからＬレベルへの信号変化に応じ、時刻ｔ２６にＨレベル、時刻ｔ２７にＬレベルとなるテストラッチ信号ＣＯＭＬＡＴを出力することができる。また、ビット信号ＣＮＴ（ｎ）のＬレベルからＨレベル、及びＨレベルからＬレベルへの両方の信号変化に応じたテストラッチ信号ＣＯＭＬＡＴを供給する場合について述べる。この場合には、図３（ｃ）に例示した同期信号生成部３３−１と、ＡＮＤ回路ＡＮＤ１の代わりにＮＯＲ回路を設けた別の同期信号生成部とを有するラッチテスト信号供給部３３とすれば良い。そして、それぞれの同期信号生成部が有するＡＮＤ回路ＡＮＤ２の出力がカウント信号伝送線４６に供給されるようにすれば良い。

本実施例は、メモリ保持信号と、メモリ３６にメモリ保持信号を保持させた時のカウント信号ＣＮＴとを比較する形態を説明したが、メモリ保持信号とカウント信号ＣＮＴの全ビット信号同士の比較を行わない形態とすることもできる。例えば、カウント信号ＣＮＴが６ビットの信号であり、メモリ保持信号が５ビットである場合には、信号比較部６１はカウント信号ＣＮＴの６ビットの信号から５ビットを選択した信号を期待値として用いて比較、判定を行えばよい。つまり、ａビットのカウント信号ＣＮＴよりも小さいビット数のｂビットの撮像信号がメモリ３６から出力される場合には、メモリ保持信号とカウント信号ＣＮＴとの比較をｂビットの同じ桁同士で行えばよい。

本実施例のテストラッチ信号供給部３３が供給するテストラッチ信号ＣＯＭＬＡＴは、クロックパルス信号ＣＬＫの立ち上がりに同期して出力していた。従って、検査するビット信号ＣＮＴ（ｎ）の信号値が変化してからテストラッチ信号ＣＯＭＬＡＴが供給されるまでの時間はクロックパルス信号ＣＬＫの整数倍であった。本実施例は、この形態に限定されるものではない。テストラッチ信号ＣＯＭＬＡＴをクロックパルス信号ＣＬＫの立ち上がりよりも遅らせて供給する場合には、ＡＮＤ回路ＡＮＤ１とＡＮＤ回路ＡＮＤ２との間に例えば抵抗や遅延バッファなど、信号を遅延させる手段を設ければよい。これにより、検査するビット信号ＣＮＴ（ｎ）の信号値が変化してからテストラッチ信号ＣＯＭＬＡＴが供給されるまでの時間がクロックパルス信号ＣＬＫの整数倍ではない期間とすることができる。

信号比較部６１は、ＡＤ変換部３０が設けられた基板と同一基板に設けられていても良いし、別の基板に設けられていても良い。

また、本実施例の撮像装置は信号比較部６１を有している必要はなく、メモリ保持信号が供給される端子を有する形態とすることができる。この形態は、検査モードの時に、この端子に期待値を記憶させた信号比較部６１を有するテスト装置を電気的に接続することで、メモリ保持信号とメモリ３６にメモリ保持信号を保持させた時のカウント信号ＣＮＴとの比較、判定を行うことができる。

本実施例では、信号比較部６１が期待値に誤差範囲を含めた所定の信号範囲とメモリ保持信号とを比較する形態を基に説明した。別の形態として、期待値とメモリ保持信号とを比較して信号値のずれを検出し、信号値のずれが期待値・誤差範囲設定部７２が設定した誤差範囲である所定の信号範囲内にあるか否かに基づいて判定し、判定結果ＴＯＵＴを出力する形態であっても良い。

本実施例では、比較部３４からラッチ信号ＬＡＴとテストラッチ信号供給部３３からのテストラッチ信号ＣＯＭＬＡＴのいずれかがＨレベルとなった時にメモリ書き込み信号ＷＥＮをメモリ３６に供給するＯＲ回路３５を有していた。本実施例はこの形態に限定されない。つまり、検査モード時に、比較部３４からのラッチ信号ＬＡＴがメモリ３６に供給されず、テストラッチ信号供給部３３からのテストラッチ信号ＣＯＭＬＡＴが供給される形態であれば良く、ＯＲ回路３５が設けられていなくとも良い。 また、本実施例では、各列の比較部３４に対応して各列にメモリ３６が設けられていた。しかし、１列の比較部３４に複数のメモリ３６が並列に電気的に接続されている形態や、複数列の比較部３４に１つのメモリ３６が並列に電気的に接続されている形態など、比較部３４とメモリ３６の電気的な接続については種々の変形が可能である。このような比較部３４とメモリ３６の種々の電気的な接続の形態を含め、比較部３４はメモリ３６に対応して設けられていると言える。

本実施例では、カウンタ３２とテストラッチ信号供給部３３に共通のクロックパルス信号ＣＬＫが供給されていたが、カウンタ３２とテストラッチ信号供給部３３とで独立してクロックパルス信号ＣＬＫが供給される形態であっても良い。この形態においても、カウンタ３２とテストラッチ信号供給部３３とに供給されるクロックパルス信号ＣＬＫの周波数が同じであり、かつパルスの信号変化のタイミングが同期していることが好ましい。これにより、カウント信号ＣＮＴの信号が変化するタイミングに応じてテストラッチ信号ＣＯＭＬＡＴを所定の期間に精度よく供給することができる。

また、精度よくカウント信号ＣＮＴの遅延を検出するために、カウント信号伝送線４６とテストタッチ信号ＣＯＭＬＡＴをＯＲ回路３５へ伝送するテストラッチ信号伝送線とが同じ遅延特性を持っていることが好ましい。例えば、カウント信号伝送線４６とテストラッチ信号伝送線とが同じ配線幅を有する形態がある。また、カウント信号伝送線４６に中継バッファが設けられている場合には、テストラッチ信号伝送線についてもカウント信号伝送線４６と同数の中継バッファを設けられている形態が好ましい。

以上説明したように、本実施例における列ＡＤＣを有する撮像装置では、カウント信号ＣＮＴの各ビット信号の信号変化に応じたテストラッチ信号ＣＯＭＬＡＴをＯＲ回路３５に供給し、メモリ３６にメモリ保持信号を保持させる。このテストラッチ信号ＣＯＭＬＡＴを供給してメモリ３６に保持されたメモリ保持信号を検査することにより、カウント信号ＣＮＴの遅延を精度よく検出することができる。また、カウント信号ＣＮＴのビット欠損についても検出することができる。

図面を参照しながら、本実施例を説明する。以下では、実施例１との相違点を中心に説明する。

図６（ａ）は、図１に示したテストラッチ信号供給部３３を抜き出したブロック図である。本実施例のラッチ信号供給部３３は、実施例１に対し、同期信号生成部３３−１の構成が異なる。実施例１において同期信号生成部３３−１は、直列に電気的に接続された３個のＦＦ１〜３、インバータＩＮＶ、２つのＡＮＤ回路ＡＮＤ１，ＡＮＤ２で構成されていた。また、セレクタＳＥＬ１でビット選択信号ＢＩＴＳＥＬに基づいてカウント信号ＣＮＴのうち選択されたビット信号の立ち上がりに対し、クロックパルス信号ＣＬＫの２周期後に１周期だけＨレベルとなる信号ＳＩＧ−ＡＮＤ１が同期信号生成部３３−１から出力される構成になっていた。これに対し図６（ａ）に例示した同期信号生成部３３−１は、セレクタＳＥＬ１の出力端子に対して直列に電気的に接続された２個のＦＦ１、ＦＦ２、インバータＩＮＶ、２つのＡＮＤ回路ＡＮＤ１，ＡＮＤ２を有する。さらに、ＡＮＤ回路ＡＮＤ１の出力端子に対して直列に電気的に接続された４個のＦＦ４〜７およびセレクタＳＥＬ２を有する。セレクタＳＥＬ２がタイミング信号供給部５０より供給される遅延量選択信号ＤＥＬＡＹＳＥＬに基づいて信号ＳＩＧ−ＡＮＤ１、ＳＩＧ−ＦＦ４〜７のいずれかの信号を選択する。セレクタＳＥＬ２が出力する信号ＳＩＧ−ＳＥＬ２が同期信号生成部３３−１から出力される信号である。

次に、図６（ｂ）に例示したタイミング図を用いて、本実施例の同期信号生成部３３−１の動作について説明する。

まず時刻ｔ４０において、セレクタＳＥＬ１からは、ビット選択信号ＢＩＴＳＥＬによって選択されたビット信号ＣＮＴ（ｎ）が出力される。続いて時刻ｔ４０からクロックパルス信号ＣＬＫの１周期後の時刻である時刻ｔ４１に信号ＳＩＧ−ＦＦ１をＨレベルとする。続いて時刻ｔ４１からクロックパルス信号ＣＬＫの１周期後の時刻である時刻ｔ４２にフリップフロップ回路ＦＦ２の出力信号をＨレベルとしてインバータＩＮＶに出力される。インバータＩＮＶからの信号ＳＩＧ−ＩＮＶはフリップフロップ回路ＦＦ２からの出力信号を反転した信号であるため、時刻ｔ４２にＬレベルとなる。よって、ＡＮＤ回路ＡＮＤ１から出力される信号ＳＩＧ−ＡＮＤ１は時刻ｔ４１からｔ４２の期間、Ｈレベルとなる。このクロックパルス信号ＣＬＫの１周期分Ｈレベルとなる信号ＳＩＧ−ＡＮＤ１がセレクタＳＥＬ２とフリップフロップ回路ＦＦ４に出力される。フリップフロップ回路ＦＦ４から出力される信号ＳＩＧ−ＦＦ４は、信号ＳＩＧ−ＡＮＤ１に対してクロックパルス１周期分遅延した信号であり、セレクタＳＥＬ２とフリップフロップ回路ＦＦ５に出力される。同様に、信号ＳＩＧ−ＦＦ５、ＳＩＧ−ＦＦ６、ＳＩＧ−ＦＦ７のそれぞれは順に信号ＳＩＧ−ＦＦ４、ＳＩＧ−ＦＦ５、ＳＩＧ−ＦＦ６に対してクロックパルス信号ＣＬＫの１周期分ずつ遅延した信号である。そして同期信号生成部３３−１から出力される信号ＳＩＧ−ＳＥＬ２とラッチマスク信号ＬＡＴＭＡＳＫの論理和であるテストラッチ信号ＣＯＭＬＡＴとしてＡＮＤ回路ＡＮＤ２から出力される。

本実施例に関わるテストラッチ信号供給部３３を用いることにより、カウント信号ＣＮＴのうち検査を行うビット信号の信号変化から、テストラッチ信号ＣＯＭＬＡＴを供給するまでの遅延量を任意に設定することができる。このため、カウント信号ＣＮＴの遅延に対する誤差範囲をテストラッチ信号供給部３３によっても設定することが可能となる。

図面を参照しながら、本実施例を説明する。以下では、実施例１との相違点を中心に説明する。

図７（ａ）は、図１に例示した撮像装置のうち、ＡＤ変換部３０とタイミング信号供給部５０を抜き出したブロック図である。以下では、実施例１との相違点を中心に説明する。

実施例１においては、カウンタ３２から出力されたカウント信号ＣＮＴはカウント信号伝送線４６を通じ、メモリ３６に出力される構成になっていた。これに対し図７（ａ）に例示した本実施例に関わる構成では、カウント信号ＣＮＴは、カウント信号出力部３７に入力される。そしてカウント信号出力部３７が出力するカウント信号ＣＮＴ２が、カウント信号伝送線４６を通じてメモリ３６に出力される。

図７（ｂ）は、カウント信号出力部３７の詳細な構成の一例を示す回路図である。カウント信号出力部３７は、ｎ個のクロック同期出力回路３７−１で構成される。そしてクロック同期出力回路３７−１は、フリップフロップ回路ＦＦ―ｎとバッファ回路３７−１１（ｎ）で構成される。入力されるｎビットのカウント信号ＣＮＴは、クロック同期出力回路３７−１でクロックパルス信号ＣＬＫと同期した後、ｎビットのカウント信号ＣＮＴ２として出力する。このカウント信号ＣＮＴ２は、フリップフロップ回路ＦＦ―ｎにカウント信号ＣＮＴが入力されてから生じるクロックパルス信号ＣＬＫの立ち上がりに同期して出力されるため、カウント信号ＣＮＴに対してクロックパルス信号ＣＬＫの１周期分遅延した信号となる。

本実施例のテストラッチ信号供給部３３は、実施例１で図３（ｃ）を例示しながら説明した構成を有する。よって、本実施例の同期信号生成部３３−１が生成するテストラッチ信号ＣＯＭＬＡＴは実施例１と同様に、セレクタＳＥＬ１に入力されたビット信号ＣＮＴ（ｎ）に対してクロックパルス信号ＣＬＫの２周期分遅延した信号である。従って、テストラッチ信号ＣＯＭＬＡＴはカウント信号ＣＮＴ２に対して、クロックパルス信号ＣＬＫの１周期分遅延した信号である。そのため、本実施例の撮像装置では、カウント信号ＣＮＴ２にクロックパルス信号ＣＬＫの１周期分よりも大きい遅延が生じていた場合には、これを検出することができる。カウント信号ＣＮＴ２はカウント信号ＣＮＴに基づいてカウント信号出力部３７で生成されるため、カウント信号出力部３７に供給されたカウント信号ＣＮＴにクロックパルス信号ＣＬＫの１周期分よりも大きい遅延が生じていた場合も検出することができる。

また、実施例１の構成では、カウント信号ＣＮＴがメモリ３６へのカウント信号伝送線４６以外にテストラッチ信号供給部３３にも供給されている。従って、テスト対象のビット信号はテストラッチ信号供給部３３においても使用される一方で、テスト対象のビット信号以外のビット信号はテストラッチ信号供給部３３では使用されない。よって、テスト対象のビット信号とテスト非対象のビット信号とで負荷のばらつきが生じる場合がある。本実施例の構成では、カウント信号出力部３７からメモリ３６にカウント信号ＣＮＴ２を供給する構成となっている。よって、カウンタ３２の出力負荷のばらつきによらず、クロックパルス信号ＣＬＫに同期したカウント信号ＣＮＴ２をメモリ３６に供給することができる。このため、カウンタ３２からテストラッチ信号供給部３３にカウント信号ＣＮＴが出力されることによって生じるカウント信号のビット信号遅延ばらつきを抑制できるという効果を得ることができる。

図面を参照しながら、本実施例を説明する。図８（ａ）は、図１に示した構成のうち、ＡＤ変換部３０とタイミング信号供給部５０を抜き出したブロック図である。以下では、実施例１との相違点を中心に説明する。

実施例１においては、カウンタ３２から出力されたカウント信号ＣＮＴは、テストラッチ信号供給部３３に供給されるとともに、カウント信号伝送線４６を通じ、メモリ３６に供給される構成になっていた。

これに対し図８（ａ）に例示した本実施例の構成では、カウント信号ＣＮＴは一旦、ビット信号選択部３８に入力される。そしてビット信号選択部３８が出力するカウント信号ＣＮＴ３が、テストラッチ信号供給部３３に出力されるとともに、カウント信号伝送線４６を通じ、メモリ３６に供給される。また、タイミング信号供給部５０は、ビット信号選択部３２に対しテスト信号ＴＥＳＴＳＩＧとテスト選択信号ＴＥＳＴＳＥＬを供給する。

図８（ｂ）は、ビット信号選択部３８の詳細な構成の一例を示す回路図である。ビット信号選択部３８は、ｎ個のセレクタ３８−１で構成される。テスト選択信号ＴＥＳＴＳＥＬがＬレベルの時はカウンタ３２から出力されるカウント信号ＣＮＴを選択し、カウント信号ＣＮＴ３として出力する。また、テスト選択信号ＴＥＳＴＳＥＬがＨレベルの時には、テスト信号ＴＥＳＴＳＩＧを選択し、カウント信号ＣＮＴ３として出力する。

次に、図９のタイミング図を用いて、カウント信号伝送線４６が伝送するカウント信号ＣＮＴ３のうち、ビット信号ＣＮＴ３（４）を検査する動作の一例について説明する。

まず始めに、検査時はラッチ許可信号ＬＡＴＥＮをＬレベルにし、比較部３４からＨレベルのラッチ信号ＬＡＴが出力されないようにする。

次に、時刻ｔ３０において、タイミング信号供給部５０がテスト選択信号ＴＥＳＴＳＥＬをＨレベルにすると、ビット信号選択部３８においてテスト信号ＴＥＳＴＳＩＧが選択され、テスト信号ＴＥＳＴＳＩＧがカウント信号伝送線４６に出力される。タイミング信号供給部５０は時刻ｔ３１で、テスト信号ＴＥＳＴＳＩＧを“０”から“１６”に、すなわちテスト信号ＴＥＳＴＳＩＧのビット信号ＴＥＳＴＳＩＧ（４）をＨレベルにする。

一方、タイミング信号供給部５０から出力されたビット選択信号ＢＩＴＳＥＬに従って、図３（ｃ）に例示したテストラッチ信号供給部３３中のセレクタＳＥＬ１はカウント信号ＣＮＴ３のビット信号ＣＮＴ３（４）を出力する。同期信号生成部３３−１のフリップフロップ回路ＦＦ１，ＦＦ２とインバータＩＮＶが出力する信号ＳＩＧ−ＦＦ１、ＳＩＧ−ＦＦ２、ＳＩＧ−ＩＮＶは順に、ビット信号ＣＮＴ３（４）からクロックパルス信号ＣＬＫの１周期分ずつ遅延した信号となる。即ち、信号ＳＩＧ−ＦＦ１はビット信号ＣＮＴ３（４）に対し、クロックパルス１周期分、信号ＳＩＧ−ＦＦ２は同２周期分、信号ＳＩＧ−ＩＮＶは同３周期分遅延した信号である。そして同期信号生成部３３−１から出力される信号、即ちＡＮＤ回路ＡＮＤ１が出力する信号ＳＩＧ−ＡＮＤ１は、信号ＳＩＧ−ＦＦ２と信号ＳＩＧ−ＩＮＶの論理積であるので、時刻ｔ３２にＨレベルとなり、時刻ｔ３３にＬレベルになる。その結果、テストラッチ信号ＣＯＭＬＡＴは時刻ｔ３２にＨレベルに、時刻ｔ３３にＬレベルとなり、メモリ書き込み信号ＷＥＮも同様に時刻ｔ３２にＨレベルに、時刻ｔ３３にＬレベルとなる。

ここで、カウント信号ＣＮＴ３のビット信号ＣＮＴ３（４）を伝送するカウント信号伝送線４６−４に不良がある時、例えば抵抗が通常より高い箇所が存在し、メモリ３６にビット信号ＣＮＴ３（４）が到達する時間に期間ｐ３１の遅延が発生する場合について述べる。この場合、メモリ３６に保持されるデジタル値はバイナリ値０に相当するグレイ値のメモリ保持信号となる。しかし、ビット信号ＣＮＴ３（４）に遅延がなくメモリ３６に保持されるべきデータはバイナリ値１６に相当するグレイ値のメモリ保持信号であり、ビット信号ＣＮＴ３（４）の遅延によりバイナリ値にして１６小さいメモリ保持信号が保持されたことになる。

以上の動作によって、ビット信号ＣＮＴ３（４）の遅延によって発生する不正なデータがメモリ３６に書き込まれる。

そして、時刻ｔ３５において、タイミング信号供給部５０はテスト選択信号ＴＥＳＴＳＥＬをＬレベルにする。

時刻ｔ３６において、水平走査信号ＨＳＣＡＮをＨレベルとし、メモリ保持信号を信号処理部６０に転送する。信号処理部６０中の信号比較部６１は、転送されたメモリ保持信号と、期待値とを比較し、ずれの有無を判定し、ビット信号ＣＮＴ３（４）の検査を終了する。

実施例１で先述した図５に例示したフローチャートに従って、各ビット信号を検査することにより、カウント信号ＣＮＴ３に遅延やビットの欠落が生じていないか検査することができる。

以上説明したように、本実施例の構成によれば、カウンタ３２を動作させずともカウント信号ＣＮＴ３の遅延やビットの欠落が生じていないか検査することができる。さらに、カウンタ３２を動作させずにテスト信号ＴＥＳＴＳＩＧを用いることにより、検査対象以外のビット信号の出力が行われない。これにより、０ビット目のビット信号ＣＮＴ３（０）以外のビット信号を検査する場合において検査時間を短縮できる。よって、全ビット信号の検査に要する時間も、カウンタ３２から出力されるカウント信号を用いて検査する場合に比べて本実施例の構成では短縮することができる。

本実施例の構成は、実施例３のＡＤ変換部の構成に対し、カウンタ３２がバイナリカウンタであること、および、テストラッチ信号供給部３３が実施例２の構成であることが異なる。カウンタ３２がバイナリカウンタである場合、カウント信号ＣＮＴのうちのビット信号ＣＮＴ（ｎ）に遅延がクロックパルス信号ＣＬＫの１周期分生じただけでも、メモリ３６の保持されるメモリ保持信号はグレイカウンタである場合に比べて正常値と大きく異なる。バイナリカウンタであるカウンタ３２は、図１０（ａ）に例示したように、図３（ｂ）に例示したカウンタ３２において、グレイコード変換回路３２−２を設けず、バイナリカウンタ３２−１からカウント信号ＣＮＴが出力される形態とすることができる。

図１０（ｂ）に例示したタイミング図を参照しながら、本実施例に関わるカウント信号出力部３７から出力されるカウント信号ＣＮＴ２（４）の検査について実施例３と相違する点を中心に説明する。

まず始めに時刻ｔ５０にカウント許可信号ＣＮＴＥＮがＨレベルとなり、これを受けてカウンタ３２のバイナリカウンタがカウントを開始する。時刻ｔ５１にカウント信号出力部３７はカウンタ３２からのカウント信号ＣＮＴに対しクロックパルス信号ＣＬＫの１周期分遅延したカウント信号ＣＮＴ２を出力する。

カウント信号ＣＮＴ２のビット信号ＣＮＴ２（４）は時刻ｔ５３にＨレベルに信号変化するが、カウント信号ＣＮＴのビット信号ＣＮＴ（４）はクロックパルス信号ＣＬＫ１周期前の時刻ｔ５２でＨレベルに信号変化する。テストラッチ信号供給部３３ではＤＥＬＡＹＳＥＬによって、信号ＳＩＧ−ＡＮＤ１が選択されており、テストラッチ信号ＣＯＭＬＡＴは時刻ｔ５３にＨレベルとなり、クロックパルス信号ＣＬＫの１周期後にＬレベルとなる。同様に、メモリ書き込み信号ＷＥＮもテストラッチ信号ＣＯＭＬＡＴと同時にＨレベルとなった後、同時にＬレベルとなる。

ここで、ビット信号ＣＮＴ２（４）に期間ｐ５１（クロックパルス信号ＣＬＫの１周期分）の遅延が発生し、図１０（ｂ）に例示した点線の波形になる場合について述べる。この場合、遅延の無い場合にはメモリ３６に保持されるべきメモリ保持信号のバイナリ値が１６であるのに対し、バイナリ値０のメモリ保持信号がメモリ３６に保持される。

このバイナリ値０のメモリ保持信号は、正常値であるバイナリ値１６のメモリ保持信号とは異なる。例えば、期待値・誤差範囲設定部７２が期待値のバイナリ値を１６、誤差範囲のバイナリ値を±１と設定したとする。この場合、バイナリ値０のメモリ保持信号が信号処理部６０に入力されると信号比較部６１は期待値に対して、ずれが有るとの比較結果を比較結果信号ＴＯＵＴとして出力する。期待値とメモリ保持信号とでずれが生じていることが明らかになることによって、ビット信号ＣＮＴ２（４）に遅延が生じていることが推測できる。

また、本実施例の撮像装置では、テストラッチ信号ＣＯＭＬＡＴとカウント信号ＣＮＴ２は、カウント信号ＣＮＴに対して共にクロックパルス信号ＣＬＫの１周期分遅延した信号である。即ち、テストラッチ信号とカウント信号ＣＮＴ２は同期した信号となっている。従って、本実施例はカウント信号ＣＮＴ２の僅かな遅延も検出したい場合に好適に実施することができる。また、例えばビット信号ＣＮＴ２（０）、ＣＮＴ２（１）のような低ビットのビット信号はパルス周期が高ビットのビット信号に比して短い。低ビットのビット信号を検査する時に、テストラッチ信号ＣＯＭＬＡＴがカウント信号ＣＮＴ２に対して遅延している場合には好適にビット信号の遅延を検出できない場合がある。本実施例のように、カウント信号ＣＮＴ２とテストラッチ信号ＣＯＭＬＡＴが同期している場合では、低ビットのビット信号を検査する場合にも好適にビット信号の遅延の有無を検査することができる。また、カウント信号ＣＮＴ２のビット欠損の有無についても検査することができる。

以上説明したように、カウンタ３２がバイナリカウンタであっても、ビット信号ＣＮＴ２（ｎ）に遅延や欠損が無いか検査することができる。

これまでに述べた撮像装置を撮像システムに適用した場合の実施例について述べる。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１１に、固体撮像システムの例としてデジタルスチルカメラに固体撮像装置を適用した場合のブロック図を示す。

図１１において、１１１はレンズの保護のためのバリア、１１２は被写体の光学像を撮像装置１に結像させるレンズ、１１３はレンズ１１２を通った光量を可変にするための絞りである。１１５は撮像装置１より出力される出力信号の処理を行う撮像信号処理部である。

撮像装置１が出力する信号である撮像信号は先に示した実施例１〜５のように、デジタル信号であるため、撮像信号処理部１１５はデジタル信号処理部を有し、撮像装置１から出力される信号に対し、必要に応じて各種の補正、圧縮を行って信号を出力する。

そして、図１１において、１１６は画像データを一時的に記憶する為のバッファメモリ部、１１８は記録媒体に記録または読み出しを行うためのインターフェース部、１１９は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１１７は外部コンピュータ等と通信する為のインターフェース部である。１１１０は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部、１１１１は撮像装置１、撮像信号処理部１１５に、各種タイミング信号を出力するタイミング発生部である。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１と、撮像装置１から出力された撮像信号を処理する撮像信号処理部１１５とを有すればよい。

実施例１〜５で述べた撮像装置は信号比較部６１を有していたが、この信号比較部６１を撮像装置信号処理部１１５が有する形態であっても良い。

以上のように、本実施例の撮像システムは、撮像装置１を適用して撮像動作を行うことが可能である。

本実施例の撮像システムは、実施例１〜５で述べた撮像装置１のいずれかを有している。撮像装置１を撮像システムに組み込む工程を行って撮像システムを製造する際には、あらかじめ撮像システムに組み込む前に撮像装置１を検査モードで動作させておくことが好ましい。これにより、検査モードで動作させた際に、撮像装置１が有する信号比較部６１が正常と判定した撮像装置１を撮像システムに組み込むことができる。よって、故障の少ない撮像システムを製造し、提供することができる。

１ 撮像装置
１０ 画素部
２０ 垂直走査部
２９ 回路部
３０ ＡＤ変換部
３１ ランプ信号供給部
３２ カウンタ
３３ テストラッチ信号供給部
３４ 比較部
３５ ＯＲ回路
３６ メモリ
３９ 垂直信号線
４０ 水平走査部
５０ タイミング信号供給部
６０ 信号処理部
６１ 信号比較部
７０ 設定部
８０ 通信部

Claims (27)

1. デジタル信号を保持するメモリと、アナログ信号と時間とともに変化する参照信号とを比較した比較結果を示す比較結果信号を前記メモリに供給する比較器と、をそれぞれ含む複数の回路部と、
   クロックパルス信号を前記参照信号の変化と並行して計数して、複数のビット信号を有するカウント信号を生成し、前記カウント信号を出力するカウンタと、
   前記カウント信号を複数の前記メモリに供給する複数のカウント信号伝送線と、
   を有し、対応する前記比較器の比較結果信号が変化した時に前記メモリが前記カウント信号を前記デジタル信号として保持することで前記アナログ信号を前記デジタル信号に変換するアナログデジタル変換回路であって、
   前記アナログデジタル変換回路は検査モードで動作し、
   テストラッチ信号供給部と、
   信号比較部と、
   をさらに有し、
   前記検査モードにおいて、
   前記比較器は前記比較結果信号の前記メモリへの供給を行わず、
   前記カウンタはさらに前記テストラッチ信号供給部に前記カウント信号を供給し、
   前記テストラッチ信号供給部は、前記カウント信号を複数の前記メモリに保持させるテストラッチ信号を、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングに応じて、複数の前記メモリに供給し、
   前記信号比較部に、複数の前記メモリが保持した前記カウント信号が供給され、
   前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値と、を比較することによって、前記カウント信号伝送線の検査を行うことを特徴とするアナログデジタル変換回路。
2. 複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングから、前記テストラッチ信号を供給するまでの期間が可変であることを特徴とする請求項１に記載のアナログデジタル変換回路。
3. 前記テストラッチ信号供給部は、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングから、前記テストラッチ信号を供給するまでの期間が前記クロックパルス信号のパルス周期の整数倍であることを特徴とする請求項１または２に記載のアナログデジタル変換回路。
4. 前記テストラッチ信号供給部は、複数の前記ビット信号のいずれかの前記ビット信号の信号レベルが変化したタイミングに対し、前記クロックパルス信号のパルス周期の整数倍の時間遅延して信号レベルが変化するパルス信号を、遅延時間を変えて複数生成し、
   複数の前記パルス信号から選択した信号を前記テストラッチ信号として供給することを特徴とする請求項３に記載のアナログデジタル変換回路。
5. 前記テストラッチ信号供給部は、前記カウント信号の前記複数のビット信号のいずれかの前記ビット信号の信号レベルが変化したタイミングから、前記クロックパルス信号のパルス周期の２周期以内の期間に前記テストラッチ信号を供給することを特徴とする請求項１〜４のいずれかに記載のアナログデジタル変換回路。
6. 複数の前記ビット信号の各々が、複数の前記カウント信号伝送線の各々によって伝送され、
   複数の前記カウント信号伝送線のいずれかの電位が変化したタイミングに応じて前記テストラッチ信号を供給することを特徴とする請求項１〜５のいずれかに記載のアナログデジタル変換回路。
7. 前記テストラッチ信号供給部に、さらに前記クロックパルス信号が供給され、
   前記テストラッチ信号供給部は、供給される前記クロックパルス信号の信号レベルが変化したタイミングに同期して、前記テストラッチ信号を供給することを特徴とする請求項１〜６のいずれかに記載のアナログデジタル変換回路。
8. 前記テストラッチ信号供給部に、前記カウンタに供給される前記クロックパルス信号とは別のクロックパルス信号が供給されることを特徴とする請求項１〜６のいずれかに記載のアナログデジタル変換回路。
9. 前記カウント信号のビット数がａビットであり、
   前記メモリが保持する前記デジタル信号のビット数が、前記ａビットよりも小さいビット数であるｂビットであり、
   前記信号比較部が、
   前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値との比較を、前記ｂビットの同じ桁同士で行うことを特徴とする請求項１〜８のいずれかに記載のアナログデジタル変換回路。
10. 前記テストラッチ信号供給部は、同期信号生成部とマスク部とを有し、
    前記同期信号生成部は、複数の前記ビット信号のいずれかの前記ビット信号の信号レベルが変化するタイミングに応じて前記マスク部に信号を供給する動作を行い、
    前記マスク部によって、前記同期信号生成部から供給される前記信号を複数の前記メモリに供給されるか否かが切り替えられ、
    前記マスク部によって複数の前記メモリに供給される前記信号が前記テストラッチ信号であることを特徴とする請求項１〜９のいずれかに記載のアナログデジタル変換回路。
11. 前記カウント信号はさらに、前記カウント信号伝送線とは別の信号経路によって、前記カウンタから前記テストラッチ信号供給部に供給されることを特徴とする請求項１〜１０のいずれかに記載のアナログデジタル変換回路。
12. 前記カウント信号伝送線において、前記カウント信号を遅延させた信号を複数の前記メモリに供給するカウント信号出力部をさらに有し、
    複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングから前記テストラッチ信号が供給されるまでの時間と、前記カウント信号出力部が出力する前記信号の前記カウント信号に対する遅延時間とが等しいことを特徴とする請求項１１に記載のアナログデジタル変換回路。
13. 前記カウンタから前記テストラッチ信号供給部にビット信号選択部を介して前記カウント信号が供給され、
    前記ビット信号選択部は、前記カウント信号が有する複数の前記ビット信号のうち、前記テストラッチ信号供給部に供給する前記ビット信号を選択し、
    前記テストラッチ信号供給部は、前記ビット信号選択部によって選択された前記ビット信号が供給されるタイミングに応じて前記テストラッチ信号を供給することを特徴とする請求項１〜１２のいずれかに記載のアナログデジタル変換回路。
14. 前記テストラッチ信号供給部に、前記カウンタから供給される前記カウント信号の代わりに、前記カウント信号が含む複数の前記ビット信号の少なくとも一部の前記ビット信号に相当するテスト信号が供給され、
    前記テスト信号の信号レベルが変化したタイミングに応じて、前記テストラッチ信号を複数の前記メモリに供給することを特徴とする請求項１〜１０のいずれかに記載のアナログデジタル変換回路。
15. 前記カウント信号伝送線の遅延特性と、前記テストラッチ信号供給部から複数の前記メモリに前記テストラッチ信号を伝送する伝送線の遅延特性とが同じであることを特徴とする請求項１〜１４のいずれかに記載のアナログデジタル変換回路。
16. 前記テストラッチ信号供給部が、複数の前記メモリのすべてに前記テストラッチ信号を供給することを特徴とする請求項１〜１５のいずれかに記載のアナログデジタル変換回路。
17. 前記信号比較部が、
    前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値を含む所定の信号範囲と、を比較することを特徴とする請求項１〜１６のいずれかに記載のアナログデジタル変換回路。
18. 前記信号比較部が、前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値とを比較して信号値のずれを検出し、
    さらに、前記信号値のずれが所定の信号範囲内にあるか否か判定することを特徴とする請求項１〜１６のいずれかに記載のアナログデジタル変換回路。
19. 請求項１〜１８のいずれかに記載のアナログデジタル変換回路を有する撮像装置であって、
    前記撮像装置はさらに、光電変換により電荷が生じる光電変換部を含む複数列の画素を有し、
    複数列の前記画素の各列に、複数の前記比較器の各々が接続されていることを特徴とする撮像装置。
20. 光電変換により電荷が生じる光電変換部を含む複数列の画素と、アナログデジタル変換回路と、を有する撮像装置であって、
    前記アナログデジタル変換回路は、
    デジタル信号を保持するメモリと、アナログ信号と時間とともに変化する参照信号とを比較した比較結果を示す比較結果信号を前記メモリに供給する比較器と、をそれぞれ含む複数の回路部と、
    クロックパルス信号を前記参照信号の変化と並行して計数して、複数のビット信号を有するカウント信号を生成し、前記カウント信号を出力するカウンタと、
    前記カウント信号を複数の前記メモリに供給する複数のカウント信号伝送線と、
    を有し、対応する前記比較器の比較結果信号が変化した時に前記メモリが前記カウント信号を前記デジタル信号として保持することで前記アナログ信号を前記デジタル信号に変換するアナログデジタル変換回路であって、
    複数列の前記画素の各列に、複数の前記比較器の各々が接続され、
    前記撮像装置は検査モードで動作し、
    前記撮像装置は、テストラッチ信号供給部と、信号比較部と、をさらに有し、
    前記検査モードにおいて、
    前記比較器は前記比較結果信号の前記メモリへの供給を行わず、
    前記カウンタはさらに前記テストラッチ信号供給部に前記カウント信号を供給し、
    前記テストラッチ信号供給部は、前記カウント信号を複数の前記メモリに保持させるテストラッチ信号を、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングに応じて、複数の前記メモリに供給し、
    前記信号比較部に、複数の前記メモリが保持した前記カウント信号が供給され、
    前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値と、を比較することによって、前記カウント信号伝送線の検査を行うことを特徴とする撮像装置。
21. 複数のメモリと、
    カウント信号伝送線と、
    クロックパルス信号を計数した、複数のビット信号を有するカウント信号を、前記カウント信号伝送線を介して複数の前記メモリに供給するカウンタと、
    を有するアナログデジタル変換回路の検査方法であって、
    前記カウント信号を複数の前記メモリに保持させるテストラッチ信号を、複数の前記ビット信号のうち、いずれかの前記ビット信号の信号レベルが変化したタイミングに応じて複数の前記メモリに供給し、
    前記テストラッチ信号が供給された前記メモリが保持した前記カウント信号の信号値と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記カウント信号の信号値とを比較することによって、前記カウント信号伝送線の検査を行うことを特徴とするアナログデジタル変換回路の検査方法。
22. 前記カウント信号のビット数がａビットであり、前記メモリが保持する前記デジタル信号が前記ａビットより小さいｂビットであり、
    前記テストラッチ信号が供給された前記メモリが保持した前記デジタル信号と、前記カウント信号が前記カウンタから前記メモリに遅滞なく供給される場合において前記テストラッチ信号を供給するタイミングに前記メモリが保持する前記デジタル信号の信号値との比較を前記ｂビットの同じ桁同士で行うことを特徴とする請求項２１に記載のアナログデジタル変換回路の検査方法。
23. 複数の前記ビット信号のいずれかの前記ビット信号の信号レベルが変化したタイミングが前記カウンタの動作する期間内に複数回あり、
    複数の前記ビット信号のいずれかの前記ビット信号の信号レベルが変化したタイミングのそれぞれに応じてパルス信号の生成動作を行い、
    生成した複数の前記パルス信号のうちの１つを前記テストラッチ信号として供給することを特徴とする請求項２１または２２に記載のアナログデジタル変換回路の検査方法。
24. 複数の前記ビット信号のいずれかの前記ビット信号の信号レベルが変化したタイミングに対し、前記クロックパルス信号のパルス周期の整数倍の時間遅延して信号レベルが変化するパルス信号を、遅延時間を変えて複数生成し、
    複数の前記パルス信号のうちの１つを選択して前記テストラッチ信号として供給することを特徴とする請求項２１〜２３のいずれかに記載のアナログデジタル変換回路の検査方法。
25. 前記カウント信号の代わりに、前記カウント信号を遅延させた信号を複数の前記メモリに供給し、
    前記カウント信号が変化したタイミングから前記テストラッチ信号が供給されるまでの遅延時間と、複数の前記メモリに供給される前記信号と前記カウント信号との遅延時間とを等しくすることを特徴とする請求項２１〜２４のいずれかに記載のアナログデジタル変換回路の検査方法。
26. 前記カウント信号が有する複数の前記ビット信号のいずれかの前記ビット信号を選択し、
    選択された前記ビット信号の信号レベルが変化したタイミングに応じて前記テストラッチ信号を供給することを特徴とする請求項２１〜２５のいずれかに記載のアナログデジタル変換回路の検査方法。
27. 撮像装置と、前記撮像装置から出力される撮像信号を処理する撮像信号処理部とを含む撮像システムの製造方法であって、
    前記撮像装置はアナログデジタル変換回路と画素部とを含み、
    前記アナログデジタル変換回路は、
    複数のメモリと、時間とともに変化する参照信号とアナログ信号とを比較した比較結果を示す信号である比較結果信号を前記メモリに供給する比較器と、と含む複数の回路部と、カウント信号伝送線と、
    クロックパルス信号を計数した、複数のビット信号を有するカウント信号を、前記カウント信号伝送線を介して複数の前記メモリに供給するカウンタと、
    を有し、
    前記画素部は、光電変換により電荷が生じる光電変換部を含む複数列の画素を有し、
    前記撮像装置は、複数列の前記画素の各列に前記回路部が設けられており、前記画素は前記アナログ信号である画素信号を前記比較器に出力し、
    前記製造方法は、請求項２１〜２６のいずれかに記載のアナログデジタル変換回路の検査方法を有することを特徴とする撮像システムの製造方法。

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