[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2017017102A - 半導体光素子を作製する方法及び半導体光素子 - Google Patents

半導体光素子を作製する方法及び半導体光素子 Download PDF

Info

Publication number
JP2017017102A
JP2017017102A JP2015130094A JP2015130094A JP2017017102A JP 2017017102 A JP2017017102 A JP 2017017102A JP 2015130094 A JP2015130094 A JP 2015130094A JP 2015130094 A JP2015130094 A JP 2015130094A JP 2017017102 A JP2017017102 A JP 2017017102A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor layer
area
layer
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015130094A
Other languages
English (en)
Other versions
JP6421708B2 (ja
Inventor
米田　昌博
Masahiro Yoneda
昌博 米田
竜二 増山
Ryuji Masuyama
竜二 増山
英樹 八木
Hideki Yagi
英樹 八木
尚子 小西
Naoko Konishi
尚子 小西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2015130094A priority Critical patent/JP6421708B2/ja
Priority to US15/193,814 priority patent/US9893100B2/en
Publication of JP2017017102A publication Critical patent/JP2017017102A/ja
Application granted granted Critical
Publication of JP6421708B2 publication Critical patent/JP6421708B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/1446—Devices controlled by radiation in a repetitive configuration
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Light Receiving Elements (AREA)
  • Optical Integrated Circuits (AREA)

Abstract

【課題】複数のフォトダイオード間の絶縁性を高めることを可能にする半導体光素子を作製する方法を提供する。【解決手段】本発明に係る半導体光素子を作製する方法は、基板を準備する工程と、第１導電型の第１半導体層、第２導電型の第２半導体層、及び光吸収層のための第３半導体層を含む半導体領域を主面上に成長する工程と、半導体領域を成長した後に、第１半導体積層部、第２半導体積層部、第３半導体積層部、及び第４半導体積層部を備える半導体積層を形成する工程と、第１半導体積層部、第２半導体積層部、第３半導体積層部、及び第４半導体積層部上に、マスクを形成する工程と、マスクを用いたエッチングにより、第１半導体積層部から複数のフォトダイオードを形成すると共に、第２半導体積層部、第３半導体積層部、及び第４半導体積層部から導波路メサを形成する工程と、を備える。【選択図】図１

Description

本発明は、半導体光素子を作製する方法及び半導体光素子に関する。
非特許文献１は、コヒーレント半導体光素子を開示する。
S. Farwell et al., "InP Coherent ReceiverChip with High Performance and Manufacturability for CFP2 Modules", Optical Fiber Communication Conference 2014, USA, OSA TechnicalDigest, W1I.6, March 2014.
コヒーレント半導体光素子は、９０度光ハイブリッドを有する多モード干渉器（ＭＭＩ）と、当該ＭＭＩからの光信号を電気信号に変換する複数のフォトダイオードとを備える。ＭＭＩは、光導波路を介して複数のフォトダイオードに接続され、モノリシックなコヒーレント半導体光素子の一形態では、基板上の導電性半導体層が、ＭＭＩ、複数のフォトダイオード及び光導波路によって共有される。複数のフォトダイオード間の導電性半導体層は素子分離メサの形態で除かれる。しかし、光導波路内の導電性半導体層が除去されないので、結果的に当該複数のフォトダイオードは、光導波路内の導電性半導体層を介して相互に電気的に接続される。
本発明の一側面は、複数のフォトダイオード間の絶縁性を高めることを可能にする半導体光素子を作製する方法を提供することを目的とする。本発明の別の側面は、相互の絶縁性を高めた複数のフォトダイオードを有する半導体光素子を提供することを目的とする。
本発明の一側面に係る半導体光素子を作製する方法は、第１エリア、第２エリア、第３エリア及び第４エリアを含む主面を有する基板を準備する工程と、第１導電型の第１半導体層、第２導電型の第２半導体層、及び光吸収層のための第３半導体層を含む半導体領域を前記主面上に成長する工程と、前記半導体領域を成長した後に、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上にそれぞれ設けられた第１半導体積層部、第２半導体積層部、第３半導体積層部、及び第４半導体積層部を備える半導体積層を形成する工程と、前記第１半導体積層部、前記第２半導体積層部、前記第３半導体積層部、及び前記第４半導体積層部上にマスクを形成する工程と、前記マスクを用いたエッチングにより、前記第１半導体積層部から複数のフォトダイオードメサを形成すると共に、前記第２半導体積層部、前記第３半導体積層部、及び前記第４半導体積層部から導波路メサを形成する工程と、を備え、前記第１半導体積層部は、前記第１半導体層、前記第３半導体層、及び前記第２半導体層を含み、前記第２半導体積層部は、前記第１半導体層、コアのための第４半導体層、及び上部クラッド部のための第５半導体層を含み、前記第３半導体積層部は、改質半導体層、前記第４半導体層及び前記第５半導体層を含み、前記第４半導体積層部は、前記第１半導体層、前記第４半導体層、及び前記第５半導体層を含み、前記第２半導体積層部は、前記第１半導体積層部に突き当て接合を成し、前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、前記半導体積層を形成する工程は、前記第２半導体層及び前記第３半導体層のエッチングにより前記第１半導体積層部を前記第１エリア上に形成し、前記第３エリア上の前記第１半導体層に、第２導電型のドーパントの添加及び水素の添加の少なくともいずれかを行って、前記第１半導体層から前記改質半導体層を前記第３エリアにおいて形成し、前記第１半導体積層部及び前記改質半導体層を形成した後に、前記第２エリア、前記第３エリア及び前記第４エリア上に前記第４半導体層及び前記第５半導体層を成長する。
本発明の別の側面に係る半導体光素子は、導波路軸の方向に沿って順に配列された第１エリア、第２エリア、第３エリア及び第４エリアを含む主面を有する基板と、前記第１エリア上に設けられ、第１半導体積層を含む複数のフォトダイオードメサと、前記第２エリア、前記第３エリア及び前記第４エリア上にそれぞれ設けられた第２半導体積層、第３半導体積層、及び第４半導体積層を有する導波路メサと、を備え、前記第１半導体積層は、第１導電型の第１半導体層、第２導電型の第２半導体層及び光吸収層を含む第３半導体層を有し、前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、前記第２半導体積層は、前記第１半導体層、コア層、及び上部クラッド層を含み、前記第３半導体積層は、改質半導体層、前記コア層及び前記上部クラッド層を含み、前記第４半導体積層は、前記第１半導体層、前記コア層、及び前記上部クラッド層を含み、前記第２半導体積層は、前記第１半導体積層に突き当て接合を成し、前記第３エリア上の前記改質半導体層は、前記第２エリア上の前記第１半導体層と前記第４エリア上の前記第１半導体層との間に電気的な障壁を提供する。
本発明の一側面は、複数のフォトダイオード間の絶縁性を高めることを可能にする半導体光素子を作製する方法を提供することができる。本発明の別の側面は、相互の絶縁性を高めた複数のフォトダイオードを有する半導体光素子を提供することができる。
図１は、第１実施形態に係る半導体光素子を模式的に示す平面図である。 図２は、図１に示されるＩＩ−ＩＩ線に沿ってとられた断面図である。 図３は、図１に示されるＩＩＩ−ＩＩＩ線に沿ってとられた断面図である。 図４は、図１に示されるＩＶ−ＩＶ線に沿ってとられた断面図である。 図５は、第１実施形態に係る半導体光素子を作製する方法を示す流れ図である。 図６は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図７は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図８は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図９は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１０は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１１は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１２は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１３は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１４は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１５は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１６は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１７は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。 図１８は、第１実施形態に係る半導体光素子における半導体層の構成の一例を示す図である。
本発明の一側面に係る半導体光素子を作製する方法は、第１エリア、第２エリア、第３エリア及び第４エリアを含む主面を有する基板を準備する工程と、第１導電型の第１半導体層、第２導電型の第２半導体層、及び光吸収層のための第３半導体層を含む半導体領域を前記主面上に成長する工程と、前記半導体領域を成長した後に、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上にそれぞれ設けられた第１半導体積層部、第２半導体積層部、第３半導体積層部、及び第４半導体積層部を備える半導体積層を形成する工程と、前記第１半導体積層部、前記第２半導体積層部、前記第３半導体積層部、及び前記第４半導体積層部上にマスクを形成する工程と、前記マスクを用いたエッチングにより、前記第１半導体積層部から複数のフォトダイオードメサを形成すると共に、前記第２半導体積層部、前記第３半導体積層部、及び前記第４半導体積層部から導波路メサを形成する工程と、を備え、前記第１半導体積層部は、前記第１半導体層、前記第３半導体層、及び前記第２半導体層を含み、前記第２半導体積層部は、前記第１半導体層、コアのための第４半導体層、及び上部クラッド部のための第５半導体層を含み、前記第３半導体積層部は、改質半導体層、前記第４半導体層及び前記第５半導体層を含み、前記第４半導体積層部は、前記第１半導体層、前記第４半導体層、及び前記第５半導体層を含み、前記第２半導体積層部は、前記第１半導体積層部に突き当て接合を成し、前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、前記半導体積層を形成する工程は、前記第２半導体層及び前記第３半導体層のエッチングにより前記第１半導体積層部を前記第１エリア上に形成し、前記第３エリア上の前記第１半導体層に、第２導電型のドーパントの添加及び水素の添加の少なくともいずれかを行って、前記第１半導体層から前記改質半導体層を前記第３エリアにおいて形成し、前記第１半導体積層部及び前記改質半導体層を形成した後に、前記第２エリア、前記第３エリア及び前記第４エリア上に前記第４半導体層及び前記第５半導体層を成長する。
この半導体光素子を作製する方法によれば、改質半導体層が、第３エリアにおいて第２導電型のドーパントの添加及び水素の添加の少なくともいずれかによって形成される。これによって、第３半導体積層部内の第１半導体層を除去することなく第１半導体層から改質半導体層が形成されることができる。この改質半導体層は、第２エリア上の第１半導体層と第４エリア上の第１半導体層との間に電気的な障壁を提供する。このため、第１エリア上の第１半導体積層内の第１半導体層が、第４エリア上の半導体積層内の第１半導体層から高い絶縁性で電気的に分離されて、第１エリアの複数のフォトダイオードが、光導波路を介して電気的に接続されることなく、相互に絶縁される。
上記の半導体光素子を作製する方法では、前記導波路メサは、多モード干渉器のための導波路構造を含んでもよい。この半導体光素子を作製する方法によれば、フォトダイオードメサは、多モード干渉器からの復調光を受けて、その復調光から電気信号を生成する。
上記の半導体光素子を作製する方法では、前記改質半導体層は、第２導電型ドーパントの添加により形成され、前記改質半導体層は、前記第２エリア上の前記第１半導体層と第１のｐｎ接合を成し、前記改質半導体層は、前記第４エリア上の前記第１半導体層と第２のｐｎ接合を成すことができる。この半導体光素子を作製する方法によれば、第１導電型と異なる第２導電型のドーパントを第１半導体層に添加することによって改質半導体層が形成され、この改質半導体層は第１半導体層と逆の導電性を有する。このため、改質半導体層は、第２エリア上の第１半導体層と第１のｐｎ接合を成し、また、第４エリア上の第１半導体層と第２のｐｎ接合を成す。第３エリアは、第２エリアと第４エリアとの間に位置するので、第２エリア上の第１半導体層、第３エリア上の改質半導体層及び第４エリア上の第１半導体層の配列は、ｎ−ｐ−ｎ構造又はｐ−ｎ−ｐ構造を構成する。第３エリア上の改質半導体層が、第２エリア上の第１半導体層と第４エリア上の第１半導体層との間の電流経路を遮断するように働く。
上記の半導体光素子を作製する方法では、前記改質半導体層は、水素の添加によって形成され、前記改質半導体層の水素濃度は、前記第２エリア上の前記第１半導体層の水素濃度より多く、前記第４エリア上の前記第１半導体層の水素濃度より多くてもよい。この半導体光素子を作製する方法によれば、第３エリア上の第１半導体層への水素のイオン注入は、当該第１半導体層の結晶に格子欠陥を生じさせることによって第１半導体層を改質して、改質半導体層を生成する。水素のイオン注入によって形成された改質半導体層は、第１半導体層に比べて多くの結晶欠陥を内包するので、改質半導体層の電気抵抗率は、第２エリア及び第４エリア上の第１半導体層の電気抵抗率に比べて高くなる。この改質半導体層の高い電気抵抗率によって第２エリア上の第１半導体層と第４エリア上の第１半導体層との間に電気的な障壁が生じて、第１エリアの複数のフォトダイオード間に高い絶縁性が提供される。
本発明の別の側面に係る半導体光素子は、導波路軸の方向に沿って順に配列された第１エリア、第２エリア、第３エリア及び第４エリアを含む主面を有する基板と、前記第１エリア上に設けられ、第１半導体積層を含む複数のフォトダイオードメサと、前記第２エリア、前記第３エリア及び前記第４エリア上にそれぞれ設けられた第２半導体積層、第３半導体積層、及び第４半導体積層を有する導波路メサと、を備え、前記第１半導体積層は、第１導電型の第１半導体層、第２導電型の第２半導体層及び光吸収層を含む第３半導体層を有し、前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、前記第２半導体積層は、前記第１半導体層、コア層、及び上部クラッド層を含み、前記第３半導体積層は、改質半導体層、前記コア層及び前記上部クラッド層を含み、前記第４半導体積層は、前記第１半導体層、前記コア層、及び前記上部クラッド層を含み、前記第２半導体積層は、前記第１半導体積層に突き当て接合を成し、前記第３エリア上の前記改質半導体層は、前記第２エリア上の前記第１半導体層と前記第４エリア上の前記第１半導体層との間に電気的な障壁を提供する。
この半導体光素子によれば、第２エリア及び第４エリア上の導波路メサ内に第１半導体層が設けられる一方で、第３エリア上の第３半導体積層の改質半導体層によって、第２エリア上の第１半導体層と第４エリア上の第１半導体層との間に電気的な障壁が提供される。改質半導体層が、第２エリア上の第１半導体層及び第４エリア上の第１半導体層内の一方から他方への電流の流れを妨げるような障壁となる。その結果、この半導体光素子の複数のフォトダイオードが、相互に高い絶縁性で電気的に分離される。
いくつかの実施形態に係る半導体光素子を作製する方法及び半導体光素子を図面を参照しつつ説明する。以下の説明では、図面の説明において同一の要素には同一の符号を付する。
（第１の実施の形態）
図１は、第１実施形態に係る半導体光素子を模式的に示す平面図である。図２は、図１に示されるＩＩ−ＩＩ線に沿ってとられた断面図である。図３は、図１に示されるＩＩＩ−ＩＩＩ線に沿ってとられた断面図である。図には直交座標系ＳＲが描かれており、この直交座標系ＳＲのＸ軸が、導波路軸Ａｘ１の方向に向く。
図１を参照すると、半導体光素子１は、基板１０、フォトダイオード２０、及び導波路メサ３０を備える。基板１０は、主面１０Ａを有し、主面１０Ａは、第１エリアＡ１、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５を含む。第５エリアＡ５、第１エリアＡ１、第２エリアＡ２、第３エリアＡ３及び第４エリアＡ４は、導波路軸Ａｘ１の方向に沿って順に配列されている。基板１０は、例えば、Ｆｅドープの半絶縁性ＩｎＰ基板であることができる。
図１及び図２に示されるように、第１エリアＡ１上には、複数のフォトダイオード２０が設けられ、フォトダイオード２０として、図１には、例えば、４つの導波路型のフォトダイオード素子２０ａ、２０ｂ、２０ｃ、２０ｄが示される。フォトダイオード２０の各々は、フォトダイオードメサ２０Ｍを有し、このフォトダイオードメサ２０Ｍは、第１半導体積層４０Ａを含む。第１半導体積層４０Ａは、第１導電型の第１半導体層４１、第２導電型の第２半導体層４２及び第３半導体層４３を含む。第１半導体層４１、第３半導体層４３及び第２半導体層４２が、基板１０の主面１０Ａ上にこの順で配列される。
導波路メサ３０は、第２半導体積層４０Ｂ、第３半導体積層４０Ｃ及び第４半導体積層４０Ｄを有し、第２半導体積層４０Ｂ、第３半導体積層４０Ｃ及び第４半導体積層４０Ｄは、それぞれ第２エリアＡ２、第３エリアＡ３及び第４エリアＡ４上に設けられる。第２半導体積層４０Ｂは、第１半導体層４１、コア層４４、及び上部クラッド層４５を含む。コア層４４は、第１半導体層４１上に設けられ、コア層４４上に上部クラッド層４５が設けられる。第２半導体積層４０Ｂは、第１エリアＡ１上の第１半導体積層４０Ａに突き当て接合を成す。第３半導体積層４０Ｃは、改質半導体層５０、コア層４４及び上部クラッド層４５を含む。コア層４４は、改質半導体層５０上に設けられ、上部クラッド層４５は、コア層４４上に設けられる。第４半導体積層４０Ｄは、第１半導体層４１、コア層４４、及び上部クラッド層４５を含む。コア層４４は、第１半導体層４１上に設けられ、上部クラッド層４５は、コア層４４上に設けられる。第４半導体積層４０Ｄは、多モード干渉器のための導波路構造を含む。第５エリアＡ５上には、第５半導体積層４０Ｅが設けられ、この第５半導体積層４０Ｅは、第１半導体層４１、コア層４４、及び上部クラッド層４５を含む。コア層４４は、第１半導体層４１上に設けられ、上部クラッド層４５は、コア層４４上に設けられる。
図１に示されるように、半導体光素子１は、電気的な障壁を第３エリアＡ３上に提供するように第１半導体層４１と異なる電気特性を有する改質半導体層５０を含む。第３エリアＡ３上の導波路メサ３０内の電気的な障壁によって、複数のフォトダイオード２０が、互いに導波路メサ３０を介して電気的に接続されることを妨げる。改質半導体層５０に加えて、複数のフォトダイオード２０の各々を互いに電気的に絶縁するために素子分離メサが設けられて、第１半導体層４１がフォトダイオード２０毎に分離される。改質半導体層５０及び素子分離メサによって、複数のフォトダイオード２０の第１半導体層４１は、第４エリアＡ４上の第１半導体層４１から絶縁される。改質半導体層５０は、第３エリアＡ３上の第１半導体層４１内に、例えば、第２導電型のドーパントの添加及び水素の添加の少なくともいずれかを行って形成される。
（第２導電型のドーパントの添加による改質半導体層）
改質半導体層５０が第２導電型ドーパントの添加により形成される構造では、第２エリアＡ２及び第４エリアＡ４上の第１半導体層４１が、第１導電型（例えば、ｎ型）の半導体層であるときに、第３エリアＡ３上の改質半導体層５０は、第１半導体層４１と反対の導電性を有する。改質半導体層５０は、逆導電型（具体的にはｐ型）のドーパントの添加によって形成されることができる。この結果、第２導電型ドーパントの濃度が、第１導電型ドーパントの濃度よりも多くなるので、この改質半導体層５０は、第２エリアＡ２上の第１半導体層４１と第１のｐｎ接合５０Ｅを成し、また、第４エリアＡ４上の第１半導体層４１と第２のｐｎ接合５０Ｆを成す。第３エリアＡ３は、第２エリアＡ２と第４エリアＡ４との間に位置するので、第２エリアＡ２上の第１半導体層４１、第３エリアＡ３上の改質半導体層５０及び第４エリアＡ４上の第１導半導体層は、ｎ−ｐ−ｎ構造を形成する。第２エリアＡ２及び第４エリアＡ４上の第１半導体層４１が、例えば、ｐ型の半導体層であるときには、改質半導体層５０は、第１半導体層４１と反対の導電性を有するように、ｎ型ドーパントの添加によって改質されることができる。第２エリアＡ２上の第１半導体層４１、第３エリアＡ３上の改質半導体層５０及び第４エリアＡ４上の第１導半導体層は、ｐ−ｎ−ｐ構造を構成する。このｎ−ｐ−ｎ構造又はｐ−ｎ−ｐ構造が形成される結果、第３エリアＡ３上の改質半導体層５０が、第２エリアＡ２上の第１半導体層４１から第４エリアＡ４上の第１半導体層４１に至る電気的経路を遮断して、この遮断と素子分離メサの構造との組み合わせにより、フォトダイオード間に高い絶縁を実現する。
本実施例では、第１半導体層４１の改質のために、例えば、Ｓｉドープｎ型ＩｎＰ層にｐ型ドーパントのＺｎを拡散することができる。改質半導体層５０（Ｚｎ拡散後のＳｉドープＩｎＰ層）内のＺｎ濃度は、例えば、１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であり、Ｓｉ濃度よりも多くなっている。Ｚｎ拡散のためのドーパントガスは、例えば、ジメチル亜鉛であり、熱処理温度は、例えば、５５０℃〜６５０℃である。第１半導体層４１内のＳｉ濃度は、例えば、５×１０１６ｃｍ−３〜１．５×１０１８ｃｍ−３である。
（水素の添加による改質半導体層）
改質半導体層５０が第１半導体層４１への水素の添加によって形成される構造では、第３エリアＡ３上の第１半導体層４１内への水素のイオン注入によって第１半導体層４１内の結晶に欠陥が生じて、第１半導体層４１から改質半導体層５０が形成される。結晶欠陥の増大は、水素濃度の増大と関連している。イオン注入によって形成された改質半導体層５０では、格子間に水素が残留しており、改質半導体層５０の水素濃度は、第２エリアＡ２及び第４エリアＡ４上の第１半導体層４１の水素濃度より多い。改質半導体層５０は、格子間水素及びイオン注入の損傷により、第１半導体層４１に比べて多くの結晶欠陥を有する。これにより、改質半導体層５０の電気抵抗率は、第２エリアＡ２及び第４エリアＡ４上の第１半導体層４１（イオン注入されていない第１半導体層４１）の電気抵抗率に比べて高い。改質半導体層５０は、その高い電気抵抗率の半導体層に起因して、第２エリアＡ２上の第１半導体層４１と第４エリアＡ４上の第１半導体層４１との間に電気的な障壁を形成して、この障壁と素子分離メサの構造との組み合わせにより、フォトダイオード２０間に高い絶縁を実現する。
本実施例では、第１半導体層４１の改質のために、例えば、Ｓｉドープｎ型ＩｎＰ層に水素をイオン注入する。このイオン注入によりｎ型ＩｎＰ層から形成された改質ＩｎＰ層内の水素濃度は、例えば、１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３である。水素のイオン注入のドーズ量は、例えば、５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２であり、加速エネルギーは、例えば、５０ｋｅＶ〜４００ｋｅＶである。イオン注入前のｎ型ＩｎＰ層内の水素濃度は、例えば、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３である。１ｅＶは、１．６×１０−１９Ｊである。
図３を参照しながら、図１に示されるＩＩＩ−ＩＩＩ線に沿った導波路メサ３０の構造を説明する。この導波路メサ３０は、第３エリアＡ３上において、改質半導体層５０と、この改質半導体層５０上に設けられたコア層４４及び上部クラッド層４５とを有する。改質半導体層５０の一部は、導波路メサ３０内だけでなく、素子分離メサ５０Ｍにも設けられる。導波路メサ３０上には、絶縁膜２２が設けられ、この絶縁膜２２は、導波路メサ３０の上面３０Ａ及び側面３０Ｂと、素子分離メサ５０Ｍ内の改質半導体層５０の側面５０Ｂとを覆っている。絶縁膜２２は、例えば、ＳｉＮ、ＳｉＯＮ又はＳｉＯ２などのシリコン系無機化合物を含む。素子分離メサ５０Ｍの側面には、絶縁膜２２が接触を成している。
第３エリアＡ３上では、改質半導体層５０は、素子分離メサ５０Ｍの第１幅５０Ｄの方向に関して全体にわたって設けられる。また、基板１０の主面の法線方向に関して、改質半導体層５０は、その上面５０Ａから半絶縁性の基板１０に達する厚さを有して、この結果、素子分離メサ５０Ｍの断面（光導波路の延在方向に交差する方向の断面）には改質前の第１半導体層４１が残っていない。第３エリアＡ３上の改質半導体層５０は、その幅及び厚さの点で、第２エリアＡ２上の第１半導体層４１を第４エリアＡ４上の第１半導体層４１から絶縁できる。
第２エリアＡ２、第３エリアＡ３及び第４エリアＡ４上では、改質半導体層５０及び第１半導体層４１の上に、ｉ型のコア層４４（例えば、アンドープＩｎＧａＡｓＰ層）が設けられている。このコア層４４は、第２エリアＡ２、第４エリアＡ４では、第１半導体層４１に接すると共に第３エリアＡ３上では、改質半導体層５０の上面５０Ａに接触するので、コア層４４のｉ型半導体層は、第２エリアＡ２上の第１半導体層４１及び第４エリアＡ４上の第１半導体層４１の一方からコア層４４を介して他方に至る経路上に電気的な障壁を提供している。これ故に、改質半導体層５０を迂回するような電気的経路は形成されず、第２エリアＡ２上の第１半導体層４１と第４エリアＡ４上の第１半導体層４１との間に高い絶縁性が提供される。
第３エリアＡ３上の素子分離メサ５０Ｍの第１幅５０Ｄ及び導波路メサ３０の第２幅３０Ｄの一例は、以下の通りである。
第１幅５０Ｄ：２．５μｍ〜５μｍ。
第２幅３０Ｄ：１．５μｍ〜３μｍ。
素子分離メサ５０Ｍの第１幅５０Ｄは、導波路メサ３０の第２幅３０Ｄに比べて、光導波路の延在方向に交差する方向に、１μｍ程度多く延出している。改質半導体層５０とフォトダイオード２０のフォトダイオードメサ２０Ｍの側面２０Ｅとの距離Ｗ１（図１を参照）は、例えば、１０μｍであることができる。改質半導体層５０の長さＬ１（図１を参照）は、例えば、１００μｍである。
再び図１を参照すると、第４エリアＡ４上には、多モード干渉器６０のための導波路構造が設けられ、この多モード干渉器６０は、一又は複数の入力ポートと、複数の出力ポートとを有する。多モード干渉器６０は、例えば、２×４多モード干渉器６０ａ及び２×２多モード干渉器６０ｂを含むことができる。多モード干渉器６０は、出力ポートに接続された光導波路６１ａ、６１ｂ、６１ｃ、６１ｄにコヒーレント復調された復調光を出力する。これらの光導波路は、多モード干渉器６０をそれぞれのフォトダイオード２０に光学的に結合する。フォトダイオード２０は、多モード干渉器６０からの復調光を受けて、その復調光から電気信号を生成する。
以下に、図２に示される半導体光素子１の素子構造の一例を示す。
基板１０：Ｆｅドープの半絶縁性ＩｎＰ基板。
（第１エリアＡ１上の第１半導体積層４０Ａの構成の一例）
第１半導体層４１（カソード）：Ｓｉドープｎ型ＩｎＰ層。
第３半導体層４３（アノード）：アンドープＧａＩｎＡｓ層又はＧａＩｎＮＡｓ層。
第２半導体層４２：Ｚｎドープｐ型ＩｎＰ層。
（第２エリアＡ２上の第２半導体積層４０Ｂの構成の一例）
第１半導体層４１：Ｓｉドープｎ型ＩｎＰ層。
コア層４４：バンドギャップ波長１．０５μｍのアンドープＩｎＧａＡｓＰ層。
上部クラッド層４５：アンドープＩｎＰ層。
（第３エリアＡ３上の第３半導体積層４０Ｃの構成の一例）
改質半導体層５０：Ｚｎ拡散及び／又は水素のイオン注入によるＩｎＰ層。
コア層４４：バンドギャップ波長１．０５μｍのアンドープＩｎＧａＡｓＰ層。
上部クラッド層４５：アンドープＩｎＰ層。
改質半導体層５０は、例えば、第２導電型ドーパントの添加（Ｚｎなどの拡散）及び／又は水素添加の少なくともいずれかによっても形成されることができる。
（第４エリアＡ４上の第４半導体積層４０Ｄの構成の一例）
第１半導体層４１：Ｓｉドープｎ型ＩｎＰ層。
コア層４４：バンドギャップ波長１．０５μｍのアンドープＩｎＧａＡｓＰ層。
上部クラッド層４５：アンドープＩｎＰ層。
フォトダイオード２０のための第１半導体積層４０Ａでは、必要に応じて、第２半導体層４２上に第２導電型のコンタクト層４６が設けられる。コンタクト層４６は、例えば、ｐ型のＩｎＧａＡｓ層であることができる。コンタクト層４６のｐ型ドーパントは、例えばＺｎを含む。また、必要に応じて、第１半導体積層４０Ａでは、第１半導体層４１と第３半導体層４３との間、第３半導体層４３と第２半導体層４２との間、及び/又は第２半導体層４２とコンタクト層４６との間に、例えば、ヘテロ障壁緩和層が設けられる。これらのヘテロ障壁緩和層は、例えば、ＩｎＧａＡｓＰ層を含む。
フォトダイオード２０は、フォトダイオードメサ２０Ｍの側面２０Ｂを覆う埋込層２１を有する。埋込層２１は、例えば、半絶縁性のＦｅドープＩｎＰ層を含む。埋込層２１上には絶縁膜２２が設けられ、この絶縁膜２２は、例えば、ＳｉＮ、ＳｉＯＮ又はＳｉＯ２などのシリコン系無機化合物を含む。絶縁膜２２は、フォトダイオードメサ２０Ｍの上面２０Ａを覆う一方で、その上面２０Ａ上に電極のための開口２３を有する。この開口２３を介して、アノード電極５１ｐが、コンタクト層４６に接触を成す。アノード電極５１ｐは、例えば、ＡｕＺｎ又はＰｔ合金を含む。アノード電極５１ｐは、絶縁膜２２上を延在して、パッド電極５２ｐに接続される。パッド電極５２ｐは、例えば金（Ａｕ）を備える。
図４は、図１に示されるＩＶ−ＩＶ線に沿ってとられた断面図である。第１エリアＡ１上では、第１半導体層４１がフォトダイオード２０の間において設けられず、これによって、複数のフォトダイオード２０が素子分離されている。フォトダイオード２０の間において基板１０の主面１０Ａが、第１半導体層４１で覆われることなく、この主面１０Ａは、絶縁膜２２によって覆われている。フォトダイオード２０は、第１半導体層４１の上面４１Ａに接触を成すカソード電極５１ｎを有する。また、フォトダイオード２０は、カソード電極５１ｎに接続されるパッド電極５２ｎを有する。カソード電極５１ｎは、例えば、ＡｕＧｅ又はＡｕＧｅＮｉ合金を含む。パッド電極５２ｎは、例えば金（Ａｕ）を備える。
図５は、第１実施形態に係る半導体光素子を作製する方法を示す流れ図である。図６〜図１７は、図５に示される工程流れ図の一工程において形成される生産物を概略的に示す図である。図６の（ａ）部〜図１７の（ａ）部は、図１に示されるＩＩ−ＩＩ線に対応する断面図である。図６の（ｂ）部〜図１７の（ｂ）部は、図６の（ａ）部に示されるＶＩ（ｂ）−ＶＩ（ｂ）線〜図１７の（ａ）部に示されるＸＶＩＩ（ｂ）−ＸＶＩＩ（ｂ）線に沿った断面図である。
（基板の準備及び半導体領域の成長）
工程Ｓ１では、基板１０が準備され、この基板１０の主面は、第１エリアＡ１、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５を含む。工程Ｓ２では、図６の（ａ）部及び（ｂ）部に示されるように、基板１０の主面上に半導体領域２が成長される。具体的には、第１半導体層４１、第３半導体層４３、及び第２半導体層４２をこの順で基板１０上に成長して、半導体領域２を形成する。第１半導体層４１は、第１導電型の半導体層であり、第２半導体層４２は、第２導電型の半導体層である。第３半導体層４３は、光吸収層４３ａを含む。半導体領域２の成長は、例えば、有機金属気相エピタキシャル（ＯＭＶＰＥ）法又は分子線エピタキシー（ＭＢＥ）法により行われる。
半導体領域２の成長では、第２半導体層４２上に第２導電型のコンタクト層４６を成長することができる。コンタクト層４６は、例えば、Ｚｎドープのｐ型ＩｎＧａＡｓ層であることができる。また、必要に応じて、第１半導体層４１の上、第３半導体層４３の上、及び第２半導体層４２の上に、例えば、ヘテロ障壁緩和層としてのＩｎＧａＡｓＰ層を成長することができる。
第１半導体層４１、第３半導体層４３、及び第２半導体層４２の厚さの一例は、以下の通りである。
半導体層の名称、 厚さ。
第１半導体層４１：１．５μｍ〜３μｍ。
第３半導体層４３：０．２μｍ〜０．５μｍ。
第２半導体層４２：１．５μｍ〜３μｍ。
（半導体積層の形成）
工程Ｓ３では、半導体領域２の成長の後に、図７の（ａ）部及び（ｂ）部に示されるように、半導体積層３を形成する。半導体積層３の形成では、第１エリアＡ１、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上にそれぞれ形成されるべき第１半導体積層部４０Ｐ、第２半導体積層部４０Ｑ、第３半導体積層部４０Ｒ、第４半導体積層部４０Ｓ及び第５半導体積層部４０Ｔのために、半導体層の形成と、第１半導体層４１の改質とを行う。この改質は、例えば、第３エリアＡ３上の第１半導体層４１への第２導電型のドーパントの添加及び水素の添加の少なくともいずれかの方法によって行われる。このいずれの方法を用いるかによって、半導体積層３を形成する手順が異なる。
以下、「第２導電型ドーパントの添加を用いる形成工程」及び「水素の添加を用いる形成工程」を、それぞれ工程３−１及び工程３−２として説明する。
（第２導電型ドーパントの添加を用いる形成工程）
第２導電型ドーパントの添加により改質半導体層５０を形成する工程３−１を説明する。本実施例では、改質半導体層５０を形成した後に、半導体積層の形成を行う。具体的には、図８の（ａ）部及び（ｂ）部に示されるように、半導体領域２の上面２Ａ上にマスク７１を形成する。マスク７１は、無機絶縁膜の材料、例えば窒化シリコンを備える。このマスク７１は、改質半導体層５０を形成するための開口７２を第３エリアＡ３上に有する。図９の（ａ）部及び（ｂ）部に示されるように、マスク７１を用いてｐ型ドーパントの熱拡散を行う。開口７２を通して、第３エリアＡ３上の第１半導体層４１、第３半導体層４３、及び第２半導体層４２内に、例えばｐ型ドーパント（具体的には、例えばＺｎ）を熱拡散し、このＺｎ拡散Ｄ１によって、第１半導体層４１から改質半導体層５０を形成する。Ｚｎ拡散の深さは、第１半導体層４１を貫通して第３エリアＡ３の基板１０に達する。Ｚｎ拡散後に、マスク７１を除去する。マスク７１が例えば窒化シリコン製であるときには、マスク７１の除去にバッファードフッ酸を用いる。
マスク７１を除去した後に、図１０の（ａ）部及び（ｂ）部に示されるように、バットジョイントメサ４を第１エリアＡ１上に形成する。本実施例では、例えば、バットジョイントメサ４を作製するためのマスク４７を形成する。マスク４７を用いたウェットエッチング法によって、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上の半導体領域２内の第２半導体層４２、第３半導体層４３及びコンタクト層４６を除去して、バットジョイントメサ４を形成する。バットジョイントメサ４は、第１半導体層４１上に設けられた第２半導体層４２、第３半導体層４３及びコンタクト層４６を含む。バットジョイントメサ４では、コンタクト層４６上に形成されたマスク４７は、引き続き行われる再成長のために除去されない。ウェットエッチング法に用いられるエッチャントは、例えば、少なくとも塩酸と酢酸とを含む塩酸系のエッチャントや、少なくとも硫酸と過酸化水素水とを含む硫酸系のエッチャントなどであることができる。マスク４７は、例えば窒化シリコンを備える。
上記のように、第１半導体層４１の第１導電型に対して逆導電型の第２導電型ドーパントの添加によって、改質半導体層５０は、第１半導体層４１と逆の導電性を有するように形成される。この結果、改質半導体層５０と第２エリアＡ２上の第１半導体層４１とによる第１のｐｎ接合５０Ｅが形成され、また、改質半導体層５０と第４エリアＡ４上の第１半導体層４１とによる第２のｐｎ接合５０Ｆが形成される。この第１のｐｎ接合５０Ｅ及び第２のｐｎ接合５０Ｆの形成によって、第２エリアＡ２上の第１半導体層４１から第４エリアＡ４上の第１半導体層４１への電気的経路が形成されない。
（水素の添加を用いる形成工程）
水素の添加により改質半導体層５０を形成する工程３−２を説明する。図１１の（ａ）部及び（ｂ）部に示されるように、第１エリアＡ１上にバットジョイントメサ４が形成される。具体的に、例えば、バットジョイントメサ４を作製するためのマスク４７を形成し、このマスク４７を用いたウェットエッチングによって、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上において、半導体領域２内の第２半導体層４２、第３半導体層４３及びコンタクト層４６を除去する。バットジョイントメサ４では、コンタクト層４６上のマスク４７は、引き続き行われる再成長のために除去されない。
バットジョイントメサ４を形成した後に、図１２の（ａ）部及び（ｂ）部に示されるように、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上の半導体領域２の第１半導体層４１、及び第１エリアＡ１上のバットジョイントメサ４を覆うように水素イオン注入のためのマスク７３を形成する。このマスク７３は、例えばレジストを含み、第３エリアＡ３上の改質半導体層５０を形成するための領域上に開口７４を有する。開口７４は、例えば、長方形や正方形の形状を有し、図１３の（ａ）部及び（ｂ）部に示されるように、開口７４を通して水素のイオン注入ＩＰを行って、第１半導体層４１から改質半導体層５０を形成する。注入されたイオンの一部は基板１０に達するので、第３エリアＡ３上の第１半導体層４１は、その全域において改質される。イオン注入の具体的条件の一例は、以下の通りでる。
イオン種：プロトン。
注入エネルギー：８０ｋｅＶ〜２００ｋｅＶ。
温度：３５０℃〜４００℃。
注入量：１×１０１５ｃｍ−２〜３×１０１５ｃｍ−２。
上記の説明のように、第３エリアＡ３上の改質半導体層５０は水素のイオン注入によって第１半導体層４１から改質されるので、改質半導体層５０の水素濃度が、第２エリアＡ２及び第４エリアＡ４上の第１半導体層４１又は改質前の第１半導体層４１の水素濃度より多くなり、また、改質半導体層５０の格子欠陥の密度が、第１半導体層４１の格子欠陥の密度に比べて多くなる。この水素導入に関連する結晶の乱れにより、改質半導体層５０の電気抵抗率は、第２エリアＡ２及び第４エリアＡ４上の第１半導体層４１の電気抵抗率に比べて高くなる。高い電気抵抗率の改質半導体層５０は、第２エリアＡ２上の第１半導体層４１と第４エリアＡ４の第１半導体層４１との間に電気的な障壁を形成する。第１半導体層４１の導電型（ｐ型又はｎ型）に関係なく、その第１半導体層４１内の結晶欠陥が、水素のイオン注入によって形成されることができる。
以上、工程３−１の「第２導電型ドーパントの添加を用いる形成工程」、及び／又は工程３−２の「水素の添加を用いる形成工程」によって、改質半導体層５０とバットジョイントメサ４とが形成される。
この改質半導体層５０とバットジョイントメサ４との形成後に、図１４の（ａ）部及び（ｂ）部に示されるように、マスク４７を除去することなく再成長を行う。この再成長によって、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上に、それぞれ、第２半導体積層部４０Ｑ、第３半導体積層部４０Ｒ、第４半導体積層部４０Ｓ、及び第５半導体積層部４０Ｔを形成する。本実施例では、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上に、ｉ型の半導体層が成長される。第１半導体積層部４０Ｐは、第１エリアＡ１上のバットジョイントメサ４を含む。第２半導体積層部４０Ｑ、第３半導体積層部４０Ｒ、第４半導体積層部４０Ｓ、及び第５半導体積層部４０Ｔは、それぞれ、第２エリアＡ２、第３エリアＡ３、第４エリアＡ４及び第５エリアＡ５上に形成される。第２半導体積層部４０Ｑは、第１半導体層４１、コア層４４のための第４半導体層４４ａ、及び上部クラッド層４５のための第５半導体層４５ａを含む。第３半導体積層部４０Ｒは、改質半導体層５０、第４半導体層４４ａ及び第５半導体層４５ａを含み、第４半導体積層部４０Ｓは、第１半導体層４１、第４半導体層４４ａ、及び第５半導体層４５ａを含む。第５半導体積層部４０Ｔは、第１半導体層４１、第４半導体層４４ａ、及び第５半導体層４５ａを含む。マスク４７は、第２半導体積層部４０Ｑ、第３半導体積層部４０Ｒ、第４半導体積層部４０Ｓ、及び第５半導体積層部４０Ｔのための再成長の後に、例えばバッファードフッ酸を用いて除去される。
第４半導体層４４ａ及び第５半導体層４５ａに含まれる材料の一例は、以下の通りである。
半導体層の名称、 材料。
第４半導体層４４ａ：バンドギャップ波長１．０５μｍのアンドープＩｎＧａＡｓＰ層。
第５半導体層４５ａ：アンドープＩｎＰ層。
（フォトダイオードメサ及び導波路メサの形成）
工程Ｓ４では、図１５の（ａ）部及び（ｂ）部に示されるように、第１半導体積層部４０Ｐ〜第５半導体積層部４０Ｔ上に、フォトダイオードメサ２０Ｍの形状、及び導波路メサ３０の形状を規定するマスク７５を形成する。マスク７５は、例えば、ＳｉＮを備える。このマスク７５を用いたエッチングにより、第１半導体積層部４０Ｐ、第２半導体積層部４０Ｑ、第３半導体積層部４０Ｒ、第４半導体積層部４０Ｓ、及び第５半導体積層部４０Ｔまでを加工して、フォトダイオード２０及び光導波路のためのメサ構造を形成する。第１半導体積層部４０Ｐから複数のフォトダイオードメサ２０Ｍが形成されると共に、第２半導体積層部４０Ｑ、第３半導体積層部４０Ｒ、及び第４半導体積層部４０Ｓから導波路メサ３０が形成される。このエッチングでは、第４半導体層４４ａ、第５半導体層４５ａ、及び第１半導体層４１の一部がエッチングされる。
（素子分離メサの形成）
工程Ｓ５では、図１６の（ａ）部及び（ｂ）部に示されるように、複数のフォトダイオードメサ２０Ｍ及び導波路メサ３０の周囲にある第１半導体層４１を除去する。具体的には、エッチングのためのマスク７５を除去した後に、マスク７６を形成する。マスク７６は、例えばＳｉＮを備え、フォトダイオードメサ２０Ｍ及び導波路メサ３０を覆う。このマスク７６を用いたエッチングによって、第１半導体層４１及び改質半導体層５０と基板１０とが除去される。第１半導体層４１及び改質半導体層５０のエッチングによって、図４に示したように、フォトダイオード２０間における基板１０の主面１０Ａが露出されて、フォトダイオード２０のための素子分離メサが形成される。
（絶縁膜及び電極の形成、チップの作製）
工程Ｓ６では、図１７の（ａ）部及び（ｂ）部に示されるように、絶縁膜２２と、アノード電極５１ｐ及びカソード電極５１ｎとを形成する。絶縁膜２２は、例えばＳｉ系無機絶縁膜を備え、より具体的には、例えばＳｉＮ膜、ＳｉＯ２膜、及びＳｉＯＮ膜からなる。本実施例では、絶縁膜２２にはＳｉＮ膜が用いられ、このＳｉＮ膜は、例えばプラズマＣＶＤ法によって形成される。ＳｉＮ膜の厚さは、例えば２００ｎｍである。本実施例では、フォトリソグラフィー技術及び蒸着を用いたリフトオフプロセスによってアノード電極５１ｐ及びカソード電極５１ｎの各々が形成される。アノード電極５１ｐは、例えば、ＡｕＺｎ又はＰｔ合金を含み、カソード電極５１ｎは、例えば、ＡｕＧｅ又はＡｕＧｅＮｉ合金を含む。これらの工程により、半導体光素子１のための基板生産物が作製される。基板生産物がダイシング及び／又はヘキ開によって半導体チップに分割されて、半導体光素子１の作製が完了する。
図１８は、第１実施形態に係る半導体光素子における半導体層の構成の一例を示す図であり、第１半導体層４１が例えばｎ型の導電性を示すときの半導体層の構成を示している。この半導体層の具体的な構成例を記載すると、以下の通りである。
基板１０：Ｆｅドープ半絶縁性ＩｎＰ基板。
第１半導体層４１：Ｓｉドープｎ型ＩｎＰ層。
改質半導体層５０：ｐ型ドーパント添加及び／又は水素のイオン注入のｐ型ＩｎＰ層。
コア層４４：アンドープｉ型ＩｎＧａＡｓＰ層。
上部クラッド層４５：アンドープｉ型ＩｎＰ層。
第３半導体層４３：アンドープｉ型ＧａＩｎＡｓ層。
第２半導体層４２：Ｚｎドープｐ型ＩｎＰ層。
第１半導体層４１が、例えばｐ型の導電性を示すとき、半導体層の構成の一例では、上記の「ｎ型」が「ｐ型」に読み替えられ、また、「ｐ型」が「ｎ型」に読み替えられる。また、第１半導体層４１の「Ｓｉドープ」が「Ｚｎドープ」に読み替えられ、第２半導体層４２の「Ｚｎドープ」が「Ｓｉドープ」に読み替えられる。
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲及びその精神の範囲から来る全ての修正及び変更に権利を請求する。
本実施形態によれば、複数のフォトダイオード間の絶縁性を高めることを可能にする半導体光素子を作製する方法を提供することができる。また、相互の絶縁性を高めた複数のフォトダイオードを有する半導体光素子を提供することができる。
１…半導体光素子、２…半導体領域、３…半導体積層、１０…基板、２０…フォトダイオード、３０…導波路メサ、４０Ａ…第１半導体積層、４０Ｂ…第２半導体積層、４０Ｃ…第３半導体積層、４０Ｄ…第４半導体積層、４０Ｐ…第１半導体積層部、４０Ｑ…第２半導体積層部、４０Ｒ…第３半導体積層部、４０Ｓ…第４半導体積層部、４１…第１半導体層、４２…第２半導体層、４３…第３半導体層、４３ａ…光吸収層、４４…コア層、４４ａ…第４半導体層、４５…上部クラッド層、４５ａ…第５半導体層、５０…改質半導体層、５０Ｅ…第１のｐｎ接合、５０Ｆ…第２のｐｎ接合、６０…多モード干渉器、７５…マスク、Ａ１…第１エリア、Ａ２…第２エリア、Ａ３…第３エリア、Ａ４…第４エリア、Ａｘ１…導波路軸。

Claims (5)

  1. 半導体光素子を作製する方法であって、
    第１エリア、第２エリア、第３エリア及び第４エリアを含む主面を有する基板を準備する工程と、
    第１導電型の第１半導体層、第２導電型の第２半導体層、及び光吸収層のための第３半導体層を含む半導体領域を前記主面上に成長する工程と、
    前記半導体領域を成長した後に、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上にそれぞれ設けられた第１半導体積層部、第２半導体積層部、第３半導体積層部、及び第４半導体積層部を備える半導体積層を形成する工程と、
    前記第１半導体積層部、前記第２半導体積層部、前記第３半導体積層部、及び前記第４半導体積層部上にマスクを形成する工程と、
    前記マスクを用いたエッチングにより、前記第１半導体積層部から複数のフォトダイオードメサを形成すると共に、前記第２半導体積層部、前記第３半導体積層部、及び前記第４半導体積層部から導波路メサを形成する工程と、
    を備え、
    前記第１半導体積層部は、前記第１半導体層、前記第３半導体層、及び前記第２半導体層を含み、
    前記第２半導体積層部は、前記第１半導体層、コアのための第４半導体層、及び上部クラッド部のための第５半導体層を含み、
    前記第３半導体積層部は、改質半導体層、前記第４半導体層及び前記第５半導体層を含み、
    前記第４半導体積層部は、前記第１半導体層、前記第４半導体層、及び前記第５半導体層を含み、
    前記第２半導体積層部は、前記第１半導体積層部に突き当て接合を成し、
    前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、
    前記半導体積層を形成する工程は、
    前記第２半導体層及び前記第３半導体層のエッチングにより前記第１半導体積層部を前記第１エリア上に形成し、
    前記第３エリア上の前記第１半導体層に、第２導電型のドーパントの添加及び水素の添加の少なくともいずれかを行って、前記第１半導体層から前記改質半導体層を前記第３エリアにおいて形成し、
    前記第１半導体積層部及び前記改質半導体層を形成した後に、前記第２エリア、前記第３エリア及び前記第４エリア上に前記第４半導体層及び前記第５半導体層を成長する、半導体光素子を作製する方法。
  2. 前記導波路メサは、多モード干渉器のための導波路構造を含む、請求項１に記載の半導体光素子を作製する方法。
  3. 前記改質半導体層は、第２導電型ドーパントの添加により形成され、前記改質半導体層は、前記第２エリア上の前記第１半導体層と第１のｐｎ接合を成し、前記改質半導体層は、前記第４エリア上の前記第１半導体層と第２のｐｎ接合を成す、請求項１又は請求項２に記載の半導体光素子を作製する方法。
  4. 前記改質半導体層は、水素の添加によって形成され、前記改質半導体層の水素濃度は、前記第２エリア上の前記第１半導体層の水素濃度より多く、前記第４エリア上の前記第１半導体層の水素濃度より多い、請求項１〜請求項３のいずれか一項に記載の半導体光素子を作製する方法。
  5. 半導体光素子であって、
    導波路軸の方向に沿って順に配列された第１エリア、第２エリア、第３エリア及び第４エリアを含む主面を有する基板と、
    前記第１エリア上に設けられ、第１半導体積層を含む複数のフォトダイオードメサと、
    前記第２エリア、前記第３エリア及び前記第４エリア上にそれぞれ設けられた第２半導体積層、第３半導体積層、及び第４半導体積層を有する導波路メサと、
    を備え、
    前記第１半導体積層は、第１導電型の第１半導体層、第２導電型の第２半導体層及び光吸収層を含む第３半導体層を有し、
    前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、
    前記第２半導体積層は、前記第１半導体層、コア層、及び上部クラッド層を含み、
    前記第３半導体積層は、改質半導体層、前記コア層及び前記上部クラッド層を含み、
    前記第４半導体積層は、前記第１半導体層、前記コア層、及び前記上部クラッド層を含み、
    前記第２半導体積層は、前記第１半導体積層に突き当て接合を成し、
    前記第３エリア上の前記改質半導体層は、前記第２エリア上の前記第１半導体層と前記第４エリア上の前記第１半導体層との間に電気的な障壁を提供する、半導体光素子。
JP2015130094A 2015-06-29 2015-06-29 半導体光素子を作製する方法及び半導体光素子 Active JP6421708B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015130094A JP6421708B2 (ja) 2015-06-29 2015-06-29 半導体光素子を作製する方法及び半導体光素子
US15/193,814 US9893100B2 (en) 2015-06-29 2016-06-27 Semiconductor optical device integrating photodiode with optical waveguide and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015130094A JP6421708B2 (ja) 2015-06-29 2015-06-29 半導体光素子を作製する方法及び半導体光素子

Publications (2)

Publication Number Publication Date
JP2017017102A true JP2017017102A (ja) 2017-01-19
JP6421708B2 JP6421708B2 (ja) 2018-11-14

Family

ID=57602780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015130094A Active JP6421708B2 (ja) 2015-06-29 2015-06-29 半導体光素子を作製する方法及び半導体光素子

Country Status (2)

Country Link
US (1) US9893100B2 (ja)
JP (1) JP6421708B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016626A (ja) * 2017-07-03 2019-01-31 住友電気工業株式会社 導波路型受光素子の製造方法及び導波路型受光素子
JP2019149464A (ja) * 2018-02-27 2019-09-05 住友電気工業株式会社 半導体光集積デバイス
JP2020052361A (ja) * 2018-09-28 2020-04-02 住友電気工業株式会社 半導体装置およびその製造方法
JP2020134943A (ja) * 2019-02-15 2020-08-31 エフェクト フォトニクス ベーハーＥＦＦＥＣＴ Ｐｈｏｔｏｎｉｃｓ Ｂ．Ｖ． ｎ型コンタクト間の改善された電気的分離を有するフォトニック集積回路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10514516B2 (en) * 2017-03-03 2019-12-24 Sumitomo Electric Device Innovations, Inc. Semiconductor optical device monolithically integrating optical waveguides with photodiodes having a shared bias pad and apparatus implementing the same
JP2018148209A (ja) * 2017-03-03 2018-09-20 住友電工デバイス・イノベーション株式会社 光導波路型受光素子
JP2022187147A (ja) * 2021-06-07 2022-12-19 住友電気工業株式会社 光変調器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391869A (en) * 1993-03-29 1995-02-21 United Technologies Corporation Single-side growth reflection-based waveguide-integrated photodetector
JPH07183484A (ja) * 1993-09-24 1995-07-21 Fr Telecom モノリシック集積構造体及びその製造方法、並びにモノリシック集積ヘテロダイン受信回路
JPH0964399A (ja) * 1995-08-29 1997-03-07 Furukawa Electric Co Ltd:The 導波路型受光素子
JPH11224970A (ja) * 1997-11-11 1999-08-17 Hewlett Packard Co <Hp> 光電子装置コンポーネントの電気的分離
US8014639B1 (en) * 2008-11-13 2011-09-06 Skogen Erik J Optical NOR gate
JP2012199373A (ja) * 2011-03-22 2012-10-18 Fujitsu Ltd 受光装置
JP2014053483A (ja) * 2012-09-07 2014-03-20 Sumitomo Electric Ind Ltd 光導波路型受光素子の製造方法および光導波路型受光素子
JP2014063842A (ja) * 2012-09-20 2014-04-10 Sumitomo Electric Ind Ltd 光導波路型半導体素子の製造方法および光導波路型半導体素子

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4284634B2 (ja) 1999-10-29 2009-06-24 富士通株式会社 半導体受光装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391869A (en) * 1993-03-29 1995-02-21 United Technologies Corporation Single-side growth reflection-based waveguide-integrated photodetector
JPH07183484A (ja) * 1993-09-24 1995-07-21 Fr Telecom モノリシック集積構造体及びその製造方法、並びにモノリシック集積ヘテロダイン受信回路
JPH0964399A (ja) * 1995-08-29 1997-03-07 Furukawa Electric Co Ltd:The 導波路型受光素子
JPH11224970A (ja) * 1997-11-11 1999-08-17 Hewlett Packard Co <Hp> 光電子装置コンポーネントの電気的分離
US8014639B1 (en) * 2008-11-13 2011-09-06 Skogen Erik J Optical NOR gate
JP2012199373A (ja) * 2011-03-22 2012-10-18 Fujitsu Ltd 受光装置
JP2014053483A (ja) * 2012-09-07 2014-03-20 Sumitomo Electric Ind Ltd 光導波路型受光素子の製造方法および光導波路型受光素子
JP2014063842A (ja) * 2012-09-20 2014-04-10 Sumitomo Electric Ind Ltd 光導波路型半導体素子の製造方法および光導波路型半導体素子

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016626A (ja) * 2017-07-03 2019-01-31 住友電気工業株式会社 導波路型受光素子の製造方法及び導波路型受光素子
JP2019149464A (ja) * 2018-02-27 2019-09-05 住友電気工業株式会社 半導体光集積デバイス
JP7037958B2 (ja) 2018-02-27 2022-03-17 住友電気工業株式会社 半導体光集積デバイス
JP2020052361A (ja) * 2018-09-28 2020-04-02 住友電気工業株式会社 半導体装置およびその製造方法
JP7110879B2 (ja) 2018-09-28 2022-08-02 住友電気工業株式会社 半導体装置およびその製造方法
JP2020134943A (ja) * 2019-02-15 2020-08-31 エフェクト フォトニクス ベーハーＥＦＦＥＣＴ Ｐｈｏｔｏｎｉｃｓ Ｂ．Ｖ． ｎ型コンタクト間の改善された電気的分離を有するフォトニック集積回路
JP7305576B2 (ja) 2019-02-15 2023-07-10 エフェクト フォトニクス ベーハー ｎ型コンタクト間の改善された電気的分離を有するフォトニック集積回路

Also Published As

Publication number Publication date
US20160380023A1 (en) 2016-12-29
US9893100B2 (en) 2018-02-13
JP6421708B2 (ja) 2018-11-14

Similar Documents

Publication Publication Date Title
JP6421708B2 (ja) 半導体光素子を作製する方法及び半導体光素子
JP6048578B2 (ja) 半導体受光素子及びその製造方法
US9735549B2 (en) Methods for forming photonic integrated circuits based on quantum cascade structures
JP2010263153A (ja) 半導体集積光デバイス及びその作製方法
JP2010118399A (ja) 集積化半導体光素子及び半導体光装置
KR20140130936A (ko) 리지 도파로형 반도체 레이저 다이오드 및 그 제조방법
JP5821560B2 (ja) 半導体光集積素子及びその製造方法
CN111987585B (zh) 一种硅波导输出激光器
JP4260480B2 (ja) 光学装置を製造する方法及び関係する改良
JP2005286192A (ja) 光集積素子
JPS6080292A (ja) 半導体レ−ザ
JP2020161774A (ja) アバランシェフォトダイオードおよびその製造方法
KR100328724B1 (ko) 이종에너지밴드갭양자우물층을갖는도파로형광소자및그제조방법
JP2013182976A (ja) 埋め込み型光半導体素子
JP4880903B2 (ja) 光電子集積回路およびその製造方法
JP6622152B2 (ja) 光素子
JP2015122440A (ja) 光半導体装置及びその製造方法
US7498613B2 (en) Method of providing electrical separation in integrated devices and related device
JP2014135351A (ja) 半導体光素子、集積型半導体光素子およびその製造方法
JPWO2019049718A1 (ja) アバランシェフォトダイオードおよびその製造方法
JP6659938B2 (ja) 光半導体装置
JP2011181567A (ja) リッジ型半導体レーザ及びリッジ型半導体レーザの製造方法
JP2013257455A (ja) 導波路集積化フォトダイオード
JPH05218379A (ja) 光・電子集積回路装置
JPH08111564A (ja) 半導体素子とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171221

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180912

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181001

R150 Certificate of patent or registration of utility model

Ref document number: 6421708

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250