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JP2016170731A - メモリシステム - Google Patents

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Abstract

【課題】半導体メモリのリテンション特性の劣化を抑制する。【解決手段】メモリシステムは、第１のブロック及び第２のブロックを含むメモリセルアレイを含む半導体メモリと、半導体メモリの動作を制御するコントローラとを、含む。第１のブロックは、複数の第１のメモリセルを含み、前記第２のブロックは、複数の第２のメモリセルを含む。コントローラは、第１のブロックが有効なデータを記憶する場合に、複数の第１のメモリセルのしきい値分布を第１の状態及び第２の状態のいずれかに設定するＳＴ３。コントローラは、第２のブロックが有効データを記憶しない場合、複数の第２のメモリセルのしきい値分布を第１の状態及び第２の状態と異なる第３の状態に設定する。【選択図】図６

Description

本実施形態は、メモリシステムに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２００７−１９８４３５号公報
メモリセルのリテンション特性の劣化を抑制するメモリシステムを提供する。
本実施形態のメモリシステムは、第１のブロック及び第２のブロックを含むメモリセルアレイを含む半導体メモリと、前記半導体メモリの動作を制御するコントローラとを、含み、前記第１のブロックは、複数の第１のメモリセルを含み、前記第２のブロックは、複数の第２のメモリセルを含み、前記コントローラは、前記第１のブロックが有効なデータを記憶する場合に、前記複数の第１のメモリセルのしきい値分布を第１の状態及び第２の状態のいずれかに設定し、前記コントローラは、前記第２のブロックが有効データを記憶しない場合、前記複数の第２のメモリセルのしきい値分布を、前記第１の状態及び前記第２の状態と異なる第３の状態に設定する。
実施形態のメモリシステムを説明するための図。 半導体メモリの構成例を示す図 メモリセルアレイの内部構成の一例を示す図。 メモリセルアレイの内部構成の一例を示す図。 第１の実施形態のメモリシステムを説明するための模式図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を示すタイミングチャート。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を示すタイミングチャート。 第１の実施形態のメモリシステムの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリを説明するためのフローチャート。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は省略する。
（１） 第１の実施形態
図１乃至図１２を参照して、第１の実施形態のメモリシステムが説明される。
（ａ） 全体構成
図１乃至図５が、第１の実施形態のメモリシステムの説明のために参照される。
図１に示されるように、メモリシステムは、ストレージデバイス１、及び、ホストデバイス９を含む。
ホストデバイス９は、データの書き込み／消去、データの読み出しを、ストレージデバイス１に要求する。
ストレージデバイス１は、インターフェイス２１０を介して、ホストデバイス９に、結合される。ストレージデバイス１とホストデバイス９とは、例えば、コネクタ、無線通信、インターネットなどによって、インターフェイス２１０に設定された規格に基づいたデータの転送を、実行する。
ストレージデバイス１は、メモリコントローラ２００と、半導体メモリ２０１と、を含む。
メモリコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、コントローラバスを介してホストデバイス９に結合されている。ホストインターフェイス回路２１０は、ホストデバイス９に対する通信を制御する。そして、ホストインターフェイス回路２１０は、ホストデバイス９からの要求及びデータを、ＣＰＵ２３０及びバッファメモリ２４０に転送する。また、ホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホストデバイス９へ転送する。
メモリインターフェイス回路２５０は、バスを介して半導体メモリ２０１に接続され、半導体メモリ２０１に対する通信を制御する。そして、メモリインターフェイス回路２５０は、ＣＰＵ２３０からの命令（コマンド）を、半導体メモリ２０１に転送する。メモリインターフェイス回路２５０は、半導体メモリ２０１に対するデータの書き込み時に、コマンドとともに、アドレス、バッファメモリ２４０のデータを、半導体メモリ２０１へ転送する。半導体メモリ２０１からのデータの読み出し時には、メモリインターフェイス回路２５０は、コマンドとともに、アドレスを半導体メモリ２０１へ転送する。メモリインターフェイス回路２５０は、半導体メモリ２０１から読み出されたデータを受けて、このデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホストデバイス９から書き込み要求を受信した際、その要求に応答して、インターフェイスに基づく書き込みコマンドを発行する。書き込みと同様に、読み出し及び消去の際も、ＣＰＵ２３０は、ホストデバイス９の要求に応じたコマンドを、発行する。ＣＰＵ２３０は、ウェアレベリング等、半導体メモリ２１０を管理するための様々な処理を実行する。ＣＰＵ２３０は、例えば、データの暗号化処理やランダマイズ処理等の各種の演算を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。ＥＣＣ回路２６０は、データの書き込み時に、書き込むべきデータに基づいてパリティを生成する。ＥＣＣ回路２６０は、データの読み出し時に、パリティからシンドロームを生成して誤りを検出し、検出された誤りを訂正する。尚、ＣＰＵ２３０が、ＥＣＣ回路２６０の機能を有していてもよい。
内蔵メモリ２２０は、例えば、ＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０のワークメモリ（作業領域）として使用される。内蔵メモリ２２０は、半導体メモリ２０１を管理するためのファームウェアや、各種の管理テーブルＴＢＬ等を保持する。ＣＰＵ２３０は、管理テーブルＴＢＬ内の情報を参照し、半導体メモリ２０１の動作を制御する。
半導体メモリ２０１は、パッケージ内に１以上のメモリチップ２を含むメモリデバイスである。半導体メモリ２０１は、例えば、ＮＡＮＤ型フラッシュメモリである。フラッシュメモリを含むストレージデバイス１（又は、メモリシステム）は、例えば、メモリカード（例えば、ＳＤＴＭカード）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
図２に示されるように、フラッシュメモリ２０１のメモリチップ２は、メモリセルアレイ１１と、メモリセルアレイ１１の動作を制御する複数の回路（以下では、周辺回路とよばれる）を含む。
例えば、ＮＡＮＤ型フラッシュメモリ２０１は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、ソース線ドライバ１４、ウェルドライバ１５、シーケンサ１６、レジスタ１７及び入出力回路１９を含む。
メモリセルアレイ１１は、複数のブロックＢＫ（ＢＫ０，ＢＫ１，ＢＫ２・・・）を含む。ブロックＢＫはデータの消去単位であり、同一ブロックＢＫ内のデータは一括して消去される。ブロックＢＫの各々は、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ３・・・）を含む。複数のストリングユニットＳＵは、ＮＡＮＤストリング１１１の集合である。ＮＡＮＤストリング１１１は、直列接続された複数のメモリセルを含む。メモリセルアレイ１１内のブロック数や、１ブロックＢＫ内のストリングユニット数、ＮＡＮＤストリング内のメモリセル数は、任意である。
ロウデコーダ１２は、ブロックアドレスやページアドレスをデコードし、アドレスに対応するブロックのいずれか１つのワード線を選択する。ロウデコーダ１２は、選択ワード線及び非選択ワード線に、フラッシュメモリ２０１の動作のための電圧を印加する。
センスアンプ１３は、データの読み出し時に、メモリセルからビット線に出力された信号を、センス及び増幅する。センス及び増幅された信号が、メモリセルが記憶するデータとして扱われる。また、センスアンプ１３は、データの書き込み時に、書き込むべきデータ（以下では、書き込みデータとよばれる）をメモリセルに転送する。
ソース線ドライバ１４は、ソース線に電圧を印加する。
ウェルドライバ１５は、ＮＡＮＤストリング１１１が設けられるウェル領域に、電圧を印加する。
レジスタ１７は、種々の信号を保持する。レジスタ１７は、例えば、データの書き込みや消去動作のステータスを保持する。これによって、フラッシュメモリは、動作が正常に完了したか否かを、コントローラ２００に通知できる。レジスタ１７は、コントローラ２００から受信したコマンドやアドレス等を保持する。レジスタ１７は、また種々のテーブルを保持できる。レジスタ１７は、本実施形態のメモリシステムに適用される各種のコマンドＣＭＤＺを保持可能なコマンドレジスタ１９９を、含む。
入出力回路１９は、コントローラ２００とフラッシュメモリ２０１との間で送受信される信号のインターフェイスとなる。
シーケンサ１６は、フラッシュメモリ２０１（メモリチップ２）全体の動作を制御する。シーケンサ１６は、コントローラ２００とフラッシュメモリ２０１との間で送受信される信号に基づいて、フラッシュメモリ２０１内部の動作を制御する。
コントローラ２００とフラッシュメモリ２０１とは、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂを、送受信する。
チップイネーブル信号／ＣＥは、フラッシュメモリ１００をイネーブルにするための信号である。アドレスラッチイネーブル信号ＡＬＥは、Ｉ／Ｏ線上の入力信号Ｉ／Ｏが、アドレス信号であることをフラッシュメモリ２０１に通知する信号である。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／Ｏがコマンドであることをフラッシュメモリ２０１に通知する信号である。ライトイネーブル信号／ＷＥは、入出力信号Ｉ／Ｏをフラッシュメモリ２０１に取り込ませるための信号である。リードイネーブル信号／ＲＥは、入力信号Ｉ／Ｏをコントローラ２００に取り込ませるための信号である。レディ／ビジー信号Ｒ／Ｂは、フラッシュメモリ２０１が、レディ状態（信号が受け付け可能な状態）かビジー状態（信号が受け付け不可能な状態）であるかをコントローラ２００に通知する信号である。
例えば、フラッシュメモリ２０１に対するアクセス（例えば、データの書き込み）時において、コントローラ２００は、コマンド（例えば、コマンド８０Ｈ）をＩ／Ｏ線を介して発行すると共に、コマンドラッチイネーブル信号ＣＬＥを活性化状態（例えば、Ｈレベル）に設定する。コントローラ２００は、２サイクルにわたってカラムアドレスをＩ／Ｏ線に出力すると共に、アドレスラッチイネーブル信号ＡＬＥを活性化状態（例えば、Ｈレベル）に設定する。コントローラ２００は、３サイクルにわたってページアドレスをＩ／Ｏ線に出力。これらのコマンド及びアドレスは、例えば、フラッシュメモリ２０１のレジスタ１１７に格納される。
その後、コントローラ２００とフラッシュメモリ２０１との間で、データが、複数のサイクルにわたってデータをＩ／Ｏ線を介して、転送される。この期間において、アドレスラッチイネーブル信号ＡＬＥ及びコマンドラッチイネーブル信号ＣＬＥは、非活性化（例えば、Ｌレベル）に設定される。コントローラ２００は、データの転送の終了を示すコマンド（例えば、コマンド“１０Ｈ”）を発行すると共に、コマンドラッチイネーブル信号ＣＬＥを活性化状態（例えば、Ｌレベル）に設定する。
データの書き込み時において、コントローラ２００は、コマンド、アドレス、及びデータ等を発行する度に、ライトイネーブル信号／ＷＥを活性化状態（例えば、Ｈレベル）に設定する。これによって、ライトイネーブル信号／ＷＥがトグルされる度に、信号が、フラッシュメモリ１００に取り込まれる。
このような制御信号に基づいて、メモリセルアレイ１１に対する動作が、実行される。
図３は、メモリセルアレイの内部構成の一例を示す模式図である。
図３に示されるように、ブロックＢＫは、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１１を含む。
ＮＡＮＤストリング１１１の各々は、複数（例えば、８個）のメモリセルＭＴ（ＭＴ０〜ＭＴ７）と、セレクトトランジスタＳＴ１，ＳＴ２とを含む。メモリセル（メモリセルトランジスタ）ＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを含む。メモリセルＭＴは、データを、実質的に不揮発に保持する。尚、ＮＡＮＤストリング１１１内のメモリセルの個数は、８個に限定されない。メモリセルＭＴは、セレクトトランジスタＳＴ１，ＳＴ２間に直列接続される。メモリセルＭＴ７の一端は、セレクトトランジスタＳＴ１の一端に接続されている。メモリセルＭＴ０の一端は、セレクトトランジスタＳＴ２の一端に接続されている。
複数のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は、各ストリングユニットＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。
１つのセレクトゲート線ＳＧＳは、複数のストリングユニットＳＵ間で、セレクトトランジスタＳＴ２のゲートに共通接続される。
ワード線ＷＬ０〜ＷＬ７は、同一のブロックＢＫ内のメモリセルＭＴ０〜ＭＴ７において、半導体基板を基準として同じ高さに位置するメモリセルの制御ゲートに共通に接続されている。
ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、同一のブロックＢＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されている。これに対して、セレクトゲート線ＳＧＤは、同一のブロックＢＫ内であっても、ストリングユニットＳＵ０〜ＳＵ３毎に独立している。
メモリセルアレイ１１内で、マトリクス状に配置されたＮＡＮＤストリング１１１のうち、同一カラムのＮＡＮＤストリング１１１のセレクトトランジスタＳＴ１の他端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１））に共通接続される。ビット線ＢＬは、複数のブロックＢＫ間でＮＡＮＤストリング１１１を共通に接続する。尚、（Ｌ−１）は、１以上の自然数である。
また、メモリセルアレイ１１内において同一列にあるＮＡＮＤストリング１１１の選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリング１０を共通に接続し、更に、ブロックＢＬＫ間でも共通に接続する。
セレクトトランジスタＳＴ２の他端は、ソース線ＳＬに接続されている。
同一のブロックＢＫ内にあるメモリセルＭＴのデータは、一括して消去される。データの読み出し及び書き込みは、いずれかのブロックＢＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルＭＴに対して、一括して行われる。データの読み出し及び書き込みの単位は、「ページ」とよばれる。
図４のメモリセルアレイ１１の断面構造を示す図において、図示の簡略化のため、３つのストリングユニットが抽出されて、示されている。
半導体領域（例えば、Ｓｉ基板）内のｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１１１が設けられている。
半導体ピラー３１が、ｐ型ウェル領域２０上に設けられている。半導体ピラー３１は、ウェル領域２０（基板）の表面に対して垂直方向に延在している。半導体ピラー３１は、ＮＡＮＤストリング１１１の電流経路として機能する。半導体ピラー３１は、メモリセルＭＴ及びセレクトトランジスタＳＴ１及びＳＴ２の動作時に、各トランジスタのチャネルが形成される領域である。
半導体ピラー３１の側面上に、ゲート絶縁膜２８、電荷蓄積層２９（絶縁膜）、及びブロック絶縁膜２８が、半導体ピラー３１側から順次設けられている。以下では、ゲート絶縁膜２８、電荷蓄積層２９及びブロック絶縁膜２８を含む積層膜は、メモリ膜とよばれる。
複数の導電層２３，２５，２７が、層間絶縁膜（図示せず）を介して、ウェル領域２０上に、積層されている。各導電層２３，２５，２７は、メモリ膜を介して、半導体ピラー３１の側面上に設けられている。
複数の導電層２３は、ワード線ＷＬとしてそれぞれ機能する。
複数（本例では、４つ）の導電層２５は、各ＮＡＮＤストリング１１１において、同一のドレイン側セレクトゲート線ＳＧＤに接続される。４つの導電層２５は、実質的に１つのセレクトトランジスタＳＴ１のゲート電極として機能する。
複数（本例では、４つ）の導電層２７は、同一のソース側セレクトゲート線ＳＧＳに接続される。４つの導電層２７は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。例えば、同一のストリングユニットＳＵ内の導電層（ソース側セレクトゲート線）２７は、互いに共通に接続されている。
半導体ピラー３１の上端上、ビット線ＢＬとして機能する導電層３２が設けられている。ビット線ＢＬは、センスアンプ１１３に接続されている。
ウェル領域２０の表面領域内に、ｎ＋型不純物拡散層３３及びｐ＋型不純物拡散層３４が、設けられている。
拡散層３３上に、コンタクトプラグ３５が設けられている。コンタクトプラグ３５上に、導電層３６が、設けられている。導電層３６は、ソース線ＳＬとして機能する。ソース線ＳＬは、ソース線ドライバ１１４に接続されている。隣り合うＮＡＮＤストリング１１１間のウェル領域２０上に、ゲート絶縁膜３０が形成される。導電層２７及びゲート絶縁膜３０は、拡散層３３近傍まで延在する。これによって、選択トランジスタＳＴ２がオン状態とされる際には、選択トランジスタＳＴ２のチャネルは、メモリセルトランジスタＭＴ０と拡散層３３とを電気的に接続する。
拡散層３４上に、コンタクトプラグ３７が設けられている。コンタクトプラグ３７上に、導電層３８が設けられている。導電層３８は、ウェル配線ＣＰＷＥＬＬとして機能する。ウェル配線ＣＰＷＥＬＬは、ウェルドライバ１１５に接続されている。ウェル配線ＣＰＷＥＬＬに電圧が印加されることによって、半導体ピラー３１に対する電位の印加が、可能である。
以上のように、各ＮＡＮＤストリング１１１において、セレクトトランジスタＳＴ２、複数のメモリセルＭＴ、及びセレクトトランジスタＳＴ１が、ウェル領域２０上に順次積層されている。
複数のＮＡＮＤストリング１１１が、図４の紙面の奥行き（又は手前）方向に、配列されている。各ストリングユニットＳＵは、奥行き方向に並ぶ複数のＮＡＮＤストリング１１１の集合である。
本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、援用される。
本実施形態において、メモリセルアレイ１１は、２次元構造を有していてもよい。２次元構造のメモリセルアレイにおいて、メモリセルＭＴは、半導体基板（ウェル領域）上のゲート絶縁膜上と、ゲート絶縁膜上の電荷蓄積層（例えば、シリコン膜を含む浮遊ゲート電極）、電荷蓄積層上のブロック絶縁膜（ゲート間絶縁膜）及びブロック絶縁膜上の制御ゲート電極を含む。
フラッシュメモリは、メモリセルＭＴのしきい値電圧とデータとが関連付けられることによって、データを記憶する。
図５のメモリセルのしきい値分布（しきい値状態）とデータとの対応関係を示す模式図のように、メモリセルＭＴのしきい値電圧は、記憶すべきデータに応じて、例えば、異なる４つのしきい値状態（消去状態ＳＥ及びプログラム状態ＳＡ，ＳＢ，ＳＣ）のいずれか１つに属する。
メモリセルＭＴのしきい値電圧がプログラム状態（Ａ、Ｂ及びＣステート）ＳＡ，ＳＢ，ＳＣのいずれか１つの状態に属する場合、電荷蓄積層７９２内に、記憶すべきデータに対応した量（個数）の電子が注入されている。
メモリセルＭＴのしきい値電圧が、消去状態ＳＥに属する場合、電荷蓄積層７９２内に正孔が注入される（又は、電子が電荷蓄積層７９２内から引き抜かれる）。
メモリセルのしきい値電圧（メモリセル内のデータ）を判定するために、しきい値分布間の判定レベル（読み出しレベル）ＶＡ，ＶＢ，ＶＣが、メモリセルＭＴのゲート（ワード線）に印加される
メモリセルＭＣが消去状態及びプログラム状態に設定される場合、フラッシュメモリ２００のブロックＢＫは、以下のような状態を取り得る。
フラッシュメモリ２００において、メモリセルアレイ１１は、データの記憶領域として使用が不可能なブロックと、データの記憶領域として使用が可能なブロックと、を含む。
使用が不可能なブロックは、フラッシュメモリの出荷時点で使用が不可能なブロック（先天性バッドブロック）と、フラッシュメモリの使用による劣化によって使用が不可能になるブロック（後発性バッドブロック）とを、含む。以下において、使用が不可能なブロックは、バッドブロック（又は使用不可能ブロック）とよばれる。
バッドブロックを除くブロックが、使用が可能なブロックとして、データの記憶に用いられる。以下において、データの記憶に用いられるブロックは、使用可能ブロックとよばれる。
使用可能ブロックは、ホストデバイス９及びコントローラ２００に利用されるデータ（以下では、有効データとよばれる）を、記憶する。以下において、ブロック内の少なくとも一部（例えば、１ページ）において有効データを格納しているブロックは、以下では、有効データブロックとよばれる。
有効データブロック内のデータは、メモリシステム（ストレージデバイス）の動作状況に応じて、ブロック単位又はページ単位で更新される。
その結果として、ブロック内のすべてのページのデータが、無効（ホストデバイス９及びコントローラ２００に利用されない状態）になる場合がある。このような、全てのページのデータが無効になるブロックは、例えば、ガベージコレクション／コンパクション、又は、データの断片化によって生じる可能性がある。以下において、ブロック内の全ページのデータが無効になったブロック（無効なデータのみを格納しているブロック）は、無効データブロック（又は不要ブロック）とよばれる。無効データブロック内のメモリセルＭＴの各々は、無効状態となる前のデータに関連付けられたしきい値電圧を有する。
また、メモリシステムの動作状況に応じて、消去動作によって、ブロックＢＫ内の全てのメモリセルＭＴのしきい値電圧が、消去状態（Ｅステート）に属する場合がある。以下では、全てのメモリセルのしきい値電圧が消去状態に属するブロックは、消去ブロックとよばれる。
なお、本実施形態は、ブロック単位でデータを消去する例を用いて説明したが、これに限定されることなく、ブロックよりも小さい単位でデータの消去を行う場合がある。これらの消去方法は、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５３８９号、及び、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
プログラム状態（電子がメモリ膜内に格納された状態）のメモリセルにおいて、半導体領域（半導体ピラー）７５と電荷蓄積層７９２との間の電位差によって、ゲート絶縁膜７９１が、劣化する可能性がある。
メモリセルのしきい値電圧が消去状態に属する場合において、電子がゲート絶縁膜の中性欠陥内に捕獲される可能性がある。メモリセルのしきい値電圧が消去状態からプログラム状態に遷移された後、ゲート絶縁膜内に捕獲された電子が放出された場合、メモリセルの電荷蓄積層の電位が変化する。このため、メモリセルのしきい値電圧がプログラム状態に属する場合、意図せずに変動する可能性がある。この結果として、データの書き込み後において、メモリセル内に記憶されるべきデータが保持されず、メモリセルのリテンション特性が劣化する場合がある。
本実施形態のメモリシステムは、有効データを保持しないブロック内のメモリセルＭＴの閾値電圧を、電気的に中性な状態に設定する。
以下において、メモリセルのしきい値状態に関して、メモリセルの電荷蓄積層（メモリ膜）が正／負にほとんど帯電していない状態（電気的に中性な状態）及び電荷蓄積層の帯電が小さい状態は、中性状態とよばれる。また、中性状態におけるメモリセルのあるしきい値電圧（例えば、正／負にほとんど帯電していない電荷蓄積層を有するメモリセルのしきい値電圧）は、中性しきい値電圧Ｖｎｕとよばれる。
尚、メモリセルＭＴの中性しきい値電圧Ｖｎｕは、メモリセルＭＴの材料に応じて、変化する。例えば、電荷蓄積層の材料がｐ型シリコンである場合におけるメモリセルの中性しきい値電圧は、電荷蓄積層の材料がｎ型シリコンである場合におけるメモリセルの中性しきい値電圧より高い。電荷蓄積層の材料が窒化シリコンである場合におけるメモリセルの中性しきい値電圧は、ｐ型シリコンを電荷蓄積層に用いたメモリセルの中性しきい値電圧より高い。
例えば、メモリセルＭＴは、０Ｖの周辺の値に、中性しきい値電圧Ｖｎｕを有する傾向がある。
メモリセルＭＴは、電荷蓄積層（メモリ膜）が正にも負にも帯電していない状態（電気的に中性な状態）において、電気的に最も安定する。電荷蓄積層が電気的に中性な状態である場合、ゲート絶縁膜に印加される電位差は、電荷蓄積層が負に強く帯電している場合（例えば、メモリセルがＢステート以上のしきい値状態である場合）に比較して、緩和される。電荷蓄積層が電気的に中性な状態である場合、ゲート絶縁膜内における電子の捕獲は、正に帯電した電荷蓄積層が正に帯電している場合（メモリセルが消去状態である場合）に比較して、抑制される。
本実施形態において、メモリセルアレイ１１内のあるブロックが無効データを記憶するブロック（無効データブロック）又は消去ブロックである場合、メモリコントローラ２００（メモリシステム）は、図４の（ｂ）に示されるように、無効データブロック／消去ブロック内のメモリセルＭＴのしきい値電圧を、メモリセルＭＴの中性しきい値電圧Ｖｎｕの近傍に対応した状態に設定する。
これによって、メモリコントローラ２００は、有効データを保持しないブロックの状態（モード）を、メモリセルをデータリテンション特性の劣化から保全可能な第１のモードに設定する。メモリコントローラ２００は、有効データを保持しないブロックがデータの書き込み対象として選択されるまで、そのブロックを第１のモードに設定した状態で待機させる。
以下では、第１のモードに設定されたブロック（中性状態のメモリセルを含むブロック）は、保全モードブロックＢＫＺとよばれる。
例えば、メモリコントローラ２００は、保全モードブロックＢＫＺに設定されるべきブロック内のメモリセルのしきい値電圧を、ある範囲ＶＺ１〜ＶＺ２（ＶＸ〜ＶＢ）内に収まる状態ＳＮに設定する。
例えば、メモリセルＭＴの中性状態の下限のしきい値電圧ＶＺ１は、消去状態に対応するしきい値電圧の上限値ＶＸより高い。例えば、メモリセルＭＴの中性状態の上限のしきい値電圧ＶＺ２は、最下位のプログラム状態（ここでは、Ａステート）の上限のしきい値電圧より低い。
例えば、保全モードブロックにおけるメモリセルのしきい値分布の範囲（メモリセルが電気的に中性な状態として許容される範囲）の一例としては、−０．３Ｖから＋２．０Ｖの範囲である。
但し、メモリセルＭＴの中性しきい値電圧は、メモリセルＭＴの材料によって異なる。そのため、保全モードブロックＢＫＺ内において、メモリセルＭＴが電気的に中性な状態を維持することが可能であれば、中性状態に対応する電圧値の範囲（ある中性しきい値電圧Ｖｎｕを基準とした電圧値の範囲）は、上記の値に限定されない。
また、本実施形態のメモリシステムは、有効データを保持しないブロック内のメモリセルの電荷蓄積層が正又は負に強く帯電することを回避できればよい。それゆえ、保全モードブロックＢＫＺ内のメモリセルのしきい値分布は、図５の分布ＳＮｘに示されるような、乱雑な分布でもよい。
尚、２つのしきい値状態（しきい値分布）が完全に分離されない場合であっても、互いに分離されない２つのしきい値状態の範囲内のある電圧を境界に、一方が、第１のしきい値状態、他方が第２のしきい値状態と、区別されてもよい。
例えば、図５の（ｃ）に示されるように、第１の電圧値から第２の電圧値までの範囲内の分離されない２つのしきい値状態ＳＥ，ＳＡに関して、第１の電圧値Ｖ１と第２の電圧値Ｖ２との間の第３の電圧値（２つのしきい値分布の交差部における電圧値）Ｖ３を境界に、第１の電圧値Ｖ１以上、第３の電圧値Ｖ３未満の範囲が、第１のしきい値状態ＳＥとよばれ、第３の電圧値Ｖ３以上、第２の電圧値Ｖ２以下の範囲が、第２のしきい値状態ＳＡとよばれる。分離されない第１のしきい値状態及び第２のしきい値状態（連続する第１及び第２の状態）は、互いに異なる電圧値で、ピークを有していてもよい。
例えば、メモリコントローラ２００は、ブロックＢＫが保全モードであるか否かを、メモリコントローラ２００内の管理テーブルＴＢＬ、又は、フラッシュメモリ２０１内のフラグＦＬＧによって、検知できる。
このように、本実施形態のメモリシステム（ストレージデバイス）において、コントローラ２００及びフラッシュメモリ２０１は、無効データブロック及び消去ブロックを、保全モードブロックに変換する機能を有する。
これによって、本実施形態のメモリシステムのフラッシュメモリ２０１は、メモリセルＭＴのリテンション特性の劣化を抑制できる。
（ｂ） 動作例
図６乃至図１２を参照して、本実施形態のメモリシステム（ストレージデバイス及び半導体メモリ）の動作例が、説明される。
ここでは、図６乃至図１１に加えて、図１乃至図５も適宜用いて、本実施形態のメモリシステムの動作例が、説明される。
以下において、説明の区別化のために、ブロックを保全モードに設定する際に実行されるプログラム動作は、弱プログラム動作とよばれ、ブロックを保全モードに設定する際に実行される消去動作は、弱消去動作とよばれる。
＜保全モードブロックの設定＞
以下の例のように、メモリコントローラ２００（又はホストデバイス９）は、フラッシュメモリ２０１のメモリセルアレイ１１内のブロックを、保全モードブロックに設定する。例えば、保全モードの設定シーケンスは、フラッシュメモリ２０１の使用時のあるサイクル（例えば、待機状態時）において、又は、ホストデバイス９から要求された時（テスト工程時、コンパクション時、又は、ガベージコレクション時）において、実行される。
図６のメモリシステムの動作例（メモリシステム／フラッシュメモリの制御方法）を示すフローチャートのように、メモリシステム（ストレージデバイス）において、ブロックＢＫを保全モードに設定するためのシーケンス時に、メモリコントローラ２００は、フラッシュメモリ２０１のメモリ空間（メモリセルアレイ）の各種の管理テーブルＴＢＬを参照し、フラッシュメモリ２０１のブロックＢＫのステータス（有効状態／無効状態／消去状態）を確認する（ステップＳＴ０）。
メモリシステムの使用時のフラッシュメモリ２０１において、メモリセルアレイ１１内の使用可能ブロックは、外部から提供されたデータ及びメモリシステムの動作状況に応じて、有効データブロック、消去ブロック、及び、無効データブロックの少なくとも１つを含む可能性がある。
メモリコントローラ２００は、管理テーブルＴＢＬにおける各ブロックＢＫのステータスに基づいて、判定対象として選択されたブロックのデータ保持状態を判定し、データの保持が不要なブロック（例えば、無効データのみを格納しているブロック）を検出する（ステップＳＴ１）尚、ステップＳＴ１において、消去ブロックの検出が、実行されてもよい。
判定されたブロックが、無効データブロック又は消去ブロックである場合、メモリコントローラ２００は、無効データ／消去ブロックを保全モードに設定するための動作を開始する。
メモリコントローラ２００は、保全モードに設定されるべき無効データブロック（又は消去ブロック）に対して、ブロックを保全モードに設定するためのコマンドを、フラッシュメモリに送信する（ステップＳＴ２）。これによって、メモリコントローラは、無効データブロックを保全モードに設定するための各種の動作の実行を、フラッシュメモリ２０１に指示する。メモリコントローラ２００は、各種のイネーブル信号など制御信号の信号レベルを制御する。メモリコントローラ２００は、制御信号の信号レベルの遷移に同期したタイミングで、コマンド及びアドレスを入出力信号Ｉ／Ｏとして、Ｉ／Ｏ線上に出力する。
フラッシュメモリ２０１は、メモリコントローラ２００からの指示（弱プログラム動作を示すコマンド及び制御信号）に基づいて、メモリコントローラ２００からのアドレスに示されるブロック（保全モードに設定されるべきブロック）に対して、弱プログラム動作を実行する。
フラッシュメモリ２０１は、保全モードコマンドＣＭＤＺに基づいて、例えば、無効データブロック（又は消去ブロック）内の全てのページ（メモリセル）に対して一括に、弱プログラム動作を実行する。
図７に示されるフラッシュメモリの各配線の電位の変化を示すタイミングチャートのように、弱プログラム動作において、フラッシュメモリ２０１は、ビット線ＢＬ、ソース線ＳＬ及びウェル領域７００の電位ＣＰＷＥＬＬを制御する。フラッシュメモリ２０１は、無効データブロック（全てのストリングユニットＳＵ）内の全てのビット線ＢＬに、０Ｖを印加する。
そして、セレクトゲート線ＳＧＤ，ＳＧＳのそれぞれに電圧ＶＳＧＤ，ＳＧＳが印加された後、フラッシュメモリ２０１は、図７に示されるように、無効データブロック内の全てのワード線ＷＬに、弱プログラム動作のためのプログラム電圧（以下では、弱プログラム電圧とよばれる）ＶＷＰを印加する。
弱プログラム電圧ＶＷＰの電圧値Ｖ１は、例えば、有効データの書き込みのためのプログラム電圧ＶＰＧＭの最小電圧値（初期値）Ｖ２以下である。
例えば、メモリセルアレイ１１が図３及び図４に示される構成を有する場合、図７に示されるように、保全モードに設定されるべきブロック内の全てのストリングユニットＳＵに関して、フラッシュメモリ２０１は、全てのドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３に、電圧ＶＳＧＤを印加する。これによって、弱プログラム動作時において、各ストリングユニットＳＵのセレクトトランジスタＳＴ１は、オンし、ブロックＢＫ内の全てのストリングユニットＳＵが、選択（活性化）される。
これによって、図８の（ａ）の弱プログラム動作時のメモリセルのしきい値電圧の変化を示す模式図に示されるように、無効データブロック内のメモリセルのうち、中性しきい値電圧Ｖｎｕより低いしきい値電圧を有するメモリセル（例えば、消去状態のメモリセル）ＭＴのしきい値電圧は、消去状態におけるしきい値電圧Ｖｘより高いしきい値電圧にシフトするように、中性しきい値電圧Ｖｎｕの近傍の値（例えば、０Ｖ程度）を有する状態ＳＸに、シフトされる。
尚、弱プログラム電圧ＶＷＰの印加は、１回の保全モードの設定シーケンスで、連続又は非連続で、２回以上実行されてもよい。弱プログラム電圧ＶＷＰの印加が、複数回実行される場合、弱プログラム電圧ＶＷＰの印加のタイミングごとに、弱プログラム電圧ＶＷＰの電圧値は、異なっていてもよい。
弱プログラム動作において、弱プログラム電圧ＶＷＰの印加後のベリファイは、実行されなくともよい。弱プログラム動作は、書き込むべきデータの有無、ベリファイの有無、及び、プログラム電圧の印加時に選択（活性化）されるストリングユニットの数、選択ワード線の本数及びプログラム電圧の大きさが、有効データ（記憶すべきデータ）のプログラム動作と異なる。
メモリコントローラ２００は、弱プログラム動作の後、制御信号及び入出力信号を制御し、無効データブロック（又は消去ブロック）に対する弱消去動作の実行を、フラッシュメモリ２０１に指示する。
フラッシュメモリ２０１は、保全モードコマンド及び各種の制御信号に基づいて、選択されたブロックに対して、弱消去動作を実行する。
メモリコントローラ２００の制御下の弱消去動作において、フラッシュメモリ２０１は、セレクトゲート線ＳＧＤ，ＳＧＳ及びソース線ＳＬの電位を制御する。
図７に示されるように、弱消去動作時において、フラッシュメモリ２０１は、選択ブロック内の全てのワード線ＷＬに、選択電圧（例えば、０Ｖ）を印加する。また、フラッシュメモリ２０１は、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに、電圧ＶＳＧＤ，ＳＧＳをそれぞれ印加する。これによって、各ストリングユニットＳＵにおいて、セレクトトランジスタＳＴ１，ＳＴ２はオンする。
フラッシュメモリ２０１は、半導体ピラー３１に、電圧ＶＷＥを、ウェル領域２０を介して印加する。ここで、半導体ピラー３１に印加される電圧ＶＷＥは、弱消去電圧である。
弱消去電圧ＶＷＥの電圧値（ウェル領域７００の電位ＣＰＷＥＬＬ）は、最大電圧値Ｖ３に達するまで階段状に上昇するように、制御される。例えば、弱消去電圧ＶＷＥの最大電圧値Ｖ３は、ブロックを消去状態するための消去電圧ＶＥＲ１の最大電圧値Ｖ４より低い。
これによって、図８の（ｂ）の弱消去動作の模式図に示されるように、選択ブロック（無効データブロック又は消去ブロック）内のメモリセルＭＴのうち中性しきい値電圧Ｖｎｕより高いしきい値電圧を有するメモリセルＭＴのしきい値電圧は、中性しきい値電圧Ｖｎｕの近傍の値（例えば、０Ｖ程度）にシフトする。
尚、弱消去電圧ＶＷＥの印加は、１回の保全モードの設定シーケンスで、２回以上実行されてもよい。弱消去電圧ＶＷＥの印加が、複数回実行される場合、弱消去電圧ＶＷＥの印加のタイミングごとに、弱消去電圧ＶＷＥの電圧値は、異なっていてもよい。弱消去動作時に、ワード線ＷＬに、０Ｖより大きい電圧が印加されてもよい。
保全モードの設定のための弱消去動作は、ウェル領域に印加される電圧の大きさが、メモリセルＭＴを消去状態とするための通常の消去動作と異なるのみで、弱消去動作のための制御の大部分は、ブロックを消去状態に設定するための消去動作と実質的に同じである。
尚、保全モードブロックの設定シーケンスにおいて、弱消去動作が実行された後に、弱プログラム動作が実行されてもよい。また、メモリセルをより電気的に中性な状態に設定するために、弱消去動作及び弱プログラム動作において、ベリファイが実行されてもよい。
図６の動作例（制御方法）において、フラッシュメモリ２０１は、１つのコマンドで、弱プログラム動作と弱消去動作とが連続して実行する。但し、図９（メモリシステムの動作例のフローチャート）に示されるように、保全モードコマンドは、弱プログラム動作のためのコマンドと、弱消去のためのコマンドとに、分割されてもよい。この場合、フラッシュメモリ２０１は、一方のコマンドにより、弱プログラム動作を実行し、他方のコマンドにより弱消去動作を実行する。
図９の動作例において、メモリコントローラ２００が、ブロックＢＫのステータス（有効／無効データブロック）の判定においてブロックＢＫ内の全てのメモリセルＭＴが消去状態であること（選択されたブロックが消去ブロックであること）を検知した場合、ブロックＢＫに対する保全モードの設定シーケンスは、弱消去動作の実行無しに、弱プログラム動作のみ実行されてもよい。
本実施形態において、ブロックを保全モードに設定することは、メモリセルＭＴのしきい値電圧が中性しきい値電圧Ｖｎｕより過剰に高い又は過剰に低い状態であることを解消できればよい。そのため、保全モードブロックＢＫＺ内のメモリセルＭＴのしきい値電圧は、精緻に制御されなくともよく、図５の保全モードブロックＢＫＺ内のメモリセルのしきい値分布ＳＮｘのように、保全モードブロックＢＫＺ内のメモリセルのしきい値分布は、不均一な分布でもよい。それゆえ、保全モードブロックＢＫＺのメモリセルＭＴのしきい値電圧を判定するためのベリファイは、弱プログラム動作及び弱消去動作の後に、実行されなくともよい。これによって、本動作例におけるメモリシステムは、保全モードブロックの設定シーケンスの期間が長くなるのを、抑制できる。
弱プログラム動作及び弱消去動作によって、選択ブロック（保全モードに設定されるべき無効データブロック／消去ブロック）内において、メモリセルＭＴのしきい値電圧は、保全モードのしきい値分布に属するしきい値電圧になる。これによって、フラッシュメモリ２０１内のブロックＢＫＺは、保全モードに設定される。
例えば、コントローラ２００は、保全モードブロックＢＫＺのアドレスを、フラッシュメモリ２０１の管理テーブルＴＢＬに、記録する。尚、ブロックＢＫが保全モードブロックであることを示すフラグＦＬＧが、フラッシュメモリ２０１内に記録されてもよい。
このように、本実施形態において、有効データを記憶しないブロックは、保全モードブロックＢＫＺに設定された状態で、待機（又は保管）される。
弱プログラム電圧ＶＷＰの電圧値Ｖ１、及び、弱消去電圧ＶＷＥの電圧値Ｖ３は、フラッシュメモリの特性（例えば、メモリセルが記憶するデータのビット数）、メモリセルＭＴの中性しきい値電圧（電荷蓄積層の材料）、フラッシュメモリ２０１に対して実行されたテスト結果、及び、弱プログラム動作及び弱消去動作の順序などに基づいて、適宜設定される。
以上のように、本実施形態のメモリシステムにおいて、フラッシュメモリ内のブロックのステータスが、保全モードに設定される。
＜保全モードブロックへのデータの書き込み＞
ホストデバイスからデータの書き込みが要求された場合、メモリコントローラ２００及びフラッシュメモリ２０１は、保全モードブロックを含むメモリセルアレイに対するデータの書き込みを、図１０のメモリシステムの動作例（フラッシュメモリの制御方法）を示すフローチャートの処理によって、実行する。
メモリコントローラ２００は、ホストデバイス９からの要求によって、データの書き込みのためのシーケンス（書き込みシーケンス）を開始する。
メモリコントローラ２００は、書き込みシーケンスにおいて、選択ブロック（書き込み対象ブロック）に対するデータの書き込み（プログラム電圧の印加）の実行前に、データを書き込むべき領域（ページ、クラスタ又はセクタなど）を含む選択ブロックＢＫが、保全モードブロックＢＫＺであるか否か判定する（ステップＳＴ１１）。
例えば、メモリコントローラ２００は、管理テーブルＴＢＬの参照結果に基づいて、保全モードブロックＢＫＺの判定を行う。保全モードブロックＢＫＺの判定は、メモリセルのしきい値状態の判定レベルを用いた判定（データの読み出し）、又は、フラッシュメモリ２０１内のフラグＦＬＧによって、実行されてもよい。
選択ブロックが、保全モードブロックではない場合（例えば、選択ブロックが有効データブロックである場合）、フラッシュメモリ２０１は、図１１に示されるタイミングチャート（フラッシュメモリ内の各配線の電位の変化を示す図）のように、第１の消去電圧ＶＥＲ１を用いた第１の消去動作を選択ブロックに対して実行する（ステップＳＴ１２Ａ）。
第１の消去電圧ＶＥＲ１は、最上位のプログラム状態（ここでは、ＣステートＳＣ）のメモリセルＭＴのしきい値電圧を消去状態に属する電圧値にシフトさせるパルス波形（最終電圧値ＶＺ及びパルス幅Ｔ２）を有する。消去電圧ＶＥＲ１の電圧値は、ある値のステップアップ電圧が初期電圧値Ｖ４に加算されることによって、徐々に高く設定される。
例えば、フラッシュメモリ２０１は、消去動作が実行されたブロックに対して消去ベリファイを実行する。この場合において、フラッシュメモリ２０１（シーケンサ１６）は、ワード線ＷＬに０Ｖを印加し、ウェル領域ＣＰＷＥＬＬに、消去ベリファイ電圧ＶＥＶＦを印加する。例えば、ビット線ＢＬに、ある電圧ＶＨＳＡが、印加される。
尚、消去ベリファイは、ウェル領域にベリファイ電圧を印加せずに、０．５Ｖ程度の消去ベリファイ電圧ＶＥＶＦを、ワード線ＷＬに印加することによって、実行されてもよい。
消去ベリファイの結果がフェイルである場合、ある大きさのステップ電圧が加算された消去電圧ＶＥＲ１が、ウェル領域２０に印加される。消去ベリファイがパスするまで、消去電圧ＶＥＲ１の印加及び消去ベリファイが繰り返される。
尚、選択ブロック内のデータ（有効データ）は、消去動作の前に、メモリコントローラ内のメモリ領域（例えば、ＲＡＭ）に、転送されてもよい。
選択ブロックが、保全モードブロックＢＫＺである場合、フラッシュメモリ２０１は、図１２のタイミングチャートに示されるように、第２の消去電圧ＶＥＲ２を用いた第２の消去動作を、選択ブロックに対して実行する（ステップＳＴ１２Ｂ）。
保全モードブロックＢＫＺに対する消去動作において、消去電圧ＶＥＲ２は、消去電圧ＶＥＲ１と異なるパルス波形を有する。
中性状態から消去状態へのメモリセルＭＴのしきい値電圧の変動量は、プログラム状態から消去状態へのメモリセルＭＴのしきい値電圧の変動量より小さい。そのため、消去電圧ＶＥＲ２は、初期電圧値Ｖ５と最終電圧値ＶＺとの電圧差が小さくなる。これによって、ステップ電圧の加算回数が、削減される。その結果として、消去電圧ＶＥＲ２のパルス幅（消去電圧の印加期間）Ｔ２は、消去電圧ＶＥＲ１のパルス幅Ｔ１より短くできる。それゆえ、メモリセルＭＴのしきい値状態を中性状態から消去状態にシフトさせるための期間は、メモリセルＭＴのしきい値状態をプログラム状態から消去状態へシフトさせるための期間より短くなる。
これによって、保全モードブロックＢＫＺの消去動作の期間Ｔ２は、データを記憶しているブロック（例えば、有効データブロック）の消去動作の期間Ｔ１より短くなる。
この結果として、保全モードブロックＢＫＺを含むフラッシュメモリ２０１を有するメモリシステムの本動作例は、メモリシステムの使用期間に占める消去動作からデータの書き込み（プログラム動作）に至るまでの期間を、短縮できる。例えば、データの書き換えの頻度が高いメモリシステム（ストレージデバイス）において、本実施形態のように、データの書き込み前に実行される消去動作の期間の短縮は、有効である。
本実施形態において、中性状態から消去状態への消去動作は、プログラム状態から消去状態への消去動作に比較して、電子がゲート絶縁膜を通過している期間が短くなる。本実施形態のメモリシステムにおいて、電子の通過によって生じるメモリセルＭＴのゲート絶縁膜の劣化が抑制される。
例えば、フラッシュメモリ２０１は、第２の消去動作が実行された保全モードブロックＢＫＺに対して、第１の消去動作と同様の消去ベリファイを実行する。
消去ベリファイの結果がフェイルである場合、ある大きさのステップ電圧が加算された消去電圧ＶＥＲ２が、ウェル領域に印加される。消去ベリファイがパスするまで、消去電圧の印加及び消去ベリファイが繰り返される。
有効データブロック又は保全モードブロックに対する消去動作において、消去ベリファイの結果が、パスである場合、フラッシュメモリ２０１は、メモリコントローラ２００に、ブロックの消去が完了したことを、通知する。
この通知に基づいて、メモリコントローラ２００は、各種の制御信号を制御するとともに、書き込みコマンド、アドレス及び書き込みデータを、Ｉ／Ｏ線を介して、フラッシュメモリ２０１に送信する（ステップＳＴ１３）。
フラッシュメモリ２０１（シーケンサ１６）は、プログラム電圧ＶＰＲＧの印加を実行するための処理を、開始する。
フラッシュメモリ２０１は、図１１及び図１２に示されるように、プログラム電圧ＶＰＲＧの印加及びプログラムベリファイを含む１以上のプログラム動作（書き込みループ）を、コマンドに対応した書き込みシーケンスとして実行する。これによって、フラッシュメモリ２０１は、選択アドレスに、データを書き込む。
例えば、本実施形態において、プログラム電圧ＶＰＲＧの印加及びプログラムベリファイは、周知の方式によって、実行される。プログラム動作の一例としては、フラッシュメモリ２０１は、セレクトゲート線ＳＧＤ，ＳＧＳ及びビット線ＢＬの電位を制御した後、ある電圧値（初期値）Ｖ２のプログラム電圧ＶＰＲＧを、選択ワード線ＷＬに印加する。フラッシュメモリ２０１は、非選択電位Ｖｐａｓｓを非選択ワード線に印加する。尚、選択ワード線ＷＬに対する電圧の印加は、非選択電位Ｖｐａｓｓの印加を経て、電圧値Ｖ２が印加されてもよい。
図３及び図４に示される構成のメモリセルアレイにおけるプログラム動作において、例えば、複数のストリングユニットＳＵのうち１つのストリングユニット（例えば、ユニットＳＵ０）が、選択される。フラッシュメモリ２０１は、選択されたストリングユニット内のドレイン側セレクトゲート線（ここでは、セレクトゲート線ＳＧＤ０）に、電圧ＶＳＧＤを印加する。これによって、選択されたストリングユニット内のセレクトトランジスタＳＴ１は、オンする。非選択のストリングユニットのドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤ３に、０Ｖが印加される。これによって、非選択のストリングユニットＳＵ１〜ＳＵ３内のセレクトトランジスタＳＴ１は、オフする。ソース側セレクトゲート線ＳＧＳに、０Ｖが印加される。これによって、プログラム電圧ＶＰＧＭの印加時において、セレクトトランジスタＳＧ２は、オフしている。
フラッシュメモリ２０１は、ビット線ＢＬに、書き込むべきデータに応じた大きさの電圧（を、印加する。例えば、データを書き込むメモリセルが接続されたビット線ＢＬに、０Ｖが印加される。データの書き込みが不要なメモリセルが接続されたビット線ＢＬに、ある大きさの電位（０Ｖより大きい電圧ＶＨＳＡ）が、印加される。
プログラム電圧ＶＰＧＭの大きさ及びビット線ＢＬの電位に応じて、メモリセルの電荷蓄積層に、電荷が注入される。これによって、メモリセルＭＴのしきい値電圧が、正の方向にシフトする。
このように、有効データの書き込み時において、選択された１つのストリングユニット内のドレイン側セレクトゲート線ＳＧＤに、セレクトトランジスタＳＴ１のオン電圧ＶＳＧＤが印加され、非選択のストリングユニット内のドレイン側セレクトゲート線ＳＧＤに、オン電圧ＶＳＧＤは、印加されない。
この後、フラッシュメモリ２０１は、メモリセルＭＴのしきい値状態を判定するために、ビット線ＢＬを充電し、ベリファイ電圧ＶＶＦを、選択ワード線に印加する。フラッシュメモリ２０１は、非選択電圧ＶＲＥＡＤを、非選択ワード線に印加する。ベリファイ電圧ＶＶＦは、プログラム状態（記憶すべきデータ）に応じた複数の電圧値（判定レベル）を含む。
ベリファイ電圧ＶＶＦによってメモリセルＭＣがオンした場合、ビット線ＢＬが放電される。これに対して、ベリファイ電圧ＶＶＦの印加時において、メモリセルＭＣがオフしている場合、ビット線ＢＬの充電状態が、維持される。ビット線ＢＬの充電及び放電が検知されることによって、メモリセルのしきい値電圧が記憶すべきデータに対応する値にシフトしているか否か判別される。
プログラムベリファイがフェイルである場合、フラッシュメモリ２０１は、ステップ電圧ＶＳＴＰが加算されたプログラム電圧ＶＰＧＭを用いて、上述の有効データのプログラム動作を再度実行する。
プログラムベリファイがパスである場合、フラッシュメモリ２０１は、データの書き込みの完了を、メモリコントローラ２００に通知する。
メモリコントローラ２００及びフラッシュメモリ２０１は、データの書き込み結果に基づいたブロックのステータスを示す情報を、管理テーブルＴＢＬに記録する。
保全モードブロックＢＫＺから有効データブロックに変換されたブロック／ページに対するデータの読み出しは、周知の読み出し方式によって、実行される。
以上のように、本実施形態のメモリシステムにおいて、保全モードブロックを含むフラッシュメモリに対するデータの書き込みが完了する。
尚、図６乃至図１２に示されるメモリシステムの動作において、書き込みコマンドが、ブロックの保全モードの判定及びブロックのステータスに応じた消去動作の選択のための処理を示す制御信号（フラグ）を、含んでいてもよい。
（ｃ）まとめ
本実施形態のメモリシステムは、フラッシュメモリ２０１のブロックのステータスの１つとして、有効データを記憶していないブロック（例えば、無効データブロック）を、保全モードに設定する。保全モードに設定されたブロックにおいて、複数のメモリセルＭＴのしきい値分布は、電気的にほぼ中性な状態（例えば、電荷蓄積層の帯電の影響をほとんど無視できる状態）に設定される。これによって、メモリセルＭＴの電荷蓄積層は、電気的に安定な状態になる。
これによって、電荷蓄積層と半導体基板（半導体ピラー）との電位差は、小さくなる。それゆえ、本実施形態によれば、電位差の印加によって生じるゲート絶縁膜の劣化は、抑制される。
また、本実施形態は、ゲート絶縁膜内の中性欠陥に対する電荷の捕獲を抑制でき、ゲート絶縁膜内に捕獲される電子の数を減少できる。これによって、メモリセルのプログラム状態時における中性欠陥からの電荷の放出は、ほとんど発生しなくなる。それゆえ、本実施形態によれば、データの書き込み後におけるメモリセルのしきい値電圧の変動は、抑制される。
したがって、本実施形態のメモリシステムは、メモリのリテンション特性の劣化を抑制できる。
（２） 第２の実施形態
図１３を参照して、第２の実施形態のメモリシステムが、説明される。ここでは、図１乃至図１２も適宜参照して、第２の実施形態を説明する。
記憶されるデータのサイズに応じて、有効データブロック内に、データの書き込み対象として選択されないメモリセル（以下では、非プログラム領域）が存在する場合がある。非プログラム領域（未使用領域又は消去領域ともよばれる）内のメモリセルは、消去状態である。そして、長期間にわたって、複数のメモリセルが消去状態のままにされる可能性がある。
その結果として、ゲート絶縁膜に印加される電位差（ストレス）や、中性欠陥における電荷の捕獲／放出によって、メモリセルのリテンション特性が低下する可能性がある。
本実施形態のメモリシステム（及びストレージデバイス及びフラッシュメモリ）は、以下のように、非プログラム領域の複数のメモリセルのしきい値分布を、中性状態にする。すなわち、有効データブロック内の一部は、保全モード状態に設定される。
図１３に示されるメモリシステムの動作例（制御方法）を示すフローチャートのように、ホストデバイス９は、メモリコントローラ２００に、書き込み要求と書き込むべきデータ（書き込みデータ）とを、送信する（ステップＳＴ１００）。
メモリコントローラ２００は、書き込み要求に基づいて、フラッシュメモリ２０１に、書き込みコマンドと書き込みデータとを転送する（ステップＳＴ２００）。例えば、書き込みデータは、あるデータサイズ単位に分割され、分割されたデータが、メモリコントローラ２００からフラッシュメモリ２０１に順次転送される。
フラッシュメモリ２０１は、選択ブロックに対する消去動作を実行した後、書き込みコマンドに基づいて、書き込みデータを、選択ブロック内に、ページ単位で、順次書き込む。尚、本実施形態において、消去動作は、図１０のステップＳＴ１１〜ＳＴ１２Ａ，１２Ｂ、図１１及び図１２に基づいた動作によって、実行される。
例えば、メモリコントローラ２００は、フラッシュメモリ２０１内の書き込みシーケンスの進捗を、モニタリングできる。
メモリコントローラ２００は、書き込みデータの全てのプログラムが完了したか否か、例えば、レディ／ビジー信号の状態を確認することによって、判定する（ステップＳＴ２０１）。
書き込みデータの全ての書き込みが完了していない場合、メモリコントローラ２００は、書き込みコマンドと共に、書き込みデータの残りの部分をフラッシュメモリ２０１に転送し、そのデータの書き込みをフラッシュメモリ２０１に実行させる。
メモリコントローラ２００は、データの書き込みの指示（ステップＳＴ２００）と書き込み完了の判定（ステップＳＴ２０１）とを、書き込むべきデータの全てがフラッシュメモリ２０１内に書き込まれるまで、繰り返し実行する。
メモリコントローラ２００がデータの書き込みの完了を検知した場合、メモリコントローラ２００は、選択ブロック内に非プログラム領域が有るか否かを、判定する（ステップＳＴ２０２）。例えば、複数のブロックが選択された場合、メモリコントローラ２００は、ブロック毎に、非プログラム領域の有無を判定する。
選択ブロック内の非プログラム領域の判定は、非選択ワード線（非選択アドレス）の検出、ある判定レベルを用いたメモリセルのしきい値電圧の判定、及び、書き込みデータのサイズとブロックの記憶容量との比較など、に基づいて、実行できる。
選択ブロック内に、非プログラム領域が検出されない場合、すなわち、ブロックＢＫ内の全ての領域（ページ）がプログラム状態（有効データの保持状態）である場合、メモリコントローラ２００は、フラッシュメモリ２０１に対する書き込みシーケンスを終了する。メモリコントローラ２００は、ホストデバイス９に、データの書き込みの完了を通知する。
選択ブロック内に、非プログラム領域が検出された場合、メモリコントローラ２００は、フラッシュメモリ２０１に、コマンドＣＭＤＺと非プログラム領域のアドレスとを送信する。コマンドＣＭＤＺは、有効データブロック内の非プログラム領域内のメモリセルに対して、弱プログラム動作を指示するコマンド（以下では、弱プログラムコマンドともよばれる）である。
コマンドレジスタ１９９は、弱プログラムコマンドＣＭＤＺを保持する。シーケンサ１６は、供給されたコマンドが、弱プログラムコマンドＣＭＤＺであると解釈する。弱プログラムコマンドＣＭＤＺに基づいて、フラッシュメモリ２０１は、アドレスに示された非プログラム領域のメモリセルＭＴ（消去状態のメモリセル）に対して弱プログラム動作を実行する。この弱プログラム動作によって、非プログラム領域内の複数のメモリセルＭＴのしきい値分布は、消去状態から中性状態（例えば、０Ｖ程度）にシフトされる。
これによって、有効データブロック内の非プログラム領域は、保全モードに設定される。
例えば、メモリコントローラ２００は、保全モードに設定された非プログラム領域（以下では、保全モードページともよばれる）が有効データブロック内に存在することを、管理テーブルＴＢＬに記録する。尚、フラッシュメモリ２０１が、保全モードページが存在することを示すフラグを、フラッシュメモリ２０１内に記録してもよい。
以上のように、本実施形態のメモリシステムにおいて、フラッシュメモリの有効データブロックに対するデータの書き込み、及び、非プログラム領域に対する保全モードの設定が、完了する。
尚、データの書き込みの後、フラッシュメモリの使用状況に応じて、有効データブロック内の一部の領域が、有効データを記憶しない領域（以下では、無効データ領域とよばれる）になる場合がある。本実施形態のメモリシステムは、このような有効データブロック内の無効データ領域を、以下のように、中性状態に設定してもよい。例えば、メモリコントローラ２００は、有効データブロック内の無効データ領域（例えば、無効データを保持しているページ）を、管理テーブルＴＢＬに基づいて検出する。メモリコントローラ２００は、検出された無効データ領域に対する弱消去動作及び弱プログラム動作の少なくとも一方によって、無効データ領域のメモリセルを、中性状態に設定する。これによって、本実施形態のメモリシステムは、無効データ領域内のメモリセルのゲート絶縁膜に対する電位差を、低減できる。
また、本実施形態において、ページ内のある部分の消去状態のメモリセルが、中性状態に設定されてもよい。
以上のように、本実施形態のフラッシュメモリは、非プログラム領域の複数のメモリセルの閾値分布が、長期間にわたって消去状態のままとされることを防止できる。
この結果として、本実施形態によれば、中性欠陥の電荷の捕獲及び放出に起因するメモリセルＭＴのしきい値電圧の変動を、抑制できる。
したがって、第２の実施形態のメモリシステムは、フラッシュメモリのメモリセルのリテンション特性の劣化を抑制できる。
尚、図６及び図７に示されるメモリシステムの動作例において、無効データブロックが、保全モードに設定される場合、弱プログラム動作及び弱消去動作の後、保全モードに設定されるべきブロックに対して、ベリファイが実行されてもよい。保全モードのベリファイ動作は、中性状態の電圧値の上限値及び下限値（例えば、メモリセルが中性状態として保障される許容値の上限値及び下限値）を用いて、実行される。
図１０及び図１１に示されるフラッシュメモリ２０１の第１の消去動作において、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧の最大電圧値Ｖ４は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧値Ｖ４は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
第１の消去動作の時間Ｔ１は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。但し、第１の消去動作の時間Ｔ１は、フラッシュメモリの特性（種類）に応じて、１ｍｓ〜５ｍｓに至る場合もある。
尚、多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
奇数番目のワード線のメモリセルに対して書き込む動作が実行される場合における選択ワード線に最初に印加される電圧は、偶数番目のワード線のメモリセルに対して書き込み動作が実行される際の選択ワード線に最初に印加される電圧と、異なっていてもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリシステム、２００：メモリコントローラ、２０１：半導体メモリ、１０：メモリセルアレイ、ＭＴ：メモリセル。

Claims (5)

  1. 第１のブロック及び第２のブロックを含むメモリセルアレイを含む半導体メモリと、
    前記半導体メモリの動作を制御するコントローラとを、
    具備し、
    前記第１のブロックは、複数の第１のメモリセルを含み、
    前記第２のブロックは、複数の第２のメモリセルを含み、
    前記コントローラは、前記第１のブロックが有効なデータを記憶する場合に、前記複数の第１のメモリセルのしきい値分布を、第１の状態及び第２の状態のいずれかに設定し、
    前記コントローラは、前記第２のブロックが有効データを記憶しない場合、前記複数の第２のメモリセルのしきい値分布を、前記第１の状態及び前記第２の状態と異なる第３の状態に設定する、
    ことを特徴とするメモリシステム。
  2. 前記第１の状態に属する前記第１のメモリセルのしきい値電圧は、第１の電圧以下であり、
    前記第２の状態に属する前記第１のメモリセルのしきい値電圧は、第２の電圧から第３の電圧の間であり、
    前記第３の状態に属する前記第２のメモリセルのしきい値電圧は、第４の電圧から第５の電圧の間にあり、
    前記第２の電圧は、前記第１の電圧以上であり、前記第２の電圧は前記第４の電圧より高い、
    ことを特徴とする請求項１に記載のメモリシステム。
  3. 前記第２の電圧は、前記第１の電圧と等しい、
    ことを特徴とする請求項２に記載のメモリシステム。
  4. 前記半導体メモリにデータを書き込む時に、プログラム電圧を印加する前に、
    前記コントローラは、データの書き込み対象として選択されたブロックが、前記第１のブロックであるか第２のブロックであるか判定し、
    前記選択されたブロックが前記第１のブロックである場合、前記コントローラは、前記第２のブロックに対して、第１の消去電圧を用いた第１の消去動作を実行する指示を前記半導体メモリに行い、
    前記選択されたブロックが前記第２のブロックである場合、前記コントローラは、前記第１のブロックに対して、前記第１の消去電圧と異なる第２の消去電圧を用いた第２の消去動作を実行する指示を前記半導体メモリに行い、
    前記第２の消去電圧のパルス幅は、前記第１の消去電圧のパルス幅より小さい、
    ことを特徴とする請求項３に記載のメモリシステム。
  5. 前記コントローラが、前記第１のブロック内に前記有効データを記憶しない第１の領域を検出した場合、
    前記コントローラは、前記半導体メモリに第１のコマンドを送信し、
    前記コントローラは、前記第１の領域内のメモリセルのしきい値状態を、前記第３の状態に、前記半導体メモリに設定させる、
    ことを特徴とする請求項１乃至４のいずれか１項に記載のメモリシステム。
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