[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2011181156A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2011181156A
JP2011181156A JP2010047015A JP2010047015A JP2011181156A JP 2011181156 A JP2011181156 A JP 2011181156A JP 2010047015 A JP2010047015 A JP 2010047015A JP 2010047015 A JP2010047015 A JP 2010047015A JP 2011181156 A JP2011181156 A JP 2011181156A
Authority
JP
Japan
Prior art keywords
data
odd
bit line
program
written
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010047015A
Other languages
English (en)
Inventor
Hiroko Namiki
裕子 並木
Mitsuyoshi Honma
充祥 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010047015A priority Critical patent/JP2011181156A/ja
Priority to US13/038,928 priority patent/US8493788B2/en
Publication of JP2011181156A publication Critical patent/JP2011181156A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】容量結合の効果を緩和でき、読み出しマージンが低減することを防止できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイ１１と、ビット線を介してメモリセルに書込み電圧を与えるカラムデコーダ１２と、外部から書込みデータをロードし、第１偶数ビット線に係る第１データプログラムを行い、第１奇数ビット線に係る第２データプログラムを行い、前記書込んだビット線のベリファイ読出しを行い、前記ベリファイ読出しの値が、所定の閾値にまで書込めているか否かの判定を行い、書込めていない場合は、前記第１，第２データプログラムの順序を入れ替えて、前記第１奇数ビット線に係る第２データプログラムを行った後、前記第１偶数ビット線に係る第１データプログラムを行う、ように前記メモリセルアレイおよび前記カラムデコーダを制御する制御回路１７とを具備する。
【選択図】図５

Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
ＮＡＮＤ型フラッシュメモリ等では、データ書込み動作の際に、even/odd-ＢＬ（ビット線）別で書き込みを行う場合がある。世代が進むにつれ、隣接ＢＬ間、セル間の寄生容量が大きくなり、セル間干渉効果が大きくなっている。隣り合うＢＬ方向のセル間干渉効果の影響を緩和するには、ＢＬ０，ＢＬ１，ＢＬ２，・・・とした際に、偶数番目のＢＬをeven（ＢＬ）、奇数番目のＢＬをodd（ＢＬ）として、隣り合うＢＬをeven /oddＢＬの２つに分け、隣り合うＢＬを同時に書き込まない方式が有効である（例えば、特許文献１参照）。
上記方式によれば、even（ＢＬ）側が書かれているときodd（ＢＬ）側は非選択、odd（ＢＬ）側が書かれているときeven（ＢＬ）側は非選択である。
特開２００２−２７９７８８号公報
この発明によれば、容量結合の効果を緩和でき、読み出しマージンが低減することを防止できる。
この発明の一態様に係る半導体記憶装置は、複数のビット線とワード線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイと、前記ビット線を介してメモリセルに書込み電圧を与えるカラムデコーダと、外部から書込みデータをロードし、第１偶数ビット線に係る第１データプログラムを行い、第１奇数ビット線に係る第２データプログラムを行い、前記書込んだビット線のベリファイ読出しを行い、前記ベリファイ読出しの値が、所定の閾値にまで書込めているか否かの判定を行い、書込めていない場合は、前記第１，第２データプログラムの順序を入れ替えて、前記第１偶数ビット線に係る第２データプログラムを行った後、前記第１奇数ビット線に係る第１データプログラムを行う、ように前記メモリセルアレイおよび前記カラムデコーダを制御する制御回路とを具備する。
この発明によれば、容量結合の効果を緩和でき、読み出しマージンが低減することを防止できる半導体記憶装置が得られる。
この発明の第１の実施形態に係る半導体記憶装置の全体構成を示す図。 図１中のブロック（ＲＯＭＦＵＳＥ ＢＬＯＣＫ）を示す等価回路図。 容量結合の効果を説明するため断面図。 図３中の容量結合を示す等価回路図。 第１の実施形態に係る半導体記憶装置のデータ書込みシーケンスを示すフロー図。 第１の実施形態に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 第１の実施形態に係る半導体記憶装置のデータ書込みにおける閾値分布を示す図。 第２の実施形態に係る半導体記憶装置のデータ書込みシーケンスを示すフロー図。 第２の実施形態に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 第２の実施形態に係る半導体記憶装置のデータ書込みの際の容量結合を示す図。 変形例２−１に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例２−２に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例２−３に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 第３の実施形態に係る半導体記憶装置のデータ書込みシーケンスを示すフロー図。 第３の実施形態に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例３−１に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例３−２に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例３−３に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例４−１に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 変形例４−２に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 比較例に係る半導体記憶装置のデータ書込みシーケンスを示すフロー図。 比較例に係る半導体記憶装置のデータ書込みシーケンスを示すタイミングチャート図。 比較例に係る半導体記憶装置のデータ書込みにおける容量結合の効果を示す図。 比較例に係る半導体記憶装置のデータ書込みにおける閾値分布を示す図。
上記背景技術に記載の方式によれば、even（ＢＬ）側が書かれているときodd（ＢＬ）側は非選択、odd（ＢＬ）側が書かれているときeven（ＢＬ）側は非選択である。上記方式ではeven（ＢＬ）書き込みとodd（ＢＬ）書き込みの順番は一定である。例えばeven（ＢＬ）書き込みをした後にodd（ＢＬ）を書き込む。このとき、寄生容量の効果でeven（ＢＬ）側の方が強く書き込みされてしまう。なぜなら、even（ＢＬ）側が書き込みされた後に常にodd（ＢＬ）側が書きこみされるので、even（ＢＬ）側が後から書かれるodd（ＢＬ）書き込みの影響を受けて広がってしまうからである。
この結果、odd（ＢＬ）側の閾値分布は、even（ＢＬ）側の閾値分布に比べて、広くなってしまっている。このように、閾値分布が広がってしまい、読み出しマージンが低減する傾向にある。
尚、最小加工寸法、即ちＢＬ幅、隣接ＢＬ間隔がそれぞれ例えば２５ｎｍ程度以下となる場合などのように、世代がさらに進むと、隣接ＢＬだけでなく隣接ＢＬの更に隣のＢＬからもセル間干渉効果を受ける。隣り合うＢＬ方向のセル間干渉効果の影響を緩和するには、ＢＬをeven/oddの２つに分ける上記方式が有効であるが、隣接ＢＬの更に隣のＢＬからの影響は緩和できない。この影響を除く提案も望まれる。
そこで、以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。以下の実施形態では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
［第１の実施形態］
図１乃至図７を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例について説明する。
図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１，カラムデコーダ１２，データ入出力バッファ１４，データ入出力端子１５，ワード線駆動回路１６，制御回路１７，および制御信号入力端子１８，を備える。
メモリセルアレイ１１は、複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成される。複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）のそれぞれは、複数のワード線および複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備える。このメモリセルアレイ１１には、ワード線を制御するワード線駆動回路１６とビット線を制御するためのカラムデコーダ１２、および制御回路１７とが電気的に接続される。
ＢＬＯＣＫ１（ＲＯＭＦＵＳＥブロック）には、本例の場合、後述する本例に係るデータ書込みシーケンスを実行するパラメータ等が記録される。これらのパラメータ等は、例えば、ＮＡＮＤ型フラッシュメモリ１０の電源立ち上げ時に、そのＲＯＭＦＵＳＥブロックから読み出され、制御回路１７中のレジスタ等に読み込まれ、ＮＡＮＤ型フラッシュメモリのデータ書込み動作の際に用いられる。これについては、後述する。
複数のブロック（ＢＬＯＣＫ２〜ＢＬＯＣＫｎ）に対しては、例えば、ユーザデータ等の一般データの書込み、読み出し、消去が行われる。
カラムデコーダ１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、カラムデコーダ１２は、制御回路１７の制御に従い、ビット線を介してメモリセルアレイ１１中のメモリセルに書込み制御電圧を印加してメモリセルにデータ書込みを行なう。カラムデコーダ１２には、データ入出力バッファ１４が接続される。
カラムデコーダ１３によって選択され読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、外部のメモリコントローラやホスト機器等に接続される。
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力された読み出しデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンド（Command）、アドレス（Address）、および書込みデータ（Data）を出力する。ホスト機器からデータ入出力端子１５に入力された書込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１２内の選択されたデータ記憶回路（図示せず）に供給される。一方、各種コマンド（Command）およびアドレス（Address）は、制御回路１７に供給される。
ワード線駆動回路１６は、制御回路１７の制御に従い、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に、データ読み出し、データ書込み、あるいは消去に必要な電圧を印加する。
制御回路１７は、電気的に接続される上記各回路に必要な制御信号および制御電圧を与える。制御回路１７は、メモリセルアレイ１１、カラムデコーダ１２、データ入出力バッファ１４、およびワード線駆動回路１６に電気的に接続される。接続された上記構成回路は、制御回路１７によって制御される。制御回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は内部電圧発生回路を有し、接続された上記構成回路の動作に必要な制御電圧を供給する。
ここで、上記カラムデコーダ１２、データ入出力バッファ１４、ワード線駆動回路１６、制御回路１７は、書込み回路、読み出し回路、および消去回路を構成している。
１−２．ブロック（ＢＬＯＣＫ１）の構成例
次に、図２を用いて、第１の実施形態に係るメモリセルアレイ１１を構成するブロック（ＢＬＯＣＫ）の構成例について説明する。ここでは、図１中の一ブロック（ＢＬＯＣＫ１（ＲＯＭＦＵＳＥ ＢＬＯＣＫ））を一例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルは、一括して消去される。そのため、ブロックは消去単位である。
ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ワード線と交差するビット線方向（ＢＬ方向）に配置され電流経路が直列接続される３２個のメモリセルＭＴからなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
メモリセル（メモリセルトランジスタ）ＭＴは、半導体基板上に、順次、ゲート絶縁膜，フローティングゲートＦＧ，ゲート間絶縁膜，およびコントロールゲートＣＧが積層されてなる積層構造である。
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応して複数のビット線ＢＬのいずれかに接続される。
ビット線ＢＬ０〜ＢＬｍは、偶数番目のＢＬをeven 1（ＢＬ）, even 2（ＢＬ）、奇数番目のＢＬをodd 1（ＢＬ）, odd 2（ＢＬ）として番号化されている。even 2（ＢＬ）は、even 1（ＢＬ）に隣接する偶数番目のビット線である。odd 2（ＢＬ）は、odd 1（ＢＬ）に隣接する奇数番目のビット線である。
ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
ワード線ＷＬ０〜ＷＬ３２ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ（ＰＡＧＥ１）が存在する。このページごとに、読み出し動作、書込み動作が行われるため、ページは読み出し単位であり、書込み単位である。
また、上記のように、本例に係るＢＬＯＣＫ１（ＲＯＭＦＵＳＥブロック）のページは、本例の場合、後述する本例に係るデータ書込みシーケンスを実行するパラメータ等を記録する記憶回路として働く。
１−３．隣接セル間の容量結合について
次に、図３および図４を用いて、本例に係る隣接セル間の容量結合について説明する。
図３は、ワード線方向（WL direction）に隣接するメモリセルトランジスタＭＴの容量結合および印加電圧を示す断面図である。図４は、図３に示す容量結合および印加電圧の等価回路図である。
図示するように、ワード線方向に隣接するメモリセルトランジスタＭＴには、少なくとも容量結合Ｃp、Ｃipdcg1、Ｃipdcg2、Ｃoxsg1、Ｃoxsg2が形成され、印加電圧Ｖcgが与えられる。
容量結合Ｃpは、層間絶縁膜（図示せず）を挟んでＷＬ方向に隣接する浮遊電極ＦＧ間に発生する寄生容量の効果により形成される容量結合である。
容量結合Ｃipdcg1、Ｃipdcg2は、ゲート間絶縁膜ＩＰＤを挟んで隣接する制御電極ＣＧと浮遊電極ＦＧとの間に発生する寄生容量の効果により形成される。容量結合Ｃoxsg1、Ｃoxsg2は、ゲート絶縁膜Ｔoxを挟んで隣接する浮遊電極ＦＧと半導体基板２１との間に発生する寄生容量の効果により形成される。
印加電圧Ｖcgは、例えば、データ書込み動作等の際に、メモリセルトランジスタＭＴ１のワード線ＷＬ（制御電極）に与えられる印加電圧である。
上記のように、ワード線方向において隣接するセル間（隣接ＢＬ間）においては、上記のような容量結合Ｃp、Ｃipdcg1、Ｃipdcg2、Ｃoxsg1、Ｃoxsg2が存在する。この容量結合の値は、メモリセルの微細化の進行に伴った世代が進むにつれ、大きくなる。
特に、例えば、データ書込み動作の際においては、浮遊電極ＦＧ間に発生する寄生容量Ｃｐの効果で、even（ＢＬ）の後にodd（ＢＬ）を書き込む順番にした際には、even（ＢＬ）側の方が強く書き込みされてしまう。そこで、本例では、上記寄生容量の効果を低減させるために、以下のデータ書込み動作を行うことを提案する。
尚、ここでは、ビット線方向に隣接するセル間の容量結合や、更に隣接するセル間における容量結合や、斜め方向に形成される容量結合等についての詳細な図示を省略している。
＜２．データ書込み動作＞
次に、第１の実施形態に係るＮＡＮＤ型フラッシュメモリのデータ書込み動作について説明する。この説明では、図５のフローおよび図６のタイミングチャートに沿って説明する。
（ステップＳＴ１１（Data Load））
まず、制御回路１７は、外部から書込みデータおよび対応するアドレスを、データ入出力端子１５，データ入出力バッファ１４を介して、カラムデコーダ１２にロードする。
（ステップＳＴ１２（Program even (BL)））
続いて、制御回路１７は、選択ビット線even (BL)（本例では、even1, even2）にデータを書込む（第１データプログラム）。より具体的には、選択ワード線ＷＬに書込み電圧パルス（VPGM、例えば16V程度）を与え、選択セルの浮遊電極ＦＧに電子を注入させ、所定の閾値分布（例えば、２値セル（ＳＬＣ：Single level cell）の場合、閾値分布が、”１”状態→”０”状態）とさせる。この際、他のビット線（odd）については、非書き込み状態にする（以下同様である）。尚、このステップの後、上記ステップＳＴ１１と同様に、外部から書込みデータおよび対応するアドレスを、カラムデコーダ１２に再びロードしても良いが、ここでの図示を省略する。
（ステップＳＴ１３（Program odd (BL)））
続いて、同様に、制御回路１７は、選択ビット線odd (BL) （本例では、odd1, odd2）にデータを書込む（第２データプログラム）。
（ステップＳＴ１４（Verify））
続いて、上記選択ビット線even (BL)/odd (BL)に係るセルにベリファイ読出しを行う（図６中のVerify1）。より具体的には、制御回路１７が、カラムデコーダ中のセンスアンプ（図示せず）により、選択セルのデータ読み出しを行う。
（ステップＳＴ１５（Verify Check））
続いて、制御回路１７は、上記選択ビット線even (BL)/odd (BL)に係るセル行ったベリファイ読出しの結果、所望の閾値分布（例えば、”１”状態→”０”状態）まで書けているか否かを判定する。
上記ＳＴ１５の判定の結果、所望の閾値まで書き込まれていると判定された場合（Pass）には、この動作を終了する（End）。
（ステップＳＴ１６）
上記ＳＴ１５の判定の結果、所望の閾値まで書き込まれていないと判定された場合（Fail）には、制御回路１７は、上記ステップＳＴ１２，ＳＴ１３のデータプログラム（Program even (BL), Program odd (BL)）の順序を入れ替える。
（ステップＳＴ１７（（Vpgm＋ΔVpgm））
続いて、所望の閾値まで書けていないセルに対して、書き込み電圧にVPGMを増やして（＋ΔVpgm）再びデータプログラムを行う（ステップアップ書込み）。尚、このステップの後、上記ステップＳＴ１１と同様に、外部から書込みデータおよび対応するアドレスを、カラムデコーダ１２に再びロードしても良いが、ここでの図示を省略する。
この結果、図６中の第２サイクル目のデータプログラム（Program 2）においては、even/oddのデータプログラムの順序を入れ替えて（Program odd (BL)、Program even (BL)））、行う。
続いて、同様に、上記選択ビット線even (BL)/odd (BL)に係るセルにベリファイ読出しを行う（Verify2）。
以後、所定の閾値に書き込めるまで、同様のデータプログラムおよびベリファイを行う（Program3・Verify3, Program4・Verify4, …）。第３，第４データプログラムの際（Program3, Program4）には、同様に、even/oddのデータプログラムの順序が入れ替えられて、実行される。
＜３．作用効果＞
この実施形態に係る半導体記憶装置およびそのデータ書込み方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。
（１）even(BL)/odd(BL)間のデータ書込みにおいて、容量結合の効果を緩和でき、読み出しマージンが低減することを防止できる。
上記のように、本例に係る半導体記憶装置１０は、外部から書込みデータをロードし（ＳＴ１１）、第１偶数ビット線に係る第１データプログラムを行い（ＳＴ１２）、第１奇数ビット線に係る第２データプログラムを行い（ＳＴ１３）、書込んだビット線のベリファイ読出しを行い（ＳＴ１４）、ベリファイ読出しの値が、所定の閾値にまで書込めているか否かの判定を行い（ＳＴ１５）、書込めていない場合は、前記第１，第２データプログラムの順序を入れ替えて、第１奇数ビット線に係る第２データプログラムを行った後、第１偶数ビット線に係る第１データプログラムを行う（ＳＴ１６）、ようにメモリセルアレイ１１およびカラムデコーダ１２を制御する制御回路（シーケンサ）１７とを具備する。
ここで、後述する比較例のように、even(BL)/odd(BL)間のデータプログラム順序が固定されたデータ書込みでは、odd(BL)側のプログラムが、常に、even(BL)側の後に実行される。そのため、even(BL)側のプログラムが、常に、一回ごとで動く閾値値の量が多いことと、それゆえ先に書き込み終了することにより、上記示した容量結合の効果によって、even側の閾値分布が、odd側に比べて、広くなってしまう。また、Evenとoddの書き込み電圧の条件が順番によって異なる場合、この差は更に顕著になる場合もある。
しかしながら、本例では、上記のように、制御回路１７が、even/oddのデータプログラムの順序を入れ替えることにより、even/oddのデータプログラムの順番を交互にすることで、even/odd間の閾値分布のばらつきを軽減することができる。
例えば、図６に示すように、最初のプログラムサイクル（Program 1）では、(1)even→(2)oddの順序でデータプログラムが行われる。
続いて、図６に示すように、次のプログラムサイクル（Program 2）では、even/oddのデータプログラムの順序を入れ替えて、(1)odd→(2)evenの順序でプログラムが行われる。このように、プログラムの順番を交互にすることで、容量結合の影響を緩和でき、even/oddの書き込まれやすさを、even/odd間で同程度にすることができる。
そのため、図７（ｚ）に示すように、最終的には、even/oddの書き込みが終わるタイミングも同程度に近づけることができ、oddが書き終わってからevenのしきい値が変化してセル間干渉効果によりoddの分布が広がり、読み出しマージンが低減することを防止できる点で有利である。また、信頼性を向上できるというメリットもある。
上記示した容量結合の効果は、例えば、２０ｎｍ世代，１０ｎｍ世代等のような、更に微細化が進行した世代においてより顕著である。この点で、本例は、微細化に対して有利であるとも言える。
（２）微細化および製造コストの低減化に対して有利である。
ここで、even/odd間の上記閾値分布の広がりを抑えようと思えば、VPGMのステップアップ幅DVPGMの電圧をeven、odd用に分ける、例えば、初期VPGMに対してもevenに比べoddを下げておけば良いとも考えられる。しかしながら、これらを行うと書き込み時の非選択ＷＬに印加する電圧であるDVPASSやVPASS等も変化させることも望ましくなる。これらを行うために、DVPGMや初期VPGM、DVPASS やVPASSなどのパラメータをeven、odd用に分けて用意すると、現状のDVPGMや初期VPGMやVPASSの種類は複数ずつあるにも関わらず、更に２倍の種類のパラメータが必要となってしまう。パラメータを持つためのレジスタ数には限りがあり、レジスタ数も少ないほうが好まれる。パラメータ数を増やさずに、しきい値分布の広がりを抑える方法が望まれる。
本例によれば、even/oddのデータプログラムの順序を入れ替えて、同様のeven/oddデータプログラムを行えば良いため、上記のような２倍の種類のパラメータおよびレジスタを必要とすることはない。この点で、微細化および製造コストの低減化に対して有利である。
［第２の実施形態（更に隣のビット線の容量結合を低減する一例）］
次に、第２の実施形態に係る半導体記憶装置について、図８乃至図１０を用いて説明する。この実施形態は、隣接ビット線の更に隣のビット線の容量結合を低減する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
ここで、世代が進むと、隣接ＢＬだけでなく、隣接ＢＬの更に隣のＢＬからのセル間干渉効果の影響も大きくなる。そこで、更に隣のＢＬからのセル間干渉効果を軽減するために、図２に示した隣接するビット線ＢＬを順番にeven 1/ odd 1/ even 2 /odd 2のように、even,odd間それぞれを更に２つに分けた、以下に示す書込み方法を提案する。
＜データ書込み動作＞
第２の実施形態に係る半導体記憶装置のデータ書込み動作について説明する。この説明では、図８のフローおよび図９に沿って説明する。
（ステップＳＴ２２（Program even 1 (BL)））
上記と同様なデータロード（ＳＴ２１）の後、制御回路１７は、選択ビット線even 1 (BL)にデータを書込む（第１データプログラム）。この際、他のビット線（odd 1, even 2, odd 2）については、非書き込み状態にする（以下、同様であるため、説明を省略する）。
（ステップＳＴ２３（Program odd 1 (BL)））
続いて、制御回路１７は、選択ビット線odd 1 (BL) にデータを書込む（第２データプログラム）。
（ステップＳＴ２４（Program even 2 (BL)＋DVPGM））
続いて、制御回路１７は、選択ビット線even 2 (BL)に、ステップアップさせた電圧を加え（＋DVPGM）、データを書込む（第３データプログラム）。
（ステップＳＴ２５（Program odd 2 (BL) ＋DVPGM））
続いて、制御回路１７は、選択ビット線odd 2 (BL) に、ステップアップさせた電圧を加え（＋DVPGM）、データを書込む（第４データプログラム）。
（ステップＳＴ２７（Verify Check））
続いて、制御回路１７は、上記選択ビット線even 1/ odd 1/ even 2 /odd 2 (BL)に係るセルに行ったベリファイ読出しの結果、所望の閾値分布（例えば、”１”状態→”０”状態）まで書けているか否かを判定する。
上記ＳＴ２７の判定の結果、所望の閾値まで書き込まれていると判定された場合（Pass）には、この動作を終了する（End）。
（ステップＳＴ２８（＋DVPGM））
上記ＳＴ２７の判定の結果、所望の閾値まで書き込まれていないと判定された場合（Fail）には、制御回路１７は、even 1, odd 1, even 2, odd 2 (BL)に、ステップアップさせた電圧を更に加える（＋DVPGM）。
（ステップＳＴ２９（（Vpgm＋ΔVpgm））
続いて、上記と同様に、所望の閾値まで書けていないセルに対して、書き込み電圧にVPGMを増やして（＋ΔVpgm）再びデータプログラムを行う（ステップアップ書込み）。
以後、所定の閾値に書き込めるまで、同様のデータプログラムおよびベリファイ（Program2, Verify2, …）を行う。
＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置およびデータ書込み方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、下記（３）乃至（４）に示す効果が得られる。
（３）隣接ビット線の更に隣のビット線からのセル間干渉効果を軽減することができる。
第２の実施形態に係る半導体記憶装置が具備する制御回路１７は、図２に示した隣接するビット線ＢＬを順番にeven 1/ odd 1/ even 2 /odd 2のように、even,odd間それぞれで更に２つに分けて、データ書込みを制御する点で、上記第１の実施形態と相違する。
より具体的には、制御回路１７は、
第１偶数ビット線（even 1）に係る第１データプログラムを行い（ＳＴ２２）、
第１奇数ビット線（odd 1）に係る第２データプログラムを行い（ＳＴ２３）、
第１偶数ビット線に隣接する第２偶数ビット線（even 2）に係る第３データプログラムを行い（ＳＴ２４）、
第１奇数ビット線に隣接する第２奇数ビット線（odd 2）に係る第２データプログラムを行うこと（ＳＴ２５）を実行させる。
そのため、図１０に破線で示すように、書込みの選択セルは４セル（４Cell）単位となり、後述する比較例の２セル（２Cell）単位に比べて、選択セルの単位を拡大することができる。
例えば、図１０中のサイクルＴ１の際には、第１偶数ビット線（even 1）に係るセルが選択セルとなる。サイクルＴ２の際には、第１奇数ビット線（odd 1）に係るセルが選択セルとなる。サイクルＴ３の際には、第１偶数ビット線に隣接する第２偶数ビット線（even 2）に係るセルが選択セルとなる。同様に、サイクルＴ４の際には、第１奇数ビット線に隣接する第２奇数ビット線（odd 2）に係るセルが選択セルとなる。
上記のように、制御することで、隣接ＢＬだけでなく、隣接ＢＬの更に隣のＢＬからの容量結合（例えば、図１０中のサイクルＴ１の際では、容量Ｃｐ´）の影響をも低減することができる点で有利である。
（４）信頼性を向上できる。
加えて、本例では、ステップＳＴ２４、ＳＴ２５の際に、ステップアップさせた電圧を加える（＋DVPGM）。さらに、ステップＳＴ２８の際に、上記ＳＴ２７の判定の結果、所望の閾値まで書き込まれていないと判定された場合（Fail）には、制御回路１７は、even 1, odd 1, even 2, odd 2 (BL)に、ステップアップさせた電圧を更に加える（＋DVPGM）。
このように、個別的に、または全体的にステップアップ電圧を加えることで、信頼性を向上できる点で有利である。
ここで、第２の実施形態の趣旨を超えない範囲で、必要に応じ、種々の変形を加えることが可能である。以下、図１１乃至図１３を用い、変形例２−１〜変形例２−３について説明する。
［変形例２−１（書込み順序を最後から始めるように入れ替える一例）］
変形例２−１について、図１１を用いて説明する。この変形例２−１は、更に書込み順序を入れ替える一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例は、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えて（even 1, odd 1, even 2, odd 2 →odd 2, even 2, odd 1, even 1））、行う点で、上記第２の実施形態と相違する。
この場合、例えば、上記ステップＳＴ２７の後に、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えるようなステップＳＴ２−１を更に加えれば良い。
本例によれば、さらにeven 1, odd 1, even 2, odd 2のデータプログラムの順番を交互にすることで、even1/odd1/ even2/odd2間の閾値分布のばらつきを軽減することができる点で有利である。
［変形例２−２（先にeven1,even2側から書込む一例）］
変形例２−２について、図１２を用いて説明する。この変形例２−２は、先にeven1,eve2側から書込む一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例は、先にeven1,even2側からデータプログラムを行い、その後で、odd1,odd2側のデータプログラムを行う点で、上記第２の実施形態と相違する。
この場合、例えば、上記ステップＳＴ２２〜ＳＴ２５の際に、even 1, even 2, odd 1, odd 2の順番で、プログラムを行うように制御すれば良い。
［変形例２−３（更に順序を入れ替える一例）］
変形例２−３について、図１３を用いて説明する。この変形例２−３は、変形例２−２に更に、順序を入れ替えて書込む一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例は、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えて（even 1, even 2, odd 1, odd 2 →odd 2, odd 1, even 2, even 1））、行う点で、上記第２の実施形態と相違する。
この場合、例えば、上記ステップＳＴ２７の後に、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えるようなステップＳＴ２−３を更に加えれば良い。
［第３の実施形態（更に隣のビット線の容量結合を低減する一例）］
次に、第３の実施形態に係る半導体記憶装置について、図１４および図１５を用いて説明する。この実施形態も、隣接ビット線の更に隣のビット線の容量結合を低減する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
＜データ書込み動作＞
第３の実施形態に係る半導体記憶装置のデータ書込み動作について説明する。この説明では、図１４のフローおよび図１５に沿って説明する。
図示するように、本例に係るデータ書込み動作は、ステップＳＴ３４，ＳＴ３５の際にステップアップ書込みがなされず、一度書かれたセルが次に書かれる第２サイクルの際にDVPGMのみが足された状態になる点（ＳＴ３８）で、上記第２の実施形態と相違する。
上記と同様に、ＳＴ３２の際、まず始めにeven1のみに書き込みを行い、他は非書き込み状態にする。続いて、ＳＴ３３の際、odd1のみに書き込みを行い、他は非書き込みにする。続いて、ＳＴ３４、ＳＴ３５の際、DVPGMの電圧をプラスせず、同様にeven2のみ、odd2のみにもプログラムを行う。その後、ベリファイをする。所望のしきい値まで書けていないセルに対しては、ここでＳＴ３８の際にのみDVPGMをプラスして再び書き込みをする。
本例によれば、少なくとも上記（１）乃至（３）に示す効果が得られる。さらに、必要に応じ、本例を適用することが可能である。
ここで、第３の実施形態の趣旨を超えない範囲で、必要に応じ、種々の変形を加えることが可能である。以下、図１６乃至図１８を用い、変形例３−１〜変形例３−３について説明する。
［変形例３−１（書込み順序を最後から始めるように入れ替える一例）］
変形例３−１について、図１６を用いて説明する。この変形例３−１は、更に書込み順序を入れ替える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例は、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えて（even 1, odd 1, even 2, odd 2 →odd 2, even 2, odd 1, even 1））、行う点で、上記第３の実施形態と相違する。
この場合、例えば、上記ステップＳＴ３７の後に、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えるようなステップＳＴ３−１を更に加えれば良い。
本例によれば、さらにeven 1, odd 1, even 2, odd 2のデータプログラムの順番を交互にすることで、even1/odd1/ even2/odd2間の閾値分布のばらつきを軽減することができる点で有利である。
［変形例３−２（先にeven1,eve2側から書込む一例）］
変形例３−２について、図１７を用いて説明する。この変形例３−２は、先にeven1,eve2側から書込む一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例は、先にeven1,eve2側からデータプログラムを行い、その後で、odd1,odd2側のデータプログラムを行う点で、上記第３の実施形態と相違する。
この場合、例えば、上記ステップＳＴ３２〜ＳＴ３５の際に、even 1, even 2, odd 1, odd 2の順番で、プログラムを行うように制御すれば良い。
［変形例３−３（更に順序を入れ替える一例）］
変形例３−３について、図１８を用いて説明する。この変形例３−３は、変形例３−２に更に、順序を入れ替えて書込む一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例は、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えて（even 1, even 2, odd 1, odd 2 →odd 2, odd 1, even 2, even 1））、行う点で、上記第３の実施形態と相違する。
この場合、例えば、上記ステップＳＴ３７の後に、第２サイクル目のデータプログラム（Program 2）において、データプログラムの順序を、第１サイクル目のデータプログラム（Program 1）のデータプログラムの反対側から始めるように入れ替えるようなステップＳＴ３−３を更に加えれば良い。
さらに、第３の実施形態の趣旨を超えない範囲で、必要に応じ、種々の変形を加えることが可能である。以下、図１９乃至図２０を用い、変形例４−１〜変形例４−２について説明する。
［変形例４−１（始めのうちは全て一括でプログラムし、途中からodd 1 /even 1 /odd 2/ even2の４つに分けてプログラムする一例）］
変形例４−１について、図１９を用いて説明する。本例は、以下の点で、上記と相違する。
図示するように、本例は、はじめの第１サイクル目のデータプログラム（Program 1）の際には、odd1, even1, odd2, even2にかかわらず、全て一括で（all）プログラムする。
続いて、第２サイクル目のデータプログラム（Program 2）の際には、DVPGMだけステップアップさせて、同様に全て一括で（all）プログラムする。
続いて、第３サイクル目のデータプログラム（Program 2）の際から、DVPGMだけステップアップさせて、上記第３の実施形態と同様なodd 1 /even 1 /odd 2/ even2の４つに分けたデータプログラムを行う。
この場合、例えば、上記ステップＳＴ３１の後に、全て一括でプログラムするステップＳＴ４−１−１，ベリファイステップＳＴ４−１−２，ステップアップさせるステップＳＴ４−１−３，全て一括でプログラムするステップＳＴ４−１−４，ベリファイステップＳＴ４−１−５，を更に加えれば良い。
本例では、データ書込みがすぐに書き終わらないことを考慮して、パフォーマンスを考えて、始めのうちは全て一括でプログラムし、途中からodd 1 /even 1 /odd 2/ even2の４つに分けたデータプログラムを行うものである。図示するように、一度書かれたセルが次に書かれる際には、２倍のDVPGMが足された状態になるので、書き込みのあらさは２＊DVPGMのものと近くなる。
本例によれば、はじめのプログラムサイクルには、eve/oddを区別せずに、全て一括して（all）書込むことができるため、データ書込み時間を低減できる点で、更に有利である。
［変形例４−２（ステップアップ電圧を変化させる一例）］
変形例４−２について、図２０を用いて説明する。
図示するように、本例は、始めの第１，第２サイクルうちは全て一括で（all）プログラムし、途中の第３サイクルのodd 1 / even1/odd2/even2の４つに分ける際に一括でプログラムする時と４つに分けるときとでステップアップ電圧を小さくするようにステップアップ電圧DVPGM´を異ならせる（DVPGM´＜DVPGM）点で、相違する。
必要に応じ、本例を適応することも可能である。
［比較例（データ書込みに係るeven/oddビット線の順序を入れ替えない一例）］
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図２１乃至図２４を用いて説明する。この変形例は、データ書込みに係るeven/oddビット線の順序を入れ替えない点で、上記第１の実施形態と相違する。
＜データ書込みシーケンス＞
比較例に係る半導体記憶装置は、図２１に示すフローで、データ書込みがされる。
（ステップＳＴ１１１（Data Load））
まず、外部から書込みデータおよび対応するアドレスをロードする。
（ステップＳＴ１１２（Program））
続いて、選択ビット線even (BL)にデータを書込む。この際、他のビット線（odd (BL)）については、非書き込み状態である。続いて、同様に、選択ビット線odd (BL)にデータを書込む。
（ステップＳＴ１１４（Verify））
続いて、上記選択ビット線even (BL)/odd (BL)に係るセルにベリファイ読出しを行う。
（ステップＳＴ１１５（Verify Check））
続いて、上記選択ビット線even (BL)/odd (BL)に係るセル行ったベリファイ読出しの結果、所望の閾値分布（例えば、”１”状態→”０”状態）まで書けているか否かを判定する。上記ＳＴ１１５の判定の結果、所望の閾値まで書き込まれていると判定された場合（Pass）には、この動作を終了する（End）。
（ステップＳＴ１１７（（Vpgm＋ΔVpgm））
続いて、所望の閾値まで書けていないセルに対して、書き込み電圧にVPGMを増やして（＋ΔVpgm）再びデータプログラムを行う（ステップアップ書込み）。
上記のように、所定の閾値まで書き込まれているまで、選択ビット線even (BL)/odd (BL)に係るデータ書込みを繰り返して書いていく。evenが書かれているときoddは非選択、oddが書かれているときevenは非選択である。
このステップＳＴ１１２（Program）の際、図２２に示すように、第２サイクル以降のプログラム（Prog 2, Prog 3, Prog 4, …）であっても、比較例では、even/oddの順番が変わらないため、(1)even→(2)oddの順序で、データ書込みが実行される。
その結果、図２３に示すように、寄生容量Ｃｐの効果でeven側の方が強く書き込みされてしまう。なぜなら、even側が書き込みされた後にodd側が書込まれるので、odd側を書き込む際にはeven側のしきい値が広がってしまう。
この影響は、しきい値分布で表すと、図２４のようになる。
この結果、図２４（ｚ）に示すように、最終的に、ここの例では、odd（ＢＬ）側の閾値分布は、even（ＢＬ）側の閾値分布に比べて、ΔＶthだけ広くなってしまっている。このように、比較例では、閾値分布が広がってしまい、読み出しマージンが低減する点で、不利である。
このしきい値分布の広がりを抑えようと思えば、VPGMのステップアップ幅DVPGMの電圧をeven、odd用に分ければ良いとも考えられる。例えば、oddに比べevenのDVPGM電圧を下げておけば、実効的なDVPGMを同じに近づけることができる。
しかしながら、これらを行うと書き込み時の非選択ＷＬに印加する電圧であるDVPASSやVPASS等も変化させることも望ましくなる。これらを行うために、DVPGMや初期VPGM、DVPASS やVPASSなどのパラメータをeven、odd用に分けて用意すると、現状のDVPGMや初期VPGMやVPASSの種類は複数ずつあるにも関わらず、更に２倍の種類のパラメータが必要となってしまう。パラメータを持つためのレジスタ数には限りがあり、レジスタ数も少ないほうが好まれる。パラメータ数を増やさずに、しきい値分布の広がりを抑える方法が望まれる。その結果、微細化および製造コストの低減に対して不利である。
加えて、世代がさらに進むと、隣接ＢＬだけでなく隣接ＢＬの隣のＢＬからもセル間干渉効果を受ける。図２３に示すように、比較例では、ＢＬをeven/oddの2つに分け、書込みの選択セルは２セル（２Cell）単位であるため、隣接ＢＬの隣のＢＬからの影響を緩和することができない点でも不利であると言える。
以上、上記実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…カラムデコーダ、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線駆動回路、１７…制御回路、１８…制御信号入力端子。

Claims (5)

  1. 複数のビット線とワード線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイと、
    前記ビット線を介してメモリセルに書込み電圧を与えるカラムデコーダと、
    外部から書込みデータをロードし、
    第１偶数ビット線に係る第１データプログラムを行い、
    第１奇数ビット線に係る第２データプログラムを行い、
    前記書込んだビット線のベリファイ読出しを行い、
    前記ベリファイ読出しの値が、所定の閾値にまで書込めているか否かの判定を行い、
    書込めていない場合は、前記第１，第２データプログラムの順序を入れ替えて、前記第１奇数ビット線に係る第２データプログラムを行った後、前記第１偶数ビット線に係る第１データプログラムを行う、ように前記メモリセルアレイおよび前記カラムデコーダを制御する制御回路とを具備すること
    を特徴とする半導体記憶装置。
  2. 更に前記制御回路は、
    前記第１偶数ビット線に隣接する第２偶数ビット線に係る第３データプログラムを行い、
    前記第１奇数ビット線に隣接する第２奇数ビット線に係る第４データプログラムを行う、ように前記メモリセルアレイおよび前記カラムデコーダを制御すること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 更に前記制御回路は、
    書込めていない場合は、前記第１乃至第４データプログラムの順序を入れ替えて、順次、前記第４，第３，第２，第１データプログラムの順番でデータプログラムを行う、ように前記メモリセルアレイおよび前記カラムデコーダを制御すること
    を特徴とする請求項２に記載の半導体記憶装置。
  4. 更に前記制御回路は、
    書込めていない場合は、前記第１乃至第４データプログラムの順序を入れ替えて、順次、前記第４，第２，第３，第１データプログラムの順番でデータプログラムを行う、ように前記メモリセルアレイおよび前記カラムデコーダを制御すること
    を特徴とする請求項２に記載の半導体記憶装置。
  5. 更に前記制御回路は、
    前記第１乃至第４データプログラムの前に、前記第１，第２偶数ビット線および前記第１，第２奇数ビット線の全てを一括でデータプログラムする、ように前記メモリセルアレイおよび前記カラムデコーダを制御すること
    を特徴とする請求項２乃至４のいずれか１項に記載の半導体記憶装置。
JP2010047015A 2010-03-03 2010-03-03 半導体記憶装置 Pending JP2011181156A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010047015A JP2011181156A (ja) 2010-03-03 2010-03-03 半導体記憶装置
US13/038,928 US8493788B2 (en) 2010-03-03 2011-03-02 Semiconductor memory device and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010047015A JP2011181156A (ja) 2010-03-03 2010-03-03 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2011181156A true JP2011181156A (ja) 2011-09-15

Family

ID=44531235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010047015A Pending JP2011181156A (ja) 2010-03-03 2010-03-03 半導体記憶装置

Country Status (2)

Country Link
US (1) US8493788B2 (ja)
JP (1) JP2011181156A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564241B2 (en) 2013-12-04 2017-02-07 Samsung Electronics Co., Ltd. Memory system and user device including the same
JP2017097927A (ja) * 2015-11-18 2017-06-01 ウィンボンド エレクトロニクス コーポレーション Ｎａｎｄ型フラッシュメモリとそのプログラム方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040135A (ja) 2009-08-13 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US8797805B2 (en) * 2011-12-22 2014-08-05 Micron Technology, Inc. Methods and apparatuses for determining threshold voltage shift

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002279788A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 不揮発性半導体メモリ
JP2005025898A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びデータ書き込み方法。

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130552B2 (en) * 2008-09-11 2012-03-06 Sandisk Technologies Inc. Multi-pass programming for memory with reduced data storage requirement
JP2010135023A (ja) 2008-12-05 2010-06-17 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002279788A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 不揮発性半導体メモリ
JP2005025898A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びデータ書き込み方法。

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564241B2 (en) 2013-12-04 2017-02-07 Samsung Electronics Co., Ltd. Memory system and user device including the same
JP2017097927A (ja) * 2015-11-18 2017-06-01 ウィンボンド エレクトロニクス コーポレーション Ｎａｎｄ型フラッシュメモリとそのプログラム方法
US10049747B2 (en) 2015-11-18 2018-08-14 Winbond Electronics Corp. NAND flash memory and program method thereof for suppressing influence of floating gate coupling

Also Published As

Publication number Publication date
US20110216599A1 (en) 2011-09-08
US8493788B2 (en) 2013-07-23

Similar Documents

Publication Publication Date Title
KR101150645B1 (ko) 비휘발성 반도체 메모리 장치
TWI567744B (zh) 半導體裝置的操作方法
US20140340964A1 (en) Nonvolatile semiconductor memory device
JP6266479B2 (ja) メモリシステム
JP2008135100A (ja) 半導体記憶装置及びそのデータ消去方法
US8520435B2 (en) Nonvolatile memory device and method of operating the same
US8971109B2 (en) Semiconductor memory device and method of operating the same
JP2008084471A (ja) 半導体記憶装置
JP2020004470A (ja) 半導体記憶装置
JP2008140488A (ja) 半導体記憶装置
JP2009070501A (ja) 不揮発性半導体記憶装置の読み出し／書き込み制御方法
JP2009301616A (ja) 不揮発性半導体記憶装置
JP2008146771A (ja) 半導体記憶装置
JP2011018397A (ja) Ｎａｎｄ型フラッシュメモリ
JP2006031871A (ja) 半導体記憶装置
JP2009158061A (ja) 半導体記憶装置
JP6154879B2 (ja) Ｎａｎｄ型フラッシュメモリとそのプログラム方法
TWI713034B (zh) 快閃記憶體及其控制方法
JP2009048750A (ja) 不揮発性半導体記憶装置
JP6293692B2 (ja) メモリシステム
JP2011181156A (ja) 半導体記憶装置
KR101203256B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
TWI753224B (zh) 半導體記憶裝置
JP2013161512A (ja) 不揮発性半導体記憶装置
TWI553646B (zh) 半導體裝置及程式化其之方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130924