JP2016082182A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】微細化が進展した半導体装置において、横方向の配線と縦方向の配線の間に生ずる寄生容量を小さくする。
【解決手段】半導体装置１は、層間絶縁膜１２の上面に沿って延在するように形成されるビット線ＢＬと、層間絶縁膜１２の上面と交差する方向に延在するように形成される容量コンタクトプラグＣＣと、ビット線ＢＬと容量コンタクトプラグＣＣとを隔てるように配置される絶縁膜とを備え、この絶縁膜は、相対的に小さな比誘電率を有し、かつビット線ＢＬの側面を覆うサイドウォール絶縁膜２１と、相対的に大きな比誘電率を有し、かつサイドウォール絶縁膜２１を介してビット線ＢＬの側面を覆うライナー絶縁膜２２とを含む。
【選択図】図１

Description

本発明は、半導体装置に関し、特に縦型トランジスタを備える半導体装置に関する。

ＤＲＡＭ(Dynamic Randam Access Memory)などの半導体装置では、それぞれ横方向に延在しかつ平行に配置される２本の配線の間に、縦方向の配線が配置される場合がある。例えば、半導体基板の表面上に形成された２本のビット線の間に、半導体基板の表面内に埋め込まれた不純物拡散層と、ビット線の上方に形成される記憶素子とを接続するコンタクトプラグを配置する場合などである。

上記の場合において、以前は、横方向の配線をシリコン酸化膜からなる層間絶縁膜によって覆った状態でこの層間絶縁膜にコンタクトホールを設け、その中に導電膜を埋め込むことにより、縦方向の配線が形成されていた。しかし、この方法では、近年の半導体装置の微細化の進展に伴って横方向の配線間の距離が近づいてくるにしたがい、縦方向の配線と横方向の配線の接触を避けることが困難になってきた。そこで、層間絶縁膜を形成する前に横方向の配線の上面及び側面をシリコン窒化膜で覆い、コンタクトホールを設ける際のエッチングとして、シリコン窒化膜に対するシリコン酸化膜の選択比が十分に大きいエッチングを用いる、という方法（ＳＡＣ(Self Alignment Contact)法）が利用されるようになってきた。この方法によれば、コンタクトホール形成後にも、横方向の配線の上面及び側面がシリコン窒化膜で覆われた状態を維持することができるので、縦方向の配線と横方向の配線の接触を防止することが可能になる。

特許文献１および特許文献２には、ビット線の上面および側面にシリコン窒化膜が配置されたＤＲＡＭの例が開示されている。

特開２０１２−８４７３８号公報 特開２０１２−９９７９３号公報

しかしながら、上記したＳＡＣ法には、横方向の配線と縦方向の配線の間に大きな寄生容量が生ずるという問題がある。すなわち、ＳＡＣ法によって形成された半導体装置においては横方向の配線と縦方向の配線の間がシリコン窒化膜のみによって隔てられることになるが、シリコン窒化膜には、シリコン酸化膜に比べて比誘電率が大きいという性質がある。具体的には、シリコン酸化膜の比誘電率が約３．９であるのに対し、シリコン窒化膜の比誘電率は約２倍の７．５に達する。寄生容量の大きさは、配線間に配置される誘電体の比誘電率に比例するので、比誘電率の大きいシリコン窒化膜が間にあることで、横方向の配線と縦方向の配線の間に生ずる寄生容量が大きくなるのである。

横方向の配線と縦方向の配線の間に生ずる寄生容量が大きくなることは、様々な問題を引き起こす。例えば、上述したＤＲＡＭのビット線とコンタクトプラグの例で言えば、キャパシタ容量Ｃｓとビット線の寄生容量Ｃｂとの比（Ｃｓ／Ｃｂ）が小さくなり、ＤＲＡＭのセンスマージンが低下してしまうという問題の原因となる。したがって、微細化が進展した半導体装置において、横方向の配線と縦方向の配線の間に生ずる寄生容量を小さくすることのできる技術が必要とされている。

本発明の一側面による半導体装置は、第１の平面内に沿って延在するように形成される第１の配線と、前記第１の平面と交差する方向に延在するように形成される第２の配線と、前記第１の配線と前記第２の配線とを隔てるように配置される絶縁膜とを備え、前記絶縁膜は、相対的に小さな比誘電率を有し、かつ前記第１の配線の側面を覆う第１の絶縁膜と、相対的に大きな比誘電率を有し、かつ前記第１の絶縁膜を介して前記第１の配線の側面を覆う第２の絶縁膜とを含むことを特徴とする。

本発明の他の一側面による半導体装置は、それぞれ半導体基板の主面と平行な第１の平面に沿って延在し、かつ互いに平行に形成される複数の第１の配線と、前記複数の第１の配線それぞれの上面を覆うマスク膜と、前記第１の平面と交差する方向に延在し、かつ隣接する２本の前記第１の配線の間を通過するように形成される第２の配線と、前記第１の配線と前記第２の配線とを隔てるように配置される絶縁膜とを備え、前記絶縁膜は、相対的に小さな比誘電率を有し、かつ前記第１の配線の側面を覆う第１の絶縁膜と、相対的に大きな比誘電率を有し、かつ前記第１の絶縁膜を介して前記第１の配線の側面を覆う第２の絶縁膜とを含み、前記第１の絶縁膜は、上端が前記マスク膜の上面より低い場所に位置するよう形成されることを特徴とする。

本発明のさらに他の一側面による半導体装置は、半導体基板の主面に埋め込まれることにより、該主面と平行な第１の方向に並ぶ複数の活性領域を該主面に区画する素子分離用絶縁膜と、前記複数の活性領域のそれぞれを前記主面に平行かつ前記第１の方向と直交する第２の方向の一端側から順に第１乃至第３の活性領域に区分するように、それぞれ前記第１の方向に延在する２本の第４の配線と、前記複数の活性領域のそれぞれに対応して前記第１の方向に延在し、かつ下面で対応する前記第２の活性領域と電気的に接続する複数の第１の配線と、前記複数の活性領域のそれぞれに対応して隣接する２本の前記第１の配線の間を前記第１及び第２の方向と直交する第３の方向に延在し、かつ底面で対応する前記第１の活性領域と電気的に接続する複数の第２の配線と、前記複数の活性領域のそれぞれに対応して隣接する２本の前記第１の配線の間を前記第３の方向に延在し、かつ下面で対応する前記第３の活性領域と電気的に接続する複数の第３の配線と、前記複数の第１の配線と前記複数の第２及び第３の配線とを隔てるように配置される絶縁膜とを備え、前記絶縁膜は、相対的に小さな比誘電率を有し、かつ前記複数の第１の配線それぞれの側面を覆う第１の絶縁膜と、相対的に大きな比誘電率を有し、かつ前記第１の絶縁膜を介して前記複数の第１の配線それぞれの側面を覆う第２の絶縁膜とを含むことを特徴とする。

本発明の一側面による半導体装置の製造方法は、上面がマスク膜で覆われた第１の配線を形成する工程と、相対的に小さな比誘電率を有する第１の絶縁膜を成膜してエッチバックすることにより、前記マスク膜の側面の一部及び前記第１の配線の側面を前記第１の絶縁膜で覆う工程と、前記第１の絶縁膜を形成した後、相対的に大きな比誘電率を有する第２の絶縁膜を成膜してエッチバックすることにより、前記第１の絶縁膜の露出面を前記第２の絶縁膜で覆う工程と、前記第１の配線並びに前記第１及び第２の絶縁膜を含んでなる配線構造体の間の領域を埋める膜厚で層間絶縁膜を形成し、該配線構造体の上面が露出するまで該層間絶縁膜の上面を平坦化する工程と、前記層間絶縁膜に第１の貫通孔を設ける工程と、前記第１の貫通孔内に導電膜を埋め込むことにより、前記第１及び第２の絶縁膜によって前記第１の配線と隔てられた第２の配線を形成する工程とを備えることを特徴とする。

本発明によれば、相対的に大きな比誘電率を有する第２の絶縁膜が第２の配線を形成するためのエッチングから第１の絶縁膜を保護する役割を果たすので、第１の配線と第２の配線の間に、相対的に小さな比誘電率を有する第１の絶縁膜を介在させることができる。したがって、微細化が進展した半導体装置において、横方向の配線と縦方向の配線の間に生ずる寄生容量を小さくすることが可能になる。

（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１が備える構成の平面的な位置関係を示す図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図１（ｂ）に示した領域Ｃの拡大図である。 （ａ）は、図１に示した半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図３に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図４に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図５に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図６に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図７に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図８に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図９に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１０に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１１に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１２に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１３に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１４に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１５に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１６に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１７に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 （ａ）は、図１に示した半導体装置１の製造工程（図１８に続く工程）における上面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 本発明の比較例による半導体装置の製造工程における垂直断面図であり、（ａ）は図１５（ｂ）に、（ｂ）は図１６（ｂ）に、（ｃ）は図１７（ｂ）に、（ｄ）は図１８（ｂ）にそれぞれ対応している。 （ａ）は、本発明の好ましい第２の実施の形態による半導体装置１が備える構成の平面的な位置関係を示す図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置１の垂直断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本実施の形態では、ＤＲＡＭ(Dynamic Random Access Memory)である半導体装置に本発明を適用した例を取り上げて説明する。また、リソグラフィの解像限界で規定されるフィーチャーサイズ(Feature Size)、すなわちＦ値は４０ｎｍであるとして説明する。ただし、本発明は、ＤＲＡＭ以外の半導体装置や、Ｆ値が４０ｎｍでない場合にも適用可能である。

本発明の第１の実施の形態による半導体装置１は、図１に示すように、半導体基板２を備えて構成される。半導体基板２としてはｐ型単結晶シリコン基板を用いることが好適であるが、他の種類の基板を用いてもよい。半導体基板２の主面には、多数のメモリセルが形成されるセルアレイ部と、セルアレイ部に対してリードやライトなどの各種制御を行うための各種回路が配置される周辺回路部とが設けられる。図１には、このうちセルアレイ部の一部分を示している。

半導体基板２の主面のうちセルアレイ部に相当する領域においては、図１に示すように、それぞれ平行四辺形の平面形状を有する複数の活性領域Ｋがマトリクス状に配置される。これらの活性領域Ｋは、いわゆるＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成する素子分離用絶縁膜５によって区画されるもので、１つ１つが島状に独立している。素子分離用絶縁膜５は、半導体基板２の主面に埋め込まれたシリコン酸化膜によって構成される。

各活性領域Ｋのｙ方向の幅は上述したＦ値（４０ｎｍ）であり、ｙ方向の配置ピッチはＦ値の２倍（８０ｎｍ）である。また、各活性領域Ｋのｘ方向の幅はＦ値の５倍（２００ｎｍ）であり、ｘ方向の配置ピッチはＦ値の６倍（２４０ｎｍ）である。各活性領域Ｋは、半導体基板２の主面内で互いに直交するｘ方向（第２の方向）及びｙ方向（第１の方向）のそれぞれに沿って、等間隔で配置される。また、長さがＦ値に等しい短辺がｙ方向と平行になるように配置される。ここで、図１（ｂ）（ｃ）に示すｚ方向は、ｘ方向及びｙ方向の両方に直交する方向（第３の方向）であり、図１（ａ）（ｃ）に示すｖ方向は、図１（ａ）に示すＢ−Ｂ線の延在方向である。

各活性領域Ｋには、図１（ｃ）に示すように、それぞれｎチャネルＭＯＳトランジスタである２つのセルトランジスタＴｒ_Ａ，Ｔｒ_Ｂ（第１及び第２のセルトランジスタ）と、それぞれキャパシタである２つの記憶素子ＳＮ_Ａ，ＳＮ_Ｂ（第１及び第２の記憶素子）とが形成される。なお、本明細書では、この記憶素子ＳＮ_Ａ，ＳＮ_Ｂのように符号の右下に「Ａ」又は「Ｂ」の符号を付す場合があるが、これは、その符号によって示される構成がセルトランジスタＴｒ_Ａ，Ｔｒ_Ｂのいずれに対応するものであるかを示している。

半導体基板２の主面には、ゲート絶縁膜１０を介して、それぞれｙ方向に延在する複数のワード線ＷＬ（第４の配線）が埋め込まれている。各ワード線ＷＬのｘ方向の幅Ｘ_ＷＬは、上述したＦ値（４０ｎｍ）である。各ワード線ＷＬの上面には、例えばシリコン窒化膜である埋込絶縁膜１３が配置される。埋込絶縁膜１３は、後述するビット線ＢＬや容量コンタクトプラグＣＣなどの半導体基板２の表面に配置される各種の導電体と、各ワード線ＷＬとの間の絶縁を確保する役割を果たす。

各ワード線ＷＬのｘ方向の配置は、ｙ方向に並ぶ一連の活性領域Ｋを２本のワード線ＷＬ_Ａ，ＷＬ_Ｂが通過することとなるように決定される。また、１つの活性領域Ｋに対応する２本のワード線ＷＬ_Ａ，ＷＬ_Ｂは、Ｆ値の２倍（８０ｎｍ）に等しい配置ピッチＰ_ＷＬで、対応する活性領域Ｋのｘ方向の中心軸から見て線対称となる位置に配置される。これにより各活性領域Ｋは、対応する２本のワード線ＷＬ_Ａ，ＷＬ_Ｂによってｘ方向に３つの領域に等分割される。図１（ｃ）には、この分割により得られる活性領域Ｋ内の各領域を、ｘ方向の一端側から順に活性領域Ｋ１〜Ｋ３と表している。

ワード線ＷＬ_Ａ，ＷＬ_Ｂは、それぞれセルトランジスタＴｒ_Ａ，Ｔｒ_Ｂの制御電極を構成する。また、活性領域Ｋ１〜Ｋ３内に位置する半導体基板２の表面には、それぞれ不純物拡散層８_Ａ，７，８_Ｂが形成される。不純物拡散層８_Ａ，７，８_Ｂはいずれも、リンなどのｎ型の不純物を半導体基板２内にイオン注入することによって形成されるｎ型不純物拡散層である。不純物拡散層７（第１の不純物拡散層）はセルトランジスタＴｒ_Ａ，Ｔｒ_Ｂに共通な一方の被制御電極を構成し、不純物拡散層８_Ａ，８_Ｂ（第２の不純物拡散層）はそれぞれセルトランジスタＴｒ_Ａ，Ｔｒ_Ｂの他方の被制御電極を構成する。この構成により、セルトランジスタＴｒ_Ａのチャネルは、半導体基板２のうちワード線ＷＬ_Ａの周囲に位置する領域に形成され、セルトランジスタＴｒ_Ｂのチャネルは、半導体基板２のうちワード線ＷＬ_Ｂの周囲に位置する領域に形成される。

半導体基板２の表面には、例えばシリコン酸化膜である層間絶縁膜１２が配置される。層間絶縁膜１２の上面は、上述した埋込絶縁膜１３の上面と同一の平面を構成する。

層間絶縁膜１２の上面（第１の平面）には、それぞれｘ方向に延在する複数のビット線ＢＬ（第１の配線）が配置される。各ビット線ＢＬは、金属シリサイド膜と、金属シリサイド膜の上面に接する金属窒化膜と、金属窒化膜の上面に接する金属膜と、からなる金属積層膜により構成される。各ビット線ＢＬの上面には、例えばシリコン窒化膜であるマスク膜２０が配置される。マスク膜２０の側面とビット線ＢＬの側面とは、同一の平面を構成している。各ビット線ＢＬのｙ方向の幅Ｙ_ＢＬは、Ｆ値（４０ｎｍ）より小さい２６ｎｍである。また、図２に示すビット線ＢＬの高さＺ_ＢＬは３０ｎｍであり、マスク膜２０の高さＺ_２０は１２０ｎｍである。したがって、ビット線ＢＬの下面からマスク膜２０の上面までの距離（Ｚ_ＢＬ＋Ｚ_２０）は１５０ｎｍとなる。

各ビット線ＢＬのｙ方向の配置は、ｘ方向に並ぶ一連の活性領域Ｋそれぞれの活性領域Ｋ２の上方を、１本のビット線ＢＬが通過することとなるように決定される。したがって、図１に示すビット線ＢＬのｙ方向の配置ピッチＰ_ＢＬは、活性領域Ｋのｙ方向の配置ピッチと同じＦ値の２倍（８０ｎｍ）となる。各ビット線ＢＬは、層間絶縁膜１２を貫通するビット線コンタクトプラグＢＬＣにより、対応する各活性領域Ｋ２に形成された不純物拡散層７と接続される。ビット線コンタクトプラグＢＬＣは、ｎ型不純物含有シリコン膜によって構成される。ここで、本実施の形態では各ビット線ＢＬが直線状であるとしているが、必ずしも直線状でなくてもよく、ｘ方向に並ぶ一連の活性領域Ｋそれぞれの活性領域Ｋ２の上方を通過しつつ、全体としてｘ方向に延在していればよい。

各ビット線ＢＬのｙ方向の両端部には、例えばシリコン酸化膜（ＳｉＯ_２）からなるサイドウォール絶縁膜２１（第１の絶縁膜）と、例えばシリコン窒化膜（ＳｉＮ）からなるライナー絶縁膜２２（第２の絶縁膜）とが配置される。これらサイドウォール絶縁膜２１及びライナー絶縁膜２２は、ビット線ＢＬ及びマスク膜２０とともに、図１（ａ）に示すビット線構造体ＢＬＳ（配線構造体）を構成している。以下、このビット線構造体ＢＬＳの内部構造について、図２も参照しながら詳しく説明する。

サイドウォール絶縁膜２１は、ビット線ＢＬ及びマスク膜２０を形成した後、ＡＬＤ(Atomic Layer Deposition)法によって５ｎｍ厚のシリコン酸化膜を成膜し、エッチバックすることによって形成されたサイドウォール状の絶縁膜である。したがって、サイドウォール絶縁膜２１の膜厚Ｙ_２１（ｙ方向の膜厚）は５ｎｍとなる。エッチバックは、層間絶縁膜１２の上面からサイドウォール絶縁膜２１の上端２１ａまでの高さＺ_２１が１３０ｎｍとなるように行われる。上述したように、ビット線ＢＬの下面からマスク膜２０の上面までの距離（Ｚ_ＢＬ＋Ｚ_２０）は１５０ｎｍであるから、エッチバックの結果、マスク膜２０のｙ方向の側面のうち上端から距離Ｚ１＝２０ｎｍの部分はサイドウォール絶縁膜２１によって覆われていない状態となる。

一方、ライナー絶縁膜２２は、サイドウォール絶縁膜２１を形成した後、ＡＬＤ法により、サイドウォール絶縁膜２１の成膜時の膜厚より厚い膜厚でシリコン窒化膜を成膜することによって得られるサイドウォール状の絶縁膜である。本実施の形態では、ライナー絶縁膜２２の成膜時の膜厚を１０ｎｍとする。サイドウォール絶縁膜２１のようなエッチバックは行わないので、図１（ｃ）に示すように、ライナー絶縁膜２２は、マスク膜２０の上面及び層間絶縁膜１２の上面にも残存している。なお、図１（ｂ）（ｃ）及び図２では、マスク膜２０の上面に残るライナー絶縁膜２２をライナー絶縁膜２２ｂ、層間絶縁膜１２の上面に残るライナー絶縁膜２２をライナー絶縁膜２２ｃ、その他のライナー絶縁膜２２をライナー絶縁膜２２ａと表記している。

ライナー絶縁膜２２ｂの膜厚Ｚ_２２ｂは、成膜時の膜厚に等しい１０ｎｍである（ライナー絶縁膜２２ｃも同様）。したがって、ライナー絶縁膜２２ｂの上面からサイドウォール絶縁膜２１までの距離Ｚ２（＝Ｚ１＋Ｚ_２２ｂ）は３０ｎｍとなる。ここで、本実施の形態では、距離Ｚ２の値がライナー絶縁膜２２の成膜時の膜厚（１０ｎｍ）の３倍となるように、距離Ｚ１、すなわちサイドウォール絶縁膜２１のエッチバック量を決定している。より詳細には、距離Ｚ１は、距離Ｚ２の値がライナー絶縁膜２２の成膜時の膜厚の３倍〜８倍（＝距離Ｚ１がライナー絶縁膜２２の成膜時の膜厚の２倍〜７倍）となるように決定される。これは、距離Ｚ２の値がライナー絶縁膜２２の成膜時の膜厚の３倍より小さいと、コンタクトホールＨ４を形成する際のエッチングによりサイドウォール絶縁膜２１が消滅するおそれが大きくなる一方、距離Ｚ２の値がライナー絶縁膜２２の成膜時の膜厚の８倍より小さいと、サイドウォール絶縁膜２１の上端２１ａの位置を制御することが困難になることを考慮したものである。なお、サイドウォール絶縁膜２１の上端２１ａの位置をより高精度に制御する観点から、距離Ｚ２の値がライナー絶縁膜２２の成膜時の膜厚の３倍〜５倍（＝距離Ｚ１がライナー絶縁膜２２の成膜時の膜厚の２倍〜４倍）となるように距離Ｚ１を決定することが、より好適である。

ライナー絶縁膜２２ａは、後述するコンタクトホールＨ４が形成されない部分では、１０ｎｍの一定膜厚でビット線ＢＬ及びマスク膜２０の側面に残存する。しかし、コンタクトホールＨ４が形成される部分では、コンタクトホールＨ４形成のためのエッチングによって削られる部分が生ずるため、図２に示すような複雑な形状となる。以下、コンタクトホールＨ４が形成される部分におけるライナー絶縁膜２２ａの形状について、図２を参照しながら詳しく説明する。

図２に示すように、コンタクトホールＨ４が形成される部分におけるライナー絶縁膜２２ａは、６つの部分ライナー絶縁膜２２ａａ〜２２ａｆによって構成される。

部分ライナー絶縁膜２２ａａは、ライナー絶縁膜２２ａの最上部であり、ライナー絶縁膜２２ｂと接続している。部分ライナー絶縁膜２２ａａの上面はマスク膜２０の側面に対して傾斜しているが、これは成膜時に形成される傾斜が残存しているものである。また、部分ライナー絶縁膜２２ａａのｙ方向の最大膜厚Ｙ_２２ａａは、成膜時の１０ｎｍより小さくなっているが、これは、コンタクトホールＨ４を形成する際のエッチングにより削られたためである。ビット線ＢＬのｙ方向の幅Ｙ_ＢＬ及び配置ピッチＰ_ＢＬ、並びにコンタクトホールＨ４のｙ方向の幅Ｙ_Ｈ４を用いると、膜厚Ｙ_２２ａａは（Ｐ_ＢＬ−Ｙ_ＢＬ−Ｙ_Ｈ４）／２に等しい値となる。Ｙ_ＢＬ，Ｐ_ＢＬはそれぞれ上述したように２６ｎｍ，８０ｎｍであり、幅Ｙ_Ｈ４は後述するように４０ｎｍであるので、上記の式より膜厚Ｙ_２２ａａは７ｎｍとなる。なお、幅Ｙ_Ｈ４をより大きな値に設定すれば、部分ライナー絶縁膜２２ａａは完全に除去され、膜厚Ｙ_２２ａａは０となる。

部分ライナー絶縁膜２２ａｂは、部分ライナー絶縁膜２２ａａの下端に接続する部分であり、サイドウォール絶縁膜２１を介さずに直接マスク膜２０を覆っている。部分ライナー絶縁膜２２ａｂの膜厚は、コンタクトホールＨ４を形成する際のエッチングにより、部分ライナー絶縁膜２２ａａの最大膜厚Ｙ_２２ａａに等しくなっている。部分ライナー絶縁膜２２ａｂの側面は、マスク膜２０の側面と平行である。したがって、部分ライナー絶縁膜２２ａｂの部分におけるビット線構造体ＢＬＳ（図２に示す部分ＢＬＳａ）のｙ方向の幅Ｙ３は、ビット線ＢＬのｙ方向の幅Ｙ_ＢＬに膜厚Ｙ_２２ａａの２倍を足してなる値となる。

部分ライナー絶縁膜２２ａｃは、部分ライナー絶縁膜２２ａｂの下端に接続する部分である。部分ライナー絶縁膜２２ａｃの上面は、コンタクトホールＨ４を形成する際のエッチングによって部分ライナー絶縁膜２２ａａの上面が下降したものであり、部分ライナー絶縁膜２２ａａと同様にマスク膜２０の側面に対して傾斜している。部分ライナー絶縁膜２２ａｃの上端はサイドウォール絶縁膜２１の上端２１ａより上側に位置しているが、これは意図的にそのようにしているものであり、これにより、コンタクトホールＨ４を形成する際にサイドウォール絶縁膜２１がコンタクトホールＨ４内に露出し、その結果として後述する層間絶縁膜２３とともにサイドウォール絶縁膜２１がエッチングされてしまうことが防止されている。この点については、後ほど半導体装置１の製造方法を説明する際に、再度より詳しく説明する。

部分ライナー絶縁膜２２ａｄは、部分ライナー絶縁膜２２ａｃの下端に接続する部分であり、サイドウォール絶縁膜２１を介してマスク膜２０を覆っている。ライナー絶縁膜２２が形成される際、マスク膜２０の側面にサイドウォール絶縁膜２１が存在していることから、ライナー絶縁膜２２の表面にはサイドウォール絶縁膜２１の上端２１ａに対応する傾斜面が形成される。部分ライナー絶縁膜２２ａｄは、この傾斜面がコンタクトホールＨ４を形成する際のエッチングで削られることによって形成されたものである。したがって、部分ライナー絶縁膜２２ａｄの膜厚Ｙ_２２ａｄは成膜時の１０ｎｍより小さくなり、具体的には１０−Ｙ_２１に等しい値となる。Ｙ_２１は上述したように５ｎｍであるから、Ｙ_２２ａｄも５ｎｍとなる。また、部分ライナー絶縁膜２２ａｄの部分におけるビット線構造体ＢＬＳ（図２に示す部分ＢＬＳｂ）のｙ方向の幅Ｙ２は、Ｙ_ＢＬ＋２・Ｙ_２１＋２・Ｙ_２２ａｄ＝４６ｎｍとなる。

部分ライナー絶縁膜２２ａｅは、部分ライナー絶縁膜２２ａｄの下端に接続する部分である。部分ライナー絶縁膜２２ａｅの上面は、上述した傾斜面（サイドウォール絶縁膜２１に起因してライナー絶縁膜２２の表面に生ずる傾斜面）がコンタクトホールＨ４を形成する際のエッチングによって下降したものである。

部分ライナー絶縁膜２２ａｆは、部分ライナー絶縁膜２２ａｅの下端に接続する部分であり、サイドウォール絶縁膜２１を介してマスク膜２０を覆っている。部分ライナー絶縁膜２２ａｆは、コンタクトホールＨ４を形成する際のエッチングによって削られずに残存したライナー絶縁膜２２であり、その膜厚Ｙ_２２ａｆは１０ｎｍとなっている。したがって、ビット線ＢＬ付近におけるビット線構造体ＢＬＳ（図２に示す部分ＢＬＳａ）のｙ方向の幅Ｙ１は、Ｙ_ＢＬ＋２・Ｙ_２１＋２・Ｙ_２２ａｆ＝５６ｎｍとなる。これは、ビット線構造体ＢＬＳのｙ方向の幅の最大値であることから、ｙ方向に隣接するビット線構造体ＢＬＳ間のスペースのｙ方向の幅Ｙ_Ｓは、Ｐ_ＢＬ−Ｙ１＝２４ｎｍとなる。

さて、以上のような形状を有するサイドウォール絶縁膜２１及びライナー絶縁膜２２は、２つの役割を担っている。ひとつは、コンタクトホールＨ４を形成する際に、ビット線ＢＬがコンタクトホールＨ４内に露出してしまうことを防止する役割である。仮にライナー絶縁膜２２がシリコン酸化膜で形成されているとすると、シリコン酸化膜である層間絶縁膜２３にコンタクトホールＨ４を形成するためのエッチングの際に、少し位置がずれただけで、ビット線ＢＬがコンタクトホールＨ４内に露出してしまう。これに対して半導体装置１では、ライナー絶縁膜２２をシリコン窒化膜によって構成していることから、コンタクトホールＨ４を形成するためのエッチングにシリコン酸化膜に対するシリコン窒化膜の選択比が小さいエッチングを用いることで、仮にコンタクトホールＨ４の位置がビット線ＢＬに近づく方向にずれたとしても、ビット線ＢＬがライナー絶縁膜２２によって覆われた状態を維持できる。したがって、コンタクトホールＨ４を形成する際に、コンタクトホールＨ４内へのビット線ＢＬの露出が防止されることになる。

もうひとつは、コンタクトホールＨ４内に形成される容量コンタクトプラグＣＣと、ビット線ＢＬとの間の寄生容量を小さくする役割である。サイドウォール絶縁膜２１は、シリコン窒化膜（比誘電率：約７．５）より比誘電率の小さいシリコン酸化膜（比誘電率：約３．９）で形成されているので、半導体装置１では、サイドウォール絶縁膜２１を用いない場合に比べ、容量コンタクトプラグＣＣとビット線ＢＬとの間の寄生容量が小さくなっている。

なお、本実施の形態ではライナー絶縁膜２２の構成材料としてシリコン窒化膜（ＳｉＮ）を用いているが、ドライエッチング法におけるエッチング速度がシリコン酸化膜よりも遅いものであれば、シリコン窒化膜以外の材料によってライナー絶縁膜２２を構成することも可能である。そのような材料としては、例えば、カーボン含有シリコン窒化膜（ＳｉＣＮ）や、シリコン窒化膜（ＳｉＮ）の上にシリコン酸窒化膜（ＳｉＯＮ）を積層してなる積層膜などが挙げられる。中でもカーボン含有シリコン窒化膜（ＳｉＣＮ）は、比誘電率が約４．８とシリコン窒化膜に比べて小さいため、カーボン含有シリコン窒化膜（ＳｉＣＮ）によってライナー絶縁膜２２を構成することで、容量コンタクトプラグＣＣとビット線ＢＬとの間の寄生容量をより低減することが可能になる。

また、サイドウォール絶縁膜２１としては、シリコン酸化膜（ＳｉＯ_２）以外の低比誘電率の膜、例えばフッ素含有シリコン酸化膜（ＳｉＯＦ、比誘電率：約３.５）や炭素含有シリコン酸化膜（ＳｉＯＣ、比誘電率：３.０）などを用いることも可能である。

その他の構成についての説明を続ける。図１（ｂ）（ｃ）に示すように、層間絶縁膜１２の上面に残存するライナー絶縁膜２２ｃの上面には、シリコン酸化膜である層間絶縁膜２３が形成される。層間絶縁膜２３の上面は、ライナー絶縁膜２２ｂの上面と同一の平面を構成している。

層間絶縁膜２３には、不純物拡散層８（不純物拡散層８_Ａ，８_Ｂ）の上方に相当する位置に、コンタクトホールＨ４（コンタクトホールＨ４_Ａ，Ｈ４_Ｂ）が形成される。コンタクトホールＨ４は層間絶縁膜２３を貫通する貫通孔であり、底面に対応する不純物拡散層８が露出している。コンタクトホールＨ４の平面形状は、本実施の形態では、図１（ａ）に示すようにｘ方向の幅Ｘ_Ｈ４及びｙ方向の幅Ｙ_Ｈ４がともにＦ値（４０ｎｍ）に等しい正方形である。ただし、コンタクトホールＨ４の平面形状として、円形、角丸四角形、楕円形、長方形などの他の形状を採用することも可能である。

コンタクトホールＨ４のｙ方向の位置は、隣接するビット線構造体ＢＬＳ間のちょうど真ん中となるように決定される。しかし、上述したように、隣接するビット線構造体ＢＬＳ間のスペースのｙ方向の幅Ｙ_Ｓは２４ｎｍであり、これはコンタクトホールＨ４のｙ方向の幅Ｙ_Ｈ４（＝４０ｎｍ）より小さな値であることから、コンタクトホールＨ４を設けるために層間絶縁膜２３をエッチングする際には、必然的に、ビット線構造体ＢＬＳの一部も削られることになる。その結果、上述したように、ライナー絶縁膜２２が複雑な形状を呈することになる。

コンタクトホールＨ４の内側面には、サイドウォール状に形成されたシリコン窒化膜であるサイドウォール絶縁膜３０（第３の絶縁膜）が配置される。サイドウォール絶縁膜３０のｙ方向の膜厚Ｙ_３０は５ｎｍである。サイドウォール絶縁膜３０は、コンタクトホールＨ４の内側面全体を覆っている。なお、サイドウォール絶縁膜３０とライナー絶縁膜２２ａとは、図１（ａ）のＡ−Ａ線に対応する断面で見た場合、図２に示すように、ひとつのサイドウォール窒化膜６０を構成する。

コンタクトホールＨ４の内部（サイドウォール絶縁膜３０の内側）には、容量コンタクトプラグＣＣが埋め込まれる。より具体的には、コンタクトホールＨ４_Ａ（第１の貫通孔）には容量コンタクトプラグＣＣ_Ａ（第２の配線）が埋め込まれ、コンタクトホールＨ４_Ｂ（第２の貫通孔）には容量コンタクトプラグＣＣ_Ｂ（第３の配線）が埋め込まれる。容量コンタクトプラグＣＣは、図１（ｃ）に示すように、下部コンタクトプラグ３１と上部コンタクトプラグ３２の積層膜によって構成される導電体であり、上部コンタクトプラグ３２の上面は、ライナー絶縁膜２２ｂの上面と同一の平面を構成している。

容量コンタクトプラグＣＣ_Ａの下面は対応する不純物拡散層８_Ａに接続され、上面は対応する記憶素子ＳＮ_Ａに接続される。同様に、容量コンタクトプラグＣＣ_Ｂの下面は対応する不純物拡散層８_Ｂに接続され、上面は対応する記憶素子ＳＮ_Ｂに接続される。これにより各容量コンタクトプラグＣＣは、対応する不純物拡散層８と、対応する記憶素子ＳＮとを互いに接続する役割を果たす。

容量コンタクトプラグＣＣはまた、図２に示すように、ビット線構造体ＢＬＳの部分ＢＬＳａに対応する部分ＣＣａと、ビット線構造体ＢＬＳの部分ＢＬＳｂに対応する部分ＣＣｂと、ビット線構造体ＢＬＳの部分ＢＬＳｃに対応する部分ＣＣｃとを有して構成される。部分ＣＣａのｙ方向の幅Ｃ１は、ｙ方向に隣接するビット線構造体ＢＬＳ間のスペースのｙ方向の幅Ｙ_Ｓ（２４ｎｍ）からサイドウォール絶縁膜３０のｙ方向の膜厚Ｙ_３０（５ｎｍ）の２倍を引いてなる値（１４ｎｍ）となる。部分ＣＣｂのｙ方向の幅Ｃ２は、ｙ方向に隣接するビット線構造体ＢＬＳ間のスペースのｙ方向の幅Ｙ_Ｓ（２４ｎｍ）に等しい値（２４ｎｍ）となる。部分ＣＣｃのｙ方向の幅Ｃ３は、コンタクトホールＨ４のｙ方向の幅Ｙ_Ｈ４（４０ｎｍ）からサイドウォール絶縁膜３０のｙ方向の膜厚Ｙ_３０（５ｎｍ）の２倍を引いてなる値（３０ｎｍ）となる。

層間絶縁膜２３の上面には、下から順に、シリコン窒化膜であるストッパー膜４０と、シリコン酸化膜である層間絶縁膜４１とが配置される。これらストッパー膜４０及び層間絶縁膜４１には、容量コンタクトプラグＣＣごとに、円筒状の貫通孔であるシリンダーホールＨ５が設けられる。各シリンダーホールＨ５の内部には、シリンダーホールＨ５の内表面の全体を覆うように形成された有底筒状の導電膜である下部電極４２が配置される。この下部電極４２は、対応する記憶素子ＳＮの一方の電極を構成しており、下面で対応する容量コンタクトプラグＣＣの上面に接続される。

記憶素子ＳＮは、上記の下部電極４２に加え、容量絶縁膜４３と、各記憶素子ＳＮに共通な上部電極４４とを含んで構成される。上部電極４４は、有底筒状の下部電極４２の内側と下部電極４２の上側とに配置され、容量絶縁膜４３を挟んで各下部電極４２と対向している。したがって、本実施の形態による記憶素子ＳＮは、シリンダ状のキャパシタとなっている。なお、記憶素子ＳＮとしては、クラウン型又はピラー型のキャパシタを用いてもよいし、相変化素子や抵抗変化素子などのキャパシタ以外の素子を用いてもよい。

上部電極４４の上面にはシリコン酸化膜である層間絶縁膜４５が形成され、層間絶縁膜４５の上面には各種の金属配線４７が形成される。上部電極４４は、層間絶縁膜４５を貫通するコンタクトプラグ４６により、いずれかの金属配線４７に接続される。金属配線４７の上面には、シリコン酸化膜である保護膜４８が形成される。保護膜４８は、金属配線４７を保護する役割を果たす。

以上説明したように、本実施の形態による半導体装置１によれば、相対的に大きな比誘電率を有するライナー絶縁膜２２が容量コンタクトプラグＣＣを形成するためのエッチングからサイドウォール絶縁膜２１を保護する役割を果たすので、ビット線ＢＬと容量コンタクトプラグＣＣの間に、相対的に小さな比誘電率を有するサイドウォール絶縁膜２１を介在させることができる。したがって、微細化が進展した半導体装置１において、横方向に延在するビット線ＢＬと縦方向に延在する容量コンタクトプラグＣＣの間に生ずる寄生容量を小さくすることが可能になる。

次に、本実施の形態による半導体装置１の製造方法について、図３〜図１９を参照しながら説明する。

まず熱酸化法により、図３に示すように、Ｐ型のシリコン基板である半導体基板２の上面にシリコン酸化膜（ＳｉＯ_２）からなる犠牲膜３を形成する。続いて、その上面に、熱ＣＶＤ(Chemical Vapor Deposition)法により、シリコン窒化膜（Ｓｉ_３Ｎ_４）からなるマスク膜４を形成する。

次に、フォトリソグラフィ法およびドライエッチング法を用いて、犠牲膜３及びマスク膜４を活性領域Ｋのパターン（Ｘ方向に対して傾斜する方向に延在する島状のパターン）にパターニングする。このパターンの短辺は、Ｆ値に等しい４０ｎｍとする。そして、このパターンをマスクとするドライエッチング法により、活性領域Ｋを区画するための素子分離溝Ｈ１を半導体基板２に形成する。素子分離溝Ｈ１は、活性領域Ｋを取り囲む凹形状のパターンとなる。このとき、活性領域Ｋとなる半導体基板２の領域は、マスク膜４で覆われている。

次に、ＣＶＤ法により素子分離溝Ｈ１を埋設する膜厚でシリコン酸化膜を形成し、図４に示すように、マスク膜４の上面が露出するまでＣＭＰ(Chemical Mechanical Polishing)処理を行う。これにより、素子分離溝Ｈ１に素子分離用絶縁膜５が埋め込まれる。この後さらにウェットエッチング法により、図５に示すように、半導体基板２の上面より上方に形成されているマスク膜４、犠牲膜３、及び素子分離用絶縁膜５を除去する。そして、半導体基板２の表面にリンなどのＮ型不純物をイオン注入することにより、各活性領域Ｋの表面近傍にｎ型の不純物拡散層６を形成する。

次に、ＣＶＤ法により、図６に示すように、半導体基板２の上面に例えば厚さ５０ｎｍのシリコン酸化膜からなる層間絶縁膜１２と、図示しない非晶質カーボン膜などのハードマスク膜とを順次形成する。そして、フォトリソグラフィ法及びドライエッチング法によって、ハードマスク膜および層間絶縁膜１２をゲート電極溝Ｈ２のパターン（ゲートトレンチパターン）にパターニングする。ゲートトレンチパターンは、ｙ方向に並置される複数の活性領域Ｋに跨る直線パターンとなる。また、１つの活性領域Ｋあたり２本のゲートトレンチパターンが平行に配置される。ゲートトレンチパターンの底面には、半導体基板２の表面と、素子分離用絶縁膜５の表面とがｙ方向に交互に露出する。

続いて、半導体基板２と素子分離用絶縁膜５とを等速でエッチングすることにより、半導体基板２にゲート電極溝Ｈ２を形成する。なお、半導体基板２と素子分離用絶縁膜５と別々にエッチングすることにより、半導体基板２にゲート電極溝Ｈ２を形成してもよい。ゲート電極溝Ｈ２の形成により、各活性領域Ｋが活性領域Ｋ１〜Ｋ３の３つに分割される。その後、図示しないハードマスク膜を選択的に除去する。

次に、図７に示すように、ゲート電極溝Ｈ２の内面にゲート絶縁膜１０を形成する。ゲート絶縁膜１０としては、熱酸化法で形成したシリコン酸化膜などが好適に利用できる。その後、ＣＶＤ法によって、窒化チタン（ＴｉＮ）やタングステン（Ｗ）からなる導電膜を順次堆積し、ドライエッチング法によって、ゲート電極溝Ｈ２の底部だけに残留するように導電膜をエッチバックする。これにより、ゲート電極溝Ｈ２の下部を埋設するワード線ＷＬが形成される。

次に、ＣＶＤ法によって全面にシリコン窒化膜を成膜することにより、ゲート電極溝Ｈ２の内部をシリコン窒化膜によって埋設する。そして、層間絶縁膜１２の上面が露出するまでこのシリコン窒化膜をエッチバックすることにより、図８に示すように、ゲート電極溝Ｈ２の上部を、ワード線ＷＬの上面を覆う埋込絶縁膜１３によって埋設する。この工程の後、埋込絶縁膜１３の上面と層間絶縁膜１２の上面とは同一の平面を構成する。

次に、プラズマＣＶＤ法によって厚さ６０ｎｍの非晶質シリコン膜などを成膜することにより、全面にマスク膜５０を形成する。そして、フォトリソグラフィ法およびドライエッチング法を用いて活性領域Ｋ２の上方におけるマスク膜５０を除去することにより、マスク膜５０をビット線コンタクトプラグＢＬＣのパターンにパターニングした後、マスク膜５０をマスクとするドライエッチング法により、マスク膜５０の除去によって露出した層間絶縁膜１２をエッチングする。これにより、図９に示すように、底面に不純物拡散層６が露出したホール状のビットコンタクト開口Ｈ３が形成される。その後、ビットコンタクト開口Ｈ３を通じて半導体基板２の表面にヒ素などのＮ型不純物を再度イオン注入することにより、ビットコンタクト開口Ｈ３の底面に露出した不純物拡散層６を不純物拡散層７とする。不純物拡散層７は、上述したように、セルトランジスタＴｒ_Ａ，Ｔｒ_Ｂに共通な一方の被制御電極（ソース又はドレイン）として機能する。

続いて、熱ＣＶＤ法により、リンなどのＮ型の不純物を含有するシリコン膜からなる導電膜を堆積する。そして、層間絶縁膜１２の上面および埋込絶縁膜１３の上面が露出するまで、この導電膜とマスク膜５０とを除去する。この工程の後、ビットコンタクト開口Ｈ３の内部には導電膜が残留し、図１０に示すように、下面で不純物拡散層７に接続するビット線コンタクトプラグＢＬＣを構成する。

次に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステンシリサイド（ＷＳｉ_２）膜およびタングステン（Ｗ）膜を、スパッタ法もしくはＣＶＤ法により順次堆積することにより、積層導電膜を形成する。なお、シリコンからなるビット線コンタクトプラグＢＬＣの上面に形成されたチタン膜は成膜と同時にチタンシリサイドに変換され、接触抵抗の低減に寄与する。積層導電膜の膜厚は３０ｎｍとする。積層導電膜を形成したら、さらにプラズマＣＶＤ法により、厚さ１２０ｎｍのシリコン窒化膜を成膜する。そして、フォトリソグラフィ法およびドライエッチング法を用いてシリコン窒化膜及び積層導電膜を順次パターニングすることにより、図１１に示すように、ビット線ＢＬと、ビット線ＢＬの上面を覆うマスク膜２０とを形成する。ビット線ＢＬの幅Ｙ_ＢＬ及び配置ピッチＰ_ＢＬはそれぞれ、上述したように２６ｎｍ、８０ｎｍとする。したがって、ビット線ＢＬ間のスペース幅Ｙ_Ｓ１は５４ｎｍとなる。ビット線ＢＬの下面は、ｘ方向に並ぶ一連のビット線コンタクトプラグＢＬＣの上面と接続している。

次に、ＡＬＤ法により、ビット線ＢＬの側面を覆うように、厚さ５ｎｍのシリコン酸化膜を全面に成膜する。そして、シリコン酸化膜のエッチバックを行うことにより、図１２に示すように、ｙ方向の最大厚みＹ_２１が５ｎｍであるサイドウォール絶縁膜２１をビット線ＢＬの側面に形成する。このエッチバックにより、サイドウォール絶縁膜２１の上面は、図１２（ｂ）（ｃ）に示すように傾斜する。

上記エッチバックでは、図２を参照して上述したように、マスク膜２０の上面からサイドウォール絶縁膜２１の上端２１ａまでの距離Ｚ１が後に成膜するライナー絶縁膜２２の成膜時の膜厚（１０ｎｍ）の２倍〜７倍、より好ましくは２倍〜４倍となるように、エッチバック量を制御する。その理由は、上述したとおりである。本実施の形態では、距離Ｚ１が２０ｎｍとなるように、エッチバック量を制御している。その結果、層間絶縁膜１２の上面からサイドウォール絶縁膜２１の上端２１ａまでの距離Ｚ_２１（図２参照）は１３０ｎｍとなるので、ビット線ＢＬのｙ方向の側面はサイドウォール絶縁膜２１により完全に覆われた状態となる。

なお、サイドウォール絶縁膜２１は、厚さ０.５〜１.０ｎｍ（サイドウォール絶縁膜２１の厚みの１０％〜２０％）の範囲の膜厚を有するシリコン窒化膜の上にシリコン酸化膜を形成してなる積層膜としてもよい。こうすることで、ビット線ＢＬの側面の酸化を防止することが可能になる。

次に、ＡＬＤ法により、図１３に示すように、厚さＹ_２２が１０ｎｍのシリコン窒化膜からなるライナー絶縁膜２２を全面に成膜する。これにより、隣接するビット線ＢＬ間のスペースの幅Ｙ_Ｓ（ライナー絶縁膜２２の表面間の距離）は、上述したように２４ｎｍとなる。この時点でライナー絶縁膜２２には、図１３に示すように、上述した部分ライナー絶縁膜２２ａａ，２２ａｅ（図２を参照）に相当する傾斜部が形成される。

次に、隣接するビット線ＢＬ間のスペースを充填するように、回転塗布法によりポリシラザン有機膜を形成する。そして、オゾン等の酸化性雰囲気で熱処理することにより、ポリシラザン有機膜をシリコン酸化膜に変換する。その後、ＣＭＰ法によってライナー絶縁膜２２の上面が露出するまでシリコン酸化膜の上面を平坦化することにより、図１４に示すように、層間絶縁膜２３を形成する。層間絶縁膜２３の高さＺ_２３は、１５０ｎｍとなる。なお、ライナー絶縁膜２２は、厚さ０.５〜２.０ｎｍ（ライナー絶縁膜２２の厚みの５％〜２０％）の範囲の膜厚を有するシリコン酸窒化膜（ＳｉＯＮ）をシリコン窒化膜（ＳｉＮ）上に形成してなる積層膜としてもよい。こうすることで、層間絶縁膜２３の形成が容易になる。

次に、ＣＶＤ法によって、図１５に示すように、層間絶縁膜２３の上面及びライナー絶縁膜２２の上面を覆う厚さ２０ｎｍのシリコン窒化膜からなるマスク膜５１を成膜する。そして、フォトリソグラフィ法とドライエッチング法によって、マスク膜５１に、容量コンタクトプラグＣＣの形成位置に対応する開口Ｈ４ａを設ける。本実施の形態では、開口Ｈ４ａの平面形状を、ｘ方向の幅及びｙ方向の幅がともにＦ値（４０ｎｍ）に等しい正方形とする。隣接するビット線ＢＬ間のスペースの幅Ｙ_Ｓが２４ｎｍであることから、開口Ｈ４ａは、平面的に見てライナー絶縁膜２２の一部と重なっている。また、各開口Ｈ４ａは、平面的に見て、素子分離用絶縁膜５と、活性領域Ｋ１，Ｋ３のいずれか一方と重なる位置に形成される。

次に、異方性ドライエッチング法によって開口Ｈ４ａの底面に露出する層間絶縁膜２３を除去することにより、図１６に示すように、開口Ｈ４ｂを形成する。開口Ｈ４ｂの底面には、層間絶縁膜１２の上面に形成されたライナー絶縁膜２２が露出する。また、開口Ｈ４ｂの側面には、ライナー絶縁膜２２及び層間絶縁膜２３が露出する。このエッチングは、開口Ｈ４ｂの側面にライナー絶縁膜２２が露出している部分に関しては、いわゆるＳＡＣ(Self Alignment Contact)法によるエッチングとなる。また、このエッチングは、流量２５ｓｃｃｍのヘキサフルオロ−１，３−ブタジエン（Ｃ_４Ｆ_６）と流量２５ｓｃｃｍの酸素（Ｏ_２）とを原料ガスとして用い、ソースパワーを１７００Ｗ、バイアスパワーを３０００Ｗ、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとする条件で行うことが好ましい。この条件で行うエッチングにおけるシリコン酸化膜とシリコン窒化膜の選択比（＝シリコン酸化膜のエッチング速度／シリコン窒化膜のエッチング速度）は、２０となる。

図１５と図１６を比較すると理解されるように、上記エッチングにより、シリコン酸化膜だけでなくシリコン窒化膜も、少しではあるがエッチングされる。具体的に説明すると、まずマスク膜５１の膜厚は２０ｎｍから１２．５ｎｍまで、７．５ｎｍだけ減少する。また、ライナー絶縁膜２２に生じている傾斜部分（部分ライナー絶縁膜２２ａａ，２２ａｅ）がそれぞれの上面からエッチングされ、その結果として、図１６に示すように、部分ライナー絶縁膜２２ａａの一部が７．５ｎｍだけ下降して部分ライナー絶縁膜２２ａｃを形成するとともに、部分ライナー絶縁膜２２ａｅの位置が７．５ｎｍだけ下降する。

なお、下降後の部分ライナー絶縁膜２２ａｅはサイドウォール絶縁膜２１の上端より低い場所に位置することになるが、ライナー絶縁膜２２の膜厚（１０ｎｍ）がサイドウォール絶縁膜２１の膜厚（５ｎｍ）より大きいので、上記エッチングによってサイドウォール絶縁膜２１が開口Ｈ４ｂ内に露出することはない。

次に、異方性ドライエッチング法によって開口Ｈ４ｂの底面に露出するライナー絶縁膜２２を除去することにより、図１７に示すように、開口Ｈ４ｃを形成する。開口Ｈ４ｃのｙ方向の側面はライナー絶縁膜２２によって構成され、ｘ方向の側面は層間絶縁膜２３によって構成される。また、開口Ｈ４ｃの底面は、層間絶縁膜１２と、開口Ｈ４ｃの位置によっては埋込絶縁膜１３とで構成される。このエッチングは、流量８０ｓｃｃｍのトリフルオロメタン（ＣＨＦ_３）と流量２０ｓｃｃｍの酸素（Ｏ_２）と流量１５０ｓｃｃｍのアルゴン（Ａｒ）とを原料ガスとして用い、ソースパワーを１７００Ｗ、バイアスパワーを３０００Ｗ、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとする条件で行うことが好ましい。

上記エッチングは、１０ｎｍ厚のシリコン窒化膜からなるライナー絶縁膜２２を除去するために行うものである。したがって、マスク膜５１の膜厚は１２．５ｎｍから２．５ｎｍまで、１０ｎｍ減少する。また、部分ライナー絶縁膜２２ａｃ，２２ａｅそれぞれの位置が１０ｎｍずつ下降する。このエッチングによっても、ライナー絶縁膜２２の膜厚（１０ｎｍ）がサイドウォール絶縁膜２１の膜厚（５ｎｍ）より大きいことから、サイドウォール絶縁膜２１が開口Ｈ４ｃ内に露出することはない。

次に、異方性ドライエッチング法によって開口Ｈ４ｃの底面に露出する層間絶縁膜１２を除去することにより、図１８に示すように、コンタクトホールＨ４を完成させる。ここでは、シリコン窒化膜からなるライナー絶縁膜２２をマスクとするＳＡＣ法によってシリコン酸化膜からなる層間絶縁膜１２をエッチングすることにより、開口Ｈ４ｃを層間絶縁膜１２内に延長している。コンタクトホールＨ４の側面は、ライナー絶縁膜２２及び層間絶縁膜１２，２３と、コンタクトホールＨ４の位置によっては埋込絶縁膜１３とで構成される。また、コンタクトホールＨ４の底面には、不純物拡散層６と素子分離用絶縁膜５とが露出する。このエッチングは、開口Ｈ４ａの底面に露出する層間絶縁膜２３を除去したときと同じ条件の下で行うことが好適である。その場合、シリコン酸化膜とシリコン窒化膜の選択比は、上述したように２０となる。

上記の条件で膜厚５０ｎｍのシリコン酸化膜からなる層間絶縁膜１２を除去すると、２．５ｎｍ分のシリコン窒化膜がエッチングされる。したがって、残厚２.５ｎｍのマスク膜５１は完全に除去されるので、コンタクトホールＨ４の形成領域以外の領域では、図１８（ａ）に示すように、ライナー絶縁膜２２と層間絶縁膜２３とが露出する。また、部分ライナー絶縁膜２２ａｃ，２２ａｅそれぞれの位置がさらに２．５ｎｍずつ下降する。このエッチングによっても、ライナー絶縁膜２２の膜厚（１０ｎｍ）がサイドウォール絶縁膜２１の膜厚（５ｎｍ）より大きいことから、サイドウォール絶縁膜２１がコンタクトホールＨ４内に露出することはない。

ここで、もし仮にサイドウォール絶縁膜２１の上端がより高い位置にあるとすると、上記のようにエッチングを進めた結果、サイドウォール絶縁膜２１がコンタクトホールＨ４内に露出してしまうおそれがある。以下、図２０を参照しながら詳しく説明する。

図２０に示した例では、図２０（ａ）に示すように、サイドウォール絶縁膜２１の上端２１ａがマスク膜２０の上面と同じ高さに位置している。したがって、マスク膜２０の上面からサイドウォール絶縁膜２１の上端２１ａまでの距離Ｚ１は０ｎｍである。また、部分ライナー絶縁膜２２ａｅに相当する傾斜部は形成されない。

この場合において、上記と同様のエッチングを進めることにより開口Ｈ４ａ，Ｈ４ｂ，Ｈ４ｃ及びコンタクトホールＨ４を順次形成していくと、図２０（ｃ）（ｄ）の領域Ｘに示すように、サイドウォール絶縁膜２１の表面に形成されたライナー絶縁膜２２の一部が極めて薄い状態となる。したがって、ほんの少し開口Ｈ４ａの位置がずれただけで開口内にサイドウォール絶縁膜２１が露出してしまう。コンタクトホールＨ４の形成ではシリコン酸化膜に対する選択比の大きいエッチングを用いるので、露出したサイドウォール絶縁膜２１が大きく削られてしまい、半導体装置１の品質を保つことが困難になる。具体的には、サイドウォール絶縁膜２１が削られることによって生ずる凹部に容量コンタクトプラグＣＣの構成材料が入り込むことにより、ビット線ＢＬと容量コンタクトプラグＣＣ、或いは、ｘ方向に隣接する容量コンタクトプラグＣＣ同士がショートするという事態が発生するおそれが高まる。本実施の形態では、図１２に示したように、サイドウォール絶縁膜２１の上端２１ａをマスク膜２０の上面からある程度離している（具体的には、距離Ｚ１を２０ｎｍとしている）ので、エッチング中にライナー絶縁膜２２の一部が極めて薄い状態となってしまうことが回避される。したがって、上記のようなショートの発生が回避されるので、半導体装置１の品質を保つことが可能となっている。

半導体装置１の製造方法の説明に戻る。コンタクトホールＨ４を形成したら、熱ＣＶＤ法により膜厚５ｎｍのシリコン窒化膜を成膜し、さらにエッチバックを行うことで、図１９に示すように、コンタクトホールＨ４の内側面を覆うように、ｙ方向の膜厚Ｙ_３０が５ｎｍであるサイドウォール絶縁膜３０を形成する。続いて、熱ＣＶＤ法により、コンタクトホールＨ４の内側にリンを含有したシリコン膜を堆積させる。そして、このシリコン膜をエッチバックすることにより、コンタクトホールＨ４の底部だけに、このシリコン膜からなる下部コンタクトプラグ３１を残存させる。この工程で、コンタクトホールＨ４の底面に露出している不純物拡散層６内にリンが拡散し、上面で下部コンタクトプラグ３１の下面と接触する不純物拡散層８（不純物拡散層８_Ａ，８_Ｂ）が形成される。不純物拡散層８_Ａ，８_Ｂは、上述したように、セルトランジスタＴｒ_Ａ，Ｔｒ_Ｂそれぞれの他方の被制御電極（ソース又はドレイン）として機能する。

続いて、スパッタ法により下部コンタクトプラグ３１の上面にコバルトシリサイド（ＣｏＳｉ）からなる介在層（図示せず）を形成した後、ＣＶＤ法によりコンタクトホールＨ４内を充填する膜厚でタングステン膜を成膜し、ＣＭＰ法により層間絶縁膜２３及びライナー絶縁膜２２の上面が露出するまで平坦化を行うことにより、コンタクトホールＨ４内に上部コンタクトプラグ３２を埋め込む。これにより、下部コンタクトプラグ３１と上部コンタクトプラグ３２の積層膜によって構成される容量コンタクトプラグＣＣが形成される。この後、図１に示したように、記憶素子ＳＮ及び金属配線４７を形成し、さらに保護膜４８を形成することにより、半導体装置１が完成する。

以上説明したように、本実施の形態による半導体装置１の製造方法によれば、ビット線ＢＬと容量コンタクトプラグＣＣの間に、相対的に小さな比誘電率を有するサイドウォール絶縁膜２１を介在させることが可能になる。したがって、上述したように、微細化が進展した半導体装置１において、横方向に延在するビット線ＢＬと縦方向に延在する容量コンタクトプラグＣＣの間に生ずる寄生容量を小さくすることが可能になる。

ここで、寄生容量の低下について、具体的な数値を挙げて説明する。

半導体装置１では、図２に示すように、隣接するビット線ＢＬと容量コンタクトプラグＣＣの間は、膜厚Ｙ_２１（＝５ｎｍ）のサイドウォール絶縁膜２１と、膜厚Ｙ_２２ａｆ（＝１０ｎｍ）のライナー絶縁膜２２と、膜厚Ｙ_３０（＝５ｎｍ）のサイドウォール絶縁膜３０とによって絶縁される。したがって、シリコン酸化膜の比誘電率ε_ｓｉｏを３.９、シリコン窒化膜の比誘電率ε_ｓｉｎを７.０、真空誘電率をε_０とすると、隣接するビット線ＢＬと容量コンタクトプラグＣＣの間の単位面積当りにおける寄生容量Ｃｂ１は、次の式（１）に示すように０．２９ε_０と算出される。
Ｃｂ１＝１／（１／（ε_ｓｉｎ×ε_０／（Ｙ_３０＋Ｙ_２２ａｆ））＋１／（ε_ｓｉｏ×ε_０／Ｙ_２１））＝１／（１／（７．０×ε_０／（５＋１０））＋１／（３．９×ε_０／５））≒０．２９ε_０ ・・・（１）

これに対し、もし仮に、サイドウォール絶縁膜３０の部分がシリコン窒化膜であったとすると、隣接するビット線ＢＬと容量コンタクトプラグＣＣの間の単位面積当りにおける寄生容量Ｃｂ２は、次の式（２）に示すように０．３５ε_０と算出される。
Ｃｂ２＝１／（１／（ε_ｓｉｎ×ε_０／（Ｙ_３０＋Ｙ_２２ａｆ＋Ｙ_２１））＝７．０×ε_０／（５＋１０＋５）＝０．３５ε_０ ・・・（２）

以上の算出結果から明らかなように、寄生容量Ｃｂ１は寄生容量Ｃｂ２に比べて１７％小さな値となっている。したがって、本実施の形態による半導体装置１によれば、隣接するビット線ＢＬと容量コンタクトプラグＣＣの間の寄生容量を１７％低減することが可能になっていると言える。

なお、寄生容量の具体的な低減量は、サイドウォール絶縁膜３０の膜厚Ｙ_３０、ライナー絶縁膜２２の膜厚Ｙ_２２ａｆ、及びサイドウォール絶縁膜２１の膜厚Ｙ_２１によって変動する。いずれにしても、本実施の形態による半導体装置１では、サイドウォール絶縁膜３０をシリコン窒化膜より比誘電率が小さいシリコン酸化膜で構成しているので、すべてシリコン窒化膜で構成する従来技術に比べ、寄生容量を低減させることができる。

次に、本発明の第２の実施の形態による半導体装置１について、図２１を参照しながら説明する。本実施の形態による半導体装置１は、サイドウォール絶縁膜３０に代え、シリコン窒化膜であるサイドウォール絶縁膜３５と、シリコン酸化膜であるサイドウォール絶縁膜３６との積層膜を用いる点で第１の実施の形態による半導体装置１と異なり、その他の点では、第１の実施の形態による半導体装置１と同様である。したがって、第１の実施の形態による半導体装置１と同一の構成には同一の符号を付し、以下では、第１の実施の形態による半導体装置１との相違点に着目して説明する。

本実施の形態では、コンタクトホールＨ４を設けた後、まず熱ＣＶＤ法により膜厚３ｎｍのシリコン窒化膜を成膜し、さらにエッチバックを行うことで、コンタクトホールＨ４の内側面を覆うように、ｙ方向の膜厚が３ｎｍであるサイドウォール絶縁膜３５を形成する。続いて、膜厚２ｎｍのシリコン酸化膜を成膜し、さらにエッチバックを行うことで、サイドウォール絶縁膜３５の表面を覆うように、ｙ方向の膜厚が２ｎｍであるサイドウォール絶縁膜３６を形成する。サイドウォール絶縁膜３５，３６の合計厚さは、第１の実施の形態におけるサイドウォール絶縁膜３０と同じ５ｎｍとなる。

本実施の形態による半導体装置１によれば、サイドウォール絶縁膜３６を設けた分、第１の実施の形態による半導体装置１よりもさらに、ビット線ＢＬと容量コンタクトプラグＣＣの間の寄生容量を低減することが可能になる。

なお、本実施の形態ではサイドウォール絶縁膜３６をシリコン酸化膜（ＳｉＯ_２）としたが、サイドウォール絶縁膜２１と同様、シリコン酸化膜以外の低比誘電率の膜、例えばフッ素含有シリコン酸化膜（ＳｉＯＦ、比誘電率：約３.５）や炭素含有シリコン酸化膜（ＳｉＯＣ、比誘電率：３.０）などによりサイドウォール絶縁膜３６を構成することも可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体装置
２ 半導体基板
３ 犠牲膜
４ マスク膜
５ 素子分離用絶縁膜
６〜８ 不純物拡散層
１０ ゲート絶縁膜
１２，２３，４１，４５，６０ 層間絶縁膜
１３ 埋込絶縁膜
２０ マスク膜
２１，３０，３５，３６ サイドウォール絶縁膜
２１ａ サイドウォール絶縁膜２１の上端
２２，２２ａ〜２２ｃ ライナー絶縁膜
２２ａａ〜２２ａｆ 部分ライナー絶縁膜
３１ 下部コンタクトプラグ
３２ 上部コンタクトプラグ
４０ ストッパー膜
４２ 下部電極
４３ 容量絶縁膜
４４ 上部電極
４６ コンタクトプラグ
４７ 金属配線
４８ 保護膜
５０，５１ マスク膜
ＢＬ ビット線
ＢＬＣ ビット線コンタクトプラグ
ＢＬＳ ビット線構造体
ＢＬＳａ〜ＢＬＳｃ ビット線構造体ＢＬＳの部分
ＣＣ 容量コンタクトプラグ
ＣＣａ〜ＣＣｃ 容量コンタクトプラグＣＣの部分
Ｈ１ 素子分離溝
Ｈ２ ゲート電極溝
Ｈ３ ビットコンタクト開口
Ｈ４ コンタクトホール
Ｈ４ａ〜Ｈ４ｃ 開口
Ｈ５ シリンダーホール
Ｋ，Ｋ１〜Ｋ３ 活性領域
ＳＮ 記憶素子
Ｔｒ セルトランジスタ
ＷＬ ワード線

Claims (20)

1. 第１の平面に沿って延在するように形成される第１の配線と、
   前記第１の平面と交差する方向に延在するように形成される第２の配線と、
   前記第１の配線と前記第２の配線とを隔てるように配置される絶縁膜とを備え、
   前記絶縁膜は、
   相対的に小さな比誘電率を有し、かつ前記第１の配線の側面を覆う第１の絶縁膜と、
   相対的に大きな比誘電率を有し、かつ前記第１の絶縁膜を介して前記第１の配線の側面を覆う第２の絶縁膜とを含む
   ことを特徴とする半導体装置。
2. 前記第１の絶縁膜はシリコン酸化膜であり、
   前記第２の絶縁膜はシリコン窒化膜である
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の配線を覆う層間絶縁膜をさらに備え、
   前記第２の配線は、前記層間絶縁膜を貫通する貫通孔内に形成される
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記貫通孔の内側面を覆う第３の絶縁膜をさらに備える
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記第３の絶縁膜はシリコン窒化膜である
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記第３の絶縁膜を介して前記貫通孔の内側面を覆う第４の絶縁膜をさらに備える
   ことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第４の絶縁膜はシリコン酸化膜である
   ことを特徴とする請求項６に記載の半導体装置。
8. 互いに平行に形成される複数の前記第１の配線を備え、
   前記第２の配線は、隣接する２本の前記第１の配線の間を通過するように形成される
   ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記第１の平面は、半導体基板の主面と平行な平面であり、
   前記半導体装置は、
   それぞれ前記主面に埋め込まれた第１及び第２の不純物拡散層を有するセルトランジスタと、
   前記複数の第１の配線の上方に形成される記憶素子とをさらに備え、
   前記複数の第１の配線はそれぞれビット線であり、
   前記複数の第１の配線のうちのひとつは下面で前記第１の不純物拡散層と接触し、
   前記第２の配線は、前記第２の不純物拡散層と前記記憶素子とを接続するコンタクトプラグである
   ことを特徴とする請求項８に記載の半導体装置。
10. それぞれ半導体基板の主面と平行な第１の平面に沿って延在し、かつ互いに平行に形成される複数の第１の配線と、
    前記複数の第１の配線それぞれの上面を覆うマスク膜と、
    前記第１の平面と交差する方向に延在し、かつ隣接する２本の前記第１の配線の間を通過するように形成される第２の配線と、
    前記第１の配線と前記第２の配線とを隔てるように配置される絶縁膜とを備え、
    前記絶縁膜は、
    相対的に小さな比誘電率を有し、かつ前記第１の配線の側面を覆う第１の絶縁膜と、
    相対的に大きな比誘電率を有し、かつ前記第１の絶縁膜を介して前記第１の配線の側面を覆う第２の絶縁膜とを含み、
    前記第１の絶縁膜は、上端が前記マスク膜の上面より低い場所に位置するよう形成される
    ことを特徴とする半導体装置。
11. 前記第１の絶縁膜はシリコン酸化膜であり、
    前記第２の絶縁膜はシリコン窒化膜である
    ことを特徴とする請求項１０に記載の半導体装置。
12. それぞれ前記主面に埋め込まれた第１及び第２の不純物拡散層を有するセルトランジスタと、
    前記複数の第１の配線の上方に形成される記憶素子とをさらに備え、
    前記複数の第１の配線はそれぞれビット線であり、
    前記複数の第１の配線のうちのひとつは下面で前記第１の不純物拡散層と接触し、
    前記第２の配線は、前記不純物拡散層と前記記憶素子とを接続するコンタクトプラグである
    ことを特徴とする請求項１０又は１１に記載の半導体装置。
13. 半導体基板の主面に埋め込まれることにより、該主面と平行な第１の方向に並ぶ複数の活性領域を該主面に区画する素子分離用絶縁膜と、
    前記複数の活性領域のそれぞれを前記主面に平行かつ前記第１の方向と直交する第２の方向の一端側から順に第１乃至第３の活性領域に区分するように、それぞれ前記第１の方向に延在する２本の第４の配線と、
    前記複数の活性領域のそれぞれに対応して前記第１の方向に延在し、かつ下面で対応する前記第２の活性領域と電気的に接続する複数の第１の配線と、
    前記複数の活性領域のそれぞれに対応して隣接する２本の前記第１の配線の間を前記第１及び第２の方向と直交する第３の方向に延在し、かつ底面で対応する前記第１の活性領域と電気的に接続する複数の第２の配線と、
    前記複数の活性領域のそれぞれに対応して隣接する２本の前記第１の配線の間を前記第３の方向に延在し、かつ下面で対応する前記第３の活性領域と電気的に接続する複数の第３の配線と、
    前記複数の第１の配線と前記複数の第２及び第３の配線とを隔てるように配置される絶縁膜とを備え、
    前記絶縁膜は、
    相対的に小さな比誘電率を有し、かつ前記複数の第１の配線それぞれの側面を覆う第１の絶縁膜と、
    相対的に大きな比誘電率を有し、かつ前記第１の絶縁膜を介して前記複数の第１の配線それぞれの側面を覆う第２の絶縁膜とを含む
    ことを特徴とする半導体装置。
14. 前記第１の絶縁膜はシリコン酸化膜であり、
    前記第２の絶縁膜はシリコン窒化膜である
    ことを特徴とする請求項１３に記載の半導体装置。
15. 前記複数の活性領域それぞれの前記第１乃至第３の活性領域には不純物拡散層が形成されており、
    前記複数の活性領域のそれぞれに対応して設けられ、対応する前記第１の活性領域に形成された前記不純物拡散層を一方の被制御電極とし、対応する前記第２の活性領域に形成された前記不純物拡散層を他方の被制御電極とし、対応する前記第１の活性領域と対応する前記第２の活性領域の間に位置する前記第４の配線を制御電極とする複数の第１のセルトランジスタと、
    前記複数の活性領域のそれぞれに対応して設けられ、対応する前記第３の活性領域に形成された前記不純物拡散層を一方の被制御電極とし、対応する前記第２の活性領域に形成された前記不純物拡散層を他方の被制御電極とし、対応する前記第３の活性領域と対応する前記第２の活性領域の間に位置する前記第４の配線を制御電極とする複数の第２のセルトランジスタと、
    前記複数の活性領域のそれぞれに対応して設けられ、下面で対応する前記第２の配線に接続される第１の記憶素子と、
    前記複数の活性領域のそれぞれに対応して設けられ、下面で対応する前記第３の配線に接続される第２の記憶素子と
    をさらに備えることを特徴とする請求項１３又は１４に記載の半導体装置。
16. 上面がマスク膜で覆われた第１の配線を形成する工程と、
    相対的に小さな比誘電率を有する第１の絶縁膜を成膜してエッチバックすることにより、前記マスク膜の側面の一部及び前記第１の配線の側面を前記第１の絶縁膜で覆う工程と、
    前記第１の絶縁膜を形成した後、相対的に大きな比誘電率を有する第２の絶縁膜を成膜してエッチバックすることにより、前記第１の絶縁膜の露出面を前記第２の絶縁膜で覆う工程と、
    前記第１の配線並びに前記第１及び第２の絶縁膜を含んでなる配線構造体の間の領域を埋める膜厚で層間絶縁膜を形成し、該配線構造体の上面が露出するまで該層間絶縁膜の上面を平坦化する工程と、
    前記層間絶縁膜に第１の貫通孔を設ける工程と、
    前記第１の貫通孔内に導電膜を埋め込むことにより、前記第１及び第２の絶縁膜によって前記第１の配線と隔てられた第２の配線を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
17. 前記第１の絶縁膜はシリコン酸化膜であり、
    前記第２の絶縁膜はシリコン窒化膜である
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 半導体基板の主面に素子分離用絶縁膜を埋め込むことにより、該主面に活性領域を区画する工程と、
    前記主面に互いに平行な２本の第４の配線を埋め込むことにより、前記活性領域を第１乃至第３の活性領域に区分する工程と、
    前記主面に不純物を注入することにより、前記第１乃至第３の活性領域それぞれに不純物拡散層を形成する工程とをさらに備え、
    前記第１の配線は、下面で前記第２の活性領域に形成された前記不純物拡散層と電気的に接続するように形成され、
    前記第１の貫通孔は、底面に前記第１の活性領域が露出するように形成され、それによって前記第２の配線は、下面で前記第１の活性領域に形成された前記不純物拡散層と電気的に接続する
    ことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
19. 前記層間絶縁膜に第２の貫通孔を設ける工程と、
    前記第２の貫通孔内に導電膜を埋め込むことにより、前記第１及び第２の絶縁膜によって前記第１の配線と隔てられた第３の配線を形成する工程とをさらに備え、
    前記第２の貫通孔は、底面に前記第３の活性領域が露出するように形成され、それによって前記第３の配線は、下面で前記第３の活性領域に形成された前記不純物拡散層と電気的に接続する
    ことを特徴とする請求項１８に記載の半導体装置の製造方法。
20. 前記第１の配線を形成する工程では、互いに平行になるよう複数の前記第１の配線を形成し、
    前記第１の貫通孔は、隣接する２本の前記第１の配線の間を通過するように形成される
    ことを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体装置の製造方法。

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