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JP2016072535A - 半導体装置及びその製造方法 - Google Patents

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光太郎 藤井
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真紀 宮崎
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Abstract

【課題】本実施形態の課題は、コンタクト部分において高抵抗化を抑制しつつ、配線層の密着性を向上する半導体装置及びその製造方法を提供することである。
【解決手段】本実施形態の半導体装置は、基体の上方に形成された絶縁層と、この絶縁層に設けられ、前記基体に到達する第一コンタクトと、前記第一コンタクトの周辺に、前記コンタクトより低い配線とを備え、前記配線の一部は、その底部に凸部を有する。また、本実施形態の半導体装置の製造方法は、基体の上方に絶縁層を形成する工程と、前記絶縁層に前記基体に達する深さで第一ホールを形成する工程と、前記第一ホールの周辺に前記第一ホールより浅い複数の第二ホールを形成する工程と、前記複数の第二ホールの一部に沿って、前記絶縁層の途中までの深さのトレンチを形成する工程と、前記トレンチの底部の一部に、凹部を形成する工程とを備える。
【選択図】図５

Description

本実施形態は、半導体装置及びその製造方法に関する。
近年、半導体素子の微細化にともない、コンタクトホール径の寸法が縮小化している。寸法の縮小化に伴い、リソグラフィー法によるマスクパターン形成及びエッチング加工の難易度が増している。
エッチング加工においては被加工パターンの密度によりエッチング速度が変化するマイクロローディング効果が知られている。前述の微細化の進展に加え、このマイクロローディング効果との相乗効果により、コンタクトホールの加工はますます高難易度化している。
特開２００２−３１９６１９号公報 特開平０９−３２１１３９号公報 特開２００６−１５６４２２号公報
本実施形態の課題は、コンタクト部分において高抵抗化を抑制しつつ、配線層の密着性を向上する半導体装置及びその製造方法を提供することである。
本実施形態の半導体装置は、基体の上方に形成された絶縁層と、この絶縁層に設けられ、前記基体に到達する第一コンタクトと、前記第一コンタクトの周辺に、前記コンタクトより低い配線とを備え、前記配線の一部は、その底部に凸部を有する。
第１の実施形態に従った半導体装置の構成を示すブロック図。 第１の実施形態に従った半導体装置の模式的な平面図。 第１の実施形態による半導体装置のメモリセルアレイ及びセンスアンプ部の模式的な電気的構成図。 第１の実施形態による半導体装置のメモリセルアレイの模式的な平面図。 第１の実施形態による半導体装置における疎なコンタクトホール形成部の模式的な平面図及び模式的な断面図。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その１）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その２）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その３）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その４）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その５）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その６）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その７）。 第１の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その８）。 第２の実施形態による半導体装置における疎なコンタクトホール形成部の模式的な平面図及び模式的な断面図。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その１）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その２）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その３）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その４）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その５）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その６）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その７）。 第２の実施形態の製造工程を示す模式的な平面図及び模式的な断面図（その８）。
以下、本発明の実施形態について図面を参照しながら説明する。
なお、以下の説明中、便宜的に半導体基板側に近い方を下側と表現して記載する。
（第１の実施形態）
第１の実施形態として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図１は、第１の実施形態に従った半導体装置５の構成を示すブロック図である。
半導体装置５は、メモリセルアレイ１０とそれ以外の部分である周辺回路７を含む。メモリセルアレイ１０は、主にデータを記憶する。また、周辺回路７からの入力に応じて、データの読出し書込み等の諸動作を行う。周辺回路７は外部からの入力に応じ、メモリセルアレイ１０に必要な電圧を提供し、半導体装置５が機能するための諸作用を行う。
メモリセルアレイ１０には、複数のメモリセルがマトリクス状に配置されている。メモリセルには、電気的に書き換え可能なＥＥＰＲＯＭセルを用いる。メモリセルアレイ１０には、メモリセルの電圧を制御するために、複数のビット線、複数のワード線、及びソース線が備えられている。
周辺回路７は、一例として図１に示した通り、ワード線ドライバ１５、センスアンプ２０、カラムデコーダ２５、入出力制御部３０、入出力バッファ３５、アドレスデコーダ４０、制御部４５、内部電圧発生部５０、及びレジスタ５５を含む。
ワード線ドライバ１５は、複数のワード線に接続されている。ワード線ドライバ１５は、アドレスデコーダ４０の出力信号に基づいて、データの読出し、書込み、及び消去時等に、ワード線の選択及び駆動を行う。
センスアンプ２０は、データの読出し時にビット線のデータを検知する。また、データの書込み時に書込みデータに応じた電圧をビット線に印加する。
カラムデコーダ２５は、アドレスデコーダ４０の出力信号に基づいて、ビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をセンスアンプ２０に送る。
入出力制御部３０は、外部から供給される各種コマンドＣＭＤ，アドレス信号ＡＤＤ，及びデータＤＴ（書込みデータ含む）を受ける。
具体的には、データの書込み時に、書込みデータは、入出力制御部３０及び入出力バッファ３５を介してセンスアンプ２０に送られる。また、データの読み出し時に、センスアンプ２０に読みだされた読み出しデータは、入出力バッファ３５を介して入出力制御部３０に送られる。そして、入出力制御部３０から外部ＨＭ（例えば、メモリコントローラ、または、ホスト）に出力される。
入出力制御部３０から入出力バッファ３５に送られたアドレス信号ＡＤＤは、アドレスデコーダ４０に送られる。アドレスデコーダ４０は、アドレス信号ＡＤＤをデコードし、ロウアドレスをワード線ドライバ１５に送り、カラムアドレスをカラムデコーダ２５に送る。
入出力制御部３０から入出力バッファ３５に送られたコマンドＣＭＤは，制御部（コントローラ）４５に送られる。
制御部４５は、外部ＨＭから、チップイネーブル信号／ＣＥ、書込みイネーブル信号／ＷＥ，読出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
制御部４５は、動作モードに応じて供給される外部制御信号及びコマンドＣＭＤに基づいて、データの書込み及び消去のシーケンスを制御する制御信号、及びデータの読出しを制御する制御信号を発生する。この制御信号は、ワード線ドライバ１５、センスアンプ２０、及び内部電圧発生部５０等に送られる。制御部４５は、この制御信号を用いて、半導体装置５の各種動作を統括的に制御する。
制御部４５は、半導体装置５内に必ずしも配置しなくても構わない。すなわち、半導体装置５とは別の半導体装置に配置されていても良いし、外部ＨＭ内に配置されていても良い。
内部電圧発生部５０は、制御部４５から送られる各種制御信号に応じて、読出し電圧、書込み電圧、ベリファイ電圧、及び消去電圧等、メモリセルアレイ１０、ワード線ドライバ１５、及びセンスアンプ２０の各種動作に必要な電圧を発生する。
パラメータ記憶部５５は、入出力制御部３０、及び制御部４５に接続され、テスト工程で決定された半導体装置の品質に適したパラメータを記憶する。
図２は、図１に示した第一の実施形態に係る半導体装置５の模式的な平面図を示したものである。
半導体装置５の内部には、２つのメモリセルアレイ１０が設けられている。メモリセルアレイ１０の領域以外には、周辺回路７が形成されている。
周辺回路７として、メモリセルアレイ１０の両側には、ワード線ドライバ１５が複数設けられている。また、メモリセルアレイ１０に接するようにセンスアンプ２０及びカラムデコーダ２５が設けられている。
図３は、図１に示したメモリセルアレイ１０及びセンスアンプ２０の構成を模式的に示す回路図である。メモリセルアレイ１０は、ＮＡＮＤストリングＮＳを複数備えている。各ＮＡＮＤストリングＮＳは、例えばｍ個の直列接続されたメモリセルＭＣ０〜ＭＣｍ-1（メモリセルトランジスタともいう）と、その両端にそれぞれ接続された選択ゲートトランジスタＳＴ１及びＳＴ２とを備える。
メモリセルＭＣは、半導体基板（ウェル）上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば、フローティングゲート電極か、トラップ絶縁膜が考えられる。又はこれらを積層した膜であっても良い）と、電荷蓄積層上に絶縁膜を介在して形成された制御ゲート電極とを備える。メモリセルＭＣは、電荷蓄積層に注入された電子の多寡による閾値電圧の変化に応じて、例えば１つのメモリセルＭＣに１．５ビット（３値以上）のデータを記憶することが可能である。
ＮＡＮＤストリングＮＳ内で隣りに位置するメモリセルＭＣ同士の電流経路は直列接続されている。直列接続されたメモリセルＭＣの一端は選択ゲートトランジスタＳＴ１のソースに接続され、他端は選択ゲートトランジスタＳＴ２のドレインに接続されている。選択ゲートトランジスタＳＴ１のドレインは、ビット線コンタクトＣＢを介してビット線ＢＬに接続されている。選択ゲートトランジスタＳＴ２のソースは、ソース線ＳＲＣに接続されている。
センスアンプ２０は、センスアンプユニット（ＳＡＵ）２０ａと、データ制御ユニット（ＤＣＵ）２０ｂをそれぞれ複数備えている。センスアンプユニット２０ａはそれぞれビット線ＢＬ０〜ＢＬｎに接続されている。データ制御ユニット２０ｂは、それぞれ、対応するセンスアンプユニット２０ａに接続されている。
図４は、メモリセルアレイ１０のレイアウトの一部である。半導体基板に、素子分離構造ＳＴＩ及びアクティブエリアＡＡがカラム方向に沿って形成されている。ワード線ＷＬはメモリセルトランジスタＭＣ0〜ＭＣm-1の各ゲート電極を接続し、アクティブエリアＡＡと交差するようにロウ方向に沿って複数本形成されている。また、選択ゲート線ＳＧＳ及びＳＧＤは、選択ゲートトランジスタＳＴ１及びＳＴ２のゲート電極に接続し、ワード線ＷＬに隣りの位置にロウ方向に沿って形成されている。
また、一対の選択ゲート線ＳＧＤ間のアクティブエリアＡＡにはビット線コンタクトＣＢが形成されている。ビット線コンタクトＣＢは、アクティブエリアＡＡ及びその上層のビット線を電気的に接続する。アクティブエリアＡＡ上にメモリセルトランジスタＭＣが形成されることから、アクティブエリアＡＡの密度はメモリ容量に直結する。したがって、アクティブエリアＡＡ及び素子分離構造ＳＴＩは、リソグラフィー技術及びエッチング技術を用いた最小加工寸法に準じた間隔で形成するのが望ましい。
したがって、アクティブエリア上に形成されるビット線コンタクトＣＢも同様に最小加工寸法に準じた間隔で形成される。具体的には、図４ではビット線コンタクトＣＢの中心間の距離は、アクティブエリアの形成ピッチの１．４１倍程度に設けられている。
一方、ビット線コンタクトＣＢ形成と同時に形成される周辺回路のコンタクトにおいて、単なる周辺回路の回路形成に用いられているコンタクトも存在する。
周辺回路に形成されるコンタクトは、構成する電気回路に基づいて配置される。そして、電気回路はその機能に応じて種々な種類の回路があるため、周辺回路のコンタクトは必ずしも最小加工寸法に準じた間隔で配置されない。
すなわち、周辺回路に含まれるコンタクトは、ビット線コンタクトＣＢよりも配置密度が小さいものが存在する。
以下、相対的に配置密度が高いコンタクトを密なコンタクトＣＨ、又は単にコンタクトＣＨと表記する。また、相対的に配置密度が低いコンタクトを疎なコンタクトＣＬ、又は単にコンタクトＣＬと表記する。
コンタクトＣＨにおいて膜等を埋め込む前のコンタクトホールを、密なコンタクトホールＳＨ、又は単にコンタクトホールＳＨと表記する。また、さらに、コンタクトＣＬにおいて膜等を埋め込む前のコンタクトホールを、疎なコンタクトホールＳＬ、又は単にコンタクトホールＳＬと表記する。
さらに、本明細書上コンタクトの配置密度が高いことを密と表記し、コンタクトの配置密度が低いことを疎と表記する。
コンタクトＣＨの具体例としては、上述のビット線コンタクトＣＢが挙げられる。コンタクトＣＬの具体例としては、センスアンプや、カラムデコーダ等の周辺回路に形成されたコンタクトが挙げられる。
以下、図５（ａ）及び図５（ｂ）を用いて、本実施形態に係るコンタクトＣＬ周辺の構成について説明する。
図５（ａ）は、周辺回路に疎に形成されているコンタクトＣＬ周辺の平面図である。なお、導電材料２８０の下側の構造も点線にて図示している。図５（ｂ）は、図５（ａ）におけるＡ−Ａ断面である。以下の説明に用いる図５乃至図１０において、特に断りが無い場合も同様である。
図５（ａ）及び図５（ｂ）に示すように、図面の略中央には、コンタクトＣＬ及びコンタクトホールＳＬが配置される。
コンタクトホールＳＬは、第一の層間絶縁層１５０を貫通し、不純物拡散層１２０に到達するように設けられる。コンタクトホールＳＬは、内部にスペーサー膜２１０が形成されており、その内部にコンタクトＣＬ及び第一配線Ｍ１が形成される。スペーサー膜２１０は、例えばシリコン酸化膜、シリコン窒化膜を用いる。
コンタクトＣＬは、コンタクトホールＳＬ内部に形成される。コンタクトホールＳＬ内部のうちコンタクトＣＬの上部は、第一配線Ｍ１の一部を構成する。第一配線Ｍ１とコンタクトＣＬ内部には導電材料２８０が形成されており、第一配線Ｍ１はコンタクトＣＬを通して、不純物拡散層１２０と導通をしている。
また、図５（ａ）に示されるように、コンタクトＣＬの周辺には、第一配線Ｍ１及びダミーホール（第二ホール）１９０が配置される。第一配線Ｍ１の配線ピッチとダミーホール１９０は、Ｘ方向及びＹ方向の配置のピッチはそれぞれ同じピッチで配置される。ここで、ピッチとは、繰り返しパターンの繰り返し周期の長さをいう。
第一配線Ｍ１は、第一配線トレンチ２６０の内側に、導電材料２８０が形成されている。第一配線トレンチ２６０の底部には後述のとおり、コンタクトＣＬ又はアンカー凹部２７０が設けられている。導電材料２８０は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、タングステン、シリコン、銅、又はこれらの積層を用いる。
ダミーホール１９０は、第一の層間絶縁層１５０の途中までの深さで形成される。ダミーホール１９０は、第一配線Ｍ１が形成される領域に設けられているダミーホール１９０と、単独で設けられているダミーホール１９０が存在する。ここで、単独で設けられているとは、第一配線Ｍ１が形成されない領域に設けられていることを指す。
第一配線Ｍ１が形成される領域に設けられているダミーホール１９０は、第一配線トレンチ２６０の底部に形成される。ダミーホール１９０の内側には、スペーサー膜２１０が形成され、スペーサー膜２１０の内側には、アンカー凹部（第一凹部）２７０が配置される。
アンカー凹部２７０は、ダミーホール１９０の内側に設けられると共に、第一配線トレンチ２６０の底部に設けられている。アンカー凹部２７０の内部には、導電材料２８０が形成される。別の言い方をすれば、第一配線トレンチ２６０はその下部にアンカー凹部２７０を有するとともに、アンカー凹部２７０を含め第一配線トレンチ２６０内に導電材料が形成される。また、さらに別の言い方をすれば、第一配線Ｍ１は、導電材料２８０がアンカー凹部２７０に埋め込まれた凸形状の部分（凸部）を有する。
単独で設けられているダミーホール１９０の下側には、ダミー凹部（第二凹部）２００が配置される。
ダミーホール１９０の内側には、スペーサー膜２１０が形成されている。スペーサー膜２１０の内側でその底部には、ダミー凹部２００が形成される。スペーサー膜２１０の内側及びダミー凹部２００には、導電材料２８０が形成される。
なお、ダミーホール１９０は、格子状に配置される。格子間隔は、典型的には、密に配置されているコンタクトＣＨにおける最小間隔又は最小間隔の定数倍であるが、最小間隔以上の任意の間隔でも構わない。
以下、第１の実施例に従った半導体装置５の製造方法について図６〜図１３を用いて説明する。
まず、図６に示すように、半導体層（基体）１１０にイオン注入等により、不純物拡散層１２０を形成する。さらに、素子分離構造ＳＴＩ（図示せず）やメモリセルトランジスタ（図示せず）を形成する。
次に、半導体基板を被覆するように、シリコン酸化膜１３０、ストッパー膜１４０、及び第一の層間絶縁層１５０を形成する。ストッパー膜１４０には、例えばシリコン窒化膜を用い、第一の層間絶縁層１５０には、例えばシリコン酸化膜を用いる。なお、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行ってもよい。その後、リソグラフィー法により、マスクパターン１６０を形成する。
マスクパターン１６０には、密なコンタクトホールＳＨ加工用マスクホール（図示せず）と、疎なコンタクトホールＳＬ加工用マスクホール１７０と、ダミーホール形成用のダミーマスクホール１８０が形成される。
具体的には、図６（ａ）に示すように、疎なコンタクトホールＳＬ加工用マスクホール１７０周辺に、ダミーマスクホール１８０は形成される。ダミーマスクホール１８０の長手方向は、後述する第一配線トレンチ２６０の延伸方向と平行に配置されている。なお、第一配線トレンチ２６０と平行でなく任意の向きに配置しても構わない。
本実施例の、典型的な一例として、疎なコンタクトホールＳＬ加工用マスクホール１７０は約８０〜１００ｎｍの円形であり、ダミーマスクホール１８０は、長手方向が４０〜６０ｎｍ及び短軸が２０〜３０ｎｍ程度である。
続いて、図７に示すように、マスクパターン１６０をマスクとして、ＲＩＥ法により第一の層間絶縁層１５０を加工する。その後、マスクパターン１６０を剥離する。
これにより、密なコンタクトホールＳＨ（図示しない）、疎なコンタクトホールＳＬ、及びダミーホール１９０が形成される。密なコンタクトホールＳＨ、及び疎なコンタクトホールＳＬは、第一の層間絶縁層１５０を貫通し、ストッパー膜１４０の途中まで到達する。
エッチング加工の条件として、第一の層間絶縁層１５０とストッパー膜１４０の選択比が取れる条件を選択することで、エッチング加工をストッパー膜で止めることが可能である。
また、第一の層間絶縁層１５０の途中でエッチングストップされ、ダミーホール１９０は不純物拡散層１２０、メモリセルトランジスタ（図示しない）等には到達しない。これは、ダミーマスクホール１８０は、疎なコンタクトホールＳＬ加工用マスクホール１７０に比較して小さく、ダミーホール１９０のエッチング速度が遅くなるためである。
ダミーホール１９０のエッチング速度が遅くなることは、例えば、次の理由による。アスペクト比（幅に対する深さの比）が高いホールの底にはエッチングガス中のエッチャントが到達しづらく、エッチング速度が遅くなる。本明細書中においては、この現象をアスペクト比に基づくマイクロローディング効果と称する。
先に述べた典型例に対応する一例としては、密なコンタクトホールＳＨはその上部での径が４０〜６０nmであり、ダミーホール１９０は、その上部での形状が、長手方向が３０〜５０nm及び短軸が１０〜２０nm程度である。
続いて、図８に示すように、スペーサー膜２１０を形成する。スペーサー膜２１０により、コンタクトホールＳＬの内径を小さくし、微細化することが可能である。スペーサー膜２１０は、例えばシリコン酸化膜、シリコン窒化膜を用いる。成膜方法は、カバレッジの良い成膜方法を用いればよく、例えば低圧ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）法等を用いる。
続いて、図９に示すように、第一レジスト材料２２０、シリコン酸化膜２３０を形成し、第二レジスト材料を用いたマスクパターン２４０を形成する。
図９（ｂ）に示すように第一レジスト材料２２０をコンタクトホールに埋め込むことで平坦化可能である。これにより、マスクパターン２４０の形成が容易となる。シリコン酸化膜２３０は、例えば塗布ガラスＳＯＧ（Spin On Glass）等を用いる。
続いて、図１０に示すように、第一配線トレンチ２６０を形成する。マスクパターン２４０をマスクとして、シリコン酸化膜２３０、第一レジスト材料２２０をエッチング加工する。この後、シリコン酸化膜２３０及び第一レジスト材料２２０をマスク材として、スペーサー膜２１０、及び第一の層間絶縁層１５０のエッチング加工を行う。その後、第一レジスト材料２２０を除去する。
このエッチング加工により、第一配線トレンチ２６０が一部のダミーホール１９０上に形成される。言い換えれば、第一配線トレンチ２６０の底部に一部のダミーホール１９０が設けられる。
続いて、図１１に示すように、全面をＲＩＥ法によりエッチバック加工を行う。エッチバック加工により、コンタクトホールＳＬ下部において、スペーサー膜２１０、ストッパー膜１４０及びシリコン酸化膜１３０が除去される。このエッチバック加工により、疎なコンタクトホールＳＬ及び密なコンタクトホールＳＨ（図示しない）は、不純物拡散層１２０に到達する。ここで、不純物拡散層１２０を貫通しないようにエッチバック加工するほうが望ましい。
この加工により、ダミーホール１９０の側壁にスペーサー膜２１０が形成されている領域の内側では、底面のスペーサー膜２１０及び第一の層間絶縁層１５０がエッチング加工される。このエッチング加工により、単独のダミーホール１９０の下側部には、ダミー凹部２００が形成される。他方、第一配線トレンチ２６０が形成された領域のダミーホール１９０の下部では、アンカー凹部２７０が形成される。言い換えれば、第一配線トレンチ２６０はその底部にアンカー凹部２７０を有することになる。
次に、図１２に示すように、導電材料２８０を形成する。導電材料２８０は、第一配線トレンチ２６０、ダミーホール１９０のスペーサー膜２１０の内側、コンタクトホールＳＬのスペーサー膜２１０の内側、ダミー凹部２００、アンカー凹部２７０等に成膜される。
導電材料２８０は、例えば、バリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、窒化チタン、窒化タンタル又はこれらの積層を用いる。金属層は、タングステン、銅等を用いる。成膜方法は材料に応じて、プラズマＣＶＤ法、金属メッキ法、スパッタ法等を用いる。
続いて、図１３に示すように、ＣＭＰ処理により、第一の層間絶縁層１５０が露出するまで、平坦化する。このＣＭＰ処理により、第一配線Ｍ１が形成される。また、コンタクトホールＳＬ内部であって、第一配線Ｍ１の底部にはコンタクトＣＬが形成される。
以降は、一般的な製造方法を用いて、各種配線層や回路素子を形成する。以上により、本実施形態の半導体装置が製造される。
上述の製造方法のように、疎なコンタクトホールＳＬ周辺にダミーホール１９０を配置することには、次の利点がある。
一つ目の利点は、密なコンタクトホールＳＨ及び疎なコンタクトホールＳＬのＲＩＥ法による同時加工が容易になる点である。言い換えれば、この利点は次に述べる粗密に基づくマイクロローディング効果を低減することが可能な点である。
仮に、疎なコンタクトホールＳＬ周囲にダミーホール１９０が無い場合を考える。密なコンタクトホールＳＨを含む一定面積のエッチング加工のほうが、疎なコンタクトホールＳＬを含む同一面積のエッチング加工よりもエッチング対象物は多い。エッチング対象物が多いことにより、密なコンタクトホールＳＨの付近のほうが、エッチングガス中のエッチャントがより多く消費される。つまり、エッチャント濃度が相対的に薄くなり、エッチング速度が遅くなる。
すなわち、密なコンタクトホールＳＨのエッチング速度は、疎なコンタクトホールＳＬのエッチング速度よりも遅くなることを意味する。逆にいえば、疎なコンタクトホールＳＬのエッチング速度は、密なコンタクトホールＳＨのエッチング速度よりも早いことになる。本明細書中においては、このように配置密度によりエッチング速度が異なる現象を粗密に基づくマイクロローディング効果と称する。
仮に、ダミーホール１９０が無い場合は、図７のエッチングにおいて、エッチング条件が密なコンタクトホールＳＨの加工に最適化されると、疎なコンタクトホールＳＬはオーバーエッチングされる。コンタクトホールＳＬがオーバーエッチングされると、シリコン酸化膜１３０やストッパー膜１４０でエッチング加工が止まらず、不純物拡散層１２０を貫通する可能性がある。コンタクトホールＳＬが不純物拡散層１２０を貫通すると、コンタクトＣＬが形成された後に、ジャンクションリークの増加や、コンタクトＣＬと不純物拡散層１２０の接触抵抗の高抵抗化を引き起こす可能性がある。
この接触抵抗の高抵抗化は、例えば以下の２つの理由による。
第一の理由は、コンタクトＣＬと不純物拡散層１２０の接触面積が減るためである。コンタクトホールＳＬが不純物拡散層１２０の途中で止まる場合は、コンタクトＣＬと不純物拡散層１２０の接触部分は、コンタクトＣＬの側面と、コンタクトＣＬの底面となる。
それに対して、コンタクトホールＳＬが不純物拡散層１２０を貫通した場合は、コンタクトＣＬと不純物拡散層１２０の接触部分は、コンタクトＣＬの側面のみとなり、接触部分の面積が減少する。
また、第二の理由として、コンタクトＣＬと不純物拡散層１２０の接触部分に、スペーサー膜２１０が形成されることが挙げられる。図７のエッチング加工時点でコンタクトホールＳＬが不純物拡散層１２０を貫通した場合、コンタクトホールＳＬはその側面において不純物拡散層１２０と接触する。
そして、図８に示すスペーサー膜２１０の形成において、前述のコンタクトホールＳＬと不純物拡散層１２０の接触部分にスペーサー膜２１０が形成される。このスペーサー膜２１０は、その後のＲＩＥプロセス等でも除去されずに残る。そのため、コンタクトホールＳＬ内部に導電材料２８０を形成し、コンタクトＣＬを形成した後でも、コンタクトＣＬと不純物拡散層１２０の接触部分にスペーサー膜２１０が残ることとなる。したがって、コンタクトＣＬと不純物拡散層１２０の接触抵抗は高抵抗となる。
また、勿論であるが、疎なコンタクトホールＳＬの貫通を回避するために、ＲＩＥ法のエッチング条件が疎なコンタクトホールＳＬに最適化されると、今度は密なコンタクトホールＳＨの加工はアンダーエッチングになる。すなわち、密なコンタクトＣＨは不純物拡散層１２０に電気的に導通できず、いわゆるオープン不良となる。
そこで、本実施形態のように疎なコンタクトホールＳＬ周囲にダミーホール１９０を配置することで、上述の問題を低減することができる。
具体的には、ダミーホール１９０を配置することで、疎なコンタクトホールＳＬ周囲にエッチング対象物が増える。エッチング対象物の増加により、密なコンタクトホールＳＨ及び疎なコンタクトホールＳＬのエッチャント濃度の差は低減される。つまり、エッチング速度の差は低減される。エッチング速度の差の低減により、図７のコンタクトホールＳＬ及びコンタクトホールＳＨのエッチング加工において、何れもストッパー膜１４０で止めることが可能となる。
二つ目の利点は、リソグラフィー法による疎なコンタクトホールＳＬ加工用マスクホール１７０の形成が容易になる点である。即ち、周囲にダミーマスクホール１８０を形成することで、疎なコンタクトホールＳＬ加工用マスクホール１７０の形成は容易になる。
リソグラフィー法によるマスクパターン形成においては、光学系による結像を経る。そして、結像においては、周期的なパターンを形成するほうが孤立したパターンを形成するよりも容易である。すなわち、ダミーマスクホール１８０をコンタクトホールＳＬ加工用マスクホール１７０の周辺に配置することで、疎なコンタクトホールＳＬ加工用マスクホール１７０を形成することが容易になる。
また、ダミーマスクホール１８０と疎なコンタクトホールＳＬ加工用マスクホール１７０の配置間隔を、密に配置されているコンタクトＣＨにおける最小間隔の定数倍とすると、より上記のリソグラフィーの利点を活かすことができる。
ただし、リソグラフィー法の焦点深度（一定の結像性能を維持できる焦点範囲）が既に十分あり、後述する他の利点のみを享受すれば十分な場合は、上記のようにダミーマスクホール１８０を配置する必要はない。
さらに、三つ目の利点は、第一配線Ｍ１の密着性向上である。即ち、図５に示すように、第一配線Ｍ１の底部にはアンカー凹部２７０が配置されている。アンカー凹部２７０の存在により、第一配線Ｍ１と第一の層間絶縁層１５０の接触面積が増えている。この接触面積の増加により、第一配線Ｍ１は第一の層間絶縁層１５０とより強固に密着し、分離しづらくなる。
なお、密着性向上のためには、第一配線Ｍ１の長軸の延伸方向とアンカー凹部２７０の長手方向が一致しているほうがより望ましい。
以上に述べたように、本実施形態によれば、リソグラフィー法によるレジストパターン形成を容易にし、RIE法によるコンタクトホール形成時の突き抜けを抑制し、配線層の層間絶縁層に対する密着性を向上することができる。
変形例として、スペーサー膜２１０を設け無くても構わない。
別の変形例として、ストッパー膜１４０を設け無くても構わない。この場合は、図７のエッチング加工において、コンタクトホールＳＬ及びＳＨは、シリコン酸化膜１３０又は不純物拡散層１２０まで加工される。この場合は、図１１のエッチング加工において、不純物拡散層１２０を貫通しない条件を選択する必要がある。
また、別の変形例として、第一配線Ｍ１とコンタクトホールＳＬの大小関係は任意に選んで構わない。図５は、コンタクトホールＳＬの上側部の直径が、第一配線Ｍ１よりも大きい例を示した。この例によらず、コンタクトホールＳＬの上側部の直径が、第一配線Ｍ１よりも小さくても構わない。逆に、図５で示したよりも、コンタクトホールＳＬの上側部の直径が大きくても構わない。
また、コンタクトＣＬ上に第一配線Ｍ１を設けなくても構わない。この場合は、コンタクトＣＬはコンタクトホールＳＬ内部に、第一の層間絶縁層１５０を貫通するように設けられることになる。
（第二の実施形態）
第一の実施形態は半導体基板に対するコンタクトであったのに対し、第二の実施形態は、半導体基板上の配線層とその上層の配線層を繋ぐコンタクトである点が異なる。第一の実施形態と共通する点については、適宜説明を省略する。
コンタクトＣＨ又はＣＬ、又はコンタクトホールＳＨ又はＳＬは第一の実施形態と同様の意味で用いる。
以下、図１４（ａ）及び図１４（ｂ）を用いて、本実施形態に係るコンタクトＣＬ周辺の構成について説明する。
図１４（ａ）は、第２の実施の形態に係る疎に形成されているコンタクトＣＬ周辺の平面図の一例である。なお、導電材料５３０の下側の構造も点線にて図示している。また、図１４（ｂ）は、図１４（ａ）におけるＡ−Ａ断面である。以下の説明に用いる図１５乃至図２２において、特に断りが無い場合も同様である。
図１４（ａ）及び図１４（ｂ）に示すように、図面の略中央には、コンタクトＣＬ及びコンタクトホールＳＬが配置される。
コンタクトホールＳＬは、第三の層間絶縁層４１０を貫通し、第二配線（基体）Ｍ２に到達するように設けられる。コンタクトホールＳＬは、内部にスペーサー膜４６０が形成されており、その内部にコンタクトＣＬ及び第三配線Ｍ３が形成される。スペーサー膜４６０は、例えばシリコン酸化膜、シリコン窒化膜を用いる。
コンタクトＣＬは、コンタクトホールＳＬ内部に形成される。コンタクトホールＳＬ内部のうちコンタクトＣＬの上部は、第三配線Ｍ３の一部を構成する。第三配線Ｍ３とコンタクトＣＬ内部には導電材料５３０が形成されており、第三配線Ｍ３はコンタクトＣＬを通して、第二配線Ｍ２と導通をしている。
また、図１４（ａ）に示されるように、コンタクトＣＬの周辺には、第三配線Ｍ３及びダミーホール（第二ホール）４５０が配置される。第三配線Ｍ３の配線ピッチとダミーホール４５０は、Ｘ方向及びＹ方向の配置のピッチはそれぞれ同じピッチで配置される。
第三配線Ｍ３は、第三配線トレンチ５１０の内側に、導電材料５３０が形成されている。第三配線トレンチ５１０の底部には後述のとおり、コンタクトＣＬ又はアンカー凹部５２０が設けられている。導電材料５３０は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、タングステン、シリコン、銅、又はこれらの積層を用いる。
ダミーホール４５０は、第三の層間絶縁層４１０の途中までの深さで形成される。ダミーホール４５０は、第三配線Ｍ３が形成される領域に設けられているダミーホール４５０と、単独で設けられているダミーホール４５０が存在する。
第三配線Ｍ３が形成される領域に設けられているダミーホール４５０は、第三配線トレンチ５１０の底部に形成される。ダミーホール４５０の内側には、スペーサー膜４６０が形成され、スペーサー膜４６０の内側には、アンカー凹部（第一凹部）５２０が配置される。
アンカー凹部５２０は、ダミーホール４５０の内側に設けられると共に、第三配線トレンチ５１０の底部に設けられている。アンカー凹部５２０の内部は、導電材料５３０が形成される。別の言い方をすれば、第三配線トレンチ５１０はその下部にアンカー凹部５２０を有するとともに、アンカー凹部５２０を含め第三配線トレンチ５１０内に導電材料５３０が形成される。
単独で設けられているダミーホール４５０の下側には、ダミー凹部（第二凹部）４６５が配置される。
ダミーホール４５０の内側には、スペーサー膜４６０が形成されている。スペーサー膜４６０の内側でその底部には、ダミー凹部４６５が形成される。スペーサー膜４６０の内側及びダミー凹部４６５には、導電材料５３０が形成される。
なお、ダミーホール４５０は、格子状に配置される。格子間隔は、典型的には、密に配置されているコンタクトＣＨにおける最小間隔又は最小間隔の定数倍であるが、最小間隔以上の任意の間隔でも構わない。
以下、第２の実施例の製造方法について図１５〜図２２を用いて説明する。
まず、図１５に示すように、トランジスタや配線等を形成した後、第二の層間絶縁層４００及びを第二配線Ｍ２を形成する。第二配線Ｍ２は、チタン、タンタル、窒化チタン、窒化タンタル、タングステン、アルミニウム、銅、又はこれらの積層を用いる。
その後、第二配線Ｍ２を被覆するように、第三の層間絶縁層４１０を形成する。第三の層間絶縁層４１０上に、リソグラフィー法により、マスクパターン４４０を形成する。
マスクパターン４４０には、密なコンタクトホールＳＨ加工用マスクホール（図示せず）と、疎なコンタクトホールＳＬ加工用マスクホール４３０と、ダミーホール形成用のダミーマスクホール４２０が形成される。
具体的には、図１５（ａ）に示すように、疎なコンタクトホールＳＬ加工用マスクホール４３０近傍に、ダミーマスクホール４２０は形成される。ダミーマスクホール４２０の長手方向は、後述する第三配線トレンチ５１０の延伸方向と平行に配置したほうが望ましい。ただし、第三配線トレンチ５１０と平行でなく任意の向きに配置しても構わない。
続いて、図１６に示すように、マスクパターン４４０をマスクとして、ＲＩＥ法により第三の層間絶縁層４１０を加工する。その後、マスクパターン４４０を剥離する。
これにより、密なコンタクトホールＳＨ（図示しない）、疎なコンタクトホールＳＬ、及びダミーホール４５０が形成される。密なコンタクトホールＳＨ、及び疎なコンタクトホールＳＬは、第二配線Ｍ２に到達する。
ここで、第三の層間絶縁層４１０と第二配線Ｍ２の選択比が取れるエッチング条件を用いることで、エッチング加工を第二配線Ｍ２で止めることが可能である。
また、第三の層間絶縁層４１０の途中でエッチングストップされ、ダミーホール４５０は第二配線Ｍ２には到達しない。これは、第１の実施形態で説明をしたアスペクト比に基づくマイクロローディング効果によるためである。
続いて、図１７に示すように、スペーサー膜４６０を形成する。スペーサー膜４６０により、コンタクトホールＳＬの内径を小さくし、微細化することが可能である。スペーサー膜４６０は、例えばシリコン酸化膜、シリコン窒化膜を用いる。成膜方法は、カバレッジの良い成膜方法を用いればよく、例えば低圧ＣＶＤ法や、ＡＬＤ法等を用いる。
続いて、図１８に示すように、第一レジスト材料４７０、シリコン酸化膜４８０を形成する。その後、リソグラフィー法により、第二レジスト材料を用いたマスクパターン４９０を形成する。
続いて、図１９に示すように、第三配線トレンチ５１０を形成する。マスクパターン４９０をマスクとして、シリコン酸化膜４８０、第一レジスト材料４７０をエッチング加工する。この後、シリコン酸化膜４８０及び第一レジスト材料４７０をマスク材として、スペーサー膜４６０、及び第三の層間絶縁層４１０のエッチング加工を行う。その後、第一レジスト材料４７０を除去する。
このエッチング加工により、第三配線トレンチ５１０が一部のダミーホール４５０上に形成される。言い換えれば、第三配線トレンチ５１０の底部に一部のダミーホール４５０が設けられる。
続いて、図２０に示すように、全面をＲＩＥ法によりエッチバック加工を行う。エッチバック加工により、コンタクトホールＳＬ下部において、スペーサー膜４６０が除去される。このエッチバック加工により、疎なコンタクトホールＳＬ及び密なコンタクトホールＳＨ（図示しない）は、第二配線Ｍ２に到達する。ここで、第二配線Ｍ２を貫通しないようにエッチバック加工するほうが望ましい。
この加工により、ダミーホール４５０の側壁にスペーサー膜４６０が形成されている領域の内側では、底面のスペーサー膜４６０及び第三の層間絶縁層４１０がエッチング加工される。このエッチング加工により、単独のダミーホール４５０の下側部には、ダミー凹部４６５が形成される。他方、第三配線トレンチ５１０が形成された領域のダミーホール４５０の下部では、アンカー凹部５２０が形成される。言い換えれば、第三配線トレンチ５１０はその底部にアンカー凹部５２０を有することになる。
次に、図２１に示すように、導電材料５３０を形成する。導電材料５３０は、第三配線トレンチ５１０、ダミーホール４５０のスペーサー膜４６０の内側、コンタクトホールＳＬのスペーサー膜４６０の内側、ダミー凹部４６５、アンカー凹部５２０等に成膜される。
導電材料５３０は、例えば、バリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、窒化チタン、窒化タンタル又はこれらの積層を用いる。金属層は、タングステン、銅等を用いる。成膜方法は材料に応じて、プラズマＣＶＤ法、金属メッキ法、スパッタ法等を用いる。
続いて、図２２に示すように、ＣＭＰ処理により、第三の層間絶縁層４１０が露出するまで、平坦化する。このＣＭＰ処理により、第三配線Ｍ３が形成される。また、コンタクトホールＳＬ内部であって、第三配線Ｍ３の底部にはコンタクトＣＬが形成される。
以降は、一般的な製造方法を用いて、各種配線層や回路素子を形成する。以上により、本実施形態の半導体装置が製造される。
上述のように、疎なコンタクトホールＳＬ周囲にダミーホール４５０を配置することには、第一の実施形態と同様の利点がある。
一つ目の利点は、リソグラフィー法による疎なコンタクトホールＳＬ加工用マスクホール４３０の形成が容易になる点である。二つ目の利点は、密なコンタクトホールＳＨ及び疎なコンタクトホールＳＬのＲＩＥ法による同時加工が容易になる点である。 さらに、三つ目の利点は、第三配線Ｍ３の密着性向上である。
変形例として、スペーサー膜４６０を設け無くても構わない。
別の変形例として、第二配線Ｍ２上にストッパー膜を設けても構わない。具体的には、図１６のコンタクトホールＳＬ及びＳＨのエッチング加工は、当該ストッパー膜で加工を止める。そして、図２０に示したスペーサー膜４６０のエッチング加工時に同時に当該ストッパー膜を加工すればよい。
また、別の変形例として、第三配線Ｍ３とコンタクトホールＳＬの大小関係は任意に選んで構わない。図１４は、コンタクトホールＳＬの上側部の直径が、第三配線Ｍ３よりも大きい例を示した。この例によらず、コンタクトホールＳＬの上側部の直径が、第三配線Ｍ３よりも小さくても構わない。逆に、図１４で示したよりも、コンタクトホールＳＬの上側部の直径が大きくても構わない。
また、コンタクトＣＬ上に第三配線Ｍ３を設けなくても構わない。この場合は、コンタクトＣＬはコンタクトホールＳＬ内部に、第三の層間絶縁層４１０を貫通するように設けられることになる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
ＳＨ…密なコンタクトホール
ＳＬ…疎なコンタクトホール
ＣＨ…相対的に配置密度が高いコンタクト
ＣＬ…相対的に配置密度が低いコンタクト
Ｍ１…第一配線
Ｍ２…第二配線
Ｍ３…第三配線
５…不揮発性半導体記憶装置
７…周辺回路
１０…メモリセルアレイ
１５…ワード線ドライバ
２０…センスアンプ
２５…カラムデコーダ
３０…入出力制御部
３５…入出力バッファ
４０…アドレスデコーダ
４５…制御部
５０…内部電圧発生部
５５…レジスタ
１１０…半導体層
１２０…不純物拡散領域
１３０…シリコン酸化膜
１４０…ストッパー膜
１５０…第一の層間絶縁層
１６０…マスクパターン
１７０…ＳＬ加工用マスクホール
１８０…ダミーマスクホール
１９０…ダミーホール
２００…ダミー凹部
２１０…スペーサー膜
２２０…第一レジスト材料
２３０…シリコン酸化膜
２４０…マスクパターン
２６０…第一配線トレンチ
２７０…アンカー凹部
２８０…導電材料
４００…第二の層間絶縁層
４１０…第三の層間絶縁層
４２０…ダミーマスクホール
４３０…ＳＬ加工用マスクホール
４４０…マスクパターン
４５０…ダミーホール
４６０…スペーサー膜
４６５…ダミー凹部
４７０…第一レジスト材料
４８０…シリコン酸化膜
４９０…マスクパターン
５１０…第三配線トレンチ
５２０…アンカー凹部
５３０…導電材料

Claims (10)

  1. 基体の上方に形成された絶縁層と、
    この絶縁層に設けられ、前記基体に到達する第一コンタクトと、
    前記第一コンタクトの周辺に、前記コンタクトより低い配線とを備え、
    前記配線の一部は、その底部に凸部を有する、
    半導体装置。
  2. 前記第一コンタクトは、内部に相対的に低密度の複数コンタクト群を有する第一領域と、内部に相対的に高密度の複数コンタクト群を有する第二領域を有し、前記凸部は、前記第一領域にのみに形成された
    請求項１記載の半導体装置。
  3. 前記第一領域の前記第一コンタクト及び前記凸部のそれぞれは、マトリクス状に形成され、Ｘ方向及びＹ方向のコンタクト中心及び凸部中心のピッチは略同一である請求項２記載の半導体装置。
  4. 少なくとも２本の前記配線を有し、前記配線の中心線距離は、前記コンタクト中心及び凸部中心のピッチと略同一である請求項３記載の半導体装置。
  5. 前記凸部は、前記凸部の長手方向が前記配線の延伸方向と略平行である請求項１〜４記載の何れか一項記載の半導体装置。
  6. 基体の上方に絶縁層を形成する工程と、
    前記絶縁層に前記基体に達する深さで第一ホールを形成する工程と、
    前記第一ホールの周辺に前記第一ホールより浅い複数の第二ホールを形成する工程と、
    前記複数の第二ホールの一部に沿って、前記絶縁層の途中までの深さのトレンチを形成する工程と、
    前記トレンチの底部の一部に、凹部を形成する工程とを備える
    半導体装置の製造方法。
  7. 前記凹部を形成する工程は、前記第二ホールの内側に前記凹部を形成する工程を含んだ
    請求項６記載の半導体装置の製造方法。
  8. 前記第一ホールを形成する工程は、内部に相対的に低密度の複数のホール群を有する第一領域と、内部に相対的に高密度の複数のホール群を有する第二領域とを形成する工程を含み、
    前記第二ホールを形成する工程は、前記第一領域にのみに形成する工程を含んだ
    請求項６又は請求項７記載の半導体装置の製造方法。
  9. 前記トレンチを形成する工程は、少なくとも２本のトレンチを形成し、この前記トレンチの間の中心距離は、前記第一ホール及び前記第二ホールの中心間のピッチと略同一である請求項９記載の半導体装置の製造方法。
  10. 前記凹部を形成する工程は、前記凹部の長手方向が前記トレンチの延伸方向と略平行である請求項６〜９何れか一項記載の半導体装置の製造方法。
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