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CN107305895A - 具有包括不同材料层的公共源线的存储器件 - Google Patents

具有包括不同材料层的公共源线的存储器件 Download PDF

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CN107305895A
CN107305895A CN201710195350.1A CN201710195350A CN107305895A CN 107305895 A CN107305895 A CN 107305895A CN 201710195350 A CN201710195350 A CN 201710195350A CN 107305895 A CN107305895 A CN 107305895A
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张在薰
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Abstract

一种存储器件包括：栅结构，包括在衬底的上表面上堆叠的多个栅电极层；多个沟道区，穿过栅结构并且沿与衬底的上表面垂直的方向延伸；源极区，设置在衬底上沿第一方向延伸，并且包括杂质；以及公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。

Description

具有包括不同材料层的公共源线的存储器件
相关申请的交叉引用
本申请要求2016年4月21日递交的美国临时专利申请No.62/325,565的优先权以及2016年5月26日递交的韩国专利申请No.10-2016-0064692的优先权，这二者的全部内容一并在此引入作为参考。
技术领域
本发明构思一般地涉及半导体，更具体地涉及存储器件。
背景技术
电子器件逐渐变得越来越小，但是更加需要处理大量的数据。因此，应该增加这些电子产品中使用的半导体存储器件的集成度。为了提供集成度增加的半导体存储器件，已经提出了一些具有竖直晶体管结构的存储器件来代替平面晶体管结构的存储器件。
发明内容
本发明构思的一些实施例提供了一种存储器件，所述存储器件包括：栅结构，包括在衬底的上表面上堆叠的多个栅电极层；多个沟道区，穿过栅结构并且沿与衬底的上表面垂直的方向延伸；源极区，设置在衬底上沿第一方向延伸，并且包括杂质；以及公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。
本发明构思的另外实施例提供了一种存储器件，包括：衬底；源极区，设置在衬底上沿第一方向延伸，并且包括n型杂质；多个沟道区，沿与衬底的上表面垂直的方向延伸；多个栅电极层，堆叠在衬底的上表面上，并且设置为与所述多个沟道区中的至少一部分相邻；以及公共源线，设置在源极区上沿第一方向延伸，并且包括第一层和第二层，其中第一层包含多晶硅，多晶硅具有浓度比源极区高的n型杂质，第二层设置在第一层的上表面上并且包含金属、金属硅化物和金属化合物中的至少一种。
本发明构思的其他实施例提供了一种竖直型存储器件，所述竖直型存储器件包括：衬底上的源极区，所述源极区沿第一方向延伸并且包括杂质；以及公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的以上和其他方面、特点和优点，在附图中：
图1是根据本发明构思的一些实施例的存储器件的示意框图。
图2是示出了根据本发明构思的一些实施例的存储器件的存储单元阵列的电路图。
图3是示意性地示出了根据本发明构思的一些实施例的存储器件的一部分的平面图。
图4是示出了根据图3所示的一些实施例的存储器件的一部分的透视图。
图5是示出了根据图3所示的一些实施例的存储器件的一部分的截面图。
图6是示出了图5所示的存储器件的区域A1的放大图。
图7是示出了图5所示的存储器件的区域A2的放大图。
图8A至图8D是示出了根据本发明构思的一些实施例的存储器件的一部分的透视图。
图9是示出了根据图8A所示的一些实施例的存储器件的一部分的截面图。
图10是示出了图9所示的存储器件的区域B1的放大图。
图11是示出根据本发明构思的一些实施例的存储器件的一部分的透视图。
图12是示出了根据图11所示的一些实施例的存储器件的一部分的截面图。
图13至36是示出了制造图3至图7中描述的存储器件的工艺步骤的视图。
图37至46是示出了制造图8至图10中所示的存储器件的工艺步骤的视图。
图47是示出了包括根据本发明构思的一些实施例的存储器件在内的电子设备的框图。
具体实施方式
下文中，将通过参照附图详细地解释本发明的示例实施例来描述本发明的构思。附图中类似的附图标记表示类似的要素，因此为简洁起见将省去对它们的详细描述。
首先参考图1，根据本发明构思的一些实施例的存储器件1可以包括存储单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。
存储单元阵列2可以包括排列成多个行和列的多个存储单元。存储单元阵列2中包括的多个存储单元可以经由字线WL、公共源线CSL、串选择线SSL、接地选择线GSL等与行解码器3相连，并且可以经由位线BL与读/写电路4相连。在一些示例实施例中，排列在同一行中的多个存储单元可以与同一字线WL相连，并且排列在同一列中的多个存储单元可以与同一位线BL相连。
存储单元阵列2中包括的多个存储单元可以划分为多个存储块。每一个存储块可以包括多条字线WL、多条串选择线SSL、多条接地选择线GSL、多条位线BL以及至少一条公共源线CSL。
行解码器3可以接收来自外部源的地址信息ADDR，并且对所接收的地址信息ADDR进行解码以确定提供给与存储单元阵列2相连的字线WL、公共源线CSL、串选择线SSL和接地选择线GSL中至少一部分的电压。
读/写电路4可以根据从控制电路5接收的命令来选择与存储单元阵列2相连的位线BL中的至少一部分。读/写电路4可以读取与所选择的那部分位线BL相连的存储单元中存储的数据，或者可以将数据写入与所选择的那部分位线BL相连的存储单元。读/写电路4可以包括诸如页缓冲电路、输入/输出缓冲电路、数据锁存电路等电路，以便执行上述操作。
控制电路5可以响应于从外部源发送的控制信号CTRL来控制行解码器3和读/写电路4的操作。当读取在存储单元阵列2中存储的数据时，控制电路5可以控制行解码器3的操作，以向存储有待读取数据的字线WL提供用于读取操作的电压。当将用于读取操作的电压提供至特定的字线WL时，控制电路5可以控制读/写电路4读取在与被提供有用于读取操作的电压的字线WL相连的存储单元中存储的数据。
同时，当将数据写入到存储单元阵列2时，控制电路5可以控制行解码器3的操作，以向将要写入数据的字线WL提供用于写入操作的电压。当将用于写入操作的电压提供至特定的字线WL时，控制电路5可以控制读/写电路4将数据写入与被提供有用于写入操作的电压的字线WL相连的存储单元。
图2是示出了根据本发明构思的一些示例实施例的存储器件的存储单元阵列的等效电路图。根据本发明构思的示例实施例的存储器件可以是竖直型NAND闪存器件。
参考图2，该存储单元阵列可以包括多个存储单元串S，每一个存储单元串S包括彼此串联连接的n个存储单元MC1至MCn以及接地选择晶体管GST和串选择晶体管SST，接地选择晶体管GST和串选择晶体管SST分别连接到串联的存储单元MC1至MCn的两端。彼此串联连接的n个存储单元MC1至MCn可以分别与n条字线WL1至WLn相连，字线WL1至WLn用于选择存储单元MC1至MCn中的至少一部分。同时，在接地选择晶体管GST和第一存储单元MC1之间以及串选择晶体管SST和第n存储单元MCn之间还可以设置虚单元。
接地选择晶体管GST的栅极端子可以与接地选择线GSL相连，并且接地选择晶体管GST的源极端子可以与公共源线CSL相连。同时，串选择晶体管SST的栅极端子可以与串选择线SSL相连，并且串选择晶体管SST的源极端子可以与存储单元MCn的漏极端子相连。在图2中，一个接地选择晶体管GST和一个串选择晶体管SST连接至彼此串联连接的n个存储单元MC1至MCn。然而，在不脱离本发明构思范围的情况下，多个接地选择晶体管GST或多个串选择晶体管SST可以与n个存储单元MC1至MCn相连。
串选择晶体管SST的漏极端子可以与多条位线BL1至BLm相连。当经由串选择线SSL向串选择晶体管SST的栅极端子施加信号时，可以将经由位线BL1至BLm施加的信号传输至彼此串联连接的n个存储单元MC1至MCn，从而可以执行数据读取或数据写入操作。此外，可以通过经由在衬底中形成的阱区施加预定的擦除电压来执行擦除操作，在擦除操作中去除在n个存储单元MCl至MCn中写入的数据。
再次参考图2，根据本发明构思的一些示例实施例的存储器件可以包括至少一个虚串DS。虚串DS可以是包括没有与位线BL1至BLm相连的虚沟道在内的串。
现在参考图3，将讨论示出了根据本发明构思的一些实施例的存储器件的一部分的平面图。如图3所示，根据本发明构思的一些示例实施例的存储器件100可以包括多个沟道区CH、多个虚沟道区DCH、公共源线150和隔离绝缘层155。在图3中所示的示例实施例中，多个沟道区CH和多个虚沟道区DCH可以在X-Y平面上排列为彼此隔离。多个栅电极层和多个绝缘层可以沿z轴方向交替地堆叠以提供栅结构，并且多个沟道区CH和多个虚沟道区DCH可以穿过栅结构沿z轴方向延伸。
栅结构可以通过在公共源线150的侧表面上设置的侧墙间隔物(side spacer)109而划分为多个部分。侧墙间隔物109可以减小或者防止公共源线150与栅结构直接接触的可能性，并且可以包括诸如氧化硅之类的绝缘材料。
在根据本发明构思的示例实施例的存储器件100中，公共源线150可以包括由不同材料形成的多层。在一些示例实施例中，公共源线150可以包括沿z轴方向设置于下部的第一层151和设置在第一层151上的第二层152。第一层151和第二层152可以由不同的材料形成。此外，第一层151和第二层152可以由金属、金属硅化物、金属化合物和掺杂有杂质的多晶硅之一形成。
在一些示例实施例中，第一层151可以由掺杂有n型杂质的多晶硅形成。通常，公共源线150由诸如钨(W)之类的金属形成。然而，根据本发明构思的示例实施例，可以通过沉积掺杂n型杂质的多晶硅来形成公共源线150的一部分即第一层151。因为第一层151由多晶硅形成，所以栅结构可以不熔化或者弯曲，并且可以抑制在公共源线150中发生的剥离现象。因此，可以改进存储器件100的可靠性。
与诸如钨(W)之类的金属相比，掺杂有n型杂质的多晶硅可以具有相对较高的电阻。为了补偿多晶硅中存在的电阻分量，第二层152可以形成于第一层151上。第二层152可以包括用作阻挡层的Ti/TiN和诸如钨(W)之类的金属。
第二层152可以同第一层151一样沿第一方向(x轴方向)延伸。在一些示例实施例中，第二层152可以沿第一方向延伸得比第一层151长。因为第二层152设置于第一层151上，所以可以补偿第一层151的电阻分量。为了增加通过形成第二层152补偿电阻的效果，第二层152可以形成为沿第一方向比第一层151长。
图4是示出了根据图3所示的示例实施例的存储器件的一部分的透视图。如图4所示，根据本发明构思的示例实施例的存储器件100可以包括衬底101、设置为与衬底101的上表面(在图4所示的示例实施例中的x-y平面)垂直的多个沟道区CH和虚沟道区DCH、在衬底101上设置为与沟道区CH相邻的多个栅电极层131至138(统称为130)。该多个栅电极层130可以与多个绝缘层141至149(统称为140)交替地堆叠以提供栅结构，并且栅电极层130中的至少一部分(例如，栅电极层138)可以通过隔离绝缘层155而分为若干部分。
多个沟道区CH和虚沟道区DCH可以沿与衬底101的上表面垂直的方向(图4所示的示例实施例中的z轴方向)延伸。每一个沟道区CH可以包括沟道层110、填充沟道层110的内部空间的填充绝缘层115以及设置在沟道层110上的漏极区113。在一些示例实施例中，沟道层110可以具有诸如圆柱状或棱柱状之类的柱形，而不包括填充绝缘层115。另外，每一个沟道区CH取决于其深宽比，可以具有倾斜的侧面，从而沟道区CH的宽度可以朝着衬底101减小。
多个沟道区CH和虚沟道区DCH可以设置为在X-Y平面上彼此隔离。根据示例实施例可以不同地改变多个沟道区CH和虚沟道区DCH的数目和排列。例如，多个沟道区CH和虚沟道区DCH可以设置为沿至少一个方向形成Z字形图案。在图4所示的示例实施例中，多个沟道区CH可以相对于之间的隔离绝缘层155对称地排列，并且多个虚沟道区DCH可以穿过隔离绝缘层155。然而，应该理解，本发明构思不限于此。
沟道层110可以经由下方的外延层111电连接至衬底101。沟道层110可以包括诸如多晶硅或单晶硅之类的半导体材料。半导体材料可以掺杂有n型或p型杂质，或者可以不掺杂杂质。外延层111可以是通过选择性外延生长(SEG)工艺生长的层。外延层111可以形成为凹入衬底101预定的深度，如图4所示。
多个虚沟道区DCH可以具有与沟道区CH类似的结构。换言之，多个虚沟道区DCH可以包括漏极区113、沟道层110和填充绝缘层115，并且可以选择性地包括外延层111。然而，与沟道区CH不同，多个虚沟道区DCH可以与栅结构上的位线电隔离。因此，在由虚沟道区DCH提供的存储单元MC1至MCn中不能执行写入操作等。
多个栅电极层130可以沿z轴方向与多个绝缘层140交替地堆叠。多个栅电极层130中的每一个可以与至少一个沟道层110相邻，并且可以用作接地选择晶体管GST、多个存储单元MC1至MCn以及串选择晶体管SST的栅电极。在一些示例实施例中，还可以将用于虚器件的栅电极层设置于接地选择晶体管GST和第一存储单元MC1之间以及串选择晶体管SST和第n存储单元MCn之间。同时，在图4所示的示例实施例中，存储单元MC1至MCn的总数是n，其中n是由2a定义的数(在此，a是自然数)。
多个栅电极层130可以延伸以形成字线WL1至WLn。在一些示例实施例中，多个栅电极层130可以沿第一方向(图4所示实施例中的x轴方向)与多个绝缘层140一起延伸以具有不同的长度，并且形成焊盘区域。在焊盘区域中，多个栅电极层130中的每一个可以与接触栓相连。
多个栅电极层130可以由诸如多晶硅或金属硅化物材料之类的导电材料形成，并且多个绝缘层140可以由诸如氧化硅或氮化硅之类的绝缘材料形成。例如，金属硅化物材料可以是从Co、Ni、Hf、Pt、W和Ti或其组合中选择的金属的硅化物。在一些示例实施例中，多个栅电极层130可以包括诸如钨(W)之类的金属。另外，尽管未示出，多个栅电极层130还可以包括用于减小扩散的阻挡层，并且阻挡层可以包括氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一种。
多个栅电极层130与沟道层110和栅绝缘层160一起可以提供存储单元MC1至MCn、接地选择晶体管GST和串选择晶体管SST。栅绝缘层160可以包括依次堆叠在沟道层110和多个栅电极层130之间的隧穿层162、电荷存储层164和阻挡层166。栅绝缘层160的结构不限于上述三层。
阻挡层166可以包括高k电介质材料。在这些实施例中，高k电介质材料可以是指介电常数比氧化硅高的电介质材料。隧穿层162可以允许电荷按照F-N隧穿机制移动至电荷存储层164。例如，隧穿层162可以包括氧化硅。电荷存储层164可以是电荷俘获层或浮栅导电层。例如，电荷存储层164可以包括电介质材料、量子点或纳米晶体。在这些实施例中，量子点或纳米晶体可以由金属或半导体材料的微颗粒形成。稍后将参照图7描述栅绝缘层160。
当在存储器件100中执行写入操作时，移动通过隧穿层162的电荷可以被俘获在电荷存储层164中。包括俘获有电荷的电荷存储层164在内的存储单元MC1至MCn可以具有与未俘获电荷的存储单元MC1至MCn不同的阈值电压。在读取操作期间，存储器件100可以根据存储单元MC1至MCn中每一个的阈值电压来检测是否俘获了电荷，并确定是否写入了数据。
可以在衬底101中形成源极区103。源极区103可以通过将n型杂质注入到衬底101的一部分中来形成，并且可以沿第一方向(图4所示的示例实施例中的x轴方向)延伸。公共源线150和侧墙间隔物109可以形成于源极区103上。侧墙间隔物109可以设置于公共源线150的外侧表面上，并且可以将栅结构分为多个部分。
公共源线150可以连接至多个栅电极层130下方的源极区103，并且可以同源极区103一样沿第一方向延伸。另外，公共源线150可以形成为与衬底101的上表面垂直。在本发明构思的示例实施例中，公共源线150可以包括由不同材料形成的第一层151和第二层152。
在根据本发明构思的示例实施例的存储器件100中，公共源线150的第一层151可以由掺杂n型杂质的多晶硅形成。因为设置在公共源线150的相对下部中的第一层151不是由金属而是由多晶硅形成，所以可以减小当公共源线150仅由金属形成时发生的栅结构熔化或翘曲，并且可以降低公共源线150剥离的可能性。
可以通过形成侧墙间隔物109然后在侧墙间隔物109之间依次沉积不同的材料来形成公共源线150。可以通过沉积包括n型杂质在内的多晶硅来形成第一层151。因此，公共源线150中n型杂质的浓度可以高于通过将n型杂质注入到衬底101的一部分中而形成的源极区103中的浓度。
第二层152可以设置在第一层151的上表面上。第二层152的下表面可以与第一层151的上表面直接接触，并且第二层152可以同第一层151一样沿第一方向延伸。在一些示例实施例中，第二层152可以沿第一方向延伸得比第一层151长。因为第二层152设置于第一层151的上表面上，所以可以补偿电阻比金属高的多晶硅的影响。可以确定第二层152的宽度(沿y轴方向的维度)在与连接至相邻沟道区CH的钉柱(stud)不干扰的范围内。
图5是示出了根据图3所示的示例实施例的存储器件的一部分的截面图。下文中，将参考图5和图4一起来描述存储器件100。
参考图5，根据本发明构思的示例实施例的存储器件100可以包括单元区C和外围电路区P。外围电路区P是绕单元区C设置的区域，并且可以在其中设置多个外围电路器件190。
多个外围电路器件190是用于传输将数据写入到存储单元MC1至MCn或从存储单元MC1至MCn擦除数据以及读取所写入的数据所需的信号的电路器件，并且可以包括水平型晶体管。参考图5，外围电路器件190可以包括有源区191、水平栅电极192和水平栅绝缘层193。水平间隔物194可以设置于水平栅电极192的侧壁上，并且有源区191可以形成为与器件隔离层195相邻。水平栅电极192和有源区191可以与至少一个外围接触部175相连。
外围接触部175可以穿过层间绝缘层170，沿与衬底101的上表面垂直的方向延伸。外围接触部175所穿过的层间绝缘层170可以形成于单元区C和外围电路区P上。另外，层间绝缘层170可以包括诸如氧化硅或者氮化硅之类的绝缘材料。外围接触部175可以连接至层间绝缘层170上的接触金属层183。接触金属层183可以经由互连接触部C0连接至在上绝缘层171和172中形成的互连线MO。
接触金属层183可以与属于公共源线150的第二层152设置于相同的层面上。换言之，接触金属层183的上表面可以与第二层152的上表面共面，并且接触金属层183和第二层152可以具有实质上相同的厚度。这是因为接触金属层183和第二层152在相同的制造工艺中形成，并且下面将进一步进行讨论。
如上所述，单元区C可以包括多个沟道区CH、多个栅电极层130、源极区103、设置在源极区103上的公共源线L50和隔离绝缘层155。隔离绝缘层1155可以将用作串选择晶体管SST的栅电极的栅电极层138分为多个部分。
多个沟道区CH中的每一个可以包括沟道层110、填充绝缘层115、外延层111和漏极区113，并且漏极区113可以经由钉柱S连接至多条互连线M0中的至少一条。在单元区C中形成的多条互连线MO中的每一条可以电连接至在其上设置的位线。多条互连线M0中的每一条可以连接至不同的位线。同时，与多个沟道区CH不同，多个虚沟道区DCH可以不与钉柱S相连。
层间绝缘层170可以设置于包括多个栅电极层130和多个绝缘层140在内的栅结构上。如上所述，层间绝缘层170可以设置于单元区C和外围电路区P上。上绝缘层171和172可以设置于层间绝缘层170上。上绝缘层171和172可以包括第一上绝缘层171和第二上绝缘层172。第一上绝缘层171的厚度可以与接触金属层183以及公共源线150的第二层152的厚度实质上相同。这可以是由于制造工艺而导致的特性。
图6是示出了图5中所示的存储器件的区域A1的放大图，而图7是示出了图5中所示的存储器件的区域A2的放大图。首先参考图6，图5的区域A1可以包括第一上绝缘层171和第二上绝缘层172、层间绝缘层170、侧墙间隔物109和公共源线150。公共源线150可以包括第一层151和第二层152。公共源线150中包括的侧墙间隔物109可以设置在第一层151的外侧表面上，以减小公共源线150接触栅电极层130的可能性。第一层151可以由掺杂有n型杂质的多晶硅形成，并且第一层151中n型杂质的浓度可以高于源极区103中n型杂质的浓度。
与仅由金属形成的公共源线相比，根据本发明构思的示例实施例的公共源线150可以具有相对较高的电阻值。因此，根据本发明构思的示例实施例，公共源线150可以包括由与第一层151不同的材料形成的第二层152，以便减小公共源线150的高电阻值的影响。第二层152可以由导电率比第一层151高的材料形成。第二层152可以同第一层151一样沿第一方向延伸，并且在第一方向上可以比第一层151长。
公共源线150的第二层152可以包括阻挡层152a和金属层152b。阻挡层152a可以由Ti、TiN等形成，而金属层152b可以由钨(W)形成。在一些示例实施例中，第二层152可以由大马士革工艺形成。
现在参考图7，图5的区域A2可以包括栅电极层133、绝缘层143和144、栅绝缘层160以及在沟道区CH中包括的填充绝缘层115和沟道层110。沟道层110可以具有环状，并且填充绝缘层115可以设置在其内侧。栅绝缘层160可以具有隧穿层162、电荷存储层164和阻挡层166依次堆叠在沟道层110和栅电极层133之间的结构。
形成栅绝缘层160的各层的相对厚度不限于图7所示的厚度，并且可以不同地改变。另外，阻挡层166可以具有包围栅电极层133的形状，并且电荷存储层164和隧穿层162可以设置于沟道层110的外周表面上。然而，应该理解，本发明构思的实施例不限于此。
阻挡层166可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或者高k电介质材料。在这些实施例中，高k电介质材料可以是以下中的一种：氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、硅氧化锆(ZrSixOy)、氧化铪(HfO2)、硅氧化铪(HfSixOy)、氧化镧(La2O3)，氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(PT2O3)。在图7中，阻挡层166被示出为包括单层，但是可以包括具有不同介电常数的高k电介质层和低k电介质层。在这些实施例中，低k电介质层可以设置为与电荷存储层164接触。高k电介质层可以由介电常数比隧穿层162高的材料形成，并且低k电介质层可以由介电常数比高k电介质层低的材料形成。因为低k电介质层设置在高k电介质层的侧表面上，所以可以控制诸如势垒高度之类的能带，从而可以改进非易失性存储器件的特性如擦除特性。
电荷存储层164可以是电荷俘获层或浮栅导电层。当电荷存储层164是浮栅导电层时，可以通过使用低压化学气相沉积(LPCVD)方法沉积多晶硅来形成电荷存储层164。当电荷存储层164是电荷俘获层时，电荷存储层164可以包括以下中的至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铪(Hf02)、氧化锆(ZrO2)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化铪铝(HfAlxOy)、氧化铪钽(HfTaxOy)、硅氧化铪(HfSixOy)、氮化铝(A]xNy)和氮化铝镓(AlGaxNy)。
隧穿层162可以包括以下中的至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铪(HfO2)、硅氧化铪(HfSixOy)、氧化铝(Al2O3)和氧化锆(ZrO2)。
在下文中，将参考图8A至8D和图9描述根据本发明构思的一些示例实施例的存储器件200。图8A至8D是示出了根据本发明构思的示例实施例的存储器件的一部分的透视图，以及图9是示出了根据图8A所示示例实施例的存储器件的一部分的截面图。
参考图8A和图9，根据本发明构思的示例实施例的存储器件200可以包括衬底201、交替地堆叠在衬底2O1上的多个栅电极层231至238(统称为230)和绝缘层241至249(统称为240)以及穿过多个栅电极层230沿与衬底201垂直的方向延伸的多个沟道区CH和虚沟道区DCH。多个沟道区CH中的每一个可以包括沟道层210、填充绝缘层215和漏极区213。与在先示例实施例中描述的存储器件100不同，在图8A和图9所示的示例实施例中可以不在每一个沟道区CH中形成外延层。
栅绝缘层260可以设置于多个栅电极层230和沟道层210之间。栅绝缘层260可以包括依次堆叠在沟道层110与栅电极层230之间的隧穿层262、电荷存储层264和阻挡层266。在图8A和图9所示的示例实施例中，阻挡层266被示出为围绕栅电极层230，并且电荷存储层264和隧穿层262被示出为围绕沟道层210。然而，应该理解，本发明构思的实施例不限于此。
多个栅电极层230可以通过沿与衬底201垂直的方向(z轴方向)和第一方向(x轴方向)延伸的公共源线250和侧墙间隔物209而分为多个部分。公共源线250可以包括由不同材料形成的多层251、252和253。公共源线250中包括的多层251、252和253中的至少一部分可以由包括导电类型与源极区203相同的杂质在内的多晶硅形成。在一些示例实施例中，公共源线250的第一层251和源极区203可以包括n型杂质。另外，第一层251中n型杂质的浓度可以比源极区203中n型杂质的浓度高。
由包括n型杂质在内的多晶硅形成的第一层251沿z轴方向的高度可以小于在其侧面上设置的侧墙间隔物209。参考图8A和图9，第二层252和第三层253可以设置于第一层251的上表面上，并且第二层252可以设置于侧墙间隔物209之间。第二层252和第三层253可以由与第一层251不同的材料形成，例如金属或金属硅化物。第二层252的上表面可以设置在与层间绝缘层270的上表面以及侧墙间隔物209的上表面相同的层面上，并且可以与其共面。
第三层253可以设置在第二层252上。第二层252和第三层253可以同第一层251一样沿第一方向(x轴方向)延伸。在一些示例实施例中，第二层252和第三层253可以沿第一方向延伸得比第一层251长。此外，在一些实施例中，第三层253可以延伸得比第二层252长。因为第二层252和第三层253形成为比第一层251长，所以可以对由包括n型杂质的多晶硅形成的第一层251的较大电阻分量进行补偿。
第二层252和第三层253中的每一个可以包括由Ti、TiN、W等形成的多层，并且可以通过大马士革工艺来形成。这里将进一步讨论形成第二层252和第三层253的方法。
参考图9，存储器件200可以包括单元区C和外围电路区P。单元区C可以是设置了通过多个栅电极层230、栅绝缘层260和沟道层210等提供的存储单元MC1至MCn的区域。同时，外围电路区P可以是设置了配置为驱动存储器件200的外围电路器件290的区域。在单元区C和外围电路区P上形成的层间绝缘层270可以设置在外围电路器件290和多个栅电极层230上。
外围电路器件290可以与穿过层间绝缘层270的外围接触部275相连，并且外围接触部275可以与接触金属层283相连。接触金属层283可以经由互连接触部C0连接至在上绝缘层271和272中设置的互连线M0。
接触金属层283可以具有与在公共源线250的第二层252上设置的第三层253基本上相同的厚度。因此，接触金属层283的上表面可以与第三层253的上表面共面。此外，第一上绝缘层271的上表面可以与第三层253的上表面共面。这是因为接触金属层283和第三层253在相同的工艺中形成，并且下面将进一步进行讨论。
多个沟道区CH中的每一个可以包括沟道层210、填充绝缘层215和漏极区213，并且漏极区213可以经由钉柱S连接至多条互连线M0中的至少一条。在单元区C中形成的多条互连线M0中的每一条可以电连接至在其上形成的位线。多条互连线M0中的每一条可以连接至不同的位线。同时，与多个沟道区CH不同，多个虚沟道区DCH可以不与钉柱S相连。
参考图8B至图8D，描述了根据本发明构思的不同示例实施例的存储器件200A、200B和200C。在根据图8B至8D所示的示例实施例的存储器件200A、200B和200C中，为了简明起见可以省略与根据图8A所示的示例实施例的存储器件200中类似或相同的部件的描述。
参考图8B，存储器件200A可以包括公共源线，所述公共源线包括第一至第三层251A、252A和253。第一至第三层251A、252A和253中的至少一个可以由不同的材料形成。在一些示例实施例中，第一层251A可以由掺杂有n型杂质的多晶硅形成，并且第二层252A和第三层253可以由金属、金属硅化物或金属化合物形成。
在图8B所示的示例实施例中，第二层252A可以比图8A所示的示例实施例中的第二层252薄，并且可以比第三层253薄。换言之，第二层252A的下表面可以设置为在z轴方向上比最上面的栅电极层238的上表面高。
参考图8C，存储器件200B的公共源线可以包括第一至第三层251B、252B和253。在图8C所示的示例实施例中，第二层252B的厚度可以大于图8A和图8B所示的示例实施例中的第二层252和252A的厚度。第二层252B的下表面可以设置为在z轴方向上比最上面的栅电极层238的下表面低。
参考图8D，存储器件200C的公共源线可以包括第一至第三层251C、252C和253。在图8D所示的示例实施例中，第二层252C的下表面可以设置在由多个栅电极层230和绝缘层240形成的栅结构的中间区域中。换言之，第二层252C可以具有比根据图8A至图8C所示的示例实施例的第二层252、252A、252B大的厚度。因此，可以减少由包括n型杂质的多晶硅形成的第一层251C的厚度，并且可以有效地补偿多晶硅的大电阻分量的影响。
图10是示出了图9所示的存储器件的区域B1的放大图。如图10所示，图9的区域B1可以包括第一上绝缘层271和第二上绝缘层272、层间绝缘层270、侧墙间隔物209以及属于公共源线250的第一至第三层251、252和253。侧墙间隔物209可以设置在第一层25L和第二层252的外侧表面上，以减小公共源线250接触栅电极层230的可能性。第一至第三层251、252和253中的至少一部分可以由掺杂有n型杂质的多晶硅形成，并且多晶硅中n型杂质的浓度可以高于源极区203中n型杂质的浓度。
与仅由金属形成的公共源线相比，根据本发明构思的示例实施例的公共源线250可以具有相对较高的电阻值。因此，根据本发明构思的示例实施例，公共源线250可以包括在第一层251上包括金属在内的第二层252和第三层253，以便减小公共源线250的第一层251中包括的多晶硅的电阻的影响。第二层252和第三层253中的每一个可以同第一层251一样沿第一方向延伸，并且在第一方向上可以比第一层251长。
第二层252和第三层253中的每一个可以包括多层。在一些示例实施例中，第二层252可以包括阻挡层252a和设置于阻挡层252a上的金属层252b。第三层253也可以包括阻挡层253a和设置于阻挡层253a上的金属层253b。阻挡层252a和253a可以由Ti/TiN形成，而金属层252b和253b可以由钨(W)形成。可以不同地改变第二层252和第三层253的厚度。
图11示出了根据本发明构思的一些示例实施例的存储器件的一部分的透视图，以及图12是示出了根据图11所示示例实施例的存储器件的一部分的截面图。如图11和图12所示，根据本发明构思的一些示例实施例的存储器件300可以具有外围上单元(COP)结构，其中单元区C设置于外围电路区P之上。同时，在本发明构思的其他实施例中，存储器件300可以实现为具有单元上外围(POC)结构，其中外围电路区P设置于单元区C之上。
存储器件300可以包括第一衬底301和第二衬底302。第一衬底301可以包括在单元区C中，而第二衬底302可以包括在外围电路区P中。多个外围电路器件390和第二层间绝缘层396可以形成于第二衬底302上。多个外围电路器件390可以包括有源区391、水平栅电极392、水平栅绝缘层393和水平间隔物394。器件隔离层397可以设置于多个外围电路器件390之间。
多个外围电路器件390可以与外围互连线395相连，并且外围互连线395可以嵌入在第二层间绝缘层396中。第二层间绝缘层396可以由诸如氧化硅或者氮化硅之类的绝缘材料形成。第一衬底301可以设置于第二层间绝缘层396上，并且第一衬底301可以具有与第二衬底302不同的晶体结构。
单元区C可以包括交替地堆叠在第一衬底301上的多个栅电极层331至338(统称为330)和绝缘层341至349(统称为340)以及与第一衬底301的上表面垂直地延伸的多个沟道区CH和虚沟道区DCH。多个沟道区CH的结构可以与根据上述示例实施例的存储器件100的结构类似。
包括n型杂质的源极区303可以形成于第一衬底301上，并且公共源线350和侧墙间隔物309可以形成于源极区303上。公共源线350和侧墙间隔物309可以沿第一方向(x轴方向)延伸，多个栅电极层330可以通过公共源线350和侧墙间隔物309而分为多个部分。
公共源线350的第一层351可以不是由金属而是由掺杂有n型杂质的多晶硅形成。在一些示例实施例中，第一层351中n型杂质的浓度可以高于源极区303中n型杂质的浓度。为了对多晶硅的电阻值比金属高的缺点进行补偿，第二层352可以形成于第一层351上。第二层352可以包括金属，并且可以在附着至第一层351的上表面的同时沿第一方向延伸。第二层352在第一方向上可以比第一层351长。
图13至36是示出了制造图3至图7中所示的存储器件的工艺步骤的视图。首先参考图13和14，图14是示出了沿图13中的I-I’线得到的区域的截面图。可以在衬底101中限定单元区C和外围电路区P，并且可以在外围电路区P中形成多个外围电路器件190。外围电路器件190可以包括有源区191和水平栅电极192，并且水平栅绝缘层193可以设置于水平栅电极192和衬底101之间。水平间隔物194可以形成于水平栅电极192的侧表面上，并且有源区191可以形成于器件隔离层195之外的区域中。
衬底101可以是单晶硅衬底，并且可以包括掺杂有第一导电类型杂质的至少一个阱区。多个外围电路器件190可以形成于阱区上，并且设置在单元区C下部的阱区可以是掺杂有p型杂质的区域。
参考图15和16，可以在衬底101上形成多个牺牲层121至128(统称为120)、多个绝缘层141至149(统称为140)以及层间绝缘层170。多个牺牲层120和绝缘层140可以形成于单元区C和外围电路区P上，然后从单元区C之外的区域中去除。层间绝缘层170可以形成于外围电路区P和单元区C中，并且多个牺牲层120和绝缘层140可以特别地形成于单元区C中。
多个牺牲层120可以包括相对于多个绝缘层140具有预定刻蚀选择性的材料。在一些示例实施例中，当多个绝缘层140由氧化硅形成时，多个牺牲层120可以由氮化硅形成。因此，在后续的工艺中可以只去除多个牺牲层120而同时保留多个绝缘层140。在各种示例实施例中，可以不同地改变多个牺牲层120和绝缘层140的数目和厚度。在图16所示的示例实施例中，多个牺牲层120和绝缘层140可以具有实质上相同的厚度。然而，应该理解，本发明构思不限于此。牺牲层120或绝缘层140的各部分可以具有不同的厚度。
层间绝缘层170可以包括诸如氧化硅、高密度等离子(HDP)氧化物或者四乙氧基硅烷(TEOS)氧化物之类的绝缘材料。依赖于其制造工艺，层间绝缘层170可以在不同的工艺步骤中形成。在一些示例实施例中，直接覆盖多个外围电路器件190的层间绝缘层170的下部可以由具有优秀间隙填充性质的HDP氧化物形成，而层间绝缘层170的上部可以由具有高沉积速率的TEOS氧化物形成。
参考图17和18，可以在层间绝缘层170的上表面上形成隔离绝缘层155。同层间绝缘层170或多个绝缘层140一样，隔离绝缘层155可以包括诸如氧化硅之类的绝缘材料。在一些实例实施例中，隔离绝缘层155可以包括相对于多个牺牲层120具有预定刻蚀选择性的材料。
隔离绝缘层155可以将至少一个牺牲层(例如，牺牲层128)分为多个部分。通过隔离绝缘层155分开的牺牲层128可以是在后续工艺中将要由串选择晶体管SST的栅电极层替代的层。
现在参考图19和20，可以形成多个沟道区CH和多个虚沟道区DCH。沟道区CH和虚沟道区DCH可以穿过多个牺牲层120、绝缘层140和层间绝缘层170。参考图19，虚沟道区DCH可以形成为穿过隔离绝缘层155，并且可以设置在没有形成隔离绝缘层155的区域中。虚沟道区DCH和沟道区CH的数目和位置不局限于图19和20中所示的数目和位置，并且可以不同地改变。
参考图20，沟道区CH可以包括沟道层110、填充绝缘层115、漏极区113和外延层111，并且虚沟道区DCH可以具有与沟道区类似的结构。隧穿层162和电荷存储层164可以设置在沟道层110的外侧表面上。
为了形成虚沟道区DCH和沟道区CH，可以首先形成穿过层间绝缘层170、多个牺牲层120和绝缘层140的沟道孔。沟道孔可以凹入到衬底101中预定的深度。因此，衬底101的一部分可以暴露于沟道孔的底部。可以使用暴露于沟道孔底部的那部分衬底101作为种子层，以选择性外延生长(SEG)工艺来形成外延层111。
在形成外延层111之后，可以使用原子层沉积(ALD)或化学气相沉积(CVD)工艺来在沟道孔中形成电荷存储层164和隧穿层162，并且可以在隧穿层162的内侧形成沟道层110。沟道层110可以具有沟道孔直径的约1/50至1/5的厚度。沟道层110可以由包括预定量杂质的多晶硅形成。
沟道层110可以具有内侧为空的环形形状，并且填充绝缘层115可以形成于沟道层110中。可选地，在形成填充绝缘层115之前，可以进一步执行氢退火工艺，其中在包括氢和氘的气体氛围下对包括沟道层110的结构进行热处理。在氢退火工艺中，可以消除在沟道层110中存在的大量晶体缺陷。漏极区113可以由沟道层110上的诸如多晶硅之类的导电材料形成。
参考图21和22，可以形成将多个牺牲层120和绝缘层140分为多个部分的字线切口WC。字线切口WC可以沿第一方向(x轴方向)延伸，并且衬底101可以部分地暴露于字线切口WC的底部。
参考图23和24，可以通过字线切口WC用多个栅电极层131至138(统称为130)来替换多个牺牲层120。多个栅电极层130与多个绝缘层140一起可以提供栅结构。
为了形成多个栅电极层130，可以执行刻蚀工艺以通过字线切口WC选择性地去除多个牺牲层120。在去除多个牺牲层120的同时，多个绝缘层140可以保留。随后可以在去除了多个牺牲层120的部分中形成阻挡层166和栅电极层130。阻挡层166可以包括高k电介质材料，并且可以包括两层或更多层。在这些实施例中，高k电介质材料可以是指介电常数比氧化硅高的电介质材料。
栅电极层130可以包括金属、多晶硅或者金属硅化物材料。例如，金属硅化物材料可以包括从Co、Ni、Hf、Pt、W、Ti或者其组合中选择的金属的硅化物。当栅电极层130由金属硅化物材料形成时，可以通过用硅填充侧面开口、形成附加的金属层以及执行硅化工艺来形成栅电极层130。同时，在一些示例实施例中，栅电极层130可以包括诸如Ti、TiN和W之类的多个金属层。
现在参考图25和26，可以在字线切口WC的内侧表面上形成侧墙间隔物109，并且可以通过将杂质注入到通过字线切口WC暴露的衬底101中来形成源极区103。可以通过在字线切口WC中沉积绝缘材料，然后使用各向异性刻蚀工艺从字线切口WC的内侧表面之外的其余部分去除该绝缘材料，来形成侧墙间隔物109。可以用离子注入工艺通过注入杂质来形成源极区103。在一些示例实施例中，源极区103可以包括n型杂质。
参考图27至28，可以在侧墙间隔物109的内部空间中形成公共源线的第一层151。第一层151可以沿与衬底101垂直的方向(z轴方向)和字线切口WC延伸的第一方向(x轴方向)延伸。第一层151可以包括导电材料，并且可以与多个栅极绝缘层130下方要与之连接的源极区103直接接触。
根据本发明构思的示例实施例，第一层151可以由包括n型杂质的多晶硅形成，并且第一层151的杂质浓度可以大于源极区103的杂质浓度。可以通过在侧墙间隔物109之间的空间中沉积包括n型杂质的多晶硅并且在层间绝缘层170的上表面上执行化学机械抛光(CMP)工艺来形成第一层151。
现在参考图29和30，可以形成穿过层间绝缘层170的外围接触部175，然后可以在层间绝缘层170和第一层151上形成上绝缘层171。同层间绝缘层170或隔离绝缘层155一样，上绝缘层171可以包括氧化硅。
参考图31和32，可以通过部分地去除第一层151和外围接触部175上的上绝缘层171来形成单元开口区HC1和外围开口区HP1。第一层151的上表面可以部分地暴露于单元开口区HC1中，并且外围接触部175和层间绝缘层170的上表面可以部分地暴露于外围开口区HP1中。单元开口区HC1可以同第一层151一样沿第一方向(x轴方向)延伸，并可以沿第一方向延伸得比第一层151长。
参考图33和34，可以由诸如钨(W)之类的金属形成上金属层180。在一些示例实施例中，上金属层180可以包括多个金属层，具体地，依次堆叠的Ti/TiN和W层。Ti/TiN层可以用作阻挡层。接下来参考图35和36，可以通过对上金属层180执行CMP工艺来形成接触金属层183和公共源线150的第二层152。
如上面参考图29至36所述，公共源线150的第二层152可以与接触金属层183一起以大马士革工艺形成。因此，第二层152和接触金属层183可以具有实质上相同的厚度，并且第二层152的上表面可以与接触金属层183的上表面共面。
同时，参考图35，第二层152可以沿第一方向(x轴方向)在第一层151的上表面上延伸。在一些示例实施例中，第二层152可以沿第一方向延伸得比第一层151长。因此，可以在一定程度上通过第二层152对由于由掺杂有n型杂质的多晶硅形成的第一层151所导致的电阻分量进行补偿。
图37至46是示出了制造图8至图10中所示的存储器件的工艺步骤的视图。图38是沿图37中的线II-II’得到的横截面。参考图37和38，可以限定单元区C和外围电路区P，并且可以在单元区C中在衬底201上形成多个栅电极层231至238(统称为230)、多个沟道区CH和虚沟道区DCH、源极区203和公共源线的第一层251。可以在设置为与单元区C相邻的外围电路区P中形成多个外围电路器件290。外围电路器件290可以包括有源区291、水平栅电极292、水平栅绝缘层293和水平间隔物294。器件隔离层295可以设置于有源区291周围。
每一个沟道区CH可以包括沟道层210、设置于沟道层210上的漏极区213以及填充沟道层210的内部空间的填充绝缘层215。栅绝缘层260可以设置于多个栅电极层230和沟道层210之间。栅绝缘层260可以包括隧穿层262、电荷存储层264和阻挡层266。
公共源线的第一层251可以连接至源极区203。第一层251可以同源极区203一样包括n型杂质。在一些示例实施例中，第一层251可以由掺杂有n型杂质的多晶硅形成。第一层251中n型杂质的浓度可以高于源极区203中n型杂质的浓度。
参考图39和40，可以通过去除第一层251的至少一部分来形成开口区HE，并且开口区HE可以沿第一方向延伸得比第一层251长。在图40所示的示例实施例中，开口区HE的底面设置于最上面的栅电极层238的上表面和下表面之间。然而，本发明构思的实施例不限于此。换言之，可以不同地改变开口区HE的深度，并且可以依赖于开口区HE的深度来改变公共源线250，如图8B至8D所示。
参考图41和42，可以在开口区HE中形成第二层252。可以通过在开口区HE的内表面和层间绝缘层270上沉积金属，并且执行CMP工艺(去除设于层间绝缘层270上的金属)来形成第二层252。因此，第二层252的上表面可以与层间绝缘层270的上表面共面。
第二层252可包括多层。如图10所示，第二层252可以包括阻挡层252a和于阻挡层252a上形成的金属层252b。阻挡层252a可以由Ti/TiN形成，而金属层252b可以由钨(W)形成。
现在参考图43和44，可以在层间绝缘层270和第二层252上形成上绝缘层271。与层间绝缘层270和隔离绝缘层255类似，上绝缘层271可以由氧化硅形成。在形成上绝缘层271之后，可以使用大马士革工艺来形成第三层253，如参考图29至36所述。
参考图45和46，第三层253可以与设置在外围接触部275上的接触金属层283一起形成。第三层253可以形成于第二层252上，并且可以沿第一方向(x轴方向)延伸超过第一层251。
与第二层252类似，第三层253可以包括多层。换言之，如图10所示，第三层253可以包括由Ti/TiN等形成的阻挡层253a以及由钨(W)等形成的金属层253b。
在参考图37至46所述的制造存储器件200的工艺中，可以按照大马士革工艺形成第二层252和第三层253两者。因为第一层251由掺杂有n型杂质的多晶硅形成，并且第二层252和第三层253形成于第一层251上，所以可以对第一层251的多晶硅的高电阻分量进行补偿。特别是，通过将第二层252和第三层253中的至少一个形成为比第一层251长，可以对多晶硅的高电阻分量有效地进行补偿。
图47是示出了包括根据本发明构思的示例实施例的存储器件在内的电子设备的框图。参考图47，根据本发明构思的一些示例实施例的存储设备1000可以包括与主机HOST通信的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。存储器1020-1、1020-2和1020-3中的每一个可以包括根据本发明构思的上述各种示例实施例的存储器件100、200和300。
与控制器1010通信的主机HOST可以是安装有存储设备1000的各种电子设备，例如智能电话、数码相机、台式PC、膝上型PC或媒体播放器。控制器1010可以从主机HOST接收数据读取或写入的请求，以产生用于将数据写入到存储器1020-1、1020-2和1020-3或者从存储器1020-1、1020-2和1020-3读取数据的命令CMD。
如图47所示，一个或多个存储器1020-1、1020-2和1020-3可以在存储设备1000中并行连接到控制器1010。通过将多个存储器1020-1、1020-2和1020-3并行连接到控制器1010，可以实现大容量的存储设备1000，例如固态驱动器(SSD)。
如上所述，根据本发明构思的示例实施例，公共源线可以包括由不同材料形成的多层，并且所述多层中的至少一部分可以由掺杂有杂质的半导体材料形成。因此，由于解决了公共源线仅由金属形成时所产生的问题，所以可以改进存储器件的可靠性。
尽管上文已经示出和描述了示例实施例，但是本领域普通技术人员应该理解，在不脱离由所附权利要求限定的本发明范围的情况下，可以进行修改和变化。

Claims (20)

1.一种存储器件，包括：
栅结构，包括在衬底的上表面上堆叠的多个栅电极层；
多个沟道区，穿过栅结构并且沿与衬底的上表面垂直的方向延伸；
源极区，设置在衬底上沿第一方向延伸，并且包括杂质；以及
公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。
2.根据权利要求1所述的存储器件，其中所述公共源线包括：
第一层，设置在源极区上，并且包括掺杂有杂质的多晶硅；以及
第二层，设置在第一层上，并且包括金属、金属硅化物和金属化合物中的至少一种。
3.根据权利要求2所述的存储器件，其中第二层沿第一方向延伸得比第一层长。
4.根据权利要求2所述的存储器件，
其中第一层包括掺杂有导电类型与源极区相同的杂质的多晶硅；以及
其中第一层的杂质浓度比源极区的杂质浓度高。
5.根据权利要求2所述的存储器件，
其中公共源线包括设置在第二层上的第三层；以及
其中第三层包括金属、金属硅化物和金属化合物中的至少一种。
6.根据权利要求5所述的存储器件，其中第三层具有比第二层大的厚度。
7.根据权利要求5所述的存储器件，其中第三层沿第一方向延伸得比第一层和第二层长。
8.根据权利要求2所述的存储器件，其中第二层包括设置在第一层的上表面上的阻挡层和设置在阻挡层上的金属层。
9.根据权利要求1所述的存储器件，还包括设置在栅结构上的层间绝缘层，其中公共源线中包括的所述多层中的至少一个设置在间层绝缘层上。
10.根据权利要求9所述的存储器件，其中公共源线中包括的所述多层之一的上表面与层间绝缘层的上表面共面。
11.根据权利要求1所述的存储器件，其中公共源线的高度大于栅结构的高度。
12.根据权利要求11所述的存储器件，还包括设置在公共源线和所述多个栅电极层之间的侧墙间隔物，以将栅结构分为多个部分。
13.一种存储器件，包括：
衬底；
源极区，设置在衬底上沿第一方向延伸，并且包括n型杂质；
多个沟道区，沿与衬底的上表面垂直的方向延伸；
多个栅电极层，堆叠在衬底的上表面上，并且设置为与所述多个沟道区中的至少一部分相邻；以及
公共源线，设置在源极区上沿第一方向延伸，并且包括第一层和第二层，其中第一层包含多晶硅，多晶硅具有浓度比源极区高的n型杂质，第二层设置在第一层的上表面上并且包含金属、金属硅化物和金属化合物中的至少一种。
14.根据权利要求13所述的存储器件，其中第二层沿第一方向延伸得比第一层长。
15.根据权利要求13所述的存储器件，还包括：
多个外围电路器件，设置在所述多个栅电极层的周围；
外围电路接触部，与所述多个外围电路器件相连；以及
接触金属层，设置在外围电路接触部的上表面上，
其中接触金属层的上表面与第二层的上表面共面。
16.一种竖直型存储器件，包括：
设置在衬底上的源极区，所述源极区沿第一方向延伸并且包括杂质；以及
公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。
17.根据权利要求16所述的竖直型存储器件，其中公共源线包括掺杂有n型杂质的多晶硅。
18.根据权利要求17所述的竖直型存储器件，还包括多晶硅公共源线上的金属层，所述金属层与公共源线沿相同的方向延伸。
19.根据权利要求18所述的竖直型存储器件，其中金属层包括包含钛“Ti”的第一层和第一层上的钨“W”的第二层。
20.根据权利要求17所述的竖直型存储器件，其中多晶硅公共源线中n型杂质的浓度比源极区中n型杂质的浓度高。
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