JP2016059222A - 集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法 - Google Patents

Abstract

【課題】昇圧開始時に発生し得るラッチアップを防止する集積回路装置、表示パネルドライバ、表示装置、及び集積回路装置の動作方法を提供する。【解決手段】集積回路装置は、基準電源電圧に基づいて、昇圧する出力電圧を、基準電源電圧が供給される前に、他の電源電圧により昇圧する。【選択図】図８

Description

本発明は、集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法に関し、特にチャージポンプ回路を備える集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法に関する。

表示装置を駆動するドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に供給される正側ゲート電源電圧ＶＧＨ及び負側ゲート電源電圧ＶＧＬは、基準電源電圧ＶＣＩに基づいて昇圧回路によって生成される。図１は、従来技術によるドライバＩＣの構成の一部を示すブロック図である。図１に示すドライバＩＣは、基準電源電圧ＶＣＩ１に基づいて正側ゲート電源電圧ＶＧＨを生成する昇圧回路１０１と、正側の基準電源電圧ＶＣＩ１を生成するＶＣＩ電源１０２を具備する。昇圧回路１０１とＶＣＩ電源１０２は、ともに制御信号ＳＥＱ＿ＯＮに従って起動する。具体的には、図２に示すように、制御信号ＳＥＱ＿ＯＮのアクティブエッジに同期して、基準電源電圧ＶＣＩ１の生成（昇圧）、及び正側ゲート電源電圧ＶＧＨの昇圧が開始される。

昇圧回路１０１は、例えば、図３に示すように、昇圧用スイッチＳＷ１１〜ＳＷ１４と容量Ｃ１、Ｃ２を備えるチャージポンプ回路を備える。昇圧用スイッチＳＷ１１〜ＳＷ１４のそれぞれは、図４に示すようなトランスファゲートに例示される。詳細には、昇圧用スイッチＳＷ１１〜ＳＷ１４のそれぞれは、ノードＮ１とノードＮ２の間にソース及びドレインが接続されたＰチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ１から構成される。トランスファゲートは、Ｐチャネル型トランジスタＭＰ１のゲートに入力されるクロック信号ＣＬＫ、及び、Ｎチャネル型トランジスタＭＮ１のゲート入力されるクロック信号ＣＬＫＢに応じてノードＮ１とノードＮ２の間の電気的接続を制御する。

図３に示すチャージポンプ回路は、昇圧用スイッチＳＷ１１〜ＳＷ１４によるスイッチング動作によって、容量Ｃ１、Ｃ２を充放電することで、ノードＮ１１に供給される基準電源電圧ＶＣＩ１の２倍の電圧を正側ゲート電源電圧ＶＧＨとして出力する。

正側ゲート電源電圧ＶＧＨは、図示しないゲート駆動回路に供給され、表示パネルのゲート線を駆動するための正側の電源電圧として利用される。

特開２００８−２７７８３２

図３に示す昇圧用スイッチＳＷ１１〜ＡＷ１４を構成するＰチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ１は、同一基板上に集積化されたＭＯＳトランジスタであることが好ましい。この場合、Ｐチャネル型トランジスタＭＰ１のバックゲートは、Ｐ型基板上に形成されたＮウェルを介して正側ゲート電源電圧ＶＧＨが供給されるノードＮ１０に接続される。

通常、ＶＣＩ電源１０２は、レギュレータにより基準電源電圧ＶＣＩ１を生成している。このため、基準電源電圧ＶＣＩ１は、チャージポンプ回路４０による正側ゲート電源電圧ＶＧＨよりも速く所定の電圧に昇圧される。この場合、図２に示すように、昇圧回路１０１とＶＣＩ電源１０２が同時に起動されると、起動時刻ｔ１から時刻ｔ２までの期間、基準電源電圧ＶＣＩ１が正側ゲート電源電圧ＶＧＨを上回る場合がある。このとき、Ｐチャネル型トランジスタＭＰ１において、基準電源電圧ＶＣＩ１が供給されるノードＮ１１側に接続されたＰ型拡散層よりも、バックゲートが低電位となるため、寄生ＰＮＰバイポーラトランジスタがターンオンし、ラッチアップが発生する。ラッチアップが発生すると、所望の正側ゲート電源電圧ＶＧＨが出力できず、表示装置を正常に駆動できなくなる。

このような、起動時において発生するラッチアップを防止するため、ノードＮ１１とノードＮ１０の間に、ショットキーバリアダイオードが設けられる。ショットキーバリアダイオードにより、ノードＮ１１とノードＮ１０の間がバイアスされ、ノードＮ１１とノードＮ１０の間の電位差が最小限となり、寄生トランジスタのターンオンが防止される。しかしながら、ショットキーバリアダイオードを配置する場合、外付け部品が多くなるため実装面積が増大してしまう。

ショットキーバリアダイオードを利用せずに、ドライバＩＣにおける起動時のラッチアップを防止する技術が、例えば特開２００８−２７７８３２に記載されている（特許文献１参照）。特許文献１に記載のチャージポンプ回路は、正側ゲート電源電圧ＶＧＨが所定の値を示すまでの間、昇圧用スイッチの基板電位を接地電位に引き上げることでラッチアップを防止するラッチアップ防止部（Ｎチャネル型トランジスタ）を備える。この場合、正側ゲート電源電圧ＶＧＨが所定の値となるまで、ラッチアップ防止部により、負側ゲート電源電圧ＶＧＬが接地電位に引き上げられる。

本発明の目的は、昇圧開始時に発生し得るラッチアップを防止する集積回路装置、表示パネルドライバ、表示装置、及び集積回路装置の動作方法を提供することにある。

本発明による集積回路装置は、基準電源電圧に基づいて昇圧する出力電圧を、基準電源電圧が供給される前に他の電源電圧により昇圧する。

本発明による集積回路装置は、表示パネルを駆動するドライバＩＣとして好適に利用され得る。

本発明によれば、昇圧開始時に発生し得るラッチアップを防止することができる。

図１は、従来技術によるドライバＩＣの構成の一部を示すブロック図である。 図２は、従来技術によるドライバＩＣの起動動作の一例を示すタイミングチャートである。 図３は、チャージポンプ回路の構成の一例を示す図である。 図４は、チャージポンプ回路に搭載される昇圧用スイッチの構成の一例を示す図である。 図５は、第１及び第３の実施の形態における表示装置の構成の一例を示す図である。 図６は、第１及び第３の実施の形態における集積回路装置に搭載された昇圧回路及びプリチャージ回路の構成の一例を示す図である。 図７は、第１の実施の形態におけるプリチャージ回路の構成の一例を示す図である。 図８は、第１及び第２の実施の形態における電源投入タイミングの一例を示すタイミングチャートである。 図９は、第１及び第２の実施の形態におけるドライバＩＣの起動動作の一例を示すタイミングチャートである。 図１０は、第２及び第４の実施の形態における本発明による表示装置の構成の一例を示す図である。 図１１は、第２及び第４の実施の形態における集積回路装置に搭載された昇圧回路及びプリチャージ回路の構成の一例を示す図である。 図１２は、第２の実施の形態におけるプリチャージ回路の構成の一例を示す図である。 図１３は、チャージポンプ回路の構成の他の一例を示す図である。 図１４は、第３の実施の形態におけるプリチャージ回路の構成の一例を示す図である。 図１５は、第３及び第４の実施の形態における電源投入タイミングの一例を示すタイミングチャートである。 図１６は、第３及び第４の実施の形態におけるドライバＩＣの起動動作の一例を示すタイミングチャートである。 図１７は、第４の実施の形態におけるプリチャージ回路の構成の一例を示す図である。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、表示パネルを駆動するドライバＩＣに搭載された集積回路装置を一例として本発明による集積回路装置の詳細を説明する。

（概要）
本発明による集積回路装置は、出力電圧としてゲート電源電圧を生成する昇圧回路とプリチャージ回路を具備する。昇圧回路は、バックゲートにゲート電源電圧が供給される昇圧用スイッチを利用した昇圧動作により、ゲート電源電圧を所定の電圧まで昇圧する。プリチャージ回路は、昇圧回路に対して基準電源電圧が供給される前に、基準電源電圧と異なる他の電源電圧により、ゲート電源電圧が供給される予定のノードをプリチャージする。これにより、昇圧動作を行う昇圧用スイッチにおいて、バックゲートと、基準電源電圧が供給される拡散層との電位差が、寄生トランジスタの動作電圧を超えずラッチアップの発生を防止することができる。

１．第１の実施の形態
第１の実施の形態では、ロジック回路（制御信号生成回路１２）からの制御信号に応じて、昇圧回路１４に対する基準電源電圧ＶＣＩ１の供給や、正側ゲート電源電圧ＶＧＨ（出力電圧とも称す）が供給されるノードＮ１０へのプリチャージ動作が制御される。以下、図５から図９を参照して、本発明による表示装置１００の第１の実施の形態を説明する。

（表示装置の構成）
図５は、第１の実施の形態における表示装置１００の構成の一例を示す図である。図５を参照して、表示装置１００は、ドライバＩＣ１及び表示パネル２を具備する。ドライバＩＣは、表示パネル２のゲート線（図示なし）を駆動するゲート駆動回路１５と、ソース線（図示なし）を駆動するソース駆動回路１６を具備する。詳細には、ドライバＩＣ１は、ロジック用電源回路１１、制御信号生成回路１２、アナログ用電源回路１３、昇圧回路１４、ゲート駆動回路１５、ソース駆動回路１６、及びプリチャージ回路１７を具備する。ロジック用電源回路１１、制御信号生成回路１２、アナログ用電源回路１３、昇圧回路１４、ゲート駆動回路１５、ソース駆動回路１６、及びプリチャージ回路１７は、１チップに集積されていることが好ましい。

ロジック用電源回路１１は、外部電源（図示なし）から供給されるロジック用電源電圧ＶＤＤＩに応じてロジック電源電圧ＶＤＤを生成する。制御信号生成回路１２は、ロジック電源電圧ＶＤＤに応じて動作するロジック回路である。制御信号生成回路１２は、ドライバＩＣ内の構成要素の動作タイミングを規定する制御信号１２０〜１２４を生成する。例えば、制御信号生成回路１２は、制御信号１２０をアナログ用電源回路１３に出力し、アナログ用電源回路１３の起動タイミングを制御する。制御信号生成回路１２は、制御信号１２１をゲート駆動回路１５に出力し、ゲート駆動回路１５におけるゲート駆動動作のタイミングを制御する。制御信号生成回路１２は、制御信号１２２をソース駆動回路１６に出力し、ソース駆動回路１６におけるソース駆動動作のタイミングを制御する。制御信号生成回路１２は、制御信号１２３を昇圧回路１４に出力し、昇圧回路１４における起動や昇圧動作を制御する。制御信号生成回路１２は、制御信号１２４をプリチャージ回路１７に出力し、プリチャージ回路１７における起動やプリチャージ動作を制御する。

アナログ用電源回路１３は、外部電源から供給されるアナログ用電源電圧ＶＳＰ、ＶＳＮに基づいて、基準電源電圧ＶＣＩ１、ＶＣＩ２を生成する。図６を参照して、アナログ用電源回路１３は、制御信号ＳＥＱ＿ＤＣ２を含む制御信号１２０に応じて、基準電源電圧ＶＣＩ１、ＶＣＩ２を生成する。詳細には、アナログ用電源回路１３は、制御信号ＳＥＱ＿ＤＣ２に応じたタイミングで基準電源電圧ＶＣＩ１、ＶＣＩ２の生成を開始するレギュレータ（図示なし）を備える。例えば、アナログ用電源回路１３は、正側のアナログ用電源電圧ＶＳＰから正側の基準電源電圧ＶＣＩ１（例えば６Ｖ）を生成する正電圧レギュレータ（図示なし）と、負側のアナログ用電源電圧ＶＳＮから負側の基準電源電圧ＶＣＩ２（例えば−６Ｖ）を生成する負電圧レギュレータ（図示なし）を備える。アナログ用電源回路１３は、ドライバＩＣ１の外部に設けられても構わない。この場合、後述する所定のタイミングで、昇圧回路１４に対し基準電源電圧ＶＣＩ１、ＶＣＩ２が供給されることが好ましい。

昇圧回路１４は、基準電源電圧ＶＣＩ１を昇圧して生成した正側ゲート電源電圧ＶＧＨを出力するとともに、基準電源電圧ＶＣＩ２を負昇圧して生成した負側ゲート電源電圧ＶＧＬを出力する。詳細には、図６を参照して、第１の実施の形態における昇圧回路１４の昇圧動作は、クロック信号ＣＬＫ、ＣＬＫＢ及び制御信号ＳＥＱ＿ＤＣ２を含む制御信号１２３に応じて制御される。

より詳細には、昇圧回路１４は、基準電源電圧ＶＣＩ１を昇圧して正側ゲート電源電圧ＶＧＨを生成するチャージポンプ回路４０を備える（図３及び図４参照）。図３を参照して、チャージポンプ回路４０は、昇圧用スイッチＳＷ１１〜ＳＷ１４、及び容量Ｃ１、Ｃ２を備える。詳細には、基準電源電圧ＶＣＩ１が供給されるノードＮ１１とノードＮ１０との間に昇圧用スイッチＳＷ１１と昇圧用スイッチＳＷ１２が直列接続され、ノードＮ１１と接地ノードＮ１２との間に昇圧用スイッチＳＷ１３と昇圧用スイッチＳＷ１４が直列接続される。昇圧用スイッチＳＷ１１と昇圧用スイッチＳＷ１２が接続される一端と、昇圧用スイッチＳＷ１３と昇圧用スイッチＳＷ１４とが接続される一端との間に、容量Ｃ１が接続される。又、ノードＮ１０と接地ノードＮ１２との間に容量Ｃ２が接続される。昇圧用スイッチＳＷ１１〜ＳＷ１４は、図４に示すトランスファゲートに例示され、制御信号生成回路１２から供給されるクロック信号ＣＬＫ、ＣＬＫＢにより、そのスイッチング動作が制御される。ここで、昇圧用スイッチＳＷ１１及び昇圧用スイッチＳＷ１４のＰチャネル型トランジスタＭＰ１（Ｎチャネル型トランジスタ）に入力されるクロック信号ＣＬＫ（ＣＬＫＢ）に対して論理値が反対のクロック信号ＣＬＫＢ（ＣＬＫ）が、昇圧用スイッチＳＷ１２及び昇圧用スイッチＳＷ１３のＰチャネル型トランジスタＭＰ１（Ｎチャネル型トランジスタ）に入力される。又、チャージポンプ回路４０の動作開始及び動作終了は、制御信号生成回路１２からの制御信号ＳＥＱ＿ＤＣ２によって制御される。例えば、制御信号ＳＥＱ＿ＤＣ２の論理レベルがローレベルのときチャージポンプ回路４０は動作せず、ハイレベルのとき昇圧動作する。

チャージポンプ回路４０は、昇圧用スイッチＳＷ１１〜ＳＷ１４によるスイッチング動作によって、容量Ｃ１、Ｃ２を充放電することで、ノードＮ１１に供給される基準電源電圧ＶＣＩ１の２倍の電圧を正側ゲート電源電圧ＶＧＨとしてノードＮ１０に出力する。尚、図３では、２倍昇圧するチャージポンプ回路４０を一例として説明したが、昇圧倍数は、昇圧用スイッチと容量の接続数を変更することで任意に変更できる。

詳細な構成は省略するが、昇圧回路１４は、基準電源電圧ＶＣＩ２を降圧（負昇圧とも称す）して負側ゲート電源電圧ＶＧＬを生成する一般的なチャージポンプ回路を備える。例えば、負側ゲート電源電圧ＶＧＬを生成するチャージポンプ回路は、図１３に示すチャージポンプ回路５０と同様の構成である。ただし、図１３には図示しないが、ノードＮ２０には、順方向接続されたダイオードを介して負側のアナログ用電源電圧ＶＳＮが供給される。尚、図１３では、２倍に降圧するチャージポンプ回路５０が例示されるが、降圧倍数は、昇圧用スイッチと容量の接続数を変更することで任意に変更できる。

ゲート駆動回路１５は、正側ゲート電源電圧ＶＧＨ及び負側ゲート電源電圧ＶＧＬに基づいて表示パネル２のゲート線（図示なし）を駆動するゲート線駆動信号１５０を生成する。この際、駆動するゲート線の選択や駆動タイミング等は制御信号１２１によって制御される。

ソース駆動回路１６は、アナログ用電源電圧ＶＳＰ、ＶＳＮに基づいて表示パネル２のソース線（図示なし）を駆動するソース線駆動信号１６０を生成する。この際、駆動するソース線の選択や駆動タイミング等は制御信号１２２によって制御される。

ゲート駆動回路１５及びソース駆動回路１６の具体的な構成及び動作は、一般的なゲート駆動回路及びソース駆動回路と同様である。

第１の実施の形態におけるプリチャージ回路１７は、昇圧回路１４に対して基準電源電圧ＶＣＩ１が供給される前に、正側のアナログ用電源電圧ＶＳＰに応じたプリチャージ電圧ＶＰＣ１によって、正側ゲート電源電圧ＶＧＨを昇圧する。

図６を参照して、第１の実施の形態においてノードＮ１０（正側ゲート電源電圧ＶＧＨ）に対するプリチャージ電圧ＶＰＣ１の供給動作は、制御信号ＳＥＱ＿ＯＮ及び制御信号ＶＧＩＮ１を含む制御信号１２４に応じて制御される。

図７は、第１の実施の形態におけるプリチャージ回路１７の構成の一例を示す図である。図７を参照して、第１の実施の形態におけるプリチャージ回路１７は、インバータＩＮＶ１０、ＣＭＯＳ回路７１、及びプリチャージ制御スイッチ７２を備える。インバータＩＮＶ１０は、制御信号ＳＥＱ＿ＯＮが入力されるノードＮ３０とＣＭＯＳ回路の７１の入力となるノードＮ３１の間に接続される。本実施の形態におけるプリチャージ制御スイッチ７２は、Ｐチャネル型のＭＯＳトランジスタに例示されるＰチャネル型トランジスタＭＰ２０が好適である。Ｐチャネル型トランジスタＭＰ２０のソース及びドレインは、ＣＭＯＳ回路７１の出力となるノードＮ３２と、正側ゲート電源電圧ＶＧＨが供給されるノードＮ１０との間に接続される。Ｐチャネル型トランジスタＭＰ２０のゲートには、制御信号ＶＧＩＮ１が入力される。ＣＭＯＳ回路７１は、正側のアナログ用電源電圧ＶＳＰが供給されるノードＮ３３にソースが接続されたＰチャネル型トランジスタＭＰ１０と、接地電位のノードＮ３４にソースが接続されるＮチャネル型トランジスタＭＮ１０を備える。Ｐチャネル型トランジスタＭＰ１０とＮチャネル型トランジスタＭＮ１０のゲートは、ノードＮ３１に共通接続され、それぞれのドレインはノードＮ３２に共通接続される。

ＣＭＯＳ回路７１は、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移すると、ノードＮ３２にアナログ用電源電圧ＶＳＰを供給する。これにより、ノードＮ３２の電圧ＶＳＰＩＮは、アナログ用電源電圧ＶＳＰの電位まで上昇する。この間、論理レベルがローレベルの制御信号ＶＧＩＮ１が入力されることで、Ｐチャネル型トランジスタＭＰ２０はターンオンし、ノードＮ３２の電圧ＶＳＰＩＮはプリチャージ電圧ＶＰＣ１としてノードＮ１０に供給される。これにより、ノードＮ１０の電圧（正側ゲート電源電圧ＶＧＨ）は、アナログ用電源電圧ＶＳＰの電位まで上昇する。すなわち、制御信号ＳＥＱ＿ＯＮがハイレベル、且つ制御信号ＶＧＩＮ１がローレベルの間、プリチャージ回路１７は、ノードＮ１０にプリチャージ電圧ＶＰＣ１を供給し、正側ゲート電源電圧ＶＧＨを昇圧（プリチャージ）する。

ノードＮ１０（正側ゲート電源電圧ＶＧＨ）に対するプリチャージ期間は、制御信号ＶＧＩＮ１によって制御される。詳細には、制御信号ＶＧＩＮ１の論理レベルがハイレベルに遷移することで、Ｐチャネル型トランジスタＭＰ２０はオフとなり、ノードＮ１０に対するプリチャージ電圧ＶＰＣ１の供給は遮断される。

このように、プリチャージ回路１７は、制御信号ＳＥＱ＿ＯＮ及び制御信号ＶＧＩＮ１によって決められた期間、ノードＮ１０（正側ゲート電源電圧ＶＧＨ）を所定の電位（例えばアナログ用電源電圧ＶＳＰ）まで昇圧（プリチャージ）することができる。尚、本実施の形態におけるプリチャージ期間は、制御信号生成回路１２によって設定される。

以上のような構成において、外部電源（図示なし）からの電源電圧の投入時期、及び制御信号１２０、１２３、１２４を適切に制御することにより、ドライバＩＣ１の起動時において、基準電源電圧ＶＣＩ１が正側ゲート電源電圧ＶＧＨを上回ることを防止できる。以下、電源電圧の投入タイミングとドライバＩＣ１の起動時における正側ゲート電源電圧ＶＧＨの昇圧動作について詳細に説明する。

（電源投入のタイミングと正側ゲート電源電圧ＶＧＨの昇圧動作）
図８は、第１及び第２の実施の形態における電源投入タイミングの一例を示すタイミングチャートである。又、図９は、第１及び第２の実施の形態におけるドライバＩＣの起動動作の一例を示すタイミングチャートである。

図８を参照して、時刻ｔ１において、外部電源（図示なし）からロジック用電源電圧ＶＤＤＩ、アナログ用電源電圧ＶＳＰ、ＶＳＮが供給される。この際、負側のアナログ用電源電圧ＶＳＮの立下りに応じて、負側ゲート電源電圧ＶＧＬは立ち下がる。ここでは詳細な説明は省略するが、第１、第２の実施の形態における負側のチャージポンプ回路は、図１３に示すチャージポンプ回路５０と同様の構成であり、負側のアナログ用電源電圧ＶＳＮが図示しないダイオードを介してノードＮ２０に供給される。このため、時刻ｔ１において負側ゲート電源電圧ＶＧＬは立ち下がる。又、ロジック用電源電圧ＶＤＤＩの供給に伴い、ロジック電源電圧ＶＤＤが所望の電圧に至り、制御信号生成回路１２が動作を開始する。

ロジック電源電圧ＶＤＤ、アナログ用電源電圧ＶＳＰ、ＶＳＮが所望の電圧に至り、十分な時間が経過した時刻ｔ２において、正側ゲート電源電圧ＶＧＨがプリチャージされる。図９を参照して、時刻ｔ２において、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移し、ＣＭＯＳ回路７１の出力ノード（ノードＮ３２）の電圧ＶＳＰＩＮは、正側のアナログ用電源電圧ＶＳＰにより上昇する。このとき、制御信号ＶＧＩＮ１の論理レベルはローレベルに固定されているため、昇圧回路１４の正側出力ノード（ノードＮ１０）の電圧（正側ゲート電源電圧ＶＧＨ）は、電圧ＶＳＰＩＮに応じたプリチャージ電圧ＶＰＣ１により昇圧される。又、時刻ｔ２において、制御信号ＳＥＱ＿ＤＣ２の論理レベルはローレベルに固定されているため、図８に示すように、基準電源電圧ＶＣＩ１は昇圧回路１４に供給されず、昇圧回路１４は昇圧動作を行わない。

続いて、正側ゲート電源電圧ＶＧＨが、正側のアナログ用電源電圧ＶＳＰと略同値まで引き上げられる時刻ｔ３において、制御信号ＳＥＱ＿ＤＣ２はハイレベルに遷移する。これにより、昇圧回路１４に対して基準電源電圧ＶＣＩ１が供給され始め、昇圧回路１４は昇圧動作を開始する。一方、制御信号ＳＥＱ＿ＤＣ２のハイレベルへの遷移と略同時的、又は、制御信号ＳＥＱ＿ＤＣ２のハイレベルへの遷移よりも後に、制御信号ＶＧＩＮ１はハイレベルに遷移する。これにより、プリチャージ制御スイッチ７２（Ｐチャネル型トランジスタＭＰ２０）はターンオフし、プリチャージ回路１７による正側ゲート電源電圧ＶＧＨの昇圧動作（プリチャージ）は終了する。

時刻ｔ３以降、昇圧回路１４の昇圧動作により正側ゲート電源電圧ＶＧＨは、所定の電圧（例えば１５Ｖ）まで昇圧される。又、図８を参照して、通常の昇圧回路と同様に、正側ゲート電源電圧ＶＧＨが所定の電圧で安定した時刻ｔ４において、負側ゲート電源電圧ＶＧＬは所定の電圧（例えば−１５Ｖ）まで負昇圧される。

本実施の形態では、時刻ｔ２から時刻ｔ３の間、基準電源電圧ＶＣＩ１の供給が行われないが、正側ゲート電源電圧ＶＧＨは、所定の電位（ここでは、正側のアナログ用電源電圧ＶＳＰ（例えば６Ｖ））まで昇圧される。このため、立ち上がり時間の短い基準電源電圧ＶＣＩ１が時刻ｔ３に供給され始めても、基準電源電圧ＶＣＩ１が正側ゲート電源電圧ＶＧＨを超えることはない。この結果、昇圧回路１４内の昇圧用スイッチＳＷ１１〜ＳＷ１４において寄生トランジスタがターンオンすることがなくなり、ラッチアップの発生が抑制される。

２．第２の実施の形態
第２の実施の形態では、プリチャージ回路１７によって生成された制御信号に応じて、昇圧回路１４に対する基準電源電圧ＶＣＩ１の供給や、正側ゲート電源電圧ＶＧＨ（出力電圧とも称す）が供給されるノードＮ１０へのプリチャージ動作が制御される。以下、図８、図９から図１２を参照して、本発明による表示装置１００の第２の実施の形態を説明する。

（表示装置の構成）
図１０は、第２の実施の形態における表示装置１００の構成の一例を示す図である。図１０を参照して、表示装置１００は、ドライバＩＣ１及び表示パネル２を具備する。第２の実施の形態は、基準電源電圧ＶＣＩ１の生成及び昇圧回路１４における昇圧動作がプリチャージ回路１７によって制御される点で、第１の実施の形態と相違する。この相違点以外の構成は、第１の実施の形態と同様の構成である。以下では、第１の実施の形態との相違点について説明する。

図１１を参照して、第２の実施の形態における昇圧回路１４の昇圧動作は、クロック信号ＣＬＫ、ＣＬＫＢを含む制御信号１２３、及び、プリチャージ回路１７から出力される制御信号ＳＥＱ＿ＤＣ２に応じて制御される。

第２の実施の形態におけるプリチャージ回路１７は、昇圧回路１４に対して基準電源電圧ＶＣＩ１が供給される前に、正側ゲート電源電圧ＶＧＨが供給される予定のノードＮ１０の電位をプリチャージ電圧ＶＰＣ１によって昇圧する。詳細には、図１１を参照して、第２の実施の形態では、ノードＮ１０に対するプリチャージ電圧ＶＰＣ１の供給動作は、制御信号ＳＥＱ＿ＯＮを含む制御信号１２４に応じて制御される。

図１２は、第２の実施の形態におけるプリチャージ回路１７の構成の一例を示す図である。図１２を参照して、第２の実施の形態におけるプリチャージ回路１７は、インバータＩＮＶ１０、ＣＭＯＳ回路７１、プリチャージ制御スイッチ７２、コンパレータＣＭＰ１、及びレベルシフタＬＳ１、ＬＳ２を備える。インバータＩＮＶ１０は、制御信号ＳＥＱ＿ＯＮが入力されるノードＮ３０とＣＭＯＳ回路の７１の入力となるノードＮ３１の間に接続される。本実施の形態におけるプリチャージ制御スイッチ７２は、Ｐチャネル型のＭＯＳトランジスタに例示されるＰチャネル型トランジスタＭＰ２０が好適であり、ＣＭＯＳ回路７１と出力となるノードＮ３２と正側ゲート電源電圧ＶＧＨが供給されるノードＮ１０との間に接続される。Ｐチャネル型トランジスタＭＰ２０のゲートには、制御信号ＶＧＩＮ１が入力される。ＣＭＯＳ回路７１は、正側のアナログ用電源電圧ＶＳＰが供給されるノードＮ３３にソースが接続されたＰチャネル型トランジスタＭＰ１０と、接地電位のノードＮ３４にソースが接続されるＮチャネル型トランジスタＭＮ１０を備える。Ｐチャネル型トランジスタＭＰ１０とＮチャネル型トランジスタＭＮ１０のゲートは、ノードＮ３１に共通接続され、それぞれのドレインはノードＮ３２に共通接続される。

ノードＮ３２（ＣＭＯＳ回路７１の出力）は、コンパレータＣＭＰ１の非反転入力端子に接続されるとともに、プリチャージ制御スイッチ７２（Ｐチャネル型トランジスタＭＰ２０）を介してノードＮ１０に接続される。ノードＮ３３は、コンパレータＣＭＰ１の反転入力端子に接続される。コンパレータＣＭＰ１の出力端子は、レベルシフタＬＳ１、ＬＳ２の入力端子に接続される。レベルシフタＬＳ１の出力端子はノードＮ４０を介してアナログ用電源回路１３及び昇圧回路１４に接続される（図１１及び図１２参照）。レベルシフタＬＳ２の出力端子はプリチャージ制御スイッチ７２の制御ノード（ここではＰチャネル型トランジスタＭＰ２０のゲート）に接続される。

コンパレータＣＭＰ１は、ノードＮ３３に供給されるアナログ用電源電圧ＶＳＰとノードＮ３２の電圧ＶＳＰＩＮの比較結果に応じた論理レベルの信号を、レベルシフタＬＳ１、ＬＳ２に出力する。レベルシフタＬＳ１は、コンパレータＣＭＰ１の出力信号レベルをアナログ用電源電圧レベル（ＶＳＰ）からロジック用電源電圧レベル（ＶＤＤ）にレベルシフトし、制御信号ＳＥＱ＿ＤＣ２として出力する。レベルシフタＬＳ２は、コンパレータＣＭＰ１の出力信号レベルをアナログ用電圧電源レベル（ＶＳＰ）からゲート電源電圧レベル（ＶＧＨ−ＶＧＬ）にレベルシフトし、制御信号ＶＧＩＮ１として出力する。

ＣＭＯＳ回路７１は、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移すると、ノードＮ３２にアナログ用電源電圧ＶＳＰを供給する。これにより、ノードＮ３２の電圧ＶＳＰＩＮは、アナログ用電源電圧ＶＳＰの電位まで上昇する。電圧ＶＳＰＩＮが正側のアナログ用電源電圧ＶＳＰよりも小さいとき、コンパレータＣＭＰ１は論理レベルがローレベルの信号を出力する。具体的には、電圧ＶＳＰＩＮが、正側のアナログ用電源電圧ＶＳＰからオフセット電圧を減じた値（例えばＶＳＰ−１００ｍＶ）よりも小さいとき、コンパレータＣＭＰ１は論理レベルがローレベルの信号を出力する。このとき、レベルシフタＬＳ２から出力される制御信号ＶＧＩＮ１はローレベルとなり、Ｐチャネル型トランジスタＭＰ２０はターンオンする。この結果、ノードＮ３２の電圧ＶＳＰＩＮはプリチャージ電圧ＶＰＣ１としてノードＮ１０に供給され、ノードＮ１０の電圧（正側ゲート電源電圧ＶＧＨ）は、アナログ用電源電圧ＶＳＰの電位まで上昇する。一方、レベルシフタＬＳ１から出力される制御信号ＳＥＱ＿ＤＣ２はローレベルとなり、アナログ用電源回路１３による基準電源電圧ＶＣＩ１の生成動作、及び昇圧回路１４の昇圧動作を停止する（又は動作を開始させない）。

電圧ＶＳＰＩＮが正側のアナログ用電源電圧ＶＳＰよりも大きくなると、コンパレータＣＭＰ１は論理レベルがハイレベルの信号を出力する。具体的には、電圧ＶＳＰＩＮが、正側のアナログ用電源電圧ＶＳＰからオフセット電圧を減じた値（例えばＶＳＰ−１００ｍＶ）よりも大きいとき、コンパレータＣＭＰ１は論理レベルがハイレベルの信号を出力する。このとき、レベルシフタＬＳ２から出力される制御信号ＶＧＩＮ１はハイレベルとなり、Ｐチャネル型トランジスタＭＰ２０はターンオフする。この結果、ノードＮ１０に対するプリチャージ電圧ＶＰＣ１の供給は遮断される。一方、レベルシフタＬＳ１から出力される制御信号ＳＥＱ＿ＤＣ２はハイレベルとなり、アナログ用電源回路１３による基準電源電圧ＶＣＩ１の生成動作、及び昇圧回路１４の昇圧動作が実行される。

すなわち、本実施の形態においても、第１の実施の形態と同様に、制御信号ＳＥＱ＿ＯＮがハイレベル、制御信号ＶＧＩＮ１がローレベルの間、プリチャージ回路１７は、ノードＮ１０にプリチャージ電圧ＶＰＣ１を供給し、正側ゲート電源電圧ＶＧＨを昇圧（プリチャージ）する。又、第２の実施の形態では、ノードＮ３２の電圧ＶＳＰＩＮがアナログ用電源電圧ＶＳＰと略同値となることを検出し、これを、制御信号ＳＥＱ＿ＤＣ２（基準電源電圧ＶＣＩ１の生成動作及び昇圧回路１４の昇圧動作の制御）にフィードバックしている。このため、第１の実施の形態と比較して、第２の実施の形態におけるドライバＩＣ１では、制御信号生成回路１２からの制御信号１２０、１２３として制御信号ＳＥＱ＿ＤＣ２を出力する必要がなくなるとともに、制御信号１２４として制御信号ＶＧＩＮ１を出力する必要がなくなる（図６及び図１１参照）。

以上のような構成において、外部電源（図示なし）からの電源電圧の投入時期、及び制御信号１２４を適切に制御することにより、ドライバＩＣ１の起動時において、基準電源電圧ＶＣＩが正側ゲート電源電圧ＶＧＨを上回ることを防止できる。

（電源投入のタイミングと正側ゲート電源電圧ＶＧＨの昇圧動作）
以下、図８及び図９を参照して、第２の実施の形態における電源電圧の投入タイミングとドライバＩＣ１の起動時における正側ゲート電源電圧ＶＧＨの昇圧動作について詳細に説明する。

図８を参照して、時刻ｔ１において、外部電源（図示なし）からロジック用電源電圧ＶＤＤＩ、アナログ用電源電圧ＶＳＰ、ＶＳＮが供給される。この際、負側のアナログ用電源電圧ＶＳＮの立下りに応じて、負側ゲート電源電圧ＶＧＬは立ち下がる。又、ロジック用電源電圧ＶＤＤＩの供給に伴い、ロジック電源電圧ＶＤＤが所望の電圧に至り、制御信号生成回路１２が動作を開始する。

ロジック電源電圧ＶＤＤ、アナログ用電源電圧ＶＳＰ、ＶＳＮが所望の電圧に至り、十分な時間が経過した時刻ｔ２において、正側ゲート電源電圧ＶＧＨがプリチャージされる。図９を参照して、時刻ｔ２において、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移し、ＣＭＯＳ回路７１の出力ノード（ノードＮ３２）の電圧ＶＳＰＩＮは、正側のアナログ用電源電圧ＶＳＰにより上昇する。このとき、電圧ＶＳＰＩＮがアナログ用電源電圧ＶＳＰを下回る期間、制御信号ＶＧＩＮ１の論理レベルはローレベルに固定されているため、昇圧回路１４の正側出力ノード（ノードＮ１０）の電圧（正側ゲート電源電圧ＶＧＨ）は、電圧ＶＳＰＩＮに応じたプリチャージ電圧ＶＰＣ１により昇圧される。又、この間、制御信号ＳＥＱ＿ＤＣ２の論理レベルはローレベルに固定されているため、図８に示すように、基準電源電圧ＶＣＩ１は昇圧回路１４に供給されず、昇圧回路１４は昇圧動作（負昇圧動作も含む）を行わない。

続いて、時刻ｔ３において、正側ゲート電源電圧ＶＧＨが、正側のアナログ用電源電圧ＶＳＰと略同値まで引き上げられると、制御信号ＳＥＱ＿ＤＣ２はハイレベルに遷移する。これにより、昇圧回路１４に対して基準電源電圧ＶＣＩ１が供給され始め、昇圧回路１４は昇圧動作を開始する。又、時刻ｔ３において、正側ゲート電源電圧ＶＧＨが、正側のアナログ用電源電圧ＶＳＰと略同値まで引き上げられると、制御信号ＶＧＩＮ１はハイレベルに遷移する。これにより、プリチャージ制御スイッチ７２（Ｐチャネル型トランジスタＭＰ２０）はターンオフし、プリチャージ回路１７による正側ゲート電源電圧ＶＧＨの昇圧動作（プリチャージ）は終了する。

時刻ｔ３以降、昇圧回路１４の昇圧動作により正側ゲート電源電圧ＶＧＨは、所定の電圧（例えば１５Ｖ）まで昇圧される。又、図８を参照して、通常の昇圧回路と同様に、正側ゲート電源電圧ＶＧＨが所定の電圧で安定した時刻ｔ４において、負側ゲート電源電圧ＶＧＬは所定の電圧（例えば−１５Ｖ）まで負昇圧される。

本実施の形態では、時刻ｔ２から時刻ｔ３の間、基準電源電圧ＶＣＩ１の供給が行われないが、正側ゲート電源電圧ＶＧＨは、所定の電位（ここでは、正側のアナログ用電源電圧ＶＳＰ（例えば６Ｖ））まで昇圧される。このため、立ち上がり時間の短い基準電源電圧ＶＣＩ１が時刻ｔ３に供給され始めても、基準電源電圧ＶＣＩ１が正側ゲート電源電圧ＶＧＨを超えることはない。この結果、昇圧回路１４内の昇圧用スイッチＳＷ１１〜ＳＷ１４において寄生トランジスタがターンオンすることがなくなり、ラッチアップの発生が抑制される。

又、本実施の形態におけるプリチャージ回路１７は、正側ゲート電源電圧ＶＧＨの大きさに応じて、基準電源電圧ＶＣＩ１の生成開始及び昇圧回路１４の昇圧開始を制御する。このため、第１の実施の形態で必要とした制御信号生成回路１２からの制御信号ＳＥＱ＿ＤＣ２、ＶＧＩＮ１が不要となる。

３．第３の実施の形態
第３の実施の形態は、第１の実施の形態の変形例であり、ロジック回路（制御信号生成回路１２）からの制御信号に応じて、昇圧回路１４に対する基準電源電圧ＶＣＩ２の供給や、負側ゲート電源電圧ＶＧＬが供給されるノードＮ２０へのプリチャージ動作が制御される。以下、図５、図６、図１３から図１６を参照して、本発明による表示装置１００の第３の実施の形態を説明する。

（表示装置の構成）
第３の実施の形態は、基準電源電圧ＶＣＩ２の投入前に負側ゲート電源電圧ＶＧＬ（出力電圧とも称す）がプリチャージされる点で、第１の実施の形態と相違する。この相違点以外の構成は、第１の実施の形態と同様の構成である。以下では、第１の実施の形態との相違点について説明する。

昇圧回路１４は、基準電源電圧ＶＣＩ１を昇圧して生成した正側ゲート電源電圧ＶＧＨを出力するとともに、基準電源電圧ＶＣＩ２を負昇圧して生成した負側ゲート電源電圧ＶＧＬを出力する。詳細には、図６を参照して、第３の実施の形態における昇圧回路１４の降圧動作（負昇圧動作とも称す）は、クロック信号ＣＬＫ、ＣＬＫＢ及び制御信号ＳＥＱ＿ＤＣ２を含む制御信号１２３に応じて制御される。

より詳細には、昇圧回路１４は、基準電源電圧ＶＣＩ２を降圧して負側ゲート電源電圧ＶＧＬを生成するチャージポンプ回路５０を備える（図４及び図１３参照）。図１３を参照して、チャージポンプ回路５０は、昇圧用スイッチＳＷ２１〜ＳＷ２４、及び容量Ｃ３、Ｃ４を備える。詳細には、基準電源電圧ＶＣＩ２が供給されるノードＮ２１と接地ノードＮ２３との間に昇圧用スイッチＳＷ２１と昇圧用スイッチＳＷ２２が直列接続され、ノードＮ２１とノードＮ２０との間に昇圧用スイッチＳＷ２３と昇圧用スイッチＳＷ２４が直列接続される。昇圧用スイッチＳＷ２１と昇圧用スイッチＳＷ２２が接続される一端と、昇圧用スイッチＳＷ２３と昇圧用スイッチＳＷ２４とが接続される一端との間に、容量Ｃ３が接続される。又、ノードＮ２０と接地ノードＮ２３との間に容量Ｃ４が接続される。昇圧用スイッチＳＷ２１〜ＳＷ２４は、図４に示すトランスファゲートに例示され、制御信号生成回路１２から供給されるクロック信号ＣＬＫ、ＣＬＫＢにより、そのスイッチング動作が制御される。ここで、昇圧用スイッチＳＷ２１及び昇圧用スイッチＳＷ２４のＰチャネル型トランジスタＭＰ１（Ｎチャネル型トランジスタ）に入力されるクロック信号ＣＬＫ（ＣＬＫＢ）に対して論理値が反対のクロック信号ＣＬＫＢ（ＣＬＫ）が、昇圧用スイッチＳＷ２２及び昇圧用スイッチＳＷ２３のＰチャネル型トランジスタＭＰ１（Ｎチャネル型トランジスタ）に入力される。又、チャージポンプ回路５０の動作開始及び動作終了は、制御信号生成回路１２からの制御信号ＳＥＱ＿ＤＣ２によって制御される。例えば、制御信号ＳＥＱ＿ＤＣ２の論理レベルがローレベルのときチャージポンプ回路５０は動作せず、ハイレベルのとき負昇圧動作する。

チャージポンプ回路５０は、昇圧用スイッチＳＷ２１〜ＳＷ２４によるスイッチング動作によって、容量Ｃ３、Ｃ４を充放電することで、ノードＮ２１に供給される基準電源電圧ＶＣＩ２の２倍の電圧を負側ゲート電源電圧ＶＧＬとしてノードＮ２０に出力する。尚、図１３では、２倍降圧するチャージポンプ回路５０を一例として説明したが、降圧倍数は、昇圧用スイッチと容量の接続数を変更することで任意に変更できる。

詳細な構成は省略するが、昇圧回路１４は、基準電源電圧ＶＣＩ１を昇圧して正側ゲート電源電圧ＶＧＨを生成する一般的なチャージポンプ回路を備える。例えば、正側ゲート電源電圧ＶＧＨを生成するチャージポンプ回路は、図３に示すチャージポンプ回路４０と同様の構成である。ただし、図３には図示しないが、ノードＮ１０には、順方向接続されたダイオードを介して正側のアナログ用電源電圧ＶＳＰが供給される。尚、図３では、アナログ用電源電圧ＶＳＰの２倍に昇圧するチャージポンプ回路４０が例示されるが、昇圧倍数は、昇圧用スイッチと容量の接続数を変更することで任意に変更できる。

図５を参照して、第３の実施の形態におけるプリチャージ回路１７には、昇圧回路１４に対して基準電源電圧ＶＣＩ２が供給される前に、負側のアナログ用電源電圧ＶＳＮ（図５の点線）に応じたプリチャージ電圧ＶＰＣ２によって、正側ゲート電源電圧ＶＧＨを昇圧する。

図６を参照して、第３の実施の形態においてノードＮ２０（負側ゲート電源電圧ＶＧＬ）に対するプリチャージ電圧ＶＰＣ２の供給動作は、制御信号ＳＥＱ＿ＯＮ及び制御信号ＶＧＩＮ２を含む制御信号１２４に応じて制御される。

図１４は、第３の実施の形態におけるプリチャージ回路１７の構成の一例を示す図である。図１４を参照して、第３の実施の形態におけるプリチャージ回路１７は、ＣＭＯＳ回路７３、及びプリチャージ制御スイッチ７４を備える。本実施の形態におけるプリチャージ制御スイッチ７４は、Ｎチャネル型のＭＯＳトランジスタに例示されるＮチャネル型トランジスタＭＮ４０が好適である。Ｎチャネル型トランジスタＭＮ４０のソース及びドレインは、ＣＭＯＳ回路７３の出力となるノードＮ５２と負側ゲート電源電圧ＶＧＬが供給されるノードＮ２０との間に接続される。Ｎチャネル型トランジスタＭＮ４０のゲートには、制御信号ＶＧＩＮ２が入力される。ＣＭＯＳ回路７３は、負側のアナログ用電源電圧ＶＳＮが供給されるノードＮ５３にソースが接続されたＮチャネル型トランジスタＭＮ３０と、接地電位のノードＮ５４にソースが接続されるＰチャネル型トランジスタＭＰ３０を備える。Ｐチャネル型トランジスタＭＰ３０とＮチャネル型トランジスタＭＮ３０のゲートは、ノードＮ５０に共通接続され、それぞれのドレインはノードＮ５２に共通接続される。

ＣＭＯＳ回路７３は、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移すると、ノードＮ５２にアナログ用電源電圧ＶＳＮを供給する。これにより、ノードＮ５２の電圧ＶＳＮＩＮは、アナログ用電源電圧ＶＳＮの電位まで降下する。この間、論理レベルがハイレベルの制御信号ＶＧＩＮ２が入力されることで、Ｎチャネル型トランジスタＭＮ４０はターンオンし、ノードＮ５２の電圧ＶＳＮＩＮはプリチャージ電圧ＶＰＣ２としてノードＮ２０に供給される。これにより、ノードＮ２０の電圧（負側ゲート電源電圧ＶＧＬ）は、アナログ用電源電圧ＶＳＮの電位まで降下する。すなわち、制御信号ＳＥＱ＿ＯＮがハイレベル、且つ制御信号ＶＧＩＮ２がハイレベルの間、プリチャージ回路１７は、ノードＮ２０にプリチャージ電圧ＶＰＣ２を供給し、負側ゲート電源電圧ＶＧＬを降圧（プリチャージ）する。

ノードＮ２０（負側ゲート電源電圧ＶＧＬ）に対するプリチャージ期間は、制御信号ＶＧＩＮ２によって制御される。詳細には、制御信号ＶＧＩＮ２の論理レベルがローレベルに遷移することで、Ｎチャネル型トランジスタＭＮ４０はオフとなり、ノードＮ２０に対するプリチャージ電圧ＶＰＣ２の供給は遮断される。

このように、プリチャージ回路１７は、制御信号ＳＥＱ＿ＯＮ及び制御信号ＶＧＩＮ２によって決められた期間、ノードＮ２０（負側ゲート電源電圧ＶＧＬ）を所定の電位（例えばアナログ用電源電圧ＶＳＮ）まで降圧（プリチャージ）することができる。尚、本実施の形態におけるプリチャージ期間は、制御信号生成回路１２によって設定される。

以上のような構成において、外部電源（図示なし）からの電源電圧の投入時期、及び制御信号１２０、１２３、１２４を適切に制御することにより、ドライバＩＣ１の起動時において、基準電源電圧ＶＣＩ２が負側ゲート電源電圧ＶＧＬを下回ることを防止できる。以下、電源電圧の投入タイミングとドライバＩＣ１の起動時における負側ゲート電源電圧ＶＧＬの降圧動作について詳細に説明する。

（電源投入のタイミングと負側ゲート電源電圧ＶＧＬの降圧動作）
図１５は、第３及び第４の実施の形態における電源投入タイミングの一例を示すタイミングチャートである。又、図１６は、第３及び第４の実施の形態におけるドライバＩＣの起動動作の一例を示すタイミングチャートである。

図１５を参照して、時刻ｔ１において、外部電源（図示なし）からロジック用電源電圧ＶＤＤＩ、アナログ用電源電圧ＶＳＰ、ＶＳＮが供給される。この際、正側のアナログ用電源電圧ＶＳＰの立上りに応じて、正側ゲート電源電圧ＶＧＨは立ち上る。ここでは詳細な説明は省略するが、第３及び第４の実施の形態における正側のチャージポンプ回路は、図３に示すチャージポンプ回路４０と同様の構成であり、正側のアナログ用電源電圧ＶＳＰが図示しないダイオードを介してノードＮ１０に供給される。このため、時刻ｔ１において正側ゲート電源電圧ＶＧＨは立ち上る。又、ロジック用電源電圧ＶＤＤＩの供給に伴い、ロジック電源電圧ＶＤＤが所望の電圧に至り、制御信号生成回路１２が動作を開始する。

ロジック電源電圧ＶＤＤ、アナログ用電源電圧ＶＳＰ、ＶＳＮが所望の電圧に至り、十分な時間が経過した時刻ｔ２において、負側ゲート電源電圧ＶＧＬが負電圧でプリチャージされる。図１６を参照して、時刻ｔ２において、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移し、ＣＭＯＳ回路７３の出力ノード（ノードＮ５２）の電圧ＶＳＮＩＮは、負側のアナログ用電源電圧ＶＳＮにより降下する。このとき、制御信号ＶＧＩＮ２の論理レベルはハイレベルに固定されているため、昇圧回路１４の負側出力ノード（ノードＮ２０）の電圧（負側ゲート電源電圧ＶＧＬ）は、電圧ＶＳＮＩＮに応じたプリチャージ電圧ＶＰＣ２により降圧される。又、時刻ｔ２において、制御信号ＳＥＱ＿ＤＣ２の論理レベルはローレベルに固定されているため、図８に示すように、基準電源電圧ＶＣＩ２は昇圧回路１４に供給されず、昇圧回路１４は昇圧動作（負昇圧動作も含む）を行わない。

続いて、負側ゲート電源電圧ＶＧＬが、負側のアナログ用電源電圧ＶＳＮと略同値まで引き上げられる時刻ｔ３において、制御信号ＳＥＱ＿ＤＣ２はハイレベルに遷移する。これにより、昇圧回路１４に対して基準電源電圧ＶＣＩ２が供給され始め、昇圧回路１４は昇圧動作を開始する。一方、制御信号ＳＥＱ＿ＤＣ２のハイレベルへの遷移と略同時的、又は、制御信号ＳＥＱ＿ＤＣ２のハイレベルへの遷移よりも後に、制御信号ＶＧＩＮ２はローレベルに遷移する。これにより、プリチャージ制御スイッチ７４（Ｎチャネル型トランジスタＭＮ４０）はターンオフし、プリチャージ回路１７による負側ゲート電源電圧ＶＧＬの負昇圧動作（プリチャージ）は終了する。

時刻ｔ３以降、昇圧回路１４の負昇圧動作により負側ゲート電源電圧ＶＧＬは、所定の電圧（例えば−１５Ｖ）まで負昇圧される。又、図１５を参照して、通常の昇圧回路と同様に、負側ゲート電源電圧ＶＧＬが所定の電圧で安定した時刻ｔ４において、正側ゲート電源電圧ＶＧＨは所定の電圧（例えば１５Ｖ）まで昇圧される。

ここで、チャージポンプ回路５０の昇圧用スイッチＳＷ２１〜ＳＷ２４の基板電位ＶＰ（Ｎチャネル型トランジスタＭＮ１のバックゲート電位）が、負側ゲート電源電圧ＶＧＬよりも低い場合、基準電源電圧ＶＣＩ２が負側ゲート電源電圧ＶＧＬを下回ると寄生トランジスタが動作しラッチアップが発生する。しかし、本実施の形態では、時刻ｔ２から時刻ｔ３の間、基準電源電圧ＶＣＩ２の供給が行われず、負側ゲート電源電圧ＶＧＬは、所定の電位（ここでは、負側のアナログ用電源電圧ＶＳＮ（例えば−６Ｖ））まで降圧される。このため、立ち下がり時間の短い基準電源電圧ＶＣＩ２が時刻ｔ３に供給され始めても、基準電源電圧ＶＣＩ２が負側ゲート電源電圧ＶＧＬを下回ることはない。この結果、昇圧回路１４内の昇圧用スイッチＳＷ２１〜ＳＷ２４において寄生トランジスタがターンオンすることがなくなり、ラッチアップの発生が抑制される。

４．第４の実施の形態
第４の実施の形態では、第２の実施の形態の変形例であり、プリチャージ回路１７によって形成された制御信号に応じて、昇圧回路１４に対する基準電源電圧ＶＣＩ２の供給や、負側ゲート電源電圧ＶＧＬ（出力電圧とも称す）が供給されるノードＮ２０へのプリチャージ動作が制御される。以下、図１０、図１１、図１３、図１５から図１７を参照して、本発明による表示装置１００の第４の実施の形態を説明する。

（表示装置の構成）
図１０は、第４の実施の形態における表示装置１００の構成の一例を示す図である。図１４を参照して、表示装置１００は、ドライバＩＣ１及び表示パネル２を具備する。第４の実施の形態は、基準電源電圧ＶＣＩ２の生成及び昇圧回路１４における負昇圧動作がプリチャージ回路１７によって制御される点で、第３の実施の形態と相違する。この相違点以外の構成は、第３の実施の形態と同様の構成である。以下では、第３の実施の形態との相違点について説明する。

図１１を参照して、第４の実施の形態における昇圧回路１４の昇圧動作は、クロック信号ＣＬＫ、ＣＬＫＢを含む制御信号１２３、及び、プリチャージ回路１７から出力される制御信号ＳＥＱ＿ＤＣ２に応じて制御される。

第４の実施の形態におけるプリチャージ回路１７は、昇圧回路１４に対して基準電源電圧ＶＣＩ２が供給される前に、負側ゲート電源電圧ＶＧＬが供給される予定のノードＮ２０の電位をプリチャージ電圧ＶＰＣ２によって昇圧する。詳細には、図１１を参照して、第４の実施の形態では、ノードＮ２０に対するプリチャージ電圧ＶＰＣ２の供給動作は、制御信号ＳＥＱ＿ＯＮを含む制御信号１２４に応じて制御される。

図１７は、第４の実施の形態におけるプリチャージ回路１７の構成の一例を示す図である。図１７を参照して、第４の実施の形態におけるプリチャージ回路１７は、ＣＭＯＳ回路７３、プリチャージ制御スイッチ７４、コンパレータＣＭＰ２、インバータＩＮＶ２０、及びレベルシフタＬＳ３、ＬＳ４を備える。本実施の形態におけるプリチャージ制御スイッチ７４は、Ｎチャネル型のＭＯＳトランジスタに例示されるＮチャネル型トランジスタＭＮ４０が好適である。Ｎチャネル型トランジスタＭＮ４０のソース及びドレインは、ＣＭＯＳ回路７３の出力となるノードＮ５２と負側ゲート電源電圧ＶＧＬが供給されるノードＮ２０との間に接続される。Ｎチャネル型トランジスタＭＮ４０のゲートには、制御信号ＶＧＩＮ２が入力される。ＣＭＯＳ回路７３は、負側のアナログ用電源電圧ＶＳＮが供給されるノードＮ５３にソースが接続されたＮチャネル型トランジスタＭＮ３０と、接地電位のノードＮ５４にソースが接続されるＰチャネル型トランジスタＭＰ３０を備える。Ｐチャネル型トランジスタＭＰ３０とＮチャネル型トランジスタＭＮ３０のゲートは、ノードＮ５０に共通接続され、それぞれのドレインはノードＮ５２に共通接続される。インバータＩＮＶ２０は、コンパレータＣＭＰ２の出力端と、レベルシフタＬＳ３の入力端との間に接続され、コンパレータＣＭＰ２の出力を反転してレベルシフタＬＳ３に入力する。

ノードＮ５２（ＣＭＯＳ回路７３の出力）は、コンパレータＣＭＰ２の非反転入力端子に接続されるとともに、プリチャージ制御スイッチ７４（Ｎチャネル型トランジスタＭＮ４０）を介してノードＮ２０に接続される。ノードＮ５３は、コンパレータＣＭＰ２の反転入力端子に接続される。コンパレータＣＭＰ２の出力端子はレベルシフタＬＳ４の入力端子に接続されるとともに、インバータＩＮＶ２０を介してレベルシフタＬＳ３の入力端子に接続される。レベルシフタＬＳ３の出力端子はノードＮ４０を介してアナログ用電源回路１３及び昇圧回路１４に接続される（図１１及び図１７参照）。レベルシフタＬＳ４の出力端子はプリチャージ制御スイッチ７４の制御ノード（ここではＮチャネル型トランジスタＭＮ４０のゲート）に接続される。

コンパレータＣＭＰ２は、ノードＮ５３に供給されるアナログ用電源電圧ＶＳＮとノードＮ５２の電圧ＶＳＮＩＮの比較結果に応じた論理レベルの信号を、レベルシフタＬＳ３、ＬＳ４に出力する。レベルシフタＬＳ２は、コンパレータＣＭＰ２の出力信号レベルをアナログ用電源電圧レベル（ＶＳＮ）からロジック用電源電圧レベル（ＶＤＤ）にレベルシフトし、制御信号ＳＥＱ＿ＤＣ２として出力する。レベルシフタＬＳ４は、コンパレータＣＭＰ２の出力信号レベルをアナログ用電源電圧レベル（ＶＳＮ）からゲート電源電圧レベル（ＶＧＨ−ＶＧＬ）にレベルシフトし、制御信号ＶＧＩＮ２として出力する。

ＣＭＯＳ回路７３は、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移すると、ノードＮ５２にアナログ用電源電圧ＶＳＮを供給する。これにより、ノードＮ５２の電圧ＶＳＮＩＮは、アナログ用電源電圧ＶＳＮの電位まで降下する。電圧ＶＳＮＩＮが負側のアナログ用電源電圧ＶＳＮよりも大きいとき、コンパレータＣＭＰ２は論理レベルがハイレベルの信号を出力する。具体的には、電圧ＶＳＮＩＮが、負側のアナログ用電源電圧ＶＳＮからオフセット電圧を減じた値（例えばＶＳＮ−１００ｍＶ）よりも大きいとき、コンパレータＣＭＰ２は論理レベルがハイレベルの信号を出力する。このとき、レベルシフタＬＳ２から出力される制御信号ＶＧＩＮ２はハイレベルとなり、Ｎチャネル型トランジスタＭＮ４０はターンオンする。この結果、ノードＮ５２の電圧ＶＳＮＩＮはプリチャージ電圧ＶＰＣ２としてノードＮ２０に供給され、ノードＮ２０の電圧（負側ゲート電源電圧ＶＧＬ）は、アナログ用電源電圧ＶＳＮの電位まで降下する。一方、レベルシフタＬＳ３から出力される制御信号ＳＥＱ＿ＤＣ２はローレベルとなり、アナログ用電源回路１３による基準電源電圧ＶＣＩ１の生成動作、及び昇圧回路１４の昇圧動作を停止する（又は動作を開始させない）。

電圧ＶＳＮＩＮが負側のアナログ用電源電圧ＶＳＮよりも小さくなると、コンパレータＣＭＰ２は論理レベルがローレベルの信号を出力する。具体的には、電圧ＶＳＮＩＮが、負側のアナログ用電源電圧ＶＳＮからオフセット電圧を減じた値（例えばＶＳＮ−１００ｍＶ）よりも小さいとき、コンパレータＣＭＰ２は論理レベルがローレベルの信号を出力する。このとき、レベルシフタＬＳ４から出力される制御信号ＶＧＩＮ２はローレベルとなり、Ｎチャネル型トランジスタＭＮ４０はターンオフする。この結果、ノードＮ２０に対するプリチャージ電圧ＶＰＣ２の供給は遮断される。一方、レベルシフタＬＳ３から出力される制御信号ＳＥＱ＿ＤＣ２はハイレベルとなり、アナログ用電源回路１３による基準電源電圧ＶＣＩ１の生成動作、及び昇圧回路１４の昇圧動作が実行される。

すなわち、本実施の形態においても、第３の実施の形態と同様に、制御信号ＳＥＱ＿ＯＮがハイレベル、制御信号ＶＧＩＮ２がハイレベルの間、プリチャージ回路１７は、ノードＮ２０にプリチャージ電圧ＶＰＣ２を供給し、負側ゲート電源電圧ＶＧＬを降圧（プリチャージ）する。又、第４の実施の形態では、ノードＮ５２の電圧ＶＳＮＩＮがアナログ用電源電圧ＶＳＮと略同値となることを検出し、これを、制御信号ＳＥＱ＿ＤＣ２（基準電源電圧ＶＣＩ２の生成動作及び昇圧回路１４の降圧動作の制御）にフィードバックしている。このため、第３の実施の形態と比較して、第４の実施の形態におけるドライバＩＣ１では、制御信号生成回路１２からの制御信号１２０、１２３として制御信号ＳＥＱ＿ＤＣ２を出力する必要がなくなるとともに、制御信号１２４として制御信号ＶＧＩＮ１を出力する必要がなくなる（図６及び図１１参照）。

以上のような構成において、外部電源（図示なし）からの電源電圧の投入時期、及び制御信号１２４を適切に制御することにより、ドライバＩＣ１の起動時において、基準電源電圧ＶＣＩ２が負側ゲート電源電圧ＶＧＬを上回ることを防止できる。

（電源投入のタイミングと正側ゲート電源電圧ＶＧＨの昇圧動作）
以下、図１５及び図１６を参照して、第４の実施の形態における電源電圧の投入タイミングとドライバＩＣ１の起動時における負側ゲート電源電圧ＶＧＬの昇圧動作について詳細に説明する。

図１５を参照して、時刻ｔ１において、外部電源（図示なし）からロジック用電源電圧ＶＤＤＩ、アナログ用電源電圧ＶＳＰ、ＶＳＮが供給される。この際、正側のアナログ用電源電圧ＶＳＰの立下りに応じて、正側ゲート電源電圧ＶＧＨは立ち上る。又、ロジック用電源電圧ＶＤＤＩの供給に伴い、ロジック電源電圧ＶＤＤが所望の電圧に至り、制御信号生成回路１２が動作を開始する。

ロジック電源電圧ＶＤＤ、アナログ用電源電圧ＶＳＰ、ＶＳＮが所望の電圧に至り、十分な時間が経過した時刻ｔ２において、負側ゲート電源電圧ＶＧＬがプリチャージされる。図１６を参照して、時刻ｔ２において、制御信号ＳＥＱ＿ＯＮの論理レベルがハイレベルに遷移し、ＣＭＯＳ回路７３の出力ノード（ノードＮ５２）の電圧ＶＳＮＩＮは、負側のアナログ用電源電圧ＶＳＮにより降下する。このとき、電圧ＶＳＮＩＮがアナログ用電源電圧ＶＳＮを上回る期間、制御信号ＶＧＩＮ２の論理レベルはハイレベルに固定されているため、昇圧回路１４の負側出力ノード（ノードＮ２０）の電圧（負側ゲート電源電圧ＶＧＬ）は、電圧ＶＳＮＩＮに応じたプリチャージ電圧ＶＰＣ２により降圧される。又、この間、制御信号ＳＥＱ＿ＤＣ２の論理レベルはローレベルに固定されているため、図１５に示すように、基準電源電圧ＶＣＩ２は昇圧回路１４に供給されず、昇圧回路１４は昇圧動作（負昇圧動作も含む）を行わない。

続いて、時刻ｔ３において、負側ゲート電源電圧ＶＧＬが、負側のアナログ用電源電圧ＶＳＮと略同値まで引き下げられると、制御信号ＳＥＱ＿ＤＣ２はハイレベルに遷移する。これにより、昇圧回路１４に対して基準電源電圧ＶＣＩ２が供給され始め、昇圧回路１４は昇圧動作を開始する。又、時刻ｔ３において、負側ゲート電源電圧ＶＧＬが、負側のアナログ用電源電圧ＶＳＮと略同値まで引き下げられると、制御信号ＶＧＩＮ２はローレベルに遷移する。これにより、プリチャージ制御スイッチ７４（Ｎチャネル型トランジスタＭＮ４０）はターンオフし、プリチャージ回路１７による負側ゲート電源電圧ＶＧＬの降圧動作（プリチャージ）は終了する。

時刻ｔ３以降、昇圧回路１４の昇圧動作により負側ゲート電源電圧ＶＧＬは、所定の電圧（例えば−１５Ｖ）まで負昇圧される。又、図１５を参照して、通常の昇圧回路と同様に、負側ゲート電源電圧ＶＧＬが所定の電圧で安定した時刻ｔ４において、正側ゲート電源電圧ＶＧＨは所定の電圧（例えば１５Ｖ）まで負昇圧される。

本実施の形態では、時刻ｔ２から時刻ｔ３の間、基準電源電圧ＶＣＩ２の供給が行われないが、負側ゲート電源電圧ＶＧＬは、所定の電位（ここでは、負側のアナログ用電源電圧ＶＳＮ（例えば−６Ｖ））まで降圧される。このため、立ち下がり時間の短い基準電源電圧ＶＣＩ２が時刻ｔ３に供給され始めても、基準電源電圧ＶＣＩ２が負側ゲート電源電圧ＶＧＬを下回ることはない。この結果、昇圧回路１４内の昇圧用スイッチＳＷ２１〜ＳＷ２４の基板電位ＶＰが、負側ゲート電源電圧ＶＧＬよりも低い場合においても、昇圧用スイッチＳＷ２１〜ＳＷ２４における寄生トランジスタがターンオンすることがなくなり、ラッチアップの発生が抑制される。

又、本実施の形態におけるプリチャージ回路１７は、負側ゲート電源電圧ＶＧＬの大きさに応じて、基準電源電圧ＶＣＩ２の生成開始及び昇圧回路１４の昇圧開始を制御する。このため、第３の実施の形態で必要とした制御信号生成回路１２からの制御信号ＳＥＱ＿ＤＣ２、ＶＧＩＮ２が不要となる。

以上のように、本発明によれば、ドライバＩＣ１に搭載された内部回路によって起動時における昇圧回路のラッチアップを防止できるため、ショットキーバリアダイオードのような外付け素子を必要としない。このため、実装面積やコストの増大を抑制しつつドライバＩＣの起動時におけるラッチアップの発生を防止することが可能となる。

又、基準電源電圧ＶＣＩ１、ＶＣＩ２の供給前に、外部電源から供給されるアナログ用電源電圧ＶＳＰ又はアナログ用電源電圧ＶＳＮを利用して、正側ゲート電源電圧ＶＧＨの昇圧、又は負側ゲート電源電圧ＶＧＬの負昇圧を行っているため、ゲート電源電圧ＶＧＨ、ＶＧＬが所望の値で安定するまでの時間が従来よりも短縮される。

更に、本発明では、ゲート電源電圧ＶＧＨ、ＶＧＬの一方（例えば正側ゲート電源電圧ＶＧＨ）の昇圧開始時におけるラッチアップを防止する際、他方（例えば負側ゲート電源電圧ＶＧＬ）は従来通りの動作により昇圧され得る。すなわち、本発明によれば、上述したラッチアップを防止する構成は、ゲート電源電圧ＶＧＨ、ＶＧＬの一方に組み込めばよく、他方を制御する構成を変更する必要はない。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上述の実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、上述の実施の形態では、基準電源電圧ＶＣＩ１、ＶＣＩ２が内部回路であるアナログ用電源回路１３によって生成されているが、これに限らず、外部電源から供給されても構わない。ただし、基準電源電圧ＶＣＩ１、ＶＣＩ２の供給タイミングは、上述のタイミングである必要があることは言うまでもない。

又、上述の実施の形態では、表示パネル２を駆動するドライバＩＣに利用される集積回路装置を一例としたが、これに限らない。出力電圧を基準電源電圧の供給よりも前に昇圧（負昇圧を含む）し、昇圧開始時におけるラッチアップを防止できれば、他の装置（例えば、メモリセルを駆動するドライバＩＣ）にも適用できる。

１ ：ドライバＩＣ
２ ：表示パネル
１１ ：ロジック用電源回路
１２ ：制御信号生成回路
１３ ：アナログ用電源回路
１４ ：昇圧回路
１５ ：ゲート駆動回路
１６ ：ソース駆動回路
１７ ：プリチャージ回路
４０、５０ ：チャージポンプ回路
７１ ：ＣＭＯＳ回路
７２ ：プリチャージ制御スイッチ
７３ ：ＣＭＯＳ回路
７４ ：プリチャージ制御スイッチ
ＶＣＩ１、ＶＣＩ２ ：基準電源電圧
ＶＧＨ ：正側ゲート電源電圧
ＶＧＬ ：負側ゲート電源電圧
ＶＧＩＮ１、ＶＧＩＮ２ ：制御信号
ＶＰＣ１、ＶＰＣ２ ：プリチャージ電圧
ＶＳＮ、ＶＳＰ ：アナログ用電源電圧

Claims (12)

1. 基準電源電圧に基づいて出力電圧を昇圧する昇圧回路と、
   前記昇圧回路に対して基準電源電圧が供給される前に、他の電源電圧に基づいて前記出力電圧を昇圧するプリチャージ回路と
   を具備し、
   前記昇圧回路は、バックゲートに前記出力電圧が供給されるトランジスタによるスイッチング動作により、前記出力電圧を昇圧する
   集積回路装置。
2. 請求項１に記載の集積回路装置において、
   前記プリチャージ回路は、前記出力電圧が供給される第１ノードと、前記他の電源電圧が供給される第２ノードとの接続を、第１制御信号に基づいて制御するプリチャージ制御スイッチを備え、
   前記プリチャージ制御スイッチは、前記昇圧回路に対して前記基準電源電圧が供給される前に、前記第１ノードと前記第２ノードとを接続する
   集積回路装置。
3. 請求項２に記載の集積回路装置において、
   前記第１制御信号を前記プリチャージ回路に出力し、前記第２制御信号を前記昇圧回路に出力する制御信号生成回路を更に具備し、
   前記昇圧回路における前記出力電圧の昇圧動作は、前記第２制御信号に基づいて制御される
   集積回路装置。
4. 請求項２に記載の集積回路装置において、
   前記プリチャージ回路は、前記出力電圧と、前記第２ノードに供給される電圧との比較結果に基づいた論理レベルの前記第１制御信号及び第２制御信号を出力し、
   前記昇圧回路における前記出力電圧の昇圧動作は、前記第２制御信号に基づいて制御される
   集積回路装置。
5. 請求項３又は４に記載の集積回路装置において、
   前記基準電源電圧を生成し、前記昇圧回路に出力する電源回路を更に具備し、
   前記電源回路における前記基準電源電圧の生成動作は前記第２制御信号に基づいて制御される
   集積回路装置。
6. 請求項２から５のいずれか１項に記載の集積回路装置において、
   前記プリチャージ回路は、前記第２ノードに対する前記他の電源電圧の供給を制御するＣＭＯＳ回路を更に備える
   集積回路装置。
7. 請求項１から６のいずれか１項に記載の集積回路装置と、
   前記出力電圧に基づいて、表示パネル内のゲート線を駆動するゲート線駆動信号を生成するゲート駆動回路と
   を具備する
   表示パネルドライバ。
8. 請求項７に記載の表示パネルドライバと、
   前記ゲート線駆動信号によって駆動されるゲート線を備える表示パネルと
   を具備する
   表示装置。
9. 昇圧回路に対して基準電源電圧が供給される前に、供給された他の電源電圧に基づいて前記出力電圧を昇圧するステップと、
   昇圧回路が、供給された基準電源電圧に基づいて出力電圧を昇圧するステップと、
   を具備し、
   前記昇圧回路は、バックゲートに前記出力電圧が供給されるトランジスタによるスイッチング動作により、前記出力電圧を昇圧する
   昇圧方法。
10. 請求項９に記載の昇圧方法において、
    前記出力電圧と、前記供給された他の電源電圧との比較結果に基づいて、前記供給された他の電源電圧に基づいた出力電圧の昇圧動作の開始又は停止を制御するステップを更に具備する
    昇圧方法。
11. 請求項９又は１０に記載の昇圧方法において、
    前記出力電圧と、前記供給された他の電源電圧との比較結果に基づいて、前記基準電源電圧に基づいた出力電圧の昇圧動作の開始を制御するステップを更に具備する
    昇圧方法。
12. 請求項９から１１のいずれか１項に記載の昇圧方法において、
    前記出力電圧と、前記供給された他の電源電圧との比較結果に基づいて、前記昇圧回路に対する基準電源電圧の供給開始を制御するステップを更に具備する
    昇圧方法。

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