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JP2015159280A - 半導体装置 - Google Patents

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Abstract

【課題】良好な電気特性を有する構成の半導体装置を提供する。
【解決手段】酸化物半導体層は、離間して位置する第１の領域および第２の領域と、第１の領域および第２の領域との間に位置し、かつゲート絶縁膜を介してゲート電極層と重なる第３の領域と、第１の領域と第３の領域との間に位置する第４の領域と、第２の領域と前記第３の領域との間に位置する第５の領域と、を有し、ソース電極層は第１の導電層と第２の導電層を有し、ドレイン電極層は第３の導電層と第４の導電層を有し、第１の導電層は前記第１の領域上のみに形成され、第２の導電層は、絶縁層、第１の導電層および第１の領域と接し、第３の導電層は第２の領域上のみに形成され、第４の導電層は、絶縁層、第３の導電層および第２の領域と接している構成とする。
【選択図】図１

Description

本発明の一態様は、酸化物半導体を用いた半導体装置およびその作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ここで、酸化物半導体層を用いたトランジスタにおいて、ソース電極層およびドレイン電極層には、例えば、酸素と結合しやすい導電材料を用いることができる。当該導電材料と酸化物半導体層が接することで酸化物半導体層の一部の領域に酸素欠損が生じ、当該領域はｎ型化する。当該ｎ型化した領域をソース領域およびドレイン領域として作用させることで良好なトランジスタ特性を得ることができる。
また、酸化物半導体層は酸素供給源と接していることが好ましい。例えば、酸化物絶縁層を下地絶縁膜として用いることで、酸素欠損などによりｎ型化している酸化物半導体層のチャネル形成領域に酸素を供給してｉ型化させ、トランジスタの電気特性および信頼性を向上させることができる。
一方で、ソース電極層およびドレイン電極層が下地絶縁膜である酸化物絶縁層と広い面積で接する構成では、酸化物絶縁層中の酸素がソース電極層およびドレイン電極層にも奪われ、酸化物半導体層に酸素を十分供給できなくなる問題がある。特にチャネル長が短いトランジスタではその問題が顕著に起こるため、しきい値電圧のマイナスシフト等が起こりやすくなる。
したがって、本発明の一態様は、半導体装置に良好な電気特性を付与することを目的の一つとする。または、オン電流の高い半導体装置を提供することを目的の一つとする。または、微細化に適した半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体層をチャネル形成領域に有するトランジスタに関する。
本発明の一態様は、第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、第１乃至第３の導電層と、を有する半導体装置であって、酸化物半導体層は、第１の絶縁層と接する領域を有し、第１の導電層は、酸化物半導体層と電気的に接続され、第２の導電層は、酸化物半導体層と電気的に接続され、第２の絶縁層は、酸化物半導体層と接する領域を有し、第３の導電層は、第２の絶縁層と接する領域を有し、第２の絶縁層は、ゲート絶縁膜として機能することができる領域を有し、第１の導電層は、ソース電極またはドレイン電極の一方として機能することができる領域を有し、第２の導電層は、ソース電極またはドレイン電極の他方として機能することができる領域を有し、第３の導電層は、ゲート電極として機能することができる領域を有し、酸化物半導体層は、第１乃至第５の領域を有し、第１の領域および第２の領域は、互いに離れて設けられ、第３の領域と第３の導電層とは、第２の絶縁層を介して、互いに重なる領域を有し、第３の領域は、第１の領域と第２の領域との間に設けられ、第４の領域は、第１の領域と第３の領域との間に設けられ、第５の領域は、第２の領域と第３の領域との間に設けられ、第１の導電層は、第４の導電層と第５の導電層とを有し、第２の導電層は、第６の導電層と第７の導電層とを有し、第４の導電層は、第１の領域上のみに設けられ、第５の導電層は、第１の絶縁層、第４の導電層および第１の領域と接する領域を有し、第６の導電層は、第２の領域上のみに設けられ、第７の導電層は、第１の絶縁層、第６の導電層および第２の領域と接する領域を有していることを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
上記半導体装置は、第１の絶縁層を介して酸化物半導体層と重なる導電層が形成された構成としてもよい。
酸化物半導体層は、第１の絶縁層側から第１の酸化物半導体層、第２の酸化物半導体層、第３の酸化物半導体層の順で形成された積層としてもよい。
また、酸化物半導体層は、ｃ軸に配向する結晶を有することが好ましい。
また、第４の領域および第５の領域は、水素を含む窒化絶縁膜と接する領域を有する構成としてもよい。
また、第４の領域および第５の領域において、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素から選択される一つ以上の元素の濃度が第３の領域よりも高い部分を有する構成としてもよい。
また、本発明の他の一態様は、第１の絶縁層と、第２の絶縁層と、第１および第２の酸化物半導体層と、第１乃至第３の導電層と、を有する半導体装置であって、第１の酸化物半導体層は第３の酸化物半導体層と第４の酸化物半導体層を有し、第３の酸化物半導体層は、第１の絶縁層と接する領域を有し、第１の導電層は、第１の酸化物半導体層と電気的に接続され、第２の導電層は、第１の酸化物半導体層と電気的に接続され、第２の酸化物半導体層は、第４の酸化物半導体層と接する領域を有し、第２の絶縁層は、第２の酸化物半導体層と接する領域を有し、第３の導電層は、第２の絶縁層と接する領域を有し、第２の絶縁層は、ゲート絶縁膜として機能することができる領域を有し、第１の導電層は、ソース電極またはドレイン電極の一方として機能することができる領域を有し、第２の導電層は、ソース電極またはドレイン電極の他方として機能することができる領域を有し、第３の導電層は、ゲート電極として機能することができる領域を有し、第１の酸化物半導体層は、第１乃至第５の領域を有し、第１の領域および第２の領域は、互いに離れて設けられ、第３の領域と第３の導電層とは、第２の酸化物半導体層および第２の絶縁層を介して、互いに重なる領域を有し、第３の領域は、第１の領域と第２の領域との間に設けられ、第４の領域は、第１の領域と第３の領域との間に設けられ、第５の領域は、第２の領域と第３の領域との間に設けられ、第１の導電層は、第４の導電層と第５の導電層とを有し、第２の導電層は、第６の導電層と第７の導電層とを有し、第４の導電層は、第１の領域上のみに設けられ、第５の導電層は、第１の絶縁層、第４の導電層および第１の領域と接する領域を有し、第６の導電層は、第２の領域上のみに設けられ、第７の導電層は、第１の絶縁層、第６の導電層および第２の領域と接する領域を有していることを特徴とする半導体装置である。
上記半導体装置は、第１の絶縁層を介して第１の酸化物半導体層と重なる導電層が形成された構成としてもよい。
また、第２乃至第４の酸化物半導体層は、ＩｎとＺｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とを有し、第２の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第４の酸化物半導体層よりも大きいことが好ましい。
また、第２乃至第４の酸化物半導体層は、ｃ軸に配向する結晶を有することが好ましい。
また、第４の領域および第５の領域は、水素を含む窒化絶縁膜と接する領域を有する構成としてもよい。
また、第４の領域および第５の領域において、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素から選択される一つ以上の元素の濃度が第３の領域よりも高い部分を有する構成としてもよい。
上記二つの態様の半導体装置において、第１の導電層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料を有する単層または積層であることが好ましい。
また、第２の導電層は、窒化チタン、窒化タンタル、金、白金、パラジウム、ルテニウム、酸窒化物半導体から選ばれた材料を有する単層または積層であることが好ましい。
本発明の一態様を用いることにより、半導体装置に良好な電気特性を付与することができる。または、微細化に適した半導体装置を提供することができる。または、オン電流の高い半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 半導体装置の断面図および回路図。 記憶装置の断面図および回路図。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図および画素の回路図。 表示モジュールを説明する図。 電子機器を説明する図。 ＲＦタグの使用例を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタについて図面を用いて説明する。
本発明の一態様のトランジスタは、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、または酸化物半導体などをチャネル形成領域に用いることができる。特に、シリコンよりもバンドギャップの大きい酸化物半導体を含んでチャネル形成領域を形成することが好ましい。
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む構成とする。
以下では、特に断りのない限り、一例として、チャネル形成領域に酸化物半導体を含むトランジスタについて説明する。
図１（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図１（Ｂ）に相当する。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図２（Ａ）に相当する。また、図１（Ａ）に示す一点鎖線Ａ５−Ａ６方向の断面が図２（Ｂ）に相当する。なお、上記図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタのチャネル形成領域となる酸化物半導体層は酸化物絶縁層と接していることが好ましい。例えば、酸化物絶縁層を酸化物半導体層と接する下地絶縁膜として用いることで、酸素欠損などによりｎ型化している酸化物半導体層のチャネル形成領域に酸素を供給してｉ型化させ、トランジスタの電気特性および信頼性を向上させることができる。
一方で、ソース電極層およびドレイン電極層として用いられる金属膜等が下地絶縁膜と広い面積で接している場合には、下地絶縁層中の酸素がソース電極層およびドレイン電極層にも奪われ、酸化物半導体層に酸素を十分供給できなくなる問題がある。特にチャネル長が短いトランジスタではその問題が顕著に起こるため、しきい値電圧のマイナスシフト等が起こりやすくなる。
したがって、本発明の一態様では、下地絶縁膜の酸素が奪われにくい構成のトランジスタを形成することを目的の一つとしている。
トランジスタ１０１は、基板１１０上の絶縁層１２０と、当該絶縁層上の酸化物半導体層１３０と、当該酸化物半導体層と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、酸化物半導体層１３０上のゲート絶縁膜１６０と、当該ゲート絶縁膜上のゲート電極層１７０と、上記構成の上に形成された絶縁層１８０と、を有する。また、絶縁層１８０上に絶縁層１８５が形成されていてもよい。また、必要に応じて、ソース電極層１４０およびドレイン電極層１５０のそれぞれと電気的に接する配線が設けられていてもよい。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
本実施の形態で説明するトランジスタは、ゲート電極層１７０とソース電極層１４０およびドレイン電極層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
トランジスタ１０１における酸化物半導体層１３０は、離間して位置する領域２３１および領域２３２と、領域２３１および領域２３２との間に位置し、かつゲート絶縁膜１６０と接する領域２３３と、領域２３１と領域２３３との間に位置する領域２３４と、領域２３２と領域２３３との間に位置する領域２３５と、を有する。
また、トランジスタ１０１におけるソース電極層１４０およびドレイン電極層１５０は、それぞれ導電層１４１、１５１、導電層１４２、１５２を有する。導電層１４１、１５１は酸化物半導体層１３０における領域２３１および領域２３２の上面と接し、導電層１４２、１５２は領域２３１および領域２３２の側面と接するように形成する。また、導電層１４２、１５２は絶縁層１２０とも接する。
導電層１４１、１５１には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃなどの酸素と結合しやすい導電材料を用いることができる。当該導電材料を用いることで酸化物半導体層にｎ型化に寄与する酸素欠損が生じ、領域２３１および領域２３２の一部はｎ型化して低抵抗化する。当該低抵抗化した領域をソース領域およびドレイン領域として作用させることができる。
また、導電層１４２、１５２は絶縁層１２０と接するため、酸素と結合しにくい導電材料を用いることが好ましい。例えば、窒化チタン、窒化タンタル、金、白金、パラジウム、ルテニウム、導電性酸化物、導電性酸窒化物から選ばれた材料の単層、または積層を用いることができる。
導電性酸化物としては、インジウム錫酸化物、珪素を含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、またはアンチモンを含む酸化錫などを用いることができる。
また、導電性酸窒化物としては、酸化物半導体層１３０に用いる金属酸化物に窒素が添加された材料などを用いることができる。例えば、酸化物半導体層１３０にＩｎ−Ｇａ−Ｚｎ酸化物膜（ＩＧＺＯ膜）を用いる場合は、導電層１４２、１５２としてＩｎ−Ｇａ−Ｚｎ酸窒化物膜（ＩＧＺＯＮ膜）を用いることができる。
なお、ソース電極層１４０およびドレイン電極層１５０を導電層１４１、１５１のみとした場合には、酸化物半導体層１３０との接触面積が小さくなるため、実効的なチャネル幅が短くなり、オン電流の低下が懸念される。
しかしながら、本発明の一態様のトランジスタでは、領域２３１および領域２３２の側面と導電層１４２、１５２が接する構成となっているため（図１（Ｂ）、図２（Ｂ）参照）、実効チャネル幅を拡大させることができ、オン電流を向上させることができる。
以上の構成とすることで、酸素と結合しやすい材料で形成された導電層１４１、１５１が下地絶縁膜である絶縁層１２０と接触しなくなるため、前述した下地絶縁膜中の酸素がソース電極層およびドレイン電極層にも奪われる問題が解決される。
また、本発明の一態様のトランジスタはセルフアライン構造であり、図１（Ａ）、（Ｂ）に図示するようにオフセット領域（領域２３４、領域２３５）が形成される。当該オフセット領域が高抵抗である場合には、オン電流が低下することがある。
したがって、領域２３４および領域２３５を低抵抗化させてもよい。例えば、図１（Ｂ）に示すように、領域２３４および領域２３５に接するように絶縁層１８０を形成する。このとき、絶縁層１８０に水素を含む絶縁材料を用いれば領域２３４および領域２３５を低抵抗化することができる。
具体的には、絶縁層１８０を形成するまでの工程により領域２３４および領域２３５に生じる酸素欠損と、絶縁層１８０から領域２３４および領域２３５に拡散する水素との相互作用により、領域２３４および領域２３５は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコン膜や窒化アルミニウム膜などを用いることができる。
また、領域２３４および領域２３５には導電率を高めるための不純物を添加してもよい。酸化物半導体層の導電率を高める不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、希ガスが酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
なお、チャネル長方向における領域２３４および領域２３５の幅が１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しないため、上述したような低抵抗化を行わない構成としてもよい。
また、トランジスタ１０１は、図１０（Ａ）、（Ｂ）に示すように、ゲート絶縁膜１６０が導電層１４２、１５２の一部を覆う構成としてもよい。当該構成とすることにより、ゲートリーク電流を低減することができる。
以上の構成とすることで、絶縁層１２０から酸化物半導体層１３０への酸素の供給を大きく妨げることなく、酸化物半導体層の導電型をｉ型に近づけることができ、トランジスタの電気特性および信頼性を向上させることができる。また、領域２３１および領域２３２の側面と導電層１４２、１５２が接する構成となっているため（図２（Ｂ）参照）、実効チャネル幅を拡大させることができ、オン電流の低下を抑制することができる。
また、本発明の一態様のトランジスタ１０１は、図３（Ａ）に示すように、酸化物半導体層１３０と基板１１０との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位とし、ダブルゲートトランジスタとして駆動させればよい。その場合には、例えば、図３（Ｂ）に示すように、ゲート電極層１７０と導電膜１７２とをコンタクトホールを介して接続させてもよい。また、しきい値電圧の制御を行うには、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。なお、図３（Ｃ）に示すように、ゲート電極層１７０と導電膜１７２とを接続させないようにしてもよい。その場合には、それぞれ異なる電位を供給してもよい。なお、他の図面においても、図３（Ｃ）と同様に、ゲート電極層１７０と導電膜１７２とを接続させないようにしてもよい。
なお、図３９（Ａ）、図３９（Ｂ）、図３９（Ｃ）に示すように、導電膜１７２の幅を狭くして、導電層１４１や導電層１５１などと重ならないようにしてもよい。さらに、導電膜１７２の幅を、ゲート電極層１７０の幅よりも小さくしてもよい。
また、本発明の一態様のトランジスタは、図４（Ａ）、（Ｂ）に示す構成であってもよい。図４（Ａ）は上面図であり、図４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図４（Ｂ）に相当する。また、図４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図５（Ａ）に相当する。また、図４（Ａ）に示す一点鎖線Ｂ５−Ｂ６方向の断面が図５（Ｂ）に相当する。なお、上記図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
図４（Ａ）、（Ｂ）に示すトランジスタ１０２は、酸化物半導体層１３０が絶縁層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３の順で形成された点を除き、他の構成はトランジスタ１０１と同じである。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、トランジスタ１０２における酸化物半導体層１３０（第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３）は、離間して位置する領域２３１および領域２３２と、領域２３１および領域２３２との間に位置し、かつゲート絶縁膜１６０を介してゲート電極層１７０と重なる領域２３３と、領域２３１と領域２３３との間に位置する領域２３４と、領域２３２と領域２３３との間に位置する領域２３５と、を有する。
また、トランジスタ１０２は、図６（Ａ）、（Ｂ）、（Ｃ）に示すように、酸化物半導体層１３０と基板１１０との間に導電膜１７２を備えていてもよい。なお、図６（Ｃ）に示すように、ゲート電極層１７０と導電膜１７２とを接続させないようにしてもよい。その場合には、それぞれ異なる電位を供給してもよい。なお、他の図面においても、図３（Ｃ）や図６（Ｃ）と同様に、ゲート電極層１７０と導電膜１７２とを接続させないようにしてもよい。
なお、図４０（Ａ）、図４０（Ｂ）、図４０（Ｃ）に示すように、導電膜１７２の幅を狭くして、ソース電極層１４０やドレイン電極層１５０などと重ならないようにしてもよい。さらに、導電膜１７２の幅を、ゲート電極層１７０の幅よりも小さくしてもよい。
また、トランジスタ１０２は、図１１（Ａ）、（Ｂ）に示すように、ゲート絶縁膜１６０が導電層１４２、１５２の一部を覆う構成としてもよい。
また、本発明の一態様のトランジスタは、図７（Ａ）、（Ｂ）に示す構成であってもよい。図７（Ａ）は上面図であり、図７（Ａ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図７（Ｂ）に相当する。また、図７（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向の断面が図８（Ａ）に相当する。また、図７（Ａ）に示す一点鎖線Ｃ５−Ｃ６方向の断面が図８（Ｂ）に相当する。なお、上記図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
図７（Ａ）、（Ｂ）に示すトランジスタ１０３は、基板１１０上の絶縁層１２０と、当該絶縁層上の第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当該積層と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、当該積層上の第３の酸化物半導体層１３３と、当該第３の酸化物半導体層上のゲート絶縁膜１６０と、当該ゲート絶縁膜上のゲート電極層１７０と、上記構成の上に形成された絶縁層１８０と、を有する。また、絶縁層１８０上に絶縁層１８５が形成されていてもよい。また、必要に応じて、ソース電極層１４０およびドレイン電極層１５０のそれぞれと電気的に接する配線が設けられていてもよい。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる。
トランジスタ１０３における積層（第１の酸化物半導体層１３１および第２の酸化物半導体層１３２）は、離間して位置する領域２３１および領域２３２と、領域２３１および領域２３２との間に位置し、かつ第３の酸化物半導体層１３３およびゲート絶縁膜１６０を介してゲート電極層１７０と重なる領域２３３と、領域２３１と領域２３３との間に位置する領域２３４と、領域２３２と領域２３３との間に位置する領域２３５と、を有する。
また、トランジスタ１０３は、図９（Ａ）、（Ｂ）に示すように、上記積層と基板１１０との間に導電膜１７２を備えていてもよい。
なお、図４１（Ａ）、図４１（Ｂ）に示すように、導電膜１７２の幅を狭くして、ソース電極層１４０やドレイン電極層１５０などと重ならないようにしてもよい。さらに、図４１（Ａ）に示すように、導電膜１７２の幅を、ゲート電極層１７０の幅よりも小さくしてもよい。
また、トランジスタ１０３は、図１２（Ａ）、（Ｂ）に示すように、第３の酸化物半導体層１３３およびゲート絶縁膜１６０が導電層１４２、１５２の一部を覆う構成としてもよい。
トランジスタ１０３のチャネル形成領域では、図８（Ａ）のチャネル幅方向の断面図に示すように、第３の酸化物半導体層１３３が、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層を覆うように形成されている。また、第２の酸化物半導体層１３２の上面および側面は、第３の酸化物半導体層１３３およびゲート絶縁膜１６０を介してゲート電極層１７０で覆われた構成となっている。
上記トランジスタ１０１乃至トランジスタ１０３のいずれの構成においても、ゲート電極層１７０は、酸化物半導体層１３０（または第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３）のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３を有するトランジスタにおいては、酸化物半導体層１３０を構成する三層の材料を適切に選択することで第２の酸化物半導体層１３２に電流を流すことができる。第２の酸化物半導体層１３２に電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、第２の酸化物半導体層１３２を厚くすると、オン電流を向上させることができる。例えば、第２の酸化物半導体層１３２の膜厚を１００ｎｍ乃至２００ｎｍとしてもよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて図面を用いて説明する。なお、実施の形態１と重複する要素や効果等に関する説明は省略する。
図１３（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０４の上面図および断面図である。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図１３（Ｂ）に相当する。また、図１３（Ａ）に示す一点鎖線Ｄ３−Ｄ４方向の断面およびＤ５−Ｄ６方向の断面は、図２（Ａ）、（Ｂ）に示すトランジスタ１０１の一点鎖線Ａ３−Ａ４方向の断面およびＡ５−Ａ６方向の断面と同じである。なお、上記図面では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
本実施の形態で説明するトランジスタは、ゲート電極層１７０とソース電極層１４０およびドレイン電極層１５０が重なる領域１９１、１９２を有するトップゲート構造である。領域１９１および領域１９２のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。一方で、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
トランジスタ１０４は、基板１１０上の絶縁層１２０と、当該絶縁層上の酸化物半導体層１３０と、当該酸化物半導体層と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、酸化物半導体層１３０、ソース電極層１４０およびドレイン電極層１５０上のゲート絶縁膜１６０と、当該ゲート絶縁膜上のゲート電極層１７０と、上記構成の上に形成された絶縁層１８０と、を有する。また、絶縁層１８０上に絶縁層１８５が形成されていてもよい。また、必要に応じて、ソース電極層１４０およびドレイン電極層１５０のそれぞれと電気的に接する配線が設けられていてもよい。
トランジスタ１０４における酸化物半導体層１３０は、離間して位置する領域２３１および領域２３２と、領域２３１および領域２３２との間に位置し、かつゲート絶縁膜１６０と接する領域２３３と、を有する。
また、トランジスタ１０４におけるソース電極層１４０およびドレイン電極層１５０は、それぞれ導電層１４１、１５１、導電層１４２、１５２を有する。導電層１４１、１５１は酸化物半導体層１３０における領域２３１および領域２３２の上面と接し、導電層１４２、１５２は領域２３１および領域２３２の側面と接するように形成する。また、導電層１４２、１５２は絶縁層１２０とも接する。
なお、導電層１４１、１５１、導電層１４２、１５２の詳細に関しては、実施の形態１の説明を参照することができる。
また、本発明の一態様のトランジスタ１０４は、図１４（Ａ）、（Ｂ）に示すように、酸化物半導体層１３０と基板１１０との間に導電膜１７２を備えていてもよい。
なお、図４２（Ａ）、図４２（Ｂ）に示すように、導電膜１７２の幅を狭くして、ソース電極層１４０やドレイン電極層１５０などと重ならないようにしてもよい。さらに、導電膜１７２の幅を、ゲート電極層１７０の幅よりも小さくしてもよい。
また、トランジスタ１０４は、図１９（Ａ）、（Ｂ）に示すように、ゲート絶縁膜１６０が導電層１４２、１５２を広く覆う構成としてもよい。当該構成とすることにより、ゲートリーク電流を低減することができる。
以上の構成とすることで、絶縁層１２０から酸化物半導体層１３０への酸素の供給を大きく妨げることなく、酸化物半導体層の導電型をｉ型に近づけることができ、トランジスタの電気特性および信頼性を向上させることができる。また、領域２３１および領域２３２の側面と導電層１４２、１５２が接する構成となっているため、実効チャネル幅を拡大させることができ、オン電流の低下を抑制することができる。
また、本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）に示す構成であってもよい。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図１５（Ｂ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面およびＥ５−Ｅ６方向の断面は、図５（Ａ）、（Ｂ）に示すトランジスタ１０２の一点鎖線Ｂ３−Ｂ４方向の断面およびＢ５−Ｂ６方向の断面と同じである。なお、上記図面では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
図１５（Ａ）、（Ｂ）に示すトランジスタ１０５は、酸化物半導体層１３０が絶縁層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３の順で形成された点を除き、他の構成はトランジスタ１０４と同じである。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、トランジスタ１０５における酸化物半導体層１３０（第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３）は、離間して位置する領域２３１および領域２３２と、領域２３１および領域２３２との間に位置し、かつゲート絶縁膜１６０と接する領域２３３と、を有する。
また、トランジスタ１０５は、図１６（Ａ）、（Ｂ）に示すように、酸化物半導体層１３０と基板１１０との間に導電膜１７２を備えていてもよい。
なお、図４３（Ａ）、図４３（Ｂ）に示すように、導電膜１７２の幅を狭くして、ソース電極層１４０やドレイン電極層１５０などと重ならないようにしてもよい。さらに、導電膜１７２の幅を、ゲート電極層１７０の幅よりも小さくしてもよい。
また、トランジスタ１０５は、図２０（Ａ）、（Ｂ）に示すように、ゲート絶縁膜１６０が導電層１４２、１５２を広く覆う構成としてもよい。
また、本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）に示す構成であってもよい。図１７（Ａ）は上面図であり、図１７（Ａ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図１７（Ｂ）に相当する。また、図１７（Ａ）に示す一点鎖線Ｆ３−Ｆ４方向の断面およびＦ５−Ｆ６方向の断面は、図８（Ａ）、（Ｂ）に示すトランジスタ１０３の一点鎖線Ｃ３−Ｃ４方向の断面およびＣ５−Ｃ６方向の断面と同じである。なお、上記図面では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
図１７（Ａ）、（Ｂ）に示すトランジスタ１０６は、基板１１０上の絶縁層１２０と、当該絶縁層上の第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当該積層と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、当該積層、ソース電極層１４０およびドレイン電極層１５０上の第３の酸化物半導体層１３３と、当該第３の酸化物半導体層上のゲート絶縁膜１６０と、当該ゲート絶縁膜上のゲート電極層１７０と、上記構成の上に形成された絶縁層１８０と、を有する。また、絶縁層１８０上に絶縁層１８５が形成されていてもよい。また、必要に応じて、ソース電極層１４０およびドレイン電極層１５０のそれぞれと電気的に接する配線が設けられていてもよい。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、トランジスタ１０６における積層（第１の酸化物半導体層１３１および第２の酸化物半導体層１３２）は、離間して位置する領域２３１および領域２３２と、領域２３１および領域２３２との間に位置し、かつゲート絶縁膜１６０と接する領域２３３と、を有する。
また、トランジスタ１０６は、図１８（Ａ）、（Ｂ）に示すように、上記積層と基板１１０との間に導電膜１７２を備えていてもよい。
なお、図４４（Ａ）、図４４（Ｂ）に示すように、導電膜１７２の幅を狭くして、ソース電極層１４０やドレイン電極層１５０などと重ならないようにしてもよい。さらに、導電膜１７２の幅を、ゲート電極層１７０の幅よりも小さくしてもよい。
また、トランジスタ１０６は、図２１（Ａ）、（Ｂ）に示すように、ゲート絶縁膜１６０が導電層１４２、１５２を広く覆う構成としてもよい。
トランジスタ１０６のチャネル形成領域では、図８（Ａ）のチャネル幅方向の断面図に示すように、第３の酸化物半導体層１３３が、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層を覆うように形成されている。また、第２の酸化物半導体層１３２の上面および側面は、第３の酸化物半導体層１３３およびゲート絶縁膜１６０を介してゲート電極層１７０で覆われた構成となっている。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示したトランジスタの構成要素について詳細を説明する。
基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート電極層１７０、ソース電極層１４０、およびドレイン電極層１５０の一つ以上は、上記の他のデバイスと電気的に接続されていてもよい。
例えば、基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
絶縁層１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。ＴＤＳ法にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、酸化物半導体層１３０が三層構造である場合を主として詳細を説明するが、積層数は問わない。トランジスタ１０１のように酸化物半導体層１３０が一層の場合は、本実施の形態で説明する第２の酸化物半導体層１３２に相当する層を用いればよい。また、酸化物半導体層１３０が二層の場合は、例えば、トランジスタ１０２またはトランジスタ１０３に示す酸化物半導体層１３０の構成において、第３の酸化物半導体層１３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１を入れ替えることもできる。また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。
一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネルが形成される。
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２と絶縁層１２０が接した場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１との界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにくいということができる。
また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３におけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３より厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性（ｉ型）にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満、特に好ましくは８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いてもよい。なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
酸化物半導体層１３０における第２の酸化物半導体層１３２はウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層１３２に形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。
ただし、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの差が小さい場合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層１４０およびドレイン電極層１５０における導電層１４１、１５１には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層１４２、１５２には、例えば、窒化チタン、窒化タンタル、金、白金、パラジウム、ルテニウム、導電性酸化物、および導電性酸窒化物から選ばれた材料の単層、または積層を用いることができる。
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は上記材料の積層であってもよい。なお、ゲート絶縁膜１６０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜１６０の積層構造の一例について説明する。ゲート絶縁膜１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁膜１６０に含まれる膜であってもよいし、酸化物半導体層に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体、または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導体、または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体、または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲート絶縁膜１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１３０からゲート電極層１７０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極層１７０の電位をソース電極やドレイン電極の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。
このようにゲート絶縁膜１６０などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極層１７０の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、ゲート絶縁膜１６０内でなくても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。
ゲート電極層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。
絶縁層１８０には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることが好ましい。特に、トランジスタ１０１、１０２、１０３の構成においては、前述したように絶縁層１８０として水素を含む窒化絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層１８０としては酸化アルミニウム膜を用いることもできる。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸化物半導体層１３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１８０上には絶縁層１８５が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８５は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８５から放出される酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流は低下する。
本発明の一態様のトランジスタ１０３およびトランジスタ１０６では、チャネルが形成される第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３３が形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層１７０が形成されているため、酸化物半導体層１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様のトランジスタ１０２、１０３、１０５、１０６では、チャネルが形成される第２の酸化物半導体層１３２を第１の酸化物半導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体層１３２を三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１で説明したトランジスタの作製方法を説明する。
始めに、図２２乃至図２４を用いてトランジスタ１０２の作製方法を説明する。また、酸化物半導体層１３０の構成のみが異なるトランジスタ１０１の作製方法を合わせて説明する。図２２乃至図２４において、図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の断面を示す。なお、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左右の図面で異なる。
まず、基板１１０上に絶縁層１２０を形成する。基板１１０の種類および絶縁層１２０の材質は実施の形態３の説明を参照することができる。なお、絶縁層１２０は、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ法などを用いて形成することができる。
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
次に、絶縁層１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜１３１ａ、第２の酸化物半導体層１３２となる第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体層１３３となる第３の酸化物半導体膜１３３ａをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する。
なお、図１に示すトランジスタ１０１を形成する場合は、第２の酸化物半導体膜１３２ａの単膜を設ければよい。
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体膜１３３ａには、実施の形態３で説明した材料を用いることができる。例えば、第１の酸化物半導体膜１３１ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜１３２ａにＩｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２または５：５：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体膜１３３ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体膜１３３ａの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、成膜法にスパッタ法を用いる場合は、上記材料をターゲットとして成膜することができる。
ただし、実施の形態３に詳細を記したように、第２の酸化物半導体膜１３２ａには第１の酸化物半導体膜１３１ａおよび第３の酸化物半導体膜１３３ａよりも電子親和力が大きくなるような材料を用いる。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
第３の酸化物半導体膜１３３ａの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導体膜１３３ａの結晶性を高め、さらに絶縁層１２０、および第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導体膜１３３ａから水素や水などの不純物を除去することができる。なお、第１の加熱処理は、後述する第１の酸化物半導体層１３１乃至第３の酸化物半導体層１３３を形成するエッチングの後に行ってもよい。
次に、第３の酸化物半導体膜１３３ａ上に導電層１４５を形成する（図２２（Ａ）参照）。導電層１４５は、例えば、次の方法を用いて形成することができる。
まず、第３の酸化物半導体膜１３３ａ上に第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。
次に、第１の導電膜上にネガ型のレジスト膜を形成し、当該レジスト膜に対して電子ビーム露光、液浸露光、ＥＵＶ露光などの方法を用いて露光し、現像処理を行うことで第１のレジストマスクを形成する。なお、第１の導電膜とレジスト膜の間には密着剤として有機塗布膜を形成することが好ましい。また、ナノインプリントリソグラフィ法を用いて第１のレジストマスクを形成してもよい。
次に、第１のレジストマスクを用いて、第１の導電膜を選択的にエッチングし、第１のレジストマスクをアッシングすることにより導電層１４５を形成する。
次に、上記導電層１４５をハードマスクとして用い、第３の酸化物半導体膜１３３ａ、第２の酸化物半導体膜１３２ａ、および第１の酸化物半導体膜１３１ａを選択的にエッチングし、第３の酸化物半導体層１３３、第２の酸化物半導体層１３２、および第１の酸化物半導体層１３１の積層からなる酸化物半導体層１３０を形成する（図２２（Ｂ）参照）。
次に、酸化物半導体層１３０および導電層１４５を覆うように第２の導電膜１４６ａを形成する（図２２（Ｃ）参照）。第２の導電膜１４６ａとしては、窒化チタン、窒化タンタル、金、白金、パラジウム、ルテニウム、導電性酸化物、および導電性酸窒化物から選ばれた材料の単層または積層を用いることができる。
次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスク１５５を形成する（図２３（Ａ）参照）。そして、第２の導電膜１４６ａの一部および導電層１４５の一部をエッチングし、導電層１４１、１５１、および導電層１４２、１５２のそれぞれを有するソース電極層１４０およびドレイン電極層１５０を形成する（図２３（Ｂ）参照）。なお、説明の明瞭化のため、図２３（Ｂ）の右図には、チャネル形成領域における断面（上）とドレイン領域における断面（下）を示している。
なお、第２の導電膜１４６ａの一部をエッチング後に第２のレジストマスク１５５を取り除いて、導電層１４２、１５２をマスクとして導電層１４５の一部をエッチングしてもよい。上記ステップでエッチングすることで、横方向エッチングを少なくすることができる。例えば、導電層１４５がタングステン膜、導電層１４２、１５２が窒化チタン膜である場合、塩素、四フッ化炭素、酸素を混合したガスでドライエッチングを行えばよい。
次に、酸化物半導体層１３０、ソース電極層１４０、およびドレイン電極層１５０上にゲート絶縁膜となる絶縁膜１６０ａを形成する。絶縁膜１６０ａは、実施の形態３で説明したゲート絶縁膜１６０に用いることのできる材料で形成すればよい。絶縁膜１６０ａの形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いることができる。
次に、絶縁膜１６０ａ上にゲート電極層１７０となる第３の導電膜１７０ａを形成する。第３の導電膜１７０ａは、実施の形態３で説明したゲート電極層１７０に用いることのできる材料で形成すればよい。第３の導電膜１７０ａの形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いることができる。
次に、第３の導電膜１７０ａ上に第３のレジストマスク１５６を形成する（図２３（Ｃ）参照）。そして、当該レジストマスクを用いて、第３の導電膜１７０ａおよび絶縁膜１６０ａを選択的にエッチングし、ゲート電極層１７０およびゲート絶縁膜１６０を形成する（図２４（Ａ）参照）。なお、絶縁膜１６０ａをエッチングしないで、ゲート絶縁膜１６０として用いることもできる。
次に、上記工程にて形成されるオフセット領域（領域２３４および領域２３５）に不純物２４０を添加し、当該オフセット領域を低抵抗化させる（図２４（Ｂ）参照）。例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上をイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて添加すればよい。なお、当該不純物の添加は行わなくてもよい。
次に、絶縁層１２０、酸化物半導体層１３０、ソース電極層１４０、ドレイン電極層１５０、ゲート絶縁膜１６０およびゲート電極層１７０上に絶縁層１８０を形成する。絶縁層１８０の材質は、実施の形態３の説明を参照することができる。また、絶縁層１８０は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる。
次に、絶縁層１８０上に絶縁層１８５を形成する（図２４（Ｃ）参照）。絶縁層１８５の材質は、実施の形態３の説明を参照することができる。また、絶縁層１８５は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる。
また、絶縁層１８０および／または絶縁層１８５にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１８０および／または絶縁層１８５から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、絶縁層１２０、絶縁層１８０、絶縁層１８５から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。
なお、図１０、図１１に示すトランジスタを作製するには、絶縁膜１６０ａを上記とは異なるレジストマスクでエッチングを行う。また、オフセット領域への不純物の添加を行う場合には、ゲート絶縁膜１６０を介して行ってもよい。
次に、図７に示すトランジスタ１０３の作製方法について説明する。なお、トランジスタ１０１およびトランジスタ１０２の作製方法と重複する工程の詳細な説明は省略する。
基板１１０上に絶縁層１２０を形成し、当該絶縁層上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜１３１ａ、および第２の酸化物半導体層１３２となる第２の酸化物半導体膜１３２ａをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する。
次に、第１の導電膜を第２の酸化物半導体膜１３２ａ上に形成し、前述した方法を用いて導電層１４５を形成する。そして、導電層１４５をハードマスクとして第１の酸化物半導体膜１３１ａおよび第２の酸化物半導体膜１３２ａを選択的にエッチングし、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および導電層１４５の積層を形成する（図２５（Ａ）参照）。
次に、上記積層を覆うように第２の導電膜１４６ａを形成する。そして、導電層１４５の一部および第２の導電膜１４６ａの一部をエッチングし、導電層１４１、１５１、および導電層１４２、１５２のそれぞれを有するソース電極層１４０およびドレイン電極層１５０を形成する（図２５（Ｂ）参照）。なお、説明の明瞭化のため、図２５（Ｂ）の右図には、チャネル形成領域における断面（上）とドレイン領域における断面（下）を示している。
次に、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層上、ならびにソース電極層１４０およびドレイン電極層１５０上に第３の酸化物半導体層１３３となる第３の酸化物半導体膜１３３ａを形成する。さらに、第３の酸化物半導体膜１３３ａ上にゲート絶縁膜１６０となる絶縁膜１６０ａ、およびゲート電極層１７０となる第３の導電膜１７０ａを形成する（図２５（Ｃ）参照）。
次に、第３の導電膜１７０ａ上にレジストマスクを形成し、当該レジストマスクを用いて、第３の導電膜１７０ａを選択的にエッチングし、ゲート電極層１７０を形成する。
続いて、ゲート電極層１７０をマスクとして絶縁膜１６０ａを選択的にエッチングし、ゲート絶縁膜１６０を形成する。なお、絶縁膜１６０ａをエッチングしないで、ゲート絶縁膜１６０として用いることもできる。
続いて、ゲート電極層１７０またはゲート絶縁膜１６０をマスクとして第３の酸化物半導体膜１３３ａをエッチングし、第３の酸化物半導体層１３３を形成する（図２６（Ａ）参照）。なお、第３の酸化物半導体膜１３３ａをエッチングしない構成とすることもできる。
上記、第３の導電膜１７０ａ、絶縁膜１６０ａ、および第３の酸化物半導体膜１３３ａのエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッチング方法を選択してもよい。
次に、上記工程にて形成されるオフセット領域（領域２３４および領域２３５）に不純物２４０を添加し、当該オフセット領域を低抵抗化させる（図２６（Ｂ）参照）。なお、当該不純物の添加は行わなくてもよい。
次に、絶縁層１２０、酸化物半導体層１３０、ソース電極層１４０、ドレイン電極層１５０、ゲート絶縁膜１６０およびゲート電極層１７０上に絶縁層１８０および絶縁層１８５を形成する（図２６（Ｃ）参照）。
以上の工程において、図７に示したトランジスタ１０３を作製することができる。また、前述したように、酸化物半導体層１３０を単層とすることで図１に示したトランジスタ１０１を作製することができる。
なお、図１２に示すトランジスタを作製するには、第３の酸化物半導体膜１３３ａおよび絶縁膜１６０ａを上記とは異なるレジストマスクでエッチングを行う。また、オフセット領域への不純物の添加を行う場合には、第３の酸化物半導体層１３３およびゲート絶縁膜１６０を介して行ってもよい。
また、トランジスタ１０４、１０５、１０６は本実施の形態で説明した作製方法を適宜参照して、ゲート電極層１７０を形成するためのレジストマスクの形状を異ならせることで作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−ＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−ＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａ−Ｏ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎ−Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタに使用することができる酸化物半導体膜について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図２７（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２７（ｂ）は、図２７（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図２７（ｃ）は、図２７（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図２７（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２８（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図２８（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図２８（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図２８（Ｄ）に、図２８（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図２８（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図２８（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図２８（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図２９（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２９（Ｂ）および図２９（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２９（Ｂ）と図２９（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［断面構造］
図３０（Ａ）に本発明の一態様の半導体装置の断面図を示す。図３０（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図３０（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図３０（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ１０１乃至トランジスタ１０３では絶縁層１８０に相当）を形成することが好ましい。ブロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図３０（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図３０（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図３０（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３１に示す。
図３１（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
図３１（Ｂ）に図３１（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図３１（Ａ）において、配線３００１はトランジスタ３２００のソース電極と電気的に接続され、配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の第１の端子と電気的に接続され、配線３００５は容量素子３４００の第２の端子と電気的に接続されている。
図３１（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。配線３００１に所定の電位（定電位）を与えた状態で、配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な配線３００５の電位をいうものとする。したがって、配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を配線３００５に与えればよい。
図３１（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図３１（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である配線３００３と容量素子３４００とが導通し、配線３００３と容量素子３４００の間で電荷が再分配される。その結果、配線３００３の電位が変化する。配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、配線３００３が有する容量成分をＣＢ、電荷が再分配される前の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が生じにくい。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図３２を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図３２を用いて説明する。図３２は、ＲＦタグの構成例を示すブロック図である。
図３２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図３３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図３３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９の第１ゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
なお、図３４におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のＩｃｕｔをより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
［構成例］
図３５（Ａ）は、本発明の一態様の表示装置の上面図であり、図３５（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３５（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図３５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、走査線駆動回路７０２、走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が走査線駆動回路７０２、および走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３５（Ａ）では、走査線駆動回路７０２、走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図３５（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図３５（Ｂ）に示す画素回路は、これに限定されない。例えば、図３５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図３５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には他の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３５（Ｃ）に示す画素構成に限定されない。例えば、図３５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図３５で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図３６を用いて説明を行う。
図３６に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、容量型式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合には、バッテリー８０１１を省略することができる。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３７に示す。
図３７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３７（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
図３７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図３７（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１２）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図３８を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３８（Ａ）参照）、乗り物類（自転車等、図３８（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３８（Ｃ）参照）、記録媒体（ＤＶＤ（図３８（Ｄ）参照）やビデオテープ等）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３８（Ｅ）、図３８（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１１０ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３１ 酸化物半導体層
１３１ａ 酸化物半導体膜
１３２ 酸化物半導体層
１３２ａ 酸化物半導体膜
１３３ 酸化物半導体層
１３３ａ 酸化物半導体膜
１４０ ソース電極層
１４１ 導電層
１４２ 導電層
１４５ 導電層
１４６ａ 導電膜
１５０ ドレイン電極層
１５１ 導電層
１５２ 導電層
１５５ レジストマスク
１５６ レジストマスク
１６０ ゲート絶縁膜
１６０ａ 絶縁膜
１７０ ゲート電極層
１７０ａ 導電膜
１７２ 導電膜
１８０ 絶縁層
１８５ 絶縁層
１９１ 領域
１９２ 領域
２３１ 領域
２３２ 領域
２３３ 領域
２３４ 領域
２３５ 領域
２４０ 不純物
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ データ線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ ブロック膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ソース領域およびドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (16)

  1. 第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、第１乃至第３の導電層と、を有する半導体装置であって、
    前記酸化物半導体層は、前記第１の絶縁層と接する領域を有し、
    前記第１の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第２の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第２の絶縁層は、前記酸化物半導体層と接する領域を有し、
    前記第３の導電層は、前記第２の絶縁層と接する領域を有し、
    前記第２の絶縁層は、ゲート絶縁膜として機能することができる領域を有し、
    前記第１の導電層は、ソース電極またはドレイン電極の一方として機能することができる領域を有し、
    前記第２の導電層は、ソース電極またはドレイン電極の他方として機能することができる領域を有し、
    前記第３の導電層は、ゲート電極として機能することができる領域を有し、
    前記酸化物半導体層は、第１乃至第５の領域を有し、
    前記第１の領域および前記第２の領域は、互いに離れて設けられ、
    前記第３の領域と前記第３の導電層とは、前記第２の絶縁層を介して、互いに重なる領域を有し、
    前記第３の領域は、前記第１の領域と前記第２の領域との間に設けられ、
    前記第４の領域は、前記第１の領域と前記第３の領域との間に設けられ、
    前記第５の領域は、前記第２の領域と前記第３の領域との間に設けられ、
    前記第１の導電層は、第４の導電層と第５の導電層とを有し、
    前記第２の導電層は、第６の導電層と第７の導電層とを有し、
    前記第４の導電層は、前記第１の領域上のみに設けられ、
    前記第５の導電層は、前記第１の絶縁層、前記第４の導電層および前記第１の領域と接する領域を有し、
    前記第６の導電層は、前記第２の領域上のみに設けられ、
    前記第７の導電層は、前記第１の絶縁層、前記第６の導電層および前記第２の領域と接する領域を有していることを特徴とする半導体装置。
  2. 請求項１において、
    第８の導電層を有し、前記第８の導電層と前記酸化物半導体層とは、前記第１の絶縁層を介して、互いに重なる領域を有することを特徴とする半導体装置。
  3. 請求項１または２において、
    前記酸化物半導体層は、第１乃至第３の酸化物半導体層を有し、前記第１の絶縁層側から前記第１の酸化物半導体層、前記第２の酸化物半導体層、前記第３の酸化物半導体層の順で設けられていることを特徴とする半導体装置。
  4. 請求項３において、
    前記第１乃至第３の酸化物半導体層は、ＩｎとＺｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とを有し、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記酸化物半導体層はｃ軸に配向する結晶を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第４の領域および前記第５の領域は、水素を含む窒化絶縁膜と接する領域を有することを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項において、
    前記第４の領域および前記第５の領域は、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素から選択される一つ以上の元素の濃度が前記第３の領域よりも高い部分を有することを特徴とする半導体装置。
  8. 第１の絶縁層と、第２の絶縁層と、第１および第２の酸化物半導体層と、第１乃至第３の導電層と、を有する半導体装置であって、
    前記第１の酸化物半導体層は第３の酸化物半導体層と第４の酸化物半導体層を有し、
    前記第３の酸化物半導体層は、前記第１の絶縁層と接する領域を有し、
    前記第１の導電層は、前記第１の酸化物半導体層と電気的に接続され、
    前記第２の導電層は、第１の酸化物半導体層と電気的に接続され、
    前記第２の酸化物半導体層は、前記第４の酸化物半導体層と接する領域を有し、
    前記第２の絶縁層は、前記第２の酸化物半導体層と接する領域を有し、
    前記第３の導電層は、前記第２の絶縁層と接する領域を有し、
    前記第２の絶縁層は、ゲート絶縁膜として機能することができる領域を有し、
    前記第１の導電層は、ソース電極またはドレイン電極の一方として機能することができる領域を有し、
    前記第２の導電層は、ソース電極またはドレイン電極の他方として機能することができる領域を有し、
    前記第３の導電層は、ゲート電極として機能することができる領域を有し、
    前記第１の酸化物半導体層は、第１乃至第５の領域を有し、
    前記第１の領域および前記第２の領域は、互いに離れて設けられ、
    前記第３の領域と前記第３の導電層とは、前記第２の酸化物半導体層および前記第２の絶縁層を介して、互いに重なる領域を有し、
    前記第３の領域は、前記第１の領域と前記第２の領域との間に設けられ、
    前記第４の領域は、前記第１の領域と前記第３の領域との間に設けられ、
    前記第５の領域は、前記第２の領域と前記第３の領域との間に設けられ、
    前記第１の導電層は、第４の導電層と第５の導電層とを有し、
    前記第２の導電層は、第６の導電層と第７の導電層とを有し、
    前記第４の導電層は、前記第１の領域上のみに設けられ、
    前記第５の導電層は、前記第１の絶縁層、前記第４の導電層および前記第１の領域と接する領域を有し、
    前記第６の導電層は、前記第２の領域上のみに設けられ、
    前記第７の導電層は、前記第１の絶縁層、前記第６の導電層および前記第２の領域と接する領域を有していることを特徴とする半導体装置。
  9. 請求項８において、
    第８の導電層を有し、
    前記第８の導電層と前記第１の酸化物半導体層とは、前記第１の絶縁層を介して、互いに重なる領域を有することを特徴とする半導体装置。
  10. 請求項８または９において、
    前記第２乃至第４の酸化物半導体層は、ＩｎとＺｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とを有し、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第４の酸化物半導体層よりも大きいことを特徴とする半導体装置。
  11. 請求項８乃至１０のいずれか一項において、
    前記第２乃至第４の酸化物半導体層は、ｃ軸に配向する結晶を有することを特徴とする半導体装置。
  12. 請求項８乃至１１のいずれか一項において、
    前記第４の領域および前記第５の領域は、水素を含む窒化絶縁膜と接する領域を有することを特徴とする半導体装置。
  13. 請求項８乃至１２のいずれか一項において、
    前記第４の領域および前記第５の領域は、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素から選択される一つ以上の元素の濃度が前記第３の領域よりも高い部分を有することを特徴とする半導体装置。
  14. 請求項１乃至１３のいずれか一項において、
    前記第１の導電層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料を有する単層または積層であることを特徴とする半導体装置。
  15. 請求項１乃至１４のいずれか一項において、
    前記第２の導電層は、窒化チタン、窒化タンタル、金、白金、パラジウム、ルテニウム、酸窒化物半導体から選ばれた材料を有する単層または積層であることを特徴とする半導体装置。
  16. 請求項１乃至１５のいずれか一項に記載の半導体装置と、
    表示装置と、
    を有することを特徴とする電子機器。
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