JP2015022172A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の良好な液晶表示装置を提供する。【解決手段】ソース配線と、ソース配線に電気的に接続されたスイッチング素子と、ソース配線に対して一方の側に位置した第１画素電極であってソース配線に対向する第１端部を有する第１画素電極と、ソース配線に対して他方の側に位置しスイッチング素子と電気的に接続された第２画素電極であってソース配線に対向する位置から離間した第２端部を有する第２画素電極と、を備えた第１基板と、第１端部の直上の位置よりも第２画素電極側でソース配線の上方に位置するとともにソース配線と第２端部との隙間をカバーする遮光層と、第１画素電極の上方に位置する第１カラーフィルタと、第２画素電極の上方に位置し第１カラーフィルタとは異なる色の第２カラーフィルタと、第１画素電極及び第２画素電極と対向する共通電極と、を備えた第２基板と、第１基板と第２基板との間に保持された液晶層と、を備えた液晶表示装置。【選択図】 図４

Description

本発明の実施形態は、液晶表示装置に関する。

液晶表示装置は、表示装置として各種分野で利用されている。このような液晶表示装置において、隣接する画素間に書き込まれる画素電位が逆極性となるドット反転駆動などの駆動方法を適用した場合には、隣接する画素電極間に生じる電界により液晶分子の配向が乱れ、表示品位が損なわれるといった課題がある。このような課題に対して、液晶分子の配向方向に位置する画素電極とゲート信号線との重ね幅を、逆方向に位置する画素電極とゲート信号線との重ね幅より大きくし、液晶分子の配向方向に位置する画素電極とソース信号線との重ね幅を、逆方向に位置する画素電極とソース信号線との重ね幅より大きくすることで、隣接する画素電極間に生じる電界によりリバースチルトドメインの発生箇所を、ゲート信号線の画素電極との重なり部分、及び、ソース信号線と画素電極との重なり部分で遮光する技術が開示されている。

特開平１０−１０４６６４号公報

本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。

本実施形態によれば、
ソース配線と、前記ソース配線に電気的に接続されたスイッチング素子と、前記ソース配線に対して一方の側に位置した第１画素電極であって前記ソース配線に対向する第１端部を有する第１画素電極と、前記ソース配線に対して他方の側に位置し前記スイッチング素子と電気的に接続された第２画素電極であって前記ソース配線に対向する位置から離間した第２端部を有する第２画素電極と、を備えた第１基板と、前記第１端部の直上の位置よりも前記第２画素電極側で前記ソース配線の上方に位置するとともに前記ソース配線と前記第２端部との隙間をカバーする遮光層と、前記第１画素電極の上方に位置する第１カラーフィルタと、前記第２画素電極の上方に位置し前記第１カラーフィルタとは異なる色の第２カラーフィルタと、前記第１画素電極及び前記第２画素電極と対向する共通電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

本実施形態によれば、
第１ソース配線及び第２ソース配線と、前記第１ソース配線に電気的に接続された第１スイッチング素子と、前記第２ソース配線に電気的に接続された第２スイッチング素子と、前記第１ソース配線と前記第２ソース配線との間において前記第１ソース配線に対向する位置から離間し前記第１スイッチング素子と電気的に接続された第１画素電極であって前記第２ソース配線に対向する第１端部を有する第１画素電極と、前記第１ソース配線と前記第２ソース配線との間において前記第２ソース配線に対向する位置から離間し前記第２スイッチング素子と電気的に接続された第２画素電極であって前記第１ソース配線に対向する第２端部を有する第２画素電極と、を備えた第１基板と、前記第１ソース配線の上方に位置するとともに前記第１ソース配線と前記第１画素電極との隙間をカバーする第１遮光層と、前記第２ソース配線の上方に位置するとともに前記第２ソース配線と前記第２画素電極との隙間をカバーする第２遮光層と、前記第１画素電極及び前記第２画素電極の上方に位置するカラーフィルタと、前記第１画素電極及び前記第２画素電極と対向する共通電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

本実施形態によれば、
第１ソース配線及び第２ソース配線と、前記第１ソース配線にそれぞれ電気的に接続された第１スイッチング素子及び第２スイッチング素子と、前記第１ソース配線と前記第２ソース配線との間において前記第１ソース配線に対向する位置から離間し前記第１スイッチング素子と電気的に接続された第１画素電極であって前記第２ソース配線に対向する第１端部を有する第１画素電極と、前記第１ソース配線と前記第２ソース配線との間において前記第１ソース配線に対向する位置から離間し前記第２スイッチング素子と電気的に接続された第２画素電極であって前記第２ソース配線に対向する第２端部を有する第２画素電極と、を備えた第１基板と、前記第１ソース配線の上方に位置するとともに前記第１ソース配線と前記第１画素電極及び前記第２画素電極との隙間をカバーする第１遮光層と、前記第２ソース配線の上方に位置する第２遮光層と、前記第１画素電極及び前記第２画素電極の上方に位置するカラーフィルタと、前記第１画素電極及び前記第２画素電極と対向する共通電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置に適用可能な表示パネルＰＮＬの一例を概略的に示す平面図である。 図２は、図１に示した表示パネルＰＮＬの一画素におけるスイッチング素子ＳＷを含む断面構造を概略的に示す図である。 図３は、ドット反転駆動を説明するための図である。 図４は、本実施形態の画素レイアウトの一例を示す図である。 図５は、図４に示したソース配線Ｓ２を挟んで隣接する画素のＡ−Ｂ線に沿った断面を概略的に示す断面図である。 図６は、図４に示したソース配線Ｓ２を挟んで隣接する画素のＣ−Ｄ線に沿った断面を概略的に示す断面図である。 図７は、本実施形態の他の画素レイアウトの一例を示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の液晶表示装置に適用可能な表示パネルＰＮＬの一例を概略的に示す平面図である。

すなわち、表示パネルＰＮＬは、アクティブマトリクスタイプの液晶表示パネルであり、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲと対向基板ＣＴとは、これらの間に所定のセルギャップを形成した状態でシール材ＳＥによって貼り合わせられている。図示した例では、シール材ＳＥは矩形枠状の閉ループ形状をなすように形成されている。セルギャップは、アレイ基板ＡＲまたは対向基板ＣＴに形成された図示しない柱状のスペーサによって形成されている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間のセルギャップにおいてシール材ＳＥによって囲まれた内側に保持されている。表示パネルＰＮＬは、シール材ＳＥによって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、例えば、略長方形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、第１方向Ｘに沿って延出したゲート配線Ｇ、第１方向Ｘに交差する第２方向Ｙに沿って延出しゲート配線Ｇと交差するソース配線Ｓ、ゲート配線Ｇ及びソース配線Ｓに接続されたスイッチング素子ＳＷ、スイッチング素子ＳＷに接続された画素電極ＰＥなどを備えている。液晶層ＬＱを介して画素電極ＰＥの各々と対向する共通電極ＣＥは、例えば対向基板ＣＴに備えられている。

なお、表示パネルＰＮＬの詳細な構成については説明を省略するが、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられている。

図示した例では、アレイ基板ＡＲは、対向基板ＣＴの基板端部よりも外側に延出した実装部ＭＴを有している。駆動ＩＣチップ２及びフレキシブル・プリンテッド・サーキット（ＦＰＣ）基板３などの表示パネルＰＮＬの駆動に必要な信号を供給する信号供給源は、アクティブエリアＡＣＴよりも外側の周辺エリアＰＲＰに位置し、実装部ＭＴに実装されている。

図２は、図１に示した表示パネルＰＮＬの一画素におけるスイッチング素子ＳＷを含む断面構造を概略的に示す図である。

アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側にスイッチング素子ＳＷ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。

ここに示したスイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）である。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。スイッチング素子ＳＷは、第１絶縁基板１０の上に配置された半導体層ＳＣを備えている。半導体層ＳＣは、ポリシリコンやアモルファスシリコンや酸化物半導体などによって形成可能である。なお、第１絶縁基板１０と半導体層ＳＣとの間に絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、第１絶縁膜１１によって覆われている。また、第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁膜１１の上に形成され、半導体層ＳＣの直上に位置している。ゲート電極ＷＧは、ゲート配線Ｇと電気的に接続されている、あるいは、ゲート配線Ｇと一体的に形成されている。ゲート電極ＷＧ及びゲート配線Ｇは、第２絶縁膜１２によって覆われている。また、第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第２絶縁膜１２の上に形成されている。ソース電極ＷＳは、ソース配線Ｓと電気的に接続されている、あるいは、ソース配線Ｓと一体的に形成されている。ドレイン電極ＷＤは、ソース配線Ｓから離間している。ソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣにコンタクトしている。ソース電極ＷＳ、ソース配線Ｓ及びドレイン電極ＷＤは、第３絶縁膜１３によって覆われている。また、第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。第３絶縁膜１３には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨが形成されている。第３絶縁膜１３は、例えば透明な樹脂材料によって形成されている。

画素電極ＰＥは、第３絶縁膜１３の上に形成されている。画素電極ＰＥは、コンタクトホールＣＨを介してドレイン電極ＷＤにコンタクトしている。画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。

一方、対向基板ＣＴは、ガラス基板や樹脂基板などの透明な第２絶縁基板３０を用いて形成されている。対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲに対向する側に、遮光層（ブラックマトリクス）３１、カラーフィルタ（赤色カラーフィルタ層、緑色カラーフィルタ層、及び、青色カラーフィルタ層を含む）３２、オーバーコート層３３、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

遮光層３１は、第２絶縁基板３０のアレイ基板ＡＲと対向する側に形成され、アクティブエリアＡＣＴにおいて各画素ＰＸを区画し、開口部ＡＰを形成する。遮光層３１は、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、スイッチング素子ＳＷなどの配線部に対向している。

カラーフィルタ３２は、開口部ＡＰに形成され、遮光層３１の上にも延在している。カラーフィルタ３２は、互いに異なる複数の色、例えば赤色、緑色、青色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色カラーフィルタ層は赤色を表示する赤色画素に配置され、緑色カラーフィルタ層は緑色を表示する緑色画素に配置され、青色カラーフィルタ層は青色を表示する青色画素に配置されている。異なる色のカラーフィルタの境界は、遮光層３１に重なっている。

オーバーコート層３３は、カラーフィルタ３２を覆っている。オーバーコート層３３は、遮光層３１やカラーフィルタ３２の表面の凹凸を平坦化する。オーバーコート層３３は、透明な樹脂材料によって形成されている。

共通電極ＣＥは、オーバーコート層３３のアレイ基板ＡＲと対向する側に形成され、画素電極ＰＥと対向している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間にはスペーサが介在し、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子を含む液晶組成物によって構成されている。

第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。

このような構成の表示パネルＰＮＬに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。

図３は、ドット反転駆動を説明するための図である。

すなわち、図の横方向つまり第１方向Ｘはゲート配線が延出する方向に対応し、図の縦方向つまり第２方向Ｙはソース配線が延出する方向に対応する。ドット反転駆動は、第１方向Ｘに隣接する画素間において共通電極の電位に対する画素電位の極性が逆極性となり、かつ、第２方向Ｙに隣接する画素間においても共通電極の電位に対する画素電位の極性が逆極性となる駆動方法である。

図４は、本実施形態の画素レイアウトの一例を示す図である。なお、ここでは、説明に必要な構成のみを図示しており、ゲート配線やスイッチング素子は簡略化して図示している。

ゲート配線Ｇ１〜Ｇ２は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１〜Ｓ３は、それぞれ第２方向Ｙに沿って延出している。

奇数行の画素ラインにおいては、スイッチング素子ＳＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。画素電極ＰＥ１１は、スイッチング素子ＳＷ１１と電気的に接続されている。画素電極ＰＥ１１には、ソース配線Ｓ１から出力された映像信号がスイッチング素子ＳＷ１１を介して書き込まれ、画素電極ＰＥ１１が共通電極の電位に対して所定の画素電位となる。スイッチング素子ＳＷ１２は、ゲート配線Ｇ１及びソース配線Ｓ２に電気的に接続されている。画素電極ＰＥ１２は、スイッチング素子ＳＷ１２と電気的に接続されている。画素電極ＰＥ１２には、ソース配線Ｓ２から出力された映像信号がスイッチング素子ＳＷ１２を介して書き込まれ、画素電極ＰＥ１２が共通電極の電位に対して所定の画素電位となる。

このような奇数行の画素ラインにおいては、図示した例では、各画素の画素電極は、自画素の一方の側（左側）に位置するソース配線と電気的に接続され、しかも、自画素の他方の側（右側）にずれた位置に配置され、自画素の他方の側（右側）に位置するソース配線と対向する端部を有している。例えば、画素電極ＰＥ１１については、自画素の左側のソース配線Ｓ１と電気的に接続され、ソース配線Ｓ１と対向する位置から離間し、ソース配線Ｓ１との間に隙間を形成する端部ＥＬ１１を有する一方で、自画素の右側のソース配線Ｓ２と対向する端部ＥＲ１１を有している。同様に、画素電極ＰＥ１２は、ソース配線Ｓ２と対向する位置から離間し、ソース配線Ｓ２との間に隙間を形成する端部ＥＬ１２を有するとともに、ソース配線Ｓ３と対向する端部ＥＲ１２を有している。

偶数行の画素ラインにおいては、スイッチング素子ＳＷ２１は、ゲート配線Ｇ２及びソース配線Ｓ２に電気的に接続されている。画素電極ＰＥ２１は、スイッチング素子ＳＷ２１と電気的に接続されている。画素電極ＰＥ２１には、ソース配線Ｓ２から出力された映像信号がスイッチング素子ＳＷ２１を介して書き込まれ、画素電極ＰＥ２１が共通電極の電位に対して所定の画素電位となる。スイッチング素子ＳＷ２２は、ゲート配線Ｇ２及びソース配線Ｓ３に電気的に接続されている。画素電極ＰＥ２２は、スイッチング素子ＳＷ２２と電気的に接続されている。画素電極ＰＥ２２には、ソース配線Ｓ３から出力された映像信号がスイッチング素子ＳＷ２２を介して書き込まれ、画素電極ＰＥ２２が共通電極の電位に対して所定の画素電位となる。

偶数行の画素ラインにおける各画素の画素電極は、奇数行の画素ラインの画素電極とは逆側にずれており、ソース配線との接続関係についても、奇数行の画素ラインとは逆である。図示した例では、偶数行の画素ラインにおいては、各画素の画素電極は、自画素の他方の側（右側）に位置するソース配線と電気的に接続され、しかも、自画素の一方の側（左側）にずれた位置に配置され、自画素の一方の側（左側）に位置するソース配線と対向する端部を有している。例えば、画素電極ＰＥ２１については、自画素の右側のソース配線Ｓ２と電気的に接続され、ソース配線Ｓ２と対向する位置から離間し、ソース配線Ｓ２との間に隙間を形成する端部ＥＲ２１を有する一方で、自画素の左側のソース配線Ｓ１と対向する端部ＥＬ２１を有している。同様に、画素電極ＰＥ２２は、ソース配線Ｓ３と対向する位置から離間し、ソース配線Ｓ３との間に隙間を形成する端部ＥＲ２２を有するとともに、ソース配線Ｓ２と対向する端部ＥＬ２２を有している。

このような画素レイアウトに対して、対向基板側の遮光層のうち、第２方向Ｙに沿って延出した部分については、図中の斜線で示したような形状である。

すなわち、遮光層３１１は、ソース配線Ｓ１と対向するとともに、ソース配線Ｓ１と画素電極ＰＥ１１との隙間をカバーする一方で、画素電極ＰＥ２１の端部ＥＬ２１とはほとんど重ならない。遮光層３１２は、ソース配線Ｓ２と対向するとともに、ソース配線Ｓ２と画素電極ＰＥ１２との隙間及びソース配線Ｓ２と画素電極ＰＥ２１との隙間をそれぞれカバーする一方で、画素電極ＰＥ１１の端部ＥＲ１１及び画素電極ＰＥ２２の端部ＥＬ２２とはほとんど重ならない。遮光層３１３は、ソース配線Ｓ３と対向するとともに、ソース配線Ｓ３と画素電極ＰＥ２２との隙間をカバーする一方で、画素電極ＰＥ１２の端部ＥＲ１２とはほとんど重ならない。つまり、遮光層３１１〜３１３のそれぞれは、奇数行の画素ラインにおいてはソース配線とその一方の側（右側）に位置する画素電極との隙間をカバーするように一方の側にずれた位置に配置され、偶数行の画素ラインにおいてはソース配線とその他方の側（左側）に位置する画素電極との隙間をカバーするように他方の側にずれた位置に配置されている。

このような構成においては、隣接するソース配線からそれぞれ出力される映像信号の極性は逆極性である。すなわち、奇数行の画素ラインに映像信号を書き込む１水平走査期間において、ソース配線Ｓ１から出力される映像信号の極性はソース配線Ｓ２から出力される映像信号の極性とは逆極性であり、また、ソース配線Ｓ２から出力される映像信号の極性はソース配線Ｓ３から出力される映像信号の極性とは逆極性である。上記の画素レイアウトにおいては、各ソース配線から出力される映像信号の極性は、偶数行の画素ラインに映像信号を書き込む際も、奇数行の画素ラインに映像信号を書き込む際と同一である。これにより、ドット反転駆動が実現できる。

図５は、図４に示したソース配線Ｓ２を挟んで隣接する画素のＡ−Ｂ線に沿った断面を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを図示している。

画素電極ＰＥ１１は、ソース配線Ｓ２に対して一方の側（左側）に位置し、ソース配線Ｓ２に対向する端部ＥＲ１１を有している。つまり、端部ＥＲ１１は、第３絶縁膜１３を介してソース配線Ｓ２の直上に位置している。このようなソース配線Ｓ２と画素電極ＰＥ１１との間にはカップリング容量が形成される。画素電極ＰＥ１２は、ソース配線Ｓ２に対して他方の側（右側）に位置し、図示しないスイッチング素子を介してソース配線Ｓ２と電気的に接続され、ソース配線Ｓ２に対向する位置から離間した端部ＥＬ１２を有している。つまり、端部ＥＬ１２は、第３絶縁膜１３を介してソース配線Ｓ２の直上の位置との間に隙間を形成している。

遮光層３１２は、端部ＥＲ１１の直上の位置よりも画素電極ＰＥ１２の側でソース配線Ｓ２の上方に位置するとともに、ソース配線Ｓ２と端部ＥＬ１２との隙間をカバーしている。なお、遮光層３１２は、端部ＥＲ１１の直上の位置に延在していても良いが、この場合、遮光層３１２の幅が拡大してしまう。遮光層３１２の幅については、アレイ基板ＡＲと対向基板ＣＴとの貼り合わせずれを考慮した際に開口率の低下を防止するために、できるだけ細い方が望ましい。また、正面から観察した場合、ソース配線Ｓ２と重なる領域（つまり、端部ＥＲ１１と対向する領域）は表示に寄与しないため、遮光層３１２は、端部ＥＲ１１の直上まで延在していない方が望ましい。

ソース配線Ｓ２を挟んで第１方向Ｘに隣接する画素は、異なる色を表示する。つまり、画素電極ＰＥ１１の上方に位置するカラーフィルタ３２１は、画素電極ＰＥ１２の上方に位置するカラーフィルタ３２２とは異なる色のカラーフィルタである。

なお、ここでは、画素電極ＰＥ１１及び画素電極ＰＥ１２の関係について述べたが、奇数行の画素ラインについては、ソース配線を挟んで隣接する各画素電極の関係は図示した例と同一である。

このような構成において、各画素電極と共通電極ＣＥとの間に電界が形成されたＯＮ状態では、ソース配線と重なる領域の液晶分子が電界の影響を受けて初期配向方向（ＯＦＦ状態での配向方向）とは異なる方向に配向し、液晶表示装置を斜め方向から観察した際にソース配線と重なる領域を通過した光が隣接する異なる色のカラーフィルタを透過し、混色を招くことがある。

本実施形態によれば、法線に対して右側（画素電極ＰＥ１２が位置する側）の斜め視野において、例えソース配線Ｓ２と重なる領域の液晶分子が初期配向方向とは異なる方向に配向したとしても、ソース配線Ｓ２よりも左側の画素から右側の画素に向かう光は、右側にずれた位置に配置された遮光層３１２によって遮光される。このため、遮光層３１２を拡幅することなく混色を抑制することが可能となる。これにより、開口率あるいは透過率の低減を招くことなく、良好な表示品位を得ることが可能となる。

図６は、図４に示したソース配線Ｓ２を挟んで隣接する画素のＣ−Ｄ線に沿った断面を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを図示している。

画素電極ＰＥ２１は、ソース配線Ｓ２に対して一方の側（左側）に位置し、図示しないスイッチング素子を介してソース配線Ｓ２と電気的に接続され、ソース配線Ｓ２に対向する位置から離間した端部ＥＲ２１を有している。つまり、端部ＥＲ２１は、第３絶縁膜１３を介してソース配線Ｓ２の直上の位置との間に隙間を形成している。画素電極ＰＥ２２は、ソース配線Ｓ２に対して他方の側（右側）に位置し、ソース配線Ｓ２に対向する端部ＥＬ２２を有している。つまり、端部ＥＬ２２は、第３絶縁膜１３を介してソース配線Ｓ２の直上に位置している。このようなソース配線Ｓ２と画素電極ＰＥ２２との間にはカップリング容量が形成される。

遮光層３１２は、端部ＥＬ２２の直上の位置よりも画素電極ＰＥ２１の側でソース配線Ｓ２の上方に位置するとともに、ソース配線Ｓ２と端部ＥＲ２１との隙間をカバーしている。画素電極ＰＥ２１の上方に位置するカラーフィルタ３２１は、画素電極ＰＥ２２の上方に位置するカラーフィルタ３２２とは異なる色のカラーフィルタである。

なお、ここでは、画素電極ＰＥ２１及び画素電極ＰＥ２２の関係について述べたが、偶数行の画素ラインについては、ソース配線を挟んで隣接する各画素電極の関係は図示した例と同一である。

本実施形態によれば、画素電極ＰＥ２１とソース配線Ｓ２とは電気的に接続されているため、両者の間で液晶分子の配向に悪影響を与える電界は形成されない。このため、ソース配線Ｓ２と重なる領域あるいはその近傍の液晶分子は、初期配向方向とは異なる方向に配向されにくく、液晶層の透過率を低減することが可能となる。したがって、法線に対して右側（画素電極ＰＥ２２が位置する側）の斜め視野において、ソース配線Ｓ２よりも左側の画素から右側の画素に向かう光は、ほとんどカラーフィルタ３２２を透過しない。このため、遮光層３１２を拡幅することなく混色を抑制することが可能となる。これにより、開口率あるいは透過率の低減を招くことなく、良好な表示品位を得ることが可能となる。

なお、法線に対して左側（画素電極ＰＥ２１が位置する側）の斜め視野においては、図５に示した例と同様に、例えソース配線Ｓ２と重なる領域の液晶分子が初期配向方向とは異なる方向に配向したとしても、ソース配線Ｓ２よりも右側の画素から左側の画素に向かう光は、左側にずれた位置に配置された遮光層３１２によって遮光されるため、遮光層３１２を拡幅することなく混色を抑制することが可能となる。

図７は、本実施形態の他の画素レイアウトの一例を示す図である。なお、ここでは、説明に必要な構成のみを図示しており、ゲート配線やスイッチング素子は簡略化して図示している。

奇数行の画素ラインにおいては、スイッチング素子ＳＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。画素電極ＰＥ１１は、スイッチング素子ＳＷ１１と電気的に接続されている。スイッチング素子ＳＷ１２は、ゲート配線Ｇ１及びソース配線Ｓ２に電気的に接続されている。画素電極ＰＥ１２は、スイッチング素子ＳＷ１２と電気的に接続されている。

このような奇数行の画素ラインにおいては、図示した例では、各画素の画素電極は、自画素の一方の側（左側）に位置するソース配線と電気的に接続され、しかも、自画素の他方の側（右側）にずれた位置に配置され、自画素の他方の側（右側）に位置するソース配線と対向する端部を有している。例えば、画素電極ＰＥ１１については、自画素の左側のソース配線Ｓ１と電気的に接続され、ソース配線Ｓ１と対向する位置から離間し、ソース配線Ｓ１との間に隙間を形成する端部ＥＬ１１を有する一方で、自画素の右側のソース配線Ｓ２と対向する端部ＥＲ１１を有している。同様に、画素電極ＰＥ１２は、ソース配線Ｓ２と対向する位置から離間し、ソース配線Ｓ２との間に隙間を形成する端部ＥＬ１２を有するとともに、ソース配線Ｓ３と対向する端部ＥＲ１２を有している。

偶数行の画素ラインにおいては、スイッチング素子ＳＷ２１は、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。画素電極ＰＥ２１は、スイッチング素子ＳＷ２１と電気的に接続されている。スイッチング素子ＳＷ２２は、ゲート配線Ｇ２及びソース配線Ｓ２に電気的に接続されている。画素電極ＰＥ２２は、スイッチング素子ＳＷ２２と電気的に接続されている。

偶数行の画素ラインにおける各画素の画素電極は、奇数行の画素ラインの画素電極と同一の側にずれており、ソース配線との接続関係についても、奇数行の画素ラインと同一である。

このような画素レイアウトに対して、対向基板側の遮光層のうち、第２方向Ｙに沿って延出した部分については、図中の斜線で示したように直線的に延出した形状である。

すなわち、遮光層３１１は、ソース配線Ｓ１と対向するとともに、ソース配線Ｓ１と画素電極ＰＥ１１との隙間及びソース配線Ｓ１と画素電極ＰＥ２１との隙間をそれぞれカバーする。遮光層３１２は、ソース配線Ｓ２と対向するとともに、ソース配線Ｓ２と画素電極ＰＥ１２との隙間及びソース配線Ｓ２と画素電極ＰＥ２２との隙間をそれぞれカバーする。

このような構成においては、隣接するソース配線からそれぞれ出力される映像信号の極性は逆極性である。すなわち、奇数行の画素ラインに映像信号を書き込む１水平走査期間において、ソース配線Ｓ１から出力される映像信号の極性はソース配線Ｓ２から出力される映像信号の極性とは逆極性であり、また、ソース配線Ｓ２から出力される映像信号の極性はソース配線Ｓ３から出力される映像信号の極性とは逆極性である。上記の画素レイアウトにおいては、各ソース配線から出力される映像信号の極性は、１水平走査期間毎に切り替わり、偶数行の画素ラインに映像信号を書き込む際には、奇数行の画素ラインに映像信号を書き込む際の極性とは異なる。

このような画素レイアウトにおいても、図４〜図６を参照して説明した例と同様に、斜め視野における混色を抑制することが可能となり、開口率あるいは透過率の低減を招くことなく、良好な表示品位を得ることが可能となる。

以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することができる。

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

ＰＮＬ…表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
Ｇ…ゲート配線 Ｓ…ソース配線 ＳＷ…スイッチング素子
ＰＥ…画素電極 ＣＥ…共通電極
３１…遮光層 ３２…カラーフィルタ

Claims (6)

1. ソース配線と、前記ソース配線に電気的に接続されたスイッチング素子と、前記ソース配線に対して一方の側に位置した第１画素電極であって前記ソース配線に対向する第１端部を有する第１画素電極と、前記ソース配線に対して他方の側に位置し前記スイッチング素子と電気的に接続された第２画素電極であって前記ソース配線に対向する位置から離間した第２端部を有する第２画素電極と、を備えた第１基板と、
   前記第１端部の直上の位置よりも前記第２画素電極側で前記ソース配線の上方に位置するとともに前記ソース配線と前記第２端部との隙間をカバーする遮光層と、前記第１画素電極の上方に位置する第１カラーフィルタと、前記第２画素電極の上方に位置し前記第１カラーフィルタとは異なる色の第２カラーフィルタと、前記第１画素電極及び前記第２画素電極と対向する共通電極と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
2. 前記共通電極の電位に対して、前記第１画素電極の第１画素電位は前記第２画素電極の第２画素電位とは逆極性である、請求項１に記載の液晶表示装置。
3. 第１ソース配線及び第２ソース配線と、前記第１ソース配線に電気的に接続された第１スイッチング素子と、前記第２ソース配線に電気的に接続された第２スイッチング素子と、前記第１ソース配線と前記第２ソース配線との間において前記第１ソース配線に対向する位置から離間し前記第１スイッチング素子と電気的に接続された第１画素電極であって前記第２ソース配線に対向する第１端部を有する第１画素電極と、前記第１ソース配線と前記第２ソース配線との間において前記第２ソース配線に対向する位置から離間し前記第２スイッチング素子と電気的に接続された第２画素電極であって前記第１ソース配線に対向する第２端部を有する第２画素電極と、を備えた第１基板と、
   前記第１ソース配線の上方に位置するとともに前記第１ソース配線と前記第１画素電極との隙間をカバーする第１遮光層と、前記第２ソース配線の上方に位置するとともに前記第２ソース配線と前記第２画素電極との隙間をカバーする第２遮光層と、前記第１画素電極及び前記第２画素電極の上方に位置するカラーフィルタと、前記第１画素電極及び前記第２画素電極と対向する共通電極と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
4. 前記第１ソース配線から出力される第１映像信号の極性は、前記第２ソース配線から出力される第２映像信号の極性とは逆極性である、請求項３に記載の液晶表示装置。
5. 第１ソース配線及び第２ソース配線と、前記第１ソース配線にそれぞれ電気的に接続された第１スイッチング素子及び第２スイッチング素子と、前記第１ソース配線と前記第２ソース配線との間において前記第１ソース配線に対向する位置から離間し前記第１スイッチング素子と電気的に接続された第１画素電極であって前記第２ソース配線に対向する第１端部を有する第１画素電極と、前記第１ソース配線と前記第２ソース配線との間において前記第１ソース配線に対向する位置から離間し前記第２スイッチング素子と電気的に接続された第２画素電極であって前記第２ソース配線に対向する第２端部を有する第２画素電極と、を備えた第１基板と、
   前記第１ソース配線の上方に位置するとともに前記第１ソース配線と前記第１画素電極及び前記第２画素電極との隙間をカバーする第１遮光層と、前記第２ソース配線の上方に位置する第２遮光層と、前記第１画素電極及び前記第２画素電極の上方に位置するカラーフィルタと、前記第１画素電極及び前記第２画素電極と対向する共通電極と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
6. 前記第１ソース配線から出力される第１映像信号の極性は、前記第２ソース配線から出力される第２映像信号の極性とは逆極性であり、しかも、１水平期間毎に極性が切り替わる、請求項５に記載の液晶表示装置。

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