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JP2010147070A - 半導体装置 - Google Patents

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JP2010147070A
JP2010147070A JP2008319618A JP2008319618A JP2010147070A JP 2010147070 A JP2010147070 A JP 2010147070A JP 2008319618 A JP2008319618 A JP 2008319618A JP 2008319618 A JP2008319618 A JP 2008319618A JP 2010147070 A JP2010147070 A JP 2010147070A
Authority
JP
Japan
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wiring board
semiconductor chip
wiring
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008319618A
Other languages
English (en)
Inventor
Mitsuhisa Watabe
光久 渡部
Yoshitomo Kusanagi
恵与 草▲なぎ▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
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Priority to US12/654,108 priority patent/US20100148172A1/en
Priority to KR1020090123273A priority patent/KR20100069589A/ko
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Abstract

【課題】中央領域に電極パッドが設けられた半導体チップを用いながら、半導体チップの上部空間を有効に活用することができる半導体装置を提供する。
【解決手段】第１の配線基板２と、該第１の配線基板２の一面２ａ上に搭載され、一面３ａの中央領域内に電極パッド２５が設けられた半導体チップ３と、該半導体チップ３の一面３ａ上に積層され、他面４ｂ上に前記電極パッド２５と対応する位置に接続パッド２７が設けられた第２の配線基板４と、一端が前記接続パッド２７に接続され、他端が第２の配線基板４の一面４ａ上の周辺領域に延在するリード２８と、を備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に関する。
近年、携帯電話等の電子装置の小型化により、それに搭載される半導体装置も小型化・大容量化が進んできている。その結果、一つの半導体装置に複数の半導体チップを搭載する必要が生じてきている。
このような半導体装置に複数の半導体チップを搭載した技術としては、例えば特許文献１に記載の技術が挙げられる。
この特許文献１には、概略すると、配線基板上に第１の半導体チップを搭載し、さらに第１の半導体チップ上にスペーサーを介して第２の半導体チップを積層した半導体装置が記載されている。
また、半導体装置に半導体チップと他の半導体装置を組み込んだ技術としては、例えば特許文献２に記載の技術が挙げられる。
この特許文献２には、概略すると、配線基板上に半導体チップを搭載し、その半導体チップ上にスペーサーを介して反転したＬＧＡ構造の半導体装置を積層した半導体装置が記載されている。
また、中央領域に電極パッドを有する半導体チップを配線基板上に積層搭載する技術としては、例えば特許文献３に記載の技術が挙げられる。
この特許文献３には、第１の配線基板上に、第１の半導体チップ、第２の配線基板、第２の半導体チップ、第３の配線基板がこの順に積層された半導体装置が記載されている。
この特許文献３に記載の半導体装置について詳述すると、第１の半導体チップは、センターパッド構造で形成されており、第１の半導体チップの一面には、ウィンドウとその周囲に内部ランドが形成された第２の配線基板が積層されている。
また、ウィンドウを介して第１の半導体チップの電極パッドと第２の配線基板の内部ランドはワイヤ接続されている。
内部ランドは、第２の配線基板の外部ランドと回路パターンで接続されており、外部ランドと第１の配線基板はワイヤ接続される。
そして、第２の配線基板上に、絶縁性の接着材を介して第２の半導体チップが装着され、第２の半導体チップの一面には、ウィンドウとその周囲に内部ランドを配置した第３の配線基板が積層されている。また、このウィンドウを介して第２の半導体チップの電極パッドと第３の配線基板の内部ランドはワイヤ接続されている。
第３の配線基板の内部ランドも、第２の配線基板と同様に内部ランドは第３の配線基板の外部ランドと回路パターンで接続されており、第３の配線基板の外部ランドと第１の配線基板はワイヤ接続するように構成される。
特開２００６−２５３１７５号公報 特開２００７−５１６６１６号公報 特開２００５−３３２０１号公報
しかしながら、特許文献１及び特許文献２に記載の技術では、中央領域に複数の電極パッドを有する半導体チップを積層搭載するのが困難であった。
例えば、一面の中央領域に電極パッドを有する半導体チップの他面を配線基板に搭載した場合には、電極パッドと配線基板とを接続するワイヤ長が長くなるため、ワイヤ変形、ワイヤ流れやワイヤショートを引き起こす恐れがあった。
また、チップの中央領域にある電極パッドと配線基板とを接続するワイヤを形成するため、半導体チップの一面にワイヤが存在し、他の半導体チップや半導体装置を積層搭載する領域がないという問題があった。
また、特許文献３に記載の技術は、第１の半導体チップの一面に搭載される第２の配線基板に開口部を設け、開口部を介して半導体チップの電極パッドと第２の配線基板の内部ランドとをワイヤ接続するように構成するものである。したがって、絶縁性の接着材を介して第２の半導体チップを第１の半導体チップ上に搭載する際の、荷重や高さの制御が困難になるという不都合があった。荷重をかけすぎると、ワイヤつぶれやワイヤショートを引き起こすからである。
また、第２の配線基板及び第３の配線基板に開口部を設けているため、封止樹脂によって封止する際に、開口部に気泡が残り易い構成となっている。そのため、封止樹脂内に気泡が残った結果、リフロー時にパッケージクラックを引き起こす恐れがあった。
また、開口部を設けたことにより、配線パターンの引き回し等、設計の自由度が制限されるという不都合もあった。
加えて、第２の配線基板及び第３の配線基板には、内部ランドとそれに接続される外部ランドのみしか設けられていないので、テスト用ソケットのコンタクトピンをコンタクトするのが困難という問題もあった。その結果、第１の半導体チップ及び第２の半導体チップの選別テストができず、複数の半導体チップを搭載した半導体装置の歩留まりが低下するという不都合もあった。
そこで、本発明は以下の構成を採用した。
本発明の半導体装置は、第１の配線基板と、該第１の配線基板の一面上に搭載され、一面の中央領域内に電極パッドが設けられた半導体チップと、該半導体チップの一面上に積層され、他面上に前記電極パッドと対応する位置に接続パッドが設けられた第２の配線基板と、一端が前記接続パッドに接続され、他端が第２の配線基板の一面上の周辺領域に延在するリードと、を備えることを特徴とする。
また、本発明の半導体装置は、一面に複数の第１の接続パッドを有し、他面に前記第１の接続パッドと電気的に接続された複数のランドを有する第１の配線基板と、該第１の配線基板の一面上に搭載され、一面の中央領域内に第１の電極パッドが設けられた第１の半導体チップと、該第１の半導体チップの一面上に積層され、他面上に前記第１の電極パッドと対応する位置に第２の接続パッドが設けられた第２の配線基板と、一端が前記第１の接続パッドに接続され、他端が第２の配線基板の一面上の周辺領域に設けられた第１のボンディングパッドに接続された第１のリードと、該第２の配線基板の一面上に搭載され、一面の中央領域内に第２の電極パッドが設けられた第２の半導体チップと、該第２の半導体チップの一面上に積層され、他面上に前記第２の電極パッドと対応する位置に第３の接続パッドが設けられた第３の配線基板と、一端が前記第３の接続パッドに接続され、他端が第３の配線基板の一面上の周辺領域に設けられた第２のボンディングパッドに接続された第２のリードと、前記第１のボンディングパッドまたは前記第２のボンディングパッドと前記第１の接続パッドとを電気的に接続するワイヤと、少なくとも前記第１の半導体チップ、前記第２の配線基板、前記第２の半導体チップ、前記第３の配線基板及び前記ワイヤとを覆う絶縁性樹脂からなる封止体と、前記ランドに設けられた外部端子と、を備えることを特徴とする。
本発明では、中央領域に電極パッドが設けられた半導体チップの一面上に、半導体チップの電極パッドと対応する位置に接続パッドが設けられた配線基板を積層した結果、半導体チップの上部空間を有効に活用することができる。
すなわち、半導体チップに積層された配線基板には、接続パッドと電気的に接続された周辺領域に延在するリードが設けられているので、中央領域にワイヤ等を配置する必要がない。これにより、半導体チップの上部空間、特に中央領域の上部空間を有効に利用することができる。
また、半導体チップに積層された配線基板には、ランドが設けられていないので、リードを最短距離で構築することができ、さらに、リードの幅及び厚みをコントロールできるため、半導体装置の高速化が可能となる。
また、配線基板に開口部を設けないように構成したことで、封止体内に気泡が残留するのを低減することができる。
また、半導体チップよりも配線基板の方が封止体との密着性が高いので、半導体装置の信頼性も向上する。
以下、本発明の実施形態である半導体装置について、図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態である半導体装置の概略構成を示す断面図である。また、図２は、本実施形態の半導体装置の概略構成を封止体を省略して示す斜視図である。
図１及び図２に示すように、本実施形態の半導体装置１Ａは、第１の配線基板２と、第１の配線基板２の一面２ａに搭載された第１の半導体チップ３と、第１の半導体チップ３に積層された第２の配線基板４と、第２の配線基板４に積層されたスペーサー５と、スペーサー５に積層された第２の半導体チップ６と、第２の半導体チップ６に積層された第３の配線基板７と、少なくとも第１の半導体チップ３、第２の配線基板４、第２の半導体チップ６及び第３の配線基板７を覆う封止体８と、第１の配線基板２の他面２ｂに設けられたランド９と、ランド９上に設けられた外部端子である金属ボール１０とを有した構成となっている。
第１の配線基板２は、所定の厚みを有した平面視略矩形の形状をしており、例えばガラスエポキシ基材からなる絶縁性の基材に、Ｃｕ等からなる所定の図示略の配線パターンが形成されたガラスエポキシ配線基板である。
第１の配線基板２の両面２ａ，２ｂには、絶縁性の保護膜であるソルダーレジスト２１が設けられており、配線パターンの一部がソルダーレジスト２１から露出されている。
そして、第１の配線基板２の一面２ａ側に設けられた配線パターンで、ソルダーレジスト２１から露出された部分には第１の接続パット２２が設けられている。
また、第１の接続パッド２２は、第１の配線基板２の対向する２辺に沿って複数個、所定の間隔で配置されている。
なお、第１の接続パッド２２は、後述する半導体チップのチップセレクト端子等の独立ピンに対応する第１の接続パッド２２ｂと、他の共通ピンに対応する第２の接続パッド２２ａとを含んでいる。
また、第１の配線基板２の他面２ｂ側に設けられた配線パターンで、ソルダーレジスト２１から露出された部分にはランド９が設けられている。
ランド９は、第１の配線基板２の他面２ｂに、所定の間隔で複数個、格子状に配置されている。
そして、第１の配線基板２の一面２ａ側に設けられた複数の第１の接続パッド２２と、それに対応する他面２ｂ側の複数のランド９とは、内部配線２３によりそれぞれ電気的に接続されている。
第１の半導体チップ３は、平面視略矩形で、第１の配線基板２の一面２ａの略中央部位に、絶縁性の接着材あるいはＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）等の固定部材２４を介して搭載されている。
また、第１の半導体チップ３は、一面３ａに所定の回路、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリ回路が形成されている。そして、第１の半導体チップ３の一面３ａの中央領域には、複数の第１の電極パッド２５が、例えば１列で配置されている。
第１の電極パッド２５は、チップセレクト端子等の独立ピンに対応するものと、他の共通ピンに対応するものとを含んでいる。
また、第１の半導体チップ３の一面３ａには、図示略の保護膜、例えばパッシベーション膜が配置されており、第１の電極パッド２５はパッシベーション膜から露出するように構成されている。
そして、第１の半導体チップ３の中央領域に配置された複数の第１の電極パッド２５上には、それぞれワイヤバンプ２６が配置されている。ワイヤバンプ２６には、例えばＡｕ等が用いられている。
また、第１の半導体チップ３の一面３ａには、第２の配線基板４がアンダーフィル材４１を介して積層されている。
第２の配線基板４は、所定の厚みを有した平面視略矩形の形状であり、例えば絶縁性のポリイミド樹脂等からなる基材の一面に、Ｃｕ等からなる所定の図示略の配線パターンを形成したフレキシブル配線基板である。
なお、第２の配線基板４の一面４ａの面積は、半導体チップ３の一面３ａの面積よりも小さく構成されている。そして、第２の配線基板４の一面４ａに対向する位置から見たときに、第２の配線基板４が第１の半導体チップ３の内側に配置されるように構成されている。
また、第２の配線基板４は、他面４ｂ上に第１の半導体チップ３の複数の第１の電極パッド２５と対応する位置に、複数の第２の接続パッド２７が設けられている。
すなわち、第２の配線基板４の他面４ｂの中央領域には、複数の第２の接続パッド２７が、例えば１列で配置されている。
また、第２の配線基板４には、一面４ａの中央領域から周辺領域に延びる複数の第１のリード２８が設けられている。
第１のリード２８の一端は、中央領域に延在しており、他面４ｂに設けられた第１の接続パッド２７に電気的に接続されており、第１のリード２８の他端は、周辺領域に設けられた第１のボンディングパッド２９に接続されている。
第１のボンディングパッド２９は、第２の配線基板４の対向する２辺に沿った周辺領域に、それぞれ配置されている。
なお、第１のリード２８には、テスト用ランド３０が設けられている。
また、第２の配線基板４の両面４ａ，４ｂには、絶縁性の図示略の保護膜、例えばソルダーレジストが配置されており、第２の接続パッド２７、テスト用ランド３０及び第１のボンディングパッド２９が露出するように構成されている。
また、第１の半導体チップ３の第１の電極パッド２５と、それに対応する第２の配線基板４の第２の接続パッド２７とは、それぞれワイヤバンプ２６により電気的に接続されている。
また、第１の半導体チップ３の一面３ａと、第２の配線基板４の他面４ｂとの間には、絶縁性の接着部材、例えばアンダーフィル材４１が配置されている。
このアンダーフィル材４１により、第２の配線基板４が第１の半導体チップ３の一面３ａ上に固定される。加えて、第１の電極パッド２５とそれに対応する第２の接続パッド２７とのワイヤバンプ２６による電気的接合部が保護されることとなる。
第２の配線基板４の一面４ａの周辺領域に設けられた第１のボンディングパッド２９は、第１の配線基板２の対応する第１の接続パッド２２と、導電性の第１のワイヤ４２にて電気的に接続されている。第１のワイヤ４２には、例えばＡｕ等が用いられる。
第２の配線基板４の一面４ａ中央領域には、適宜の絶縁性の接着部材４３を介して所定の厚みを有するスペーサー５が配置されている。また、スペーサー５上に絶縁性の接着材あるいはＤＡＦ等の固定部材２４を介して、第２の半導体チップ６が配置されている。
スペーサー５には、例えばＳｉ基板が用いられるが、第１のワイヤ４２が配置されるスペースを確保できる材料及び構成であれば、どのような材料及び構成が用いられてもよい。
なお、第２の配線基板４の一面４ａには、テスト用ランド３０及び第１のボンディングパッド２９以外の部分に絶縁性の保護膜である図示略のソルダーレジストが設けられており、また、絶縁性の接着部材４３を介してスペーサー５が搭載されているので、第１のリード２８がショートすることはない。
第２の半導体チップ６は、第１の半導体チップ３と同一の構成であり、一面６ａに所定の回路、例えばＤＲＡＭ等のメモリ回路が形成され、一面６ａの中央領域に、複数の第２の電極パッド４４が、例えば１列に配置されている。
第２の電極パッド４４は、第１の半導体チップ３と同様に、チップセレクト端子等の独立ピンに対応する第２の電極パッド４４と、他の共通ピンに対応する第２の電極パッド４４とを含んでいる。
また、第２の半導体チップ６の一面６ａには、図示略の保護膜、例えばパッシベーション膜が設けられており、第２の電極パッド４４は、このパッシベーション膜から露出されるように構成されている。
また、第１の半導体チップ３と同様に、第２の半導体チップ６の一面６ａ上には、第３の配線基板７が搭載されている。
第３の配線基板７も、第１の半導体チップ３に搭載された第２の配線基板４と同一の構成であり、第３の配線基板７の他面７ｂに設けられた第３の接続パッド４９が、対応する第２の半導体チップ６に設けられた第２の電極パッド４４とワイヤバンプ２６を介して電気的に接続されている。
また、第３の配線基板７の一面７ａの中央領域４５に設けられた第２のリード４６も、第１のリード２８と同様に構成されている。
そして、第３の配線基板７の一面７ａの周辺領域に設けられた第２のボンディングパッド４７は、同一の機能を有する第２の配線基板４の周辺領域に設けられた第１のボンディングパッド２９の上部に配置されている。
これにより、第１の半導体チップ３と第２の半導体チップ６の配線を、等長配線化することができる。
また、第３の配線基板７の周辺領域に設けられた第２のボンディングパッド４７は、対応する第１の配線基板２に設けられた第１の接続パッド２２と、導電性の第２のワイヤ４８によって電気的に接続されている。第２のワイヤ４８には、例えばＡｕ等が用いられる。
さらに、第１の半導体チップ３と第２の半導体チップ６は同一機能の回路であり、共通化できる第１の電極パッド２５及び第２の電極パッド４４に対応する第１のワイヤ４２と第２のワイヤ４８は、それぞれ同一の第１の接続パッド２２ａに接続されている。チップセレクト等の共通化できない第１の電極パッド２５及び第２の電極パッド４４に対応する第１のワイヤ４２と第２のワイヤ４８はそれぞれ、第１の配線基板２の異なる第１の接続パッド２２ｂに接続される。
第１の配線基板２の一面２ａには封止体８が形成されており、少なくとも第１の半導体チップ３、第２の配線基板４、第２の半導体チップ６、第３の配線基板７、第１のワイヤ４２及び第２のワイヤ４８を覆うように構成されている。
封止体８には、絶縁性の熱硬化性樹脂、例えばエポキシ樹脂が用いられる。
第１の配線基板２の他面２ｂには複数のランド９が設けられている。
また、ランド９には、マザーボードへの実装用の接着材料等の外部端子となる金属ボール１０が配置されている。金属ボール１０には、例えば半田等が用いられる。
本実施形態の半導体装置１Ａは、中央領域に第１の電極パッド２５が設けられた第１の半導体チップ３の一面３ａ上に、第１の電極パッド２５と対応する位置に第２の接続パッド２７が設けられた第２の配線基板４を積層した構成を採用した結果、第１の半導体チップ３の一面３ａの上部空間を有効に活用することができる。
すなわち、第１の半導体チップ３に積層された第２の配線基板４には、第２の接続パッド２７と電気的に接続された周辺領域に延在する第１のリード２８が設けられているので、中央領域にワイヤ等を配置する必要がない。
これにより、半導体チップの上部空間、特に中央領域の上部空間を有効に利用することができ、スペーサー５を介して第２の半導体チップ６を積層することもできる。
また、同様に第２の半導体チップ６に第３の配線基板７が積層された結果、第２の半導体チップ６の一面６ａの上部空間も有効に活用することができる。
このようにすることで、半導体チップを複数積層することが可能となり、半導体装置の高機能化あるいは大容量化を図ることができる。例えば、中央領域に電極パッドを有する半導体チップを３段以上に配置することもできる。
また、配線基板４，７には、ランドが設けられていないので、リード２８，４６を最短距離で構築することができ、さらに、リード２８，４６の幅及び厚みをコントロールできるため、半導体装置１Ａの高速化が可能となる。
また、配線基板４，７に開口部を設けないように構成したことで、封止体８内に気泡が残留するのを防ぐことができる。
また、半導体チップよりも配線基板の方が封止体との密着性が高いので、半導体装置１Ａの信頼性も向上する。
また、リード２８，４６には、テスト用ランド３０が設けられているので、選別テスト後の良品の半導体チップを搭載できるため、半導体装置１Ａの歩留まりを向上することができる。
また、周辺領域にボンディングパッド２９，４７を設けた配線基板４，７を、半導体チップ３，６に積層したことにより、配線基板４，７と接続するワイヤ４２，４８の長さを短くすることができる。
これにより、ワイヤ４２，４８間或いはワイヤ４２，４８と半導体チップ３，６の端部との接触を抑制できる。
さらに、ワイヤ４２，４８の長さを短くしたことにより、第１の配線基板２に設けられた第１の接続パッド２２の位置を、第１の半導体チップ３の近くに配置することができる。
従来、ワイヤの長さが長いことから、ワイヤの弛み等が大きく、半導体チップの端部との接触を避けるために半導体チップから一定程度離間した位置に接続パッドを設ける必要があった。
本実施形態では、ワイヤ４２，４８の長さを短くすることができたので、ワイヤ４２，４８の弛みを小さくすることができ、第１の接続パッド２２の位置を第１の半導体チップ３の近くに配置することができるようになった。
これにより、第１の配線基板２を小型化することができ、半導体装置１Ａの小型化にもつながる。
また、第１の半導体チップ３及び第２の半導体チップ６と第２の配線基板４及び第３の配線基板７を、それぞれワイヤバンプ２６によりフリップチップ接続するように構成したことで、半導体装置の薄型化及び電気特性を向上できる。
さらに、第１の半導体チップ３と第２の半導体チップ６の共通化できる第１の電極パッド２５及び第２の電極パッド４４を、リード２８，４６及びワイヤ４２，４８を介して、同一の第１の接続パッド２２ａに共通接続するように構成したことで、半導体装置１Ａの小型化及び配線の簡略化を図ることができる。
なお、図１１は、本実施形態の半導体装置１Ａをモジュール基板に実装した実装構造を示す断面図である。
図１１に示すように、モジュール基板８４に複数の半導体装置１Ａと制御用半導体装置８５を組み込むことで、メモリモジュール８６が形成されている。
本発明では、半導体装置１Ａの小型・大容量化が図れたため、半導体装置１Ａを実装するメモリモジュール８６の小型・大容量化が可能となる。
次に、本実施形態の半導体装置１Ａの製造方法について説明する。
図３は、第２の配線基板４を搭載した第１の半導体チップ３の製造フローを示す断面工程図で、図４は、第２の配線基板４を搭載した第１の半導体チップ３の概略構造を示す斜視図である。また、図５は、第１の半導体チップ３を選別テストする様子を示す断面図で、図６及び図７は、本実施形態の半導体装置１Ａの製造フローを示す断面工程図である。
以下、図３及び図４を用いて、第２の配線基板４を搭載した第１の半導体チップ３の製造方法について説明する。
なお、第３の配線基板７を搭載した第２の半導体チップ６の製造方法は、これと同様なので説明は省略する。
まず、半導体装置１Ａの製造に用いられる半導体ウエハ６１は、例えば単結晶引き上げ法等により形成されたシリコンのインゴットを、スライスして得られる円盤状の基板の一面に、拡散等の工程を通じて、所望の図示略の回路及び電極パッドを形成したものである。
半導体ウエハ６１のそれぞれの第１の半導体チップ３の間にはダイシングライン６２が配置されている。また、半導体ウエハ６１上のそれぞれの第１の半導体チップ３は、中央領域に複数の第１の電極パッド２５が形成されている。
このような複数の第１の半導体チップ３が形成された半導体ウエハ６１が準備される。
次に、半導体ウエハ６１は、図３（ａ）に示すように、それぞれの第１の半導体チップ３の第１の電極パッド２５上に、導電性のワイヤバンプ２６を形成する。
ワイヤバンプ２６は、例えば図示略のワイヤボンディング装置を用いて、Ａｕ等の導電性のワイヤの先端を溶融させてボールを形成した後、ボールを電極パッド上に超音波熱圧着し、ワイヤの後端を引き切ることで形成される。
次に、半導体ウエハ６１に図示略のマスクを搭載し、図３（ｂ）に示すように、それぞれの第１の半導体チップ３の中央領域に絶縁性の接着部材であるアンダーフィル材４１を塗布供給する。
次に、図３（ｃ）に示すように、半導体ウエハ６１の第１の半導体チップ３上に、それぞれ第２の配線基板４を搭載する。
第２の配線基板４は、平面視略矩形で、例えばポリイミド基材を用いたフレキシブル配線基板であり、絶縁性のポリイミド樹脂等からなる基材の一面に、Ｃｕ等からなる所定の配線パターンを形成した基板である。
また、第２の配線基板４は、第１の半導体チップ３の複数の第１の電極パッド２５にそれぞれ対応し、他面４ｂ側の中央領域に複数の第２の接続パッド２７が配置されている。
また、第２の配線基板４は、図４に示すように、中央領域４５から周辺領域に延びる複数の第１のリード２８を有している。
第１のリード２８の一端は、中央領域に延在しており、他面４ｂの接続パッド２７に電気的に接続されている。また、第１のリード２８の他端は、周辺領域に延在しており、それぞれ第１のボンディングパッド２９に接続されている。
第１のボンディングパッド２９は、第２の配線基板４の対向する２辺に沿った周辺領域に、それぞれ配置されている。
また、それぞれの第１のリード２８には、テスト用ランド３０が配置されている。
第２の配線基板４の両面４ａ，４ｂには、絶縁性の図示略の保護膜、例えばソルダーレジストが配置されており、第２の接続パッド２７、テスト用ランド３０及び第１のボンディングパッド２９が露出されるように構成されている。
なお、第２の配線基板４は、第１の半導体チップ３の面積より小さく構成されており、例えばダイシングライン６２から少なくとも５０μｍ〜１００μｍ程度離間して配置される。
すなわち、第２の配線基板４の一面４ａに対向する位置から見たときに、第２の配線基板４が、第１の半導体チップ３の内側に配置されている。
これにより、半導体ウエハ６１の複数の第１の半導体チップ３に第２の配線基板４を搭載する際に、隣接する第１の半導体チップ３の第２の配線基板４に接触する恐れがなくなり、第２の配線基板４の搭載が容易となる。
そして、第２の配線基板４を、図示略のボンディング装置を用いて、他面４ｂに設けられた第２の接続パッド２７を対応する第１の電極パッド２５に熱圧着することで、第１の半導体チップ３上に搭載する。
これにより、第１の半導体チップ３の中央領域に供給されているアンダーフィル材４１が広がり、第１の半導体チップ３と第２の配線基板４との間に配置される。
次に、半導体ウエハ６１を、図３（ｄ）に示すように、個々の第１の半導体チップ３毎に切断分離する。
具体的には、半導体ウエハ６１を、例えばダイシングテープ６３を貼り渡した図示略のリング状の支持部材に保持した状態で、図示略のダイシング装置にセットし、高速回転のダイシングブレードによりフルカット切断する。
これにより、個々の第１の半導体チップ３毎に切断分離される。
ここで、第２の配線基板４は、第１の半導体チップ３上にダイシングライン６２から５０〜１００μｍ程度、離間して配置されているため、ダイシング時に第２の配線基板４がダイシングブレードに接触することはない。
これにより、ダイシングブレードの接触によって第２の配線基板４が剥がれる恐れが無くなり、良好にダイシングできる。
また、半導体ウエハ６１の切断領域にアンダーフィル材４１を設けない構造としているため、アンダーフィル材４１に含まれるフィラーに起因するダイシングブレードの磨耗を防止することができ、ダイシングブレードの消耗を抑制できる。
切断分離後は、ダイシングテープ６３にＵＶ（Ｕｌｔｒａｖｉｏｌｅｔ）光を照射することで、ダイシングテープ６３の粘着力を低下させる。
その後、図示略のピックアップ装置の突き上げ手段により、ダイシングテープ６３の裏面から第１の半導体チップ３を突き上げ、ダイシングテープ６３から剥離させる。
このようにして図４に示すような第２の配線基板４を搭載した第１の半導体チップ３が得られる。
次に、第２の配線基板４を搭載した第１の半導体チップ３は、図５に示すように選別テスト用のソケット６４に搭載される。そして、テスト用ランド３０にソケット６４のコンタクトピン６５を電気的に接続し、第２の配線基板４を搭載した第１の半導体チップ３の選別テストを行う。
これにより、良品の第２の配線基板４を搭載した第１の半導体チップ３のみが得られる。
次に、図６及び図７を用いて、本実施形態の半導体装置１Ａの製造方法について説明する。
図６（ａ）に示すように、本実施形態の半導体装置１Ａの製造に用いられる配線母基板６６は、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ）方式で処理されるものであり、平面視略矩形の板状で、複数の製品形成部６７がマトリクス状に配置されている。
製品形成部６７は、ダイシングライン６８で切断分離した後に、第１の配線基板２となる部位である。
配線母基板６６は、例えば厚さ０．２５ｍｍのガラスエポキシ基板からなっており、両面に所定の図示略の配線が設けられ、その外側の一部に図示略の絶縁膜、例えばソルダーレジストが積層された構成となっている。
配線母基板６６の製品形成部６７の一面６７ａに設けられた配線で、ソルダーレジストから露出された部位には、それぞれ複数の第１の接続パッド２２が配置されている。
また、製品形成部６６の他面６７ｂに設けられた配線で、ソルダーレジストから露出された部位には、それぞれ複数のランド９が格子状に配置されている。
そして、第１の接続パッド２２とこれに対応するランド９は、内部配線２３によりそれぞれ電気的に接続されている。
また、マトリックス状に配置された製品形成部６７の周囲の領域には、枠部６９が設けられている。枠部６９には、所定の間隔で図示略の位置決め孔が設けられ、搬送・位置決めが可能に構成されている。
また、配線母基板６６の製品形成部６７間はダイシングライン６８となる。
このようにして配線母基板６６が準備される。
次に、配線母基板６６は、図示略のダイボンディング装置により、配線母基板６６の製品形成部６７の一面６７ａの中央位置に、図４に示した第２の配線基板４を搭載した第１の半導体チップ３の他面３ｂを、絶縁性の接着材あるいはＤＡＦ等の図１に示す固定部材２４を介して接着固定することで搭載する。
次に、配線母基板６６は、図６（ａ）に示すように、第２の配線基板４の一面４ａの周辺領域に設けられた複数の第１のボンディングパッド２９と、配線母基板６６の製品形成部６７の第１の接続パッド２２とを、導電性の第１のワイヤ４２により結線することで電気的に接続する。
第１のワイヤ４２は、図示略のワイヤボンディング装置を用いて、例えばＡｕ等の導電性のワイヤの先端を溶融させてボール部を形成した後、ボール部を第２の配線基板４の第１のボンディングパッド２９に超音波熱圧着することで接続する。その後、所定のループ形状を形成し、対応する製品形成部６７の第１の接続パッド２２上に後端を超音波熱圧着することで形成する。
このように、第１の半導体チップ３に搭載した第２の配線基板４の全ての第１のボンディングパッド２９と、製品形成部６７の対応する第１の接続パッド２２とを第１のワイヤ４２により結線する。
ここで、第２の配線基板４の周辺部位に第１のボンディングパッド２９を設けたことで、配線母基板６６の製品形成部６７へ接続する第１のワイヤ４２の長さを短くすることができ、ワイヤ間或いはワイヤと第１の半導体チップ３の端部との接触を抑制できる。
さらに、第１のワイヤ４２の長さを短くしたことで、第１の接続パッド２２の位置を、第１の半導体チップ３の近くに設けることができ、製品形成部６７を小型化することができる。
次に、図６（ｂ）に示すように、第２の配線基板４の一面４ａの中央領域にスペーサー５を適宜の絶縁性の図１に示す接着部材４３を介して接着固定する。
スペーサー５には、例えばＳｉ基板が用いられるが、第２の配線基板４と第２の半導体チップ６との間に、第１のワイヤ４２が配置されるスペースを確保できる材料及び構成であれば、どのような材料及び構成でも良い。
次に、図６（ｃ）に示すように、図示略のダイボンディング装置により、第２の配線基板４に搭載されたスペーサー５上に、第３の配線基板７を搭載した第２の半導体チップ６の他面６ｂを、絶縁性の接着材あるいはＤＡＦ等の図１に示す固定部材２４を介して接着固定する。
なお、本実施形態では、第１の半導体チップ３と第２の半導体チップ６は同一の機能を有する半導体チップである。
次に、配線母基板６６は、第２の配線基板４と同様に、第３の配線基板７の一面７ａの周辺領域に設けられた複数の第２のボンディングパッド４７と、配線母基板６６の製品形成部６７の第１の接続パッド２２とを、導電性の第２のワイヤ４８により結線することで電気的に接続する。
なお、第１の半導体チップ３と第２の半導体チップ６は、同一機能の回路であり、共通化できる第１の電極パッド２５及び第２の電極パッド４４に対応する第１のワイヤ４２及び第２のワイヤ４８は、製品形成部６７の同一の図２に示す第１の接続パッド２２ａに接続される。また、チップセレクト等の共通化できない第１の電極２５パッド及び第２の電極パッド４４に対応する第１のワイヤ４２と第２のワイヤ４８は、それぞれ異なる図２に示す第１の接続パッド２２ｂに接続される。
次に、図６（ｄ）に示すように、配線母基板６６の製品形成部６７を一体的に覆うように、例えば熱硬化性のエポキシ樹脂等の絶縁性の封止樹脂からなる封止体８を形成する。
封止体８は、例えば図示略のトランスファーモールド装置の上型と下型からなる成型金型で、配線母基板６６を型閉めし、ゲートから上型と下型により形成したキャビティ内に封止樹脂を圧入する。
そして、キャビティ内に封止樹脂が充填された後、熱硬化することで、少なくとも第１の半導体チップ３、第２の配線基板４、第２の半導体チップ６、第３の配線基板７、第１のワイヤ４２及び第２のワイヤ４８を覆う封止体８を形成する。
なお、第２の半導体チップ６の一面６ａ上には第３の配線基板７が配置されているため、封止体８との密着性を向上することができ、半導体装置１Ａの信頼性向上に寄与できる。
次に、図７（ａ）に示すように、配線母基板６６の製品形成部６７の他面６７ｂに設けられた複数のランド９に外部端子である金属ボール１０を搭載する。金属ボール１０には、例えば半田ボール等が用いられる。
具体的には、製品形成部６７の他面６７ｂに格子状に配置された複数のランド９に合せて、複数の吸着孔を形成した図示略のマウントツールにより、半田からなる金属ボール１０を吸着孔に保持する。そして、保持された金属ボール１０を、フラックスを介してランド９上に一括載置する。
金属ボール１０を載置した後、配線母基板６６を所定温度でリフローすることで、ランド９上に半田ボール１０が搭載される。
次に、図７（ｂ）に示すように、図示略のダイシング装置により、配線母基板６６をダイシングライン６８で切断し、製品形成部６７（第１の配線基板２）毎に切断分離する。
具体的には、まず、配線母基板６６の封止体８をダイシングテープ７０に接着し、ダイシングテープ７０によって配線母基板６６を支持する。
そして、配線母基板６６を図示略のダイシングブレードにより、縦横にダイシングライン６８で切断して配線母基板を個片化する。
個片化完了後、ダイシングテープ７０からピックアップすることで、図１に示すような半導体装置１Ａが得られる。
［第２の実施形態］
図８は、本発明の第２の実施形態の半導体装置の概略構成を示す断面図である。図９は、本実施形態の半導体装置の概略構成を示す斜視図である。
本実施形態の半導体装置１Ｂは、第２の配線基板４及び第３の配線基板７に設けられたボンディングパッドの配置を変更した実施形態であり、第１の実施形態と同様な構成については説明を省略する。
本実施形態の半導体装置１Ｂにおいては、第２の配線基板４の隣接する２辺の周辺領域に、第１のボンディングパッド８１が設けられている。また、同様に第３の配線基板７の隣接する２辺の周辺領域に、第２のボンディングパッド８２が設けられている。
そして、図８及び図９に示すように、第２の配線基板４の上には、スペーサーを介さず固定部材２４を介すのみで、第３の配線基板７が積層された第２の半導体チップ６が搭載されている。
なお、第２の半導体チップ６は、平面方向に１８０度回転させて搭載されるように構成されている。
また、第１のボンディングパッド８１が、第３の配線基板７の一面７ａに対向する位置から見たときに、第２の半導体チップ６ないし第３の配線基板７と重なり合わない位置に配置されるように構成されている。
本実施形態では、上記構成を採用した結果、第１のボンディングパッド８１と第２のボンディングパッド８２が４方向に配置されるように構成される。
これにより、第１の実施形態と同様の効果が得られると共に、本実施形態では、第１の半導体チップ３上に、スペーサー５を用いることなく、第２の半導体チップ６を搭載することができる。スペーサー５を用いないため半導体装置１Ｂをさらに薄型化できる。
また、第１のボンディングパッド８１及び第２のボンディングパッド８２を、隣接する２辺の周辺領域に配置すると共に、第２の半導体チップ６と平面方向に１８０度回転搭載することで、同様にスペーサー等を用いず、３段以上の半導体チップを積層することが可能となる。
［第３の実施形態］
図１０は、本発明の第３の実施形態の半導体装置の概略構成を示す断面図である。
なお、本実施形態は、第１の実施形態の変形例であり、同様の部分については説明を省略する。
本実施形態の半導体装置１Ｃは、図１０に示すように、第１の半導体チップ３の面積より第２の配線基板４の面積が大きくなるように構成されている。
そして、第２の配線基板４の一面４ａに対向する位置から見たときに、第１の半導体チップ３が、第２の配線基板４によって隠される位置に配置されている。
なお、第２の半導体チップ６及び第３の配線基板７も同様な構成とする。
本実施形態では、上記構成を採用した結果、第１の実施形態と同様の効果が得られると共に、半導体チップ３，６の端部とワイヤ４２，４８との接触を防ぐと共に、半導体チップ３，６の端部を保護することができる。これにより、半導体チップ３，６の端部にカケ等が発生するのを防ぐことができる。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、複数の半導体チップを搭載した半導体装置について説明したが、図１２に示すように単体の半導体装置に適用しても良い。
また、配線基板が積層された半導体チップを複数個積層した場合について説明したが、図１３に示すように、下側の半導体チップ８３が、配線基板の積層されていない半導体チップであっても構わない。
また、半導体チップ積層する配線基板としてフレキシブル配線基板を用いた場合について説明したが、ガラスエポキシ配線基板等を用いても良い。
さらに、同一の機能を有する半導体チップを積層する場合について説明したが、異なる半導体チップを積層するように構成しても良い。
本発明は、半導体装置を製造する製造業において幅広く利用することができる。
図１は、本発明の第１の実施形態である半導体装置の概略構成を示す断面図である。 図２は、本発明の第１の実施形態である半導体装置の概略構成を封止体を省略して示す斜視図である。 図３は、配線基板を搭載した半導体チップの製造フローを示す断面工程図である。 図４は、配線基板を搭載した半導体チップの概略構成を示す斜視図である。 図５は、配線基板を搭載した半導体チップを選別テストする様子を示す断面図である。 図６は、本発明の第１の実施形態である半導体装置の製造フローを示す断面工程図である。 図７は、本発明の第１の実施形態である半導体装置の製造フローを示す断面工程図である。 図８は、本発明の第２の実施形態である半導体装置の概略構成を示す断面図である。 図９は、本発明の第２の実施形態である半導体装置の概略構成を封止体を省略して示す斜視図である。 図１０は、本発明の第３の実施形態である半導体装置の概略構成を示す断面図である。 図１１は、本発明の第１の実施形態である半導体装置をモジュール基板に実装した実装構造を示す断面図である。 図１２は、本発明を適用した配線基板を積層した半導体チップを１つだけ用いた半導体装置を示す断面図である。 図１３は、本発明を適用した下側の半導体チップに配線基板が積層されていない半導体装置を示す断面図である。
符号の説明
１Ａ，１Ｂ，１Ｃ・・・半導体装置、２・・・第１の配線基板、２ａ・・・第１の配線基板の一面、３・・・第１の半導体チップ、３ａ・・・第１の半導体チップの一面、４・・・第２の配線基板、４ａ・・・第２の配線基板の一面、４ｂ・・・第２の配線基板の他面、５・・・スペーサー、６・・・第２の半導体チップ、６ａ・・・第２の半導体チップの一面、７・・・第３の配線基板、７ａ・・・第３の配線基板の一面、８・・・封止体、９・・・ランド、２２・・・第１の接続パッド、２５・・・第１の電極パッド、２７・・・第２の接続パッド、２８・・・第１のリード、２９・・・第１のボンディングパッド、３０・・・テスト用ランド、４４・・・第２の電極パッド、４５・・・中央領域、４６・・・第２のリード、４７・・・第２のボンディングパッド、４９・・・第３の接続パッド

Claims (9)

  1. 第１の配線基板と、
    該第１の配線基板の一面上に搭載され、一面の中央領域内に電極パッドが設けられた半導体チップと、
    該半導体チップの一面上に積層され、他面上に前記電極パッドと対応する位置に接続パッドが設けられた第２の配線基板と、
    一端が前記接続パッドに接続され、他端が第２の配線基板の一面上の周辺領域に延在するリードと、を備えることを特徴とする半導体装置。
  2. 一面に複数の第１の接続パッドを有し、他面に前記第１の接続パッドと電気的に接続された複数のランドを有する第１の配線基板と、
    該第１の配線基板の一面上に搭載され、一面の中央領域内に第１の電極パッドが設けられた第１の半導体チップと、
    該第１の半導体チップの一面上に積層され、他面上に前記第１の電極パッドと対応する位置に第２の接続パッドが設けられた第２の配線基板と、
    一端が前記第１の接続パッドに接続され、他端が第２の配線基板の一面上の周辺領域に設けられた第１のボンディングパッドに接続された第１のリードと、
    該第２の配線基板の一面上に搭載され、一面の中央領域内に第２の電極パッドが設けられた第２の半導体チップと、
    該第２の半導体チップの一面上に積層され、他面上に前記第２の電極パッドと対応する位置に第３の接続パッドが設けられた第３の配線基板と、
    一端が前記第３の接続パッドに接続され、他端が第３の配線基板の一面上の周辺領域に設けられた第２のボンディングパッドに接続された第２のリードと、
    前記第１のボンディングパッドまたは前記第２のボンディングパッドと前記第１の接続パッドとを電気的に接続するワイヤと、
    少なくとも前記第１の半導体チップ、前記第２の配線基板、前記第２の半導体チップ、前記第３の配線基板及び前記ワイヤとを覆う絶縁性樹脂からなる封止体と、
    前記ランドに設けられた外部端子と、を備えることを特徴とする半導体装置。
  3. 前記第２の半導体チップが、スペーサーを介して前記第２の配線基板の一面上に積層されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記リードに、テスト用ランドが設けられていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記第１のボンディングパッドが、前記第３の配線基板の一面に対向する位置から見たときに、前記第２の半導体チップないし前記第３の配線基板と互いに重なり合わない位置に配置されていることを特徴とする請求項２ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記第２の配線基板の面積が、前記第１の半導体チップの面積よりも小さく構成されており、
    前記第２の配線基板の一面に対向する位置から見たときに、前記第２の配線基板が、前記第１の半導体チップ内側に配置されていることを特徴とする請求項２ないし請求項５のいずれか１項に記載の半導体装置。
  7. 前記第３の配線基板の面積が、前記第２の半導体チップの面積よりも小さく構成されており、
    前記第３の配線基板の一面に対向する位置から見たときに、前記第３の配線基板が、前記第２の半導体チップ内側に配置されていることを特徴とする請求項２ないし請求項６のいずれか１項に記載の半導体装置。
  8. 前記第２の配線基板の面積が、前記第１の半導体チップの面積よりも大きく構成されており、
    前記第２の配線基板の一面に対向する位置から見たときに、前記第１の半導体チップが、前記第２の配線基板によって隠される位置に配置されていることを特徴とする請求項２ないし請求項５のいずれか１項に記載の半導体装置。
  9. 前記第３の配線基板の面積が、前記第２の半導体チップの面積よりも大きく構成されており、
    前記第３の配線基板の一面に対向する位置から見たときに、前記第２の半導体チップが、前記第３の配線基板によって隠される位置に配置されていることを特徴とする請求項２ないし請求項５のいずれか１項または請求項８に記載の半導体装置。
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