[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2014216377A - 電子部品とその製造方法及び多層プリント配線板の製造方法 - Google Patents

電子部品とその製造方法及び多層プリント配線板の製造方法 Download PDF

Info

Publication number
JP2014216377A
JP2014216377A JP2013090389A JP2013090389A JP2014216377A JP 2014216377 A JP2014216377 A JP 2014216377A JP 2013090389 A JP2013090389 A JP 2013090389A JP 2013090389 A JP2013090389 A JP 2013090389A JP 2014216377 A JP2014216377 A JP 2014216377A
Authority
JP
Japan
Prior art keywords
electronic component
layer
insulating layer
main surface
surface side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013090389A
Other languages
English (en)
Inventor
閑野 義則
Yoshinori Kanno
義則 閑野
照井 誠
Makoto Terui
誠 照井
雅敏 國枝
Masatoshi Kunieda
雅敏 國枝
伊井明日香
Asuka Ii
明日香 伊井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2013090389A priority Critical patent/JP2014216377A/ja
Priority to CN201410160369.9A priority patent/CN104125706A/zh
Priority to US14/259,522 priority patent/US9433085B2/en
Publication of JP2014216377A publication Critical patent/JP2014216377A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • H05K1/0269Marks, test patterns or identification means for visual or optical inspection
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16Inspection; Monitoring; Aligning
    • H05K2203/166Alignment or registration; Control of registration
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】アライメントマークを正確に検出する。【解決手段】電子部品10aは、開口部15が形成された接着層12と、絶縁層13と、アライメントマーク14と、を有する。接着層12は、熱膨張率を小さくするために、接着性の樹脂材料にフィラーを混合した接着剤により形成されている。樹脂材料とフィラーの界面で乱反射が起こるため、接着層12は、光学的に不透明である。絶縁層13は、光学的に透明な層である。接着層12には、アライメントマーク14の下方において、開口部15が設けられる。【選択図】図2

Description

本発明は、電子部品とその製造方法及び多層プリント配線板の製造方法に関する。
近年、多層プリント配線板に実装されるICチップでは、リード端子の増加にともない、リード端子の配列間隔が小さくなりつつある。このため、ICチップのリード端子が接続されるパッドを、小さな配列間隔で、多層プリント配線板の表面に形成する必要がある。そこで、多層プリント配線板に、小さな配列間隔で、パッドを形成するための技術が種々提案されている(例えば特許文献1参照)。
特許文献1に開示される多層プリント配線板は、細かなピッチで導体パターンが形成された多層基板を内蔵する。そして、多層プリント配線板に実装されるICチップのリード端子は、内蔵された多層基板を介して、当該多層プリント配線板に形成された回路に電気的に接続される。この種の多層プリント配線板では、ICチップが実装される部分に、上記多層基板を配置することで、配線を部分的にファイン化することができる。このため、リード端子の配列間隔が小さなICチップを、精度よく実装することが可能となる。
国際公開第2007/129545号
多層プリント配線板に、別の多層基板などの電子部品を内蔵するためには、フリップチップボンダーを用いて、多層プリント配線板に対して電子部品を位置決めする必要がある。フリップチップボンダーによる位置決めは、電子部品に設けられたアライメントマークと、多層プリント配線板に設けられたアライメントマークを基準に行われる。このため、位置決めを正確に行うには、電子部品に形成されたアライメントマークを正確に検出することが重要となる。
しかしながら、電子部品のアライメントマークの表面は、電子部品を多層プリント配線板に接着するための接着剤などによって被覆されていることがある。この場合に、フリップチップボンダーが備えるカメラを用いて、アライメントマークを検出しようとすると、接着剤に含まれるフィラーに起因する乱反射が生じ、アライメントマークを正確に検出することができなくなるおそれがある。
本発明は、こうした実情に鑑みてなされたものであり、アライメントマークを正確に検出することを目的とする。
上記目的を達成するために、本発明の第1の観点に係る電子部品は、
光学的に不透明な接着剤からなり、開口部が形成された接着層と、
該接着層上に配置される絶縁層と、
該絶縁層上の前記開口部の上方に配置されるアライメントマークと、
を備える。
前記開口部は、前記絶縁層の外縁まで達することが好ましい。
前記電子部品は多層プリント配線板に搭載されるものであって、前記電子部品には前記多層プリント配線板の配線よりも配線ピッチの細かい配線が形成されていることが好ましい。
前記アライメントマークは、前記配線ピッチの細かい配線と同じ材料からなることが好ましい。
本発明の第2の観点に係る電子部品の製造方法は、
支持体を準備することと、
前記支持体の第1主面側に絶縁層を形成することと、
前記絶縁層の第1主面側に、アライメントマークを形成することと、
前記支持体を取り外すことと、
前記絶縁層の第2主面側に、光学的に不透明な接着剤により前記アライメントマークの下方に開口部が形成された接着層を設けることと、
を含む。
前記開口部は、前記接着剤を除去することにより形成されることが好ましい。
前記接着剤は、フォトリソグラフィにより除去されることが好ましい。
前記絶縁層の第1主面側に、前記アライメントマークとともに、前記電子部品が搭載される多層プリント配線板の配線よりも配線ピッチの細かい配線を形成することを含むことが好ましい。
本発明の第3の観点に係る多層プリント配線板の製造方法は、
上記第1の観点に係るいずれか1つの電子部品を搭載した多層プリント配線板の製造方法であって、
コア基板を準備することと、
該コア基板にスルーホール導体及び導体層を形成することと、
前記コア基板の両面に絶縁層と導体パターンを交互に積層してビルドアップ層を形成することと、
前記電子部品を前記ビルドアップ層の一方の所定位置に搭載することと、
前記電子部品を覆うように絶縁層を形成することと、
を含む。
また、多層プリント配線板の製造方法は、
上記第1の観点に係るいずれか1つの電子部品を搭載した多層プリント配線板の製造方法であって、
支持体及び該支持体の第1主面側に設けられるキャリア付き銅箔を準備することと、
前記キャリア付き銅箔の第1主面側にパッドを形成することと、
前記パッドの第1主面側に絶縁層と導体パターンを交互に積層してビルドアップ層を形成することと、
前記電子部品を前記ビルドアップ層の所定位置に搭載することと、
前記電子部品を覆うように絶縁層を形成することと、
前記支持体及び前記キャリア付き銅箔を取り外すことと、
を含む。
前記電子部品を前記ビルドアップ層の所定位置に搭載することは、
水平に保持された前記電子部品と、水平に載置された前記ビルドアップ層との間に、第1主面側カメラと第2主面側カメラとを有し水平面内を移動可能なカメラユニットを配置することと、
前記第1主面側カメラにより前記電子部品の前記アライメントマークを前記開口部を通して認識するとともに、前記第2主面側カメラにより前記ビルドアップ層に設けられたアライメントマークを認識することにより、前記ビルドアップ層に対する前記電子部品の相対位置を算出することと、
前記相対位置に基づいて前記電子部品を水平面内で移動させて前記ビルドアップ層の所定位置の第1主面側に位置させることと、
前記電子部品を水平面に垂直な方向に移動させて前記接着層を前記ビルドアップ層の所定位置に接着させることと、
を含むことが好ましい。
本発明によれば、電子部品に形成されたアライメントマークが、接着層に設けられた開口から露出する。したがって、アライメントマークを正確に検出することが可能となる。
本発明の実施形態に係る多層プリント配線板の全体構成を示す断面図と、その主要部分を示す拡大図である。 本発明の実施形態に係る電子部品を示す断面図である。 本発明の実施形態に係る電子部品を示す底面図である。 本発明の実施形態に係る電子部品の製造方法を示すフローチャートである。 支持体を準備する工程を説明するための図である。 絶縁層を形成する工程を説明するための図である。 図6の工程に続く工程を説明するための図である。 アライメントマークを形成する工程を説明するための図である。 図8の工程に続く工程を説明するための図である。 ビアホールを形成する工程を説明するための図である。 ビア導体及び導体層を形成する工程を説明するための図である。 導体パターンを形成する工程を説明するための図である。 支持体を剥離する工程を説明するための図である。 接着層を形成する工程を説明するための図である。 開口部を形成する工程を説明するための図である。 本発明の実施形態に係る多層プリント配線板の製造方法を示すフローチャートである。 コア基板を準備する工程を説明するための図である。 スルーホールを形成する工程を説明するための図である。 スルーホール導体を形成する工程を説明するための図である。 導体パターンを形成する工程を説明するための図である。 ビルドアップ層を形成する工程を説明するための図である。 電子部品を基板に搭載する工程を説明するための図である。 基板に対する電子部品の位置合わせの方法を示す概略図である。 電子部品を基板に搭載した状態を説明するための図である。 図22の工程に続く工程を説明するための図である。 本発明の実施形態の第1変形例に係る多層プリント配線板の全体構成を示す断面図と、その主要部分を示す拡大図である。 第1変形例に係る多層プリント配線板の製造方法を説明するための図である。 第1変形例に係る多層プリント配線板の製造方法を説明するための図である。 第1変形例に係る多層プリント配線板の製造方法を説明するための図である。 第1変形例に係る多層プリント配線板の製造方法を説明するための図である。 本発明の実施形態の第2変形例に係る多層プリント配線板の全体構成を示す断面図と、その主要部分を示す拡大図である。 第2変形例に係る多層プリント配線板の製造方法を説明するための図である。 第2変形例に係る多層プリント配線板の製造方法を説明するための図である。 第2変形例に係る多層プリント配線板の製造方法を説明するための図である。 本発明の実施形態の第1変形例に係る電子部品を示す底面図である。 本発明の実施形態の第2変形例に係る電子部品を示す底面図である。
以下、本発明の実施形態について、図面を参照して説明する。なお、理解を容易にするため、XYZ座標を設定し、適宜参照する。図中、矢印Zは、電子部品及び多層プリント配線板の主面(表裏面)の法線方向に相当する電子部品及び多層プリント配線板の積層方向(または電子部品及び多層プリント配線板の厚み方向)を指す。一方、矢印X及びYは、それぞれ積層方向に直交する方向(または各層の側方)を指す。電子部品及び多層プリント配線板の主面は、X−Y平面となる。また、電子部品及び多層プリント配線板の側面は、X−Z平面またはY−Z平面となる。
相反する法線方向を向いた2つの主面を、第1主面(+Z側の面)、第2主面(−Z側の面)という。すなわち、第1主面の反対側の主面が第2主面であり、第2主面の反対側の主面が第1主面である。
「光学的に透明」とは、対象とする光線の透過率が、例えば70%以上であることをいい、「光学的に不透明」とは、対象とする光線の透過率が、例えば70%未満であることをいう。「光線」には、可視光線、赤外線、紫外線が含まれる。一般に言われる「半透明」は、「光学的に不透明」に含まれる。
「めっき」とは、金属層を形成する工程のみならず、形成された金属及び金属層をも意味する。めっきには、無電解めっきや電解めっき等の湿式めっきの他、PVD(Physical Vapor Deposition)やCVD(Chemical Vapor Deposition)等の乾式めっきも含まれる。
導体パターンとは、導体回路を構成する配線(グランドも含む)や、パッド、ランド、ビア導体等を含む場合もあれば、導体回路を構成しない平板状パターン等である場合もある。
孔は貫通孔に限られず、非貫通の孔も含めて、孔という。孔には、ビアホール及びスルーホール等が含まれ、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体という。
本実施形態の多層プリント配線板100は、図1のX−Z断面に示されるように、コア基板120と、第1ビルドアップ層B1と、第2ビルドアップ層B2と、ソルダーレジスト層135と、ソルダーレジスト層132と、を有する。
第1ビルドアップ層B1は、導体パターン121と、絶縁層123と、ビア導体141bと、導体パターン125と、絶縁層127と、ビア導体143bと、導体パターン129と、絶縁層131と、ビア導体145bと、導体パターン133と、を有する。絶縁層131内には、電子部品10が搭載される。
コア基板120は、例えばガラスエポキシ樹脂(以下、「ガラエポ」という。)からなる。コア基板120には、例えばレーザ光によって穿設された孔140a(スルーホール)が形成される。コア基板120は、孔140aを例えば銅めっきで充填してなるスルーホール導体140bを有する。スルーホール導体140bは、第1主面側の前記導体パターン121と、第2主面側の導体パターン122とを電気的に接続する。
この導体パターン122を覆うように、絶縁層124が形成される。絶縁層124には、絶縁層124を貫通するビア導体142bが形成される。絶縁層124の第2主面側には、導体パターン126が形成される。導体パターン126は、ビア導体142bに接続される。導体パターン126を覆うように、絶縁層128が形成される。絶縁層128には、絶縁層128を貫通するビア導体144bが形成される。絶縁層128の第2主面側には、導体パターン130が形成される。導体パターン130は、ビア導体144bに接続される。これらの導体パターン122、絶縁層124、ビア導体142b、導体パターン126、絶縁層128、ビア導体144b、導体パターン130が、第2ビルドアップ層B2を構成している。
絶縁層128の第2主面側には、導体パターン130を露出する露出部132aを有するソルダーレジスト層132が形成される。導体パターン130の露出部分は、パッド136となる。
本実施形態の多層プリント配線板100の主要部A1を拡大して、図1の下方に示す。本実施形態の多層プリント配線板100においては、より詳しくは、コア基板120の第1主面側に形成される導体パターン121を覆うように、絶縁層123が形成される。絶縁層123には、絶縁層123を貫通するビア導体141bが形成される。絶縁層123の第1主面側には、導体パターン125が形成される。導体パターン125は、ビア導体141bに接続される。導体パターン125を覆うように、絶縁層127が形成される。絶縁層127には、絶縁層127を貫通するビア導体143bが形成される。
絶縁層127の第1主面側には、導体パターン129が形成される。導体パターン129は、ビア導体143bに接続される。また、絶縁層127の第1主面側には、電子部品10が搭載される。導体パターン129及び電子部品10を覆うように、絶縁層131が形成される。絶縁層131には、絶縁層131を貫通するビア導体145bが形成される。
本実施形態の、多層プリント配線板100に搭載される前の電子部品10aについて、図2を参照して説明する。図2は、図3の2−2断面図である。本実施形態の電子部品10aは、図2に示されるように、開口部15が形成された接着層12と、絶縁層13と、アライメントマーク14と、多層プリント配線板100の配線よりも配線ピッチの細かい配線(以下、単に「配線ピッチの細かい配線」ともいう。)11と、絶縁層16と、ビア導体16bと、導体パターン17と、を有する。
配線ピッチの細かい配線11と、アライメントマーク14とは、同じ材料、例えば銅めっきで絶縁層13上に形成されている。したがって、配線ピッチの細かい配線11とアライメントマーク14とを形成するには、同じ材料、例えば銅めっきからなる層を絶縁層13上に形成し、これをパターニングすればよい。これにより、製造工程が簡略化される。
電子部品10aは、平面形状(X−Y平面における形状)が略長方形である。2個のアライメントマーク14は、電子部品10aの対向する角部の近傍にそれぞれ配置されている(図3参照)。
接着層12は、熱膨張率(CTE)を小さくするために、接着性の樹脂材料にフィラーを混合した接着剤により形成されている。フィラーとしては、シリカフィラー、アルミナフィラー等の無機フィラーが好ましいと考えられる。ただし、無機フィラーではなく有機フィラーを用いてもよい。接着性の樹脂材料としては、エポキシ樹脂、ポリエステル樹脂、ビスマレイミドトリアジン樹脂(BT樹脂)、ポリイミド樹脂、フェノール樹脂、またはアリル化フェニレンエーテル樹脂(A−PPE樹脂)等を用いることができる。
樹脂材料とフィラーの界面で乱反射が起こるため、接着層12は、光学的に不透明である。絶縁層13は、光学的に透明な層である。接着層12には、アライメントマーク14の下方において、開口部15が形成される。
本実施形態の電子部品10aには、多層プリント配線板100の配線よりも配線ピッチの細かい配線11が形成されている。電子部品10aを、多層プリント配線板100の絶縁層131の内部に搭載することにより、配線を部分的にファイン化することができる。このため、最初に述べたように、リード端子の配列間隔が小さなICチップを、精度よく実装することが可能となる。
図1に示されるように、絶縁層131内に搭載された電子部品10においては、開口部15が消滅している。電子部品10の第1主面側に形成される導体パターン17には、ビア導体147bが接続される。上記ビア導体145bと、ビア導体147bの第1主面側には、導体パターン133が形成される。絶縁層131の第1主面側には、導体パターン133を露出する露出部135aを有するソルダーレジスト層135が形成される。導体パターン133の露出部分は、パッド137となる。
本実施形態の電子部品10aの底面図を、図3に示す。本実施形態において、電子部品10aの平面形状は、例えば長方形であり、その長辺の長さd1は例えば4〜50mmである。その短辺の長さd2は、例えば1〜20mmである。接着層12の厚さは、例えば3〜20μmである。絶縁層13の厚さは、例えば1〜10μmである。
図3に示されるように、電子部品10aの開口部15は、底面から見た場合にアライメントマーク14の全体が見えるような位置及び大きさに形成されている。アライメントマーク14の大きさは、例えば150〜500μmである。開口部15は、略円形であり、その径は例えば300〜700μmである。
次に、上記電子部品10aの製造方法について説明する。本実施形態では、電子部品10aが、図4に示されるような方法で製造される。
図4のステップS11では、図5に示されるように、支持体400が準備される。支持体400は、例えばガラスからなる。そして、支持体400上に、接着性を有する支持層402が形成される。
図4のステップS12では、支持体400上に、支持層402を介して、絶縁層13が形成される。
具体的には、図6に示されるように、支持層402の第1主面側に、絶縁層13が配置される。絶縁層13と支持層402とは、例えば加熱処理により接着される。この絶縁層13は、光学的に透明であり、例えば透明な樹脂からなる。透明な樹脂としては、例えばエポキシ樹脂、フェノール樹脂、ポリオール樹脂、ポリカーボネート樹脂等を用いることができる。
図4のステップS13では、絶縁層13の第1主面側に配線ピッチの細かい配線11及びアライメントマーク14が形成される。
具体的には、図7に示されるように、例えばサブトラクティブ法により、絶縁層13の第1主面側に導体層14aが形成される。なお、導体層14aを形成する方法は、サブトラクティブ法に限られるものではなく、フルアディティブ法やセミアディティブ(SAP)法も適用できる。続いて、図8に示されるように、例えばサブトラクティブ法により、導体層14aがパターニングされて、アライメントマーク14が形成されるとともに、配線ピッチの細かい配線11が形成される。なお、アライメントマーク14及び配線ピッチの細かい配線11を形成する方法は、サブトラクティブ法に限られるものではなく、フルアディティブ法やセミアディティブ法も適用できる。
図4のステップS14では、絶縁層16が形成される。
具体的には、図9に示されるように、配線ピッチの細かい配線11及びアライメントマーク14を覆うように、絶縁層13に絶縁層16が積層される。
図4のステップS15では、ビア導体16b及び導体層が形成される。
具体的には、図10に示されるように、例えばレーザ光が照射されて絶縁層16に孔16a(ビアホール)が形成される。孔16aは、配線ピッチの細かい配線11に到達する。続けて、図11に示されるように、例えば銅の無電解めっき及び電解めっきが行われ、孔16aが充填されてビア導体16bが形成され、絶縁層16に導体層1000が形成される。
図4のステップS16では、導体パターン17が形成される。
具体的には、図12に示されるように、例えばエッチングにより導体層1000がパターニングされて、導体パターン17が形成される。
図4のステップS17では、支持体400が取り外される。
具体的には、例えば加熱して支持層402を軟化させた後、X方向(またはY方向)に支持体400をスライドさせることにより、絶縁層13の第2主面から支持体400を剥離させる。支持体400を剥離させた断面を、図13に示す。絶縁層13から支持体400が剥離された後において、支持層402の一部が絶縁層13の第2主面上に残っている場合には、洗浄が行われ、その支持層402の一部が除去される。支持体400は、再利用することができる。
図4のステップS18では、接着層12が形成される。
具体的には、図14に示されるように、例えばラミネートにより、絶縁層13の第2主面側(下面)に、フィラーを含有する接着剤が塗布されて接着層12が形成される。この接着層12を構成する接着剤は、感光性を有している。これにより、次の開口部15を形成する工程において、開口部15を精密に所定位置に形成することができる。
図4のステップS19では、接着層12に開口部15が形成される。
具体的には、図15に示されるように、例えばフォトリソグラフィにより、アライメントマーク14の下方にあたる部分の接着層12の接着剤を、感光変性させる。そして、例えば除去液により、この感光変性部12aが除去されることにより、開口部15が形成される(図2参照)。
このように、本実施形態においては、接着層12が一旦均一に形成されてから、一部の接着剤が除去されることにより、開口部15が形成される。これにより、接着層12が均一な厚さに形成されるとともに、開口部15が所定位置に精度よく形成される。
このようにして、図2に示される本実施形態の電子部品10aが完成する。
本実施形態の製造方法は、電子部品10aの製造に適している。こうした製造方法であれば、アライメントマーク14と開口部15との位置ずれが抑制された、良好な電子部品10aが得られる。
次に、上記多層プリント配線板100の製造方法について説明する。本実施形態では、多層プリント配線板100が、図16に示されるような方法で製造される。
図16のステップS21では、図17に示されるように、コア基板120が準備される。コア基板120は、例えばガラエポからなる。具体的には、コア基板120の第1主面F1に金属箔、例えば銅箔3001が、第2主面F2に金属箔、例えば銅箔3002が、それぞれ貼り付けられた、両面銅箔積層板3000が準備される。
図16のステップS22では、スルーホール導体140b及び導体層が形成される。
具体的には、図17に示されるように、両面銅箔積層板3000の両面に例えばレーザ光を照射することにより、両面銅箔積層板3000を穿孔する。図18に示されるように、両面から形成された孔3003と孔3004は1つに繋がり、孔140a(スルーホール)となる。続いて、図19に示されるように、孔140a及び銅箔3001、3002に、例えば銅の無電解めっき及び電解めっき3003、3004を施すことにより、スルーホール導体140b及び導体層が形成される。そして、導体層が、例えばエッチングによりパターニングされる。これにより、図20に示されるように、コア基板120の第1主面F1に導体パターン121が、第2主面F2に導体パターン122が、それぞれ形成される。
図16のステップS23では、コア基板120の両面にそれぞれビルドアップ層が形成される。
具体的には、図21に示されるように、例えばフルアディティブ法、セミアディティブ(SAP)法、またはサブトラクティブ法などにより、コア基板120の第1主面側にビルドアップ層B1の一部(絶縁層123、ビア導体141b、導体パターン125、絶縁層127、ビア導体143b、導体パターン129)が形成される。同様にして、基板120の第2主面側にビルドアップ層B2及びソルダーレジスト層132が形成される。これにより、上記電子部品10aを搭載する基板100aが形成される。
図16のステップS24では、電子部品10aが上記ビルドアップ層B1の一部の、所定位置に搭載される。
具体的には、図22に示されるように、電子部品10aが基板100aの絶縁層127に、+Z方向から位置合わせされて接着される。
本実施形態における電子部品10aの位置合わせについて、図23を参照して説明する。図23に示されるように、フリップチップボンダーを用いた位置合わせにおいては、真空吸着装置200により水平に吸着保持された電子部品10aと、水平に置かれた基板100aとの間に、カメラユニット300が配置される。カメラユニット300は、第1主面と第2主面にCCDカメラを備えている。第1主面のCCDカメラは、矢印301の方向(+Z方向)を画像認識することができる。第2主面のCCDカメラは、矢印302の方向(−Z方向)を画像認識することができる。カメラユニット300は、矢印303に示されるように、X−Y平面に沿って移動することができる。
カメラユニット300がX−Y平面に沿って移動し、第1主面のCCDカメラがアライメントマーク14を認識し、第2主面のCCDカメラが基板100aの第1主面に設けられたアライメントマーク(図示省略)を認識する。これにより、基板100aに対する電子部品10aのX方向及びY方向の相対位置が算出される。この算出結果に基づいて、真空吸着装置200がX−Y平面に沿って移動し、電子部品10aが基板100aに対する所定の位置(座標(X,Y))に位置合わせされる。
このとき、電子部品10aに開口部15が形成されていないと、カメラユニット300の第1主面のCCDカメラは、光学的に不透明な接着層12を透してアライメントマーク14を撮像することになる。その結果、アライメントマーク14が滲んで、認識できない可能性がある。
本実施形態の電子部品10aにおいては、アライメントマーク14の下方に開口部15が形成されている。このため、カメラユニット300の第1主面のCCDカメラは、光学的に透明な絶縁層13のみを透して、アライメントマーク14を撮像する。したがって、アライメントマーク14が滲む恐れがなく、カメラユニット300が確実にアライメントマーク14を認識することができる。このようにして、電子部品10aが、基板100aに対する所定の位置に確実に位置合わせされる。
位置合わせが完了したら、カメラユニット300がX−Y平面に沿って移動し、電子部品10aと基板100aの外側に後退する。続いて、真空吸着装置200が−Z方向に移動して、電子部品10aが基板100aに押し付けられる。これにより、電子部品10aの接着層12が基板100aの第1主面に接着して、電子部品10aが基板100aに搭載される。なお、このとき、接着層12の接着剤が流動して開口部15を塞ぐため、接着層12はほぼ全面に亘って基板100aに密着する。このようにして、図24に示されるように、電子部品10が基板100aの所定位置に搭載される。
図16のステップS25では、ビルドアップ層B1が完成する。
具体的には、図25に示されるように、電子部品10を覆うように、絶縁層131が形成される。さらに、図1に示されるように、絶縁層131に、絶縁層131を貫通するビア導体145b、147bが形成され、ビア導体145b、147bに接続するように導体パターン133が形成される。これにより、ビルドアップ層B1が完成する。
図16のステップS26では、ソルダーレジスト層135が形成される。
具体的には、図1に示されるように、導体パターン133を覆うように、ソルダーレジスト層135が形成される。
図16のステップS27では、パッド137が形成される。
具体的には、図1に示されるように、ソルダーレジスト層135に、導体パターン133を露出するように、露出部135aが形成される。これにより、導体パターン133の露出部分がパッド137となる。
このようにして、図1に示される多層プリント配線板100が完成する。
本実施形態の製造方法は、多層プリント配線板100の製造に適している。こうした製造方法であれば、電子部品10が所定位置に正確に搭載された、良好な多層プリント配線板100が得られる。
次に、本実施形態の第1変形例に係る多層プリント配線板について説明する。図26のX−Z断面に示されるように、本実施形態の第1変形例に係る多層プリント配線板201は、ビルドアップ層B3と、ソルダーレジスト層235と、を有する。すなわち、多層プリント配線板201は、コア基板を有していないコアレス多層プリント配線板である。
ビルドアップ層B3は、パッド221と、絶縁層223と、ビア導体241bと、導体パターン225と、絶縁層227と、ビア導体243bと、導体パターン229と、絶縁層231と、ビア導体245bと、導体パターン233と、を有する。絶縁層231内には、電子部品10が搭載される。
絶縁層231の第1主面側には、導体パターン233を露出する露出部235aを有するソルダーレジスト層235が形成される。導体パターン233の露出部分は、パッド237となる。絶縁層223の第2主面側には、パッド221が露出する。なお、絶縁層223の第2主面側に、パッド221の一部を露出する露出部を有するソルダーレジスト層を形成してもよい。
本実施形態の第1変形例に係る多層プリント配線板201の主要部A2を拡大して、図26の下方に示す。多層プリント配線板201においては、より詳しくは、パッド221を覆うように、絶縁層223が形成される。絶縁層223には、絶縁層223を貫通するビア導体241bが形成される。絶縁層223の第1主面側には、導体パターン225が形成される。導体パターン225は、ビア導体241bに接続される。導体パターン225を覆うように、絶縁層227が形成される。絶縁層227には、絶縁層227を貫通するビア導体243bが形成される。
絶縁層227の第1主面側には、導体パターン229が形成される。導体パターン229は、ビア導体243bに接続される。また、絶縁層227の第1主面側には、電子部品10が搭載される。導体パターン229及び電子部品10を覆うように、絶縁層231が形成される。絶縁層231には、絶縁層231を貫通するビア導体245bが形成される。
図26に示されるように、絶縁層231内に搭載された電子部品10においては、開口部15が消滅している。電子部品10の第1主面側に形成される導体パターン17には、ビア導体247bが接続される。上記ビア導体245bと、ビア導体247bの第1主面側には、導体パターン233が形成される。絶縁層231の第1主面側には、導体パターン233を露出する露出部235aを有するソルダーレジスト層235が形成される。
上記多層プリント配線板201の製造方法について説明する。本実施形態の第1変形例に係る多層プリント配線板201は、以下に示されるような方法で製造される。
まず、図27に示されるように、支持体401が準備される。支持体401は、例えばガラエポからなる。そして、支持体401上に、接着性を有するキャリア付き銅箔403が形成される。続いて、キャリア付き銅箔403の上に、例えばフルアディティブ法やセミアディティブ(SAP)法により、パッド221が形成される。
続いて、図28に示されるように、パッド221の上に、例えばセミアディティブ法により、絶縁層223、ビア導体241b、導体パターン225、絶縁層227、ビア導体243b、導体パターン229が形成される。これにより、上記電子部品10を搭載する基板201aが形成される。続いて、電子部品10が上記ビルドアップ層B3の一部の、所定位置に搭載される。具体的には、図28に示されるように、電子部品10が基板201aの絶縁層227に、+Z方向から位置合わせされて接着される。なお、位置合わせは、上記多層プリント配線板100の場合と同様に、図23に示されるように、フリップチップボンダーを用いて実施される。
続いて、図29に示されるように、電子部品10及び導体パターン229を覆うように絶縁層227が形成される。さらに、ビア導体245b、ビア導体247b、導体パターン233が形成される。そして、支持体401及びキャリア付き銅箔403が除去される。これにより、図30に示されるように、ビルドアップ層B3の第2主面側に、パッド221が露出する。
続いて、ソルダーレジスト層235が形成される。具体的には、図26に示されるように、導体パターン233を覆うように、ソルダーレジスト層235が形成される。そして、ソルダーレジスト層235に、導体パターン233を露出するように、露出部235aが形成される。これにより、導体パターン233の露出部分がパッド237となる。
このようにして、図26に示される多層プリント配線板201が完成する。
本実施形態の第1変形例に係る製造方法は、多層プリント配線板201の製造に適している。こうした製造方法であれば、電子部品10が所定位置に正確に搭載された、良好な多層プリント配線板201(コアレス多層プリント配線板)が得られる。
次に、本実施形態の第2変形例に係る多層プリント配線板について説明する。本実施形態の第2変形例に係る多層プリント配線板301は、図31のX−Z断面に示されるように、コア基板320と、第1ビルドアップ層B5と、第2ビルドアップ層B6と、ソルダーレジスト層335と、ソルダーレジスト層332と、を有する。多層プリント配線板301においては、コア基板320の第1主面側に、直接、電子部品10が搭載される。
第1ビルドアップ層B5は、導体パターン321と、絶縁層323と、ビア導体341bと、導体パターン325と、絶縁層327と、ビア導体343bと、導体パターン329と、絶縁層331と、ビア導体345bと、導体パターン333と、を有する。
コア基板320は、例えばガラエポからなる。コア基板320には、例えばレーザ光によって穿設された孔340a(スルーホール)が形成される。コア基板320は、孔340aを例えば銅めっきで充填してなるスルーホール導体340bを有する。スルーホール導体340bは、第1主面側の前記導体パターン321と、第2主面側の導体パターン322とを電気的に接続する。
この導体パターン322を覆うように、絶縁層324が形成される。絶縁層324には、絶縁層324を貫通するビア導体342bが形成される。絶縁層324の第2主面側には、導体パターン326が形成される。導体パターン326は、ビア導体342bに接続される。導体パターン326を覆うように、絶縁層328が形成される。絶縁層328には、絶縁層328を貫通するビア導体344bが形成される。絶縁層328の第2主面側には、導体パターン330が形成される。導体パターン330は、ビア導体344bに接続される。これらの導体パターン322、絶縁層324、ビア導体342b、導体パターン326、絶縁層328、ビア導体344b、導体パターン330が、第2ビルドアップ層B6を構成している。
絶縁層328の第2主面側には、導体パターン330を露出する露出部332aを有するソルダーレジスト層332が形成される。導体パターン330の露出部分は、パッド336となる。
本実施形態の第2変形例に係る多層プリント配線板301の主要部A3を拡大して、図31の下方に示す。本実施形態の第2変形例に係る多層プリント配線板301においては、より詳しくは、コア基板320の第1主面側に導体パターン321が形成される。また、コア基板320の第1主面側には、電子部品10が搭載される。導体パターン321及び電子部品10を覆うように、絶縁層323が形成される。絶縁層323には、絶縁層323を貫通するビア導体341bが形成される。また、絶縁層323には、絶縁層323を貫通し、電子部品10の導体パターン17に接続されるビア導体347bが形成される。絶縁層323の第1主面側には、導体パターン325が形成される。導体パターン325は、ビア導体341b及びビア導体347bに接続される。導体パターン325を覆うように、絶縁層327が形成される。絶縁層327には、絶縁層327を貫通するビア導体343bが形成される。
絶縁層327の第1主面側には、導体パターン329が形成される。導体パターン329は、ビア導体343bに接続される。導体パターン329を覆うように、絶縁層331が形成される。絶縁層331には、絶縁層331を貫通するビア導体345bが形成される。
本実施形態の第2変形例に係る多層プリント配線板301の製造においては、図32に示されるように、まず、コア基板320に、例えばレーザ光によって穿設された孔340a(スルーホール)が形成される。続いて、孔340aが例えば銅めっきで充填されて、スルーホール導体340bが形成される。続いて、コア基板320の第1主面側に、前記導体パターン321が形成される。また、コア基板320の第2主面側に、前記導体パターン322が形成される。
続いて、図33に示されるように、電子部品10a(接着前の電子部品)が上記コア基板320の、所定位置に搭載される。具体的には、図33に示されるように、電子部品10aがコア基板320の第1主面側に、+Z方向から位置合わせされて接着される。なお、位置合わせは、上記多層プリント配線板100の場合と同様に、図23に示されるように、フリップチップボンダーを用いて実施される。
図34に、電子部品10がコア基板320に接着された状態が示される。後は、上述した多層プリント配線板100の製造方法と同様にして、第1ビルドアップ層B5及び第2ビルドアップ層B6が形成される。このようにして、多層プリント配線板301が製造される。
なお、本実施形態の第2変形例に係る多層プリント配線板301においては、コア基板320の第1主面側に3層の絶縁層を有する第1ビルドアップ層B5を形成し、第2主面側に2層の絶縁層を有する第2ビルドアップ層B6を形成した場合について説明した。これに限られるものではなく、図34に示される電子部品10が搭載されたコア基板320は、種々の積層構造を形成するのに用いることが可能である。
図3に示されるように、本実施形態の電子部品10aにおいては、開口部15の周囲全体に接着層12の接着剤が存在する。このため、上述した接着時に開口部15内の空気が逃げられず、接着層12中にボイドが形成される可能性がある。本実施形態の変形例に係る電子部品について、図35及び図36を参照して説明する。
図35に示されるように、本実施形態の第1変形例に係る電子部品30は、上記電子部品10aと同様に、開口部35が形成された接着層32と、絶縁層33と、アライメントマーク34と、を有する。電子部品30が上記電子部品10aと異なる点は、開口部35の形状である。開口部35は、電子部品30の対向する角部の近傍にそれぞれ形成される。ここで、開口部35は、絶縁層33の外縁にまで達している。
すなわち、絶縁層33の外縁のうち、開口部35の角部には、接着剤が存在していない。このため、電子部品30を基板に接着する際に、接着剤が開口部35の角部に向かって流動するとともに、開口部35内の空気が、開口部35の角部から逃げる。したがって、開口部35内の空気が接着層32内に取り残されるおそれが少ない。これにより、接着層32内にボイドが形成される事態を防止することができる。
図36に示されるように、本実施形態の第2変形例に係る電子部品40は、上記電子部品10a、30と同様に、開口部45が形成された接着層42と、絶縁層43と、アライメントマーク44と、を有する。電子部品40が上記電子部品10a、30と異なる点は、開口部45の形状である。開口部45は、接着層42の対向する角部を切り落とすようにそれぞれ形成されている。すなわち、開口部45は、絶縁層43の外縁にまで達している。
このように、絶縁層43の外縁のうち、開口部45の角部には、接着剤が存在していない。このため、電子部品40を基板に接着する際に、接着剤が開口部45の角部に向かって流動するとともに、開口部45内の空気が、開口部45の角部から逃げる。したがって、開口部45内の空気が接着層42内に取り残されるおそれが少ない。これにより、接着層42内にボイドが形成される事態を防止することができる。
以上、本発明の実施形態に係る電子部品とその製造方法及び多層プリント配線板の製造方法について説明したが、本発明は、上記実施形態に限定されるものではない。
電子部品の平面形状は、長方形に限定されるものではなく、用途に応じて任意の平面形状とすることができる。上記実施形態の製造方法においては、接着層12を一旦均一に形成してから、一部の接着剤を除去することによって、開口部15を形成する場合について説明した。これに限られるものではなく、接着層12を絶縁層13の第2主面側に形成すると同時に、開口部15が形成されるようにしてもよい。
上記実施形態の製造方法においては、接着剤を除去する方法として、フォトリソグラフィによる場合について説明した。これに限られるものではなく、例えば機械的な方法等、他の方法で接着剤を除去してもよい。フォトリソグラフィについては、感光部が変性して除去される場合について説明した。これに限られるものではなく、例えば感光部が硬化されて、非感光部が除去液によって除去される方法としてもよい。
その他の点についても、上記電子部品10a、30、40並びに多層プリント配線板100、201の構成、及びその構成要素の種類、性能、寸法、材質、形状、層数、または配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
絶縁層の材料も、少なくとも加熱硬化前に、光学的に透明なものであれば任意である。例えば絶縁層を構成する樹脂として、熱硬化性樹脂または熱可塑性樹脂を用いることができる。熱硬化性樹脂としては、エポキシ樹脂やポリイミドのほか、例えばBT樹脂、アリル化フェニレンエーテル樹脂(A−PPE樹脂)、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えばポリカーボネート樹脂、液晶ポリマー(LCP)、PEEK樹脂などを用いることができる。これらの材料は、例えば透明性、絶縁性、誘電特性、耐熱性、または機械的特性等の観点から、必要に応じて選ばれることが好ましい。アライメントマーク、導体パターン、絶縁層及び接着層は、異種材料からなる複数の層から構成されていてもよい。
電子部品の製造工程は、図4のフローチャートに示した順序や内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
多層プリント配線板の製造工程は、図16のフローチャートに示した順序や内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
10、10a、30、40 電子部品
11 配線ピッチの細かい配線
12、32、42 接着層
12a 感光変性部
13、16、33、43、123、124、127、128、131、223、227、231、323、324、327、328、331 絶縁層
14、34、44 アライメントマーク
14a、1000 導体層
15、35、45 開口部
16a、140a、340a 孔
16b、141b、142b、143b、144b、145b、147b、241b、243b、245b、247b、341b、342b、343b、344b、345b、347b ビア導体
100、201、301 多層プリント配線板
100a、201a 基板
120、320 コア基板
17、121、122、125、126、129、130、133、225、229、233、321、322、325、326、329、330、333 導体パターン
132、135、235、332、335 ソルダーレジスト層
132a、135a、235a、332a 露出部
136、137、221、237、336 パッド
140b、340b スルーホール導体
200 真空吸着装置
300 カメラユニット
400、401 支持体
402 支持層
403 キャリア付き銅箔
A1、A2、A3 主要部
B1、B5 第1ビルドアップ層
B2、B6 第2ビルドアップ層
B3 ビルドアップ層
F1 第1主面
F2 第2主面

Claims (11)

  1. 光学的に不透明な接着剤からなり、開口部が形成された接着層と、
    該接着層上に配置される絶縁層と、
    該絶縁層上の前記開口部の上方に配置されるアライメントマークと、
    を備える電子部品。
  2. 前記開口部は、前記絶縁層の外縁まで達する請求項1に記載の電子部品。
  3. 前記電子部品は多層プリント配線板に搭載されるものであって、前記電子部品には前記多層プリント配線板の配線よりも配線ピッチの細かい配線が形成されている請求項1または2に記載の電子部品。
  4. 前記アライメントマークは、前記配線ピッチの細かい配線と同じ材料からなる請求項3に記載の電子部品。
  5. 支持体を準備することと、
    前記支持体の第1主面側に絶縁層を形成することと、
    前記絶縁層の第1主面側に、アライメントマークを形成することと、
    前記支持体を取り外すことと、
    前記絶縁層の第2主面側に、光学的に不透明な接着剤により前記アライメントマークの下方に開口部が形成された接着層を設けることと、
    を含む電子部品の製造方法。
  6. 前記開口部は、前記接着剤を除去することにより形成される請求項5に記載の電子部品の製造方法。
  7. 前記接着剤は、フォトリソグラフィにより除去される請求項6に記載の電子部品の製造方法。
  8. 前記絶縁層の第1主面側に、前記アライメントマークとともに、前記電子部品が搭載される多層プリント配線板の配線よりも配線ピッチの細かい配線を形成することを含む請求項5乃至7のいずれか1項に記載の電子部品の製造方法。
  9. 請求項1乃至4のいずれか1項に記載の電子部品を搭載する多層プリント配線板の製造方法であって、
    コア基板を準備することと、
    該コア基板にスルーホール導体及び導体層を形成することと、
    前記コア基板の両面に絶縁層と導体パターンを交互に積層してビルドアップ層を形成することと、
    前記電子部品を前記ビルドアップ層の一方の所定位置に搭載することと、
    前記電子部品を覆うように絶縁層を形成することと、
    を含む多層プリント配線板の製造方法。
  10. 請求項1乃至4のいずれか1項に記載の電子部品を搭載する多層プリント配線板の製造方法であって、
    支持体及び該支持体の第1主面側に設けられるキャリア付き銅箔を準備することと、
    前記キャリア付き銅箔の第1主面側にパッドを形成することと、
    前記パッドの第1主面側に絶縁層と導体パターンを交互に積層してビルドアップ層を形成することと、
    前記電子部品を前記ビルドアップ層の所定位置に搭載することと、
    前記電子部品を覆うように絶縁層を形成することと、
    前記支持体及び前記キャリア付き銅箔を取り外すことと、
    を含む多層プリント配線板の製造方法。
  11. 前記電子部品を前記ビルドアップ層の所定位置に搭載することは、
    水平に保持された前記電子部品と、水平に載置された前記ビルドアップ層との間に、第1主面側カメラと第2主面側カメラとを有し水平面内を移動可能なカメラユニットを配置することと、
    前記第1主面側カメラにより前記電子部品の前記アライメントマークを前記開口部を通して認識するとともに、前記第2主面側カメラにより前記ビルドアップ層に設けられたアライメントマークを認識することにより、前記ビルドアップ層に対する前記電子部品の相対位置を算出することと、
    前記相対位置に基づいて前記電子部品を水平面内で移動させて前記ビルドアップ層の所定位置の第1主面側に位置させることと、
    前記電子部品を水平面に垂直な方向に移動させて前記接着層を前記ビルドアップ層の所定位置に接着させることと、
    を含む請求項9または10に記載の多層プリント配線板の製造方法。
JP2013090389A 2013-04-23 2013-04-23 電子部品とその製造方法及び多層プリント配線板の製造方法 Pending JP2014216377A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013090389A JP2014216377A (ja) 2013-04-23 2013-04-23 電子部品とその製造方法及び多層プリント配線板の製造方法
CN201410160369.9A CN104125706A (zh) 2013-04-23 2014-04-21 电子部件及其制造方法和多层印刷布线板的制造方法
US14/259,522 US9433085B2 (en) 2013-04-23 2014-04-23 Electronic component, method for manufacturing the same and method for manufacturing multilayer printed wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013090389A JP2014216377A (ja) 2013-04-23 2013-04-23 電子部品とその製造方法及び多層プリント配線板の製造方法

Publications (1)

Publication Number Publication Date
JP2014216377A true JP2014216377A (ja) 2014-11-17

Family

ID=51728151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013090389A Pending JP2014216377A (ja) 2013-04-23 2013-04-23 電子部品とその製造方法及び多層プリント配線板の製造方法

Country Status (3)

Country Link
US (1) US9433085B2 (ja)
JP (1) JP2014216377A (ja)
CN (1) CN104125706A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161607A (ja) * 2019-03-26 2020-10-01 Tdk株式会社 電子部品内蔵回路基板及びその製造方法
CN113394193A (zh) * 2020-03-13 2021-09-14 长鑫存储技术有限公司 半导体结构及其形成方法、激光熔丝的熔断方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5990438B2 (ja) * 2012-09-13 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
JP7271081B2 (ja) * 2017-10-18 2023-05-11 日東電工株式会社 配線回路基板
JP2019096818A (ja) * 2017-11-27 2019-06-20 株式会社村田製作所 積層型コイル部品
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567643A (en) * 1994-05-31 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming contamination guard ring for semiconductor integrated circuit applications
JP3528350B2 (ja) * 1995-08-25 2004-05-17 ソニー株式会社 半導体装置の製造方法
US5538924A (en) * 1995-09-05 1996-07-23 Vanguard International Semiconductor Co. Method of forming a moisture guard ring for integrated circuit applications
US6307273B1 (en) * 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
EP1039789B1 (en) * 1997-12-11 2006-09-20 Ibiden Co., Ltd. Method of manufacturing multilayer printed wiring board
JP2000332237A (ja) * 1999-05-17 2000-11-30 Mitsubishi Electric Corp 半導体装置の製造方法
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
JP4260396B2 (ja) * 2000-03-09 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP3588582B2 (ja) * 2000-10-20 2004-11-10 松下電器産業株式会社 半導体装置の製造方法
US6492269B1 (en) * 2001-01-08 2002-12-10 Taiwan Semiconductor Manufacturing Company Methods for edge alignment mark protection during damascene electrochemical plating of copper
US6780775B2 (en) * 2001-01-24 2004-08-24 Infineon Technologies Ag Design of lithography alignment and overlay measurement marks on CMP finished damascene surface
JP4999234B2 (ja) * 2001-04-02 2012-08-15 ルネサスエレクトロニクス株式会社 フォトマスク及びそれを用いた半導体装置の製造方法
JP3609761B2 (ja) * 2001-07-19 2005-01-12 三洋電機株式会社 半導体装置の製造方法
US7053495B2 (en) * 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
JP2003100861A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
JP2003203852A (ja) * 2002-01-09 2003-07-18 Mitsubishi Electric Corp アライメントマーク構造およびその製造方法、アライメントマーク検出方法
US6979651B1 (en) * 2002-07-29 2005-12-27 Advanced Micro Devices, Inc. Method for forming alignment features and back-side contacts with fewer lithography and etch steps
US7944064B2 (en) * 2003-05-26 2011-05-17 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
JP2005059064A (ja) * 2003-08-13 2005-03-10 Toshiba Corp 加工方法及び半導体装置の製造方法
JP2005150251A (ja) * 2003-11-12 2005-06-09 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4397248B2 (ja) * 2004-02-20 2010-01-13 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
US20050186753A1 (en) * 2004-02-25 2005-08-25 Ping-Hsu Chen FIB exposure of alignment marks in MIM technology
US6818524B1 (en) * 2004-03-30 2004-11-16 Nanya Technology Group Method of improving alignment for semiconductor fabrication
JP4373874B2 (ja) * 2004-08-04 2009-11-25 富士通マイクロエレクトロニクス株式会社 半導体装置、半導体基板
JP4537834B2 (ja) * 2004-11-16 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JP5181222B2 (ja) * 2006-06-23 2013-04-10 日立化成株式会社 半導体デバイスの製造方法
JP4167707B2 (ja) * 2006-08-08 2008-10-22 エルピーダメモリ株式会社 半導体装置の製造方法
JP5059784B2 (ja) * 2006-12-27 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置
JP5049145B2 (ja) * 2008-01-22 2012-10-17 日東電工株式会社 光導波路デバイスの製法
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US7935893B2 (en) * 2008-02-14 2011-05-03 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US8391015B2 (en) * 2008-03-17 2013-03-05 Ibiden Co., Ltd. Capacitor-incorporated printed wiring board and electronic component
WO2009118950A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 多層プリント配線板の製造方法
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法
JP5055193B2 (ja) * 2008-04-24 2012-10-24 日東電工株式会社 光電気混載基板の製造方法
WO2009147936A1 (ja) * 2008-06-02 2009-12-10 イビデン株式会社 多層プリント配線板の製造方法
JP2010021293A (ja) * 2008-07-09 2010-01-28 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP5106348B2 (ja) * 2008-10-28 2012-12-26 日東電工株式会社 光電気混載モジュールの製造方法およびそれによって得られた光電気混載モジュール
JP4796615B2 (ja) * 2008-11-26 2011-10-19 日東電工株式会社 光電気混載基板およびその製造方法
JP5470928B2 (ja) * 2009-03-11 2014-04-16 ソニー株式会社 固体撮像装置の製造方法
JP5568969B2 (ja) * 2009-11-30 2014-08-13 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP6040456B2 (ja) * 2010-01-15 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2013165087A (ja) * 2010-05-31 2013-08-22 Sanyo Electric Co Ltd 半導体モジュールおよび半導体モジュールの製造方法
JP5653745B2 (ja) * 2010-12-22 2015-01-14 日東電工株式会社 光導波路の製法
JP2012256737A (ja) * 2011-06-09 2012-12-27 Sony Corp 半導体装置及び半導体装置の製造方法
JP2013149941A (ja) * 2011-12-22 2013-08-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2013135080A (ja) * 2011-12-26 2013-07-08 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2013187255A (ja) * 2012-03-06 2013-09-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
US8828762B2 (en) * 2012-10-18 2014-09-09 International Business Machines Corporation Carbon nanostructure device fabrication utilizing protect layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161607A (ja) * 2019-03-26 2020-10-01 Tdk株式会社 電子部品内蔵回路基板及びその製造方法
JP7302224B2 (ja) 2019-03-26 2023-07-04 Tdk株式会社 電子部品内蔵回路基板
CN113394193A (zh) * 2020-03-13 2021-09-14 长鑫存储技术有限公司 半导体结构及其形成方法、激光熔丝的熔断方法

Also Published As

Publication number Publication date
US20140311780A1 (en) 2014-10-23
CN104125706A (zh) 2014-10-29
US9433085B2 (en) 2016-08-30

Similar Documents

Publication Publication Date Title
JP5001395B2 (ja) 配線板及び配線板の製造方法
US8383948B2 (en) Flex-rigid wiring board and method for manufacturing the same
US8400782B2 (en) Wiring board and method for manufacturing the same
JP2014216377A (ja) 電子部品とその製造方法及び多層プリント配線板の製造方法
US9538642B2 (en) Wiring board and method for manufacturing the same
US20090250253A1 (en) Printed circuit board and manufacturing method thereof
JP7074409B2 (ja) 素子内蔵型印刷回路基板
KR20100095032A (ko) 플렉스 리지드 배선판 및 전자 디바이스
JPWO2009101723A1 (ja) 電子部品内蔵基板の製造方法
KR20130078107A (ko) 부품 내장형 인쇄회로기판 및 이의 제조방법
JP6607087B2 (ja) 電子部品内蔵基板の製造方法
US8546698B2 (en) Wiring board and method for manufacturing the same
TWI531291B (zh) 承載板及其製作方法
JP2013058775A (ja) 半導体パッケージ基板の製造方法
TW201431454A (zh) 電路板及其製作方法
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR20060027676A (ko) 일괄 적층 방식을 이용한 다층 인쇄회로기판의 제조 방법
KR101519153B1 (ko) 인쇄회로기판 및 그 제조방법
JP2018164021A (ja) キャビティ付き配線板
KR20150146270A (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR20100053761A (ko) 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법 및 이에 의하여 제조된 인쇄회로기판
JP2009038361A (ja) 立体プリント配線板とその製造方法
JP2019067821A (ja) プリント配線板の製造方法
JP2018056314A (ja) 印刷配線板の製造方法および印刷配線板