JP2014135347A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2014135347A JP2014135347A JP2013001777A JP2013001777A JP2014135347A JP 2014135347 A JP2014135347 A JP 2014135347A JP 2013001777 A JP2013001777 A JP 2013001777A JP 2013001777 A JP2013001777 A JP 2013001777A JP 2014135347 A JP2014135347 A JP 2014135347A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- cap layer
- electron supply
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 419
- 239000011241 protective layer Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 72
- 238000004140 cleaning Methods 0.000 claims description 9
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims description 7
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 claims description 3
- CABDFQZZWFMZOD-UHFFFAOYSA-N hydrogen peroxide;hydrochloride Chemical compound Cl.OO CABDFQZZWFMZOD-UHFFFAOYSA-N 0.000 claims description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 4
- 229910052733 gallium Inorganic materials 0.000 claims 4
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 claims 2
- 229910002601 GaN Inorganic materials 0.000 description 29
- 238000010586 diagram Methods 0.000 description 29
- 239000000243 solution Substances 0.000 description 22
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 21
- 238000002161 passivation Methods 0.000 description 19
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 14
- 238000010893 electron trap Methods 0.000 description 14
- 239000000126 substance Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 238000005259 measurement Methods 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000001451 molecular beam epitaxy Methods 0.000 description 9
- 229910002704 AlGaN Inorganic materials 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 241000252073 Anguilliformes Species 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 241000894007 species Species 0.000 description 6
- 238000001228 spectrum Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000007872 degassing Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UOACKFBJUYNSLK-XRKIENNPSA-N Estradiol Cypionate Chemical compound O([C@H]1CC[C@H]2[C@H]3[C@@H](C4=CC=C(O)C=C4CC3)CC[C@@]21C)C(=O)CCC1CCCC1 UOACKFBJUYNSLK-XRKIENNPSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- AUCDRFABNLOFRE-UHFFFAOYSA-N alumane;indium Chemical compound [AlH3].[In] AUCDRFABNLOFRE-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000027734 detection of oxygen Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-M hydrogensulfate Chemical compound OS([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-M 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
【課題】半導体装置のＩｄ−Ｖｇ特性におけるヒステリシスを抑制する。
【解決手段】半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。
【選択図】図１
【解決手段】半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。
【選択図】図１
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
化合物半導体素子における高い飽和電子速度や広いバンドギャップなどの特徴を利用して、高耐圧・高出力デバイスの開発が活発に行われている。化合物半導体素子については、電界効果トランジスタ、特にＨＥＭＴ（High Electron Mobility Transistor）につい
ての報告が数多くなされている。ＨＥＭＴについては、例えば、ＡｌＧａＮ（窒化アルミニウムガリウム）を電子供給層として用いたＡｌＧａＮ／ＧａＮ（窒化ガリウム） ＨＥＭＴが知られている。ＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因したひずみがＡｌＧａＮに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、ＡｌＧａＮ／ＧａＮ ＨＥＭＴについては、高出力デバイスが実現できる。
ての報告が数多くなされている。ＨＥＭＴについては、例えば、ＡｌＧａＮ（窒化アルミニウムガリウム）を電子供給層として用いたＡｌＧａＮ／ＧａＮ（窒化ガリウム） ＨＥＭＴが知られている。ＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因したひずみがＡｌＧａＮに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、ＡｌＧａＮ／ＧａＮ ＨＥＭＴについては、高出力デバイスが実現できる。
化合物半導体素子等の半導体装置のＩｄ−Ｖｇ特性について、ゲート電圧の上昇時とゲート電圧の下降時とでドレイン電流値が異なるヒステリシスが発生するという課題がある。本件は、半導体装置のＩｄ−Ｖｇ特性におけるヒステリシスを抑制する技術を提供することを目的とする。
本件の一観点による半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。
本件の一観点による半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層を貫通し、前記電子供給層の内部まで達する溝を形成する工程と、前記キャップ層上に、前記溝が露出する開口部を有する保護層を形成する工程と、前記溝における前記電子供給層及びキャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。
本開示によれば、半導体装置のＩｄ−Ｖｇ特性におけるヒステリシスを抑制することができる。
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について
説明する。以下の実施例１及び実施例２の構成は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法は実施例１及び実施例２の構成に限定されない。
説明する。以下の実施例１及び実施例２の構成は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法は実施例１及び実施例２の構成に限定されない。
実施例１に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例１では、半導体装置の一例であるＨＥＭＴ（High Electron Mobility Transistor）構造の
化合物半導体素子を例として説明する。図１は、実施例１に係る半導体装置１の断面図である。半導体装置１は、半導体基板２、バッファ層３、電子走行層４、電子供給層５、キャップ層６、素子分離領域７、保護層８、酸化膜９、ゲート絶縁膜１０、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を備える。
化合物半導体素子を例として説明する。図１は、実施例１に係る半導体装置１の断面図である。半導体装置１は、半導体基板２、バッファ層３、電子走行層４、電子供給層５、キャップ層６、素子分離領域７、保護層８、酸化膜９、ゲート絶縁膜１０、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を備える。
半導体基板２は、例えば、Ｓｉ（シリコン）基板及びＳｉＣ（炭化シリコン）基板等である。バッファ層３は、例えば、ＡｌｘＧａ（１−ｘ）Ｎ層（０＜ｘ≦１）である。これに限らず、バッファ層３は、ＡｌＮ（窒化アルミニウム）層、ＩｎＧａＮ（窒化インジウムガリウム）層、ＧａＮ層であってもよい。バッファ層３は、電子走行層４の結晶性を高める機能を有する。実施例１において、バッファ層３の形成を省略してもよい。
電子走行層４は、例えば、ＧａＮ層である。電子走行層４は、ＩｎＧａＮ層又はＩｎＡｌＧａＮ層であってもよい。ＧａＮ層は、ｎ型不純物がドープされたｎ−ＧａＮ層又はノンドープのｉ−ＧａＮ層であってもよい。ＩｎＧａＮ層は、ｎ−ＩｎＧａＮ層又はｉ−ＩｎＧａＮ層であってもよい。ＩｎＡｌＧａＮ層は、ｎ−ＩｎＡｌＧａＮ層又はｉ−ＩｎＡｌＧａＮ層であってもよい。
電子供給層５は、例えば、ｎ−Ａｌ（１−ｘ）ＧａＮ（ｘ＝０．１５〜０．２５）層である。電子供給層５は、ｎ−ＩｎＧａＮ層又はｎ−ＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）層であってもよい。キャップ層６は、例えば、ｎ−ＧａＮ層又はｉ−ＧａＮ層である。キャップ層６には、キャップ層６とゲート絶縁膜１０とが接触する部分に酸化膜９が形成されている。すなわち、キャップ層６は、ゲート絶縁膜１０との界面に酸化膜９を有する。ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。第２ゲート絶縁膜２２は、例えば、ＳｉＮ膜である。パッシベーション層１２は、例えば、ＳｉＯ層又はＳｉＮ層である。
実施例１に係る半導体装置１の製造方法について説明する。実施例１に係る半導体装置１の製造方法では、まず、図２に示すように、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢＥ（Molecular Beam Epitaxy）法により、半導体基
板２上にバッファ層３を形成する。例えば、半導体基板２上にＡｌＧａＮを結晶成長することにより、半導体基板２上に１μｍ以上３μｍ以下（例えば、２．６μｍ）のバッファ層３を形成する。
板２上にバッファ層３を形成する。例えば、半導体基板２上にＡｌＧａＮを結晶成長することにより、半導体基板２上に１μｍ以上３μｍ以下（例えば、２．６μｍ）のバッファ層３を形成する。
次に、図２に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、バッファ層３上に電子走行層４を形成する。例えば、バッファ層３上にｉ−ＧａＮを結晶成長することにより、バッファ層３上に０．９μｍ以上１．５μｍ以下（例えば、１．１μｍ）の電子走行層４を形成する。
次いで、図２に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子走行層４上に電子供給層５を形成する。例えば、電子走行層４上にｎ−ＡｌＧａＮ（Ａｌ組成１５％以上２０％以下）を結晶成長することにより、電子走行層４上に１５ｎｍ以上２５ｎｍ以下（例えば、２０ｎｍ）の電子供給層５を形成する。
次に、図２に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子供給層５上にキャップ層６を形成する。例えば、電子供給層５上にｎ−ＧａＮを結晶成長することにより、電子供給層５上に２ｎｍ以上５ｎｍ以下（例えば、２ｎｍ）のキャップ層６を形成する。
次いで、図３に示すように、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、電子走行層４、電子供給層５及びキャップ層６に対してイオン注入を行い、電子走行層４、電子供給層５及びキャップ層６の結晶を破壊することにより、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、以下の条件にてイオンを連続注入してもよい。
・イオン種：Ａｒ（アルゴン），加速エネルギー：１７０ｋｅＶ，ドーズ量：５Ｅ１３／ｃｍ2
・イオン種：Ａｒ，加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１３／ｃｍ2
また、イオン種として、Ｂ（ボロン）を用いてもよい。
・イオン種：Ａｒ（アルゴン），加速エネルギー：１７０ｋｅＶ，ドーズ量：５Ｅ１３／ｃｍ2
・イオン種：Ａｒ，加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１３／ｃｍ2
また、イオン種として、Ｂ（ボロン）を用いてもよい。
次に、図４に示すように、キャップ層６上に、絶縁層である保護層８を形成する。例えば、ＣＶＤ法により、キャップ層６上に２００ｎｍ以上３００ｎｍ以下のＳｉＮを成膜することにより、キャップ層６上に保護層８を形成する。
次いで、図５に示すように、所定領域が開口されたレジストパターン３１を保護層８上に形成する。所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、保護層８上にレジスト（感光材料）を塗布し、フォトリソグラフィによりレジストパターン３１を形成する。
次に、図６に示すように、レジストパターン３１をマスクとして、ＨＦ（フッ酸）等の薬液を用いて保護層８をウェットエッチングすることにより、キャップ層６の上面の一部が露出する開口部３２を保護層８に形成する。キャップ層６の上面は、キャップ層６の一方面であって、保護層８と接触する面である。図４から図６に示す工程により、キャップ層６上に、キャップ層６の一部が露出する開口部３２を有する保護層８が形成される。
次いで、ＳＰＭ（硫酸過酸化水素水）等の剥離液を用いてレジストパターン３１をウェットエッチングすることにより、図７に示すように、保護層８上のレジストパターン３１を除去する。
なお、図６及び図７に示す工程では、ＨＦ等の薬液を用いて保護層８をウェットエッチングし、ＳＰＭ等の剥離液を用いてレジストパターン３１をウェットエッチングする例を示した。この例に限らず、レジストパターン３１をマスクとして、保護層８をドライエッチング（異方性エッチング）することにより、キャップ層６の上面の一部が露出する開口部３２を保護層８に形成してもよい。また、アッシングにより保護層８上のレジストパターン３１を除去してもよい。保護層８及びレジストパターン３１に対してウェットエッチング処理を行う場合、キャップ層６の開口部３２により露出した露出面（以下、キャップ層６の露出面、と表記する。）に対するダメージが低減される。そのため、保護層８及びレジストパターン３１に対してウェットエッチング処理を行うことが好ましい。
次に、ＨＦ等の薬液を用いて、キャップ層６の露出面の洗浄処理を行うことにより、キャップ層６の露出面に形成された自然酸化膜を除去する。ＳＰＭ等の剥離液を用いてキャップ層６上のレジストパターン３１を除去する際に、キャップ層６の露出面に自然酸化膜が形成される。キャップ層６の露出面に形成された自然酸化膜には不純物が含まれている場合がある。
次いで、図８に示すように、キャップ層６の露出面に対して薬液を用いてウェット処理を行うことにより、キャップ層６の露出面に酸化膜９を形成する。酸化膜９は、ＧａＯ（酸化ガリウム）膜である。キャップ層６の露出面に対して、例えば、ＡＰＭ（アンモニア過酸化水素水）、ＳＰＭ、ＨＰＭ（塩酸過酸化水素水）及びＨ3ＰＯ4（リン酸）の何れか一つを用いてウェット処理を行ってもよい。
キャップ層６の露出面に自然酸化膜が形成されている場合、キャップ層６の露出面に均一な膜質の酸化膜９を形成することが困難となる。上記のように、キャップ層６の露出面の洗浄処理を行うことにより、キャップ層６の露出面に形成された自然酸化膜の除去が行われている。そのため、キャップ層６の露出面に均一な膜質の酸化膜９を形成することが可能となる。
次に、図９に示すように、ゲート絶縁膜１０を、保護層８上及び開口部３２内に形成する。詳細には、保護層８の上面及び側面にゲート絶縁膜１０を形成するとともに、キャップ層６の露出面に形成された酸化膜９上にゲート絶縁膜１０を形成する。
ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。例えば、ＡＬＤ（Atomic Layer Deposition）法により、３８０℃以上４３０℃未満（例えば、３８０℃）の温度で、ＡｌＮ膜を
１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。ＡＬＤ法を用いることにより、段差被覆性（ステップカバレッジ）の良いＡｌＮ膜を成膜することが可能となる。また、ＡＬＤ法に替えて、ＣＶＤ法により、ＡｌＮ膜を成膜してもよい。第２ゲート絶縁膜２２は、例えば、ＳｉＮ層である。例えば、ＣＶＤ法により、ＳｉＮ層を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。なお、実施例１において、第２ゲート絶縁膜２２の形成を省略してもよい。次いで、脱ガス目的で、５００℃以上７００℃以下の温度で熱処理を行う。
１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。ＡＬＤ法を用いることにより、段差被覆性（ステップカバレッジ）の良いＡｌＮ膜を成膜することが可能となる。また、ＡＬＤ法に替えて、ＣＶＤ法により、ＡｌＮ膜を成膜してもよい。第２ゲート絶縁膜２２は、例えば、ＳｉＮ層である。例えば、ＣＶＤ法により、ＳｉＮ層を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。なお、実施例１において、第２ゲート絶縁膜２２の形成を省略してもよい。次いで、脱ガス目的で、５００℃以上７００℃以下の温度で熱処理を行う。
次に、図１０に示すように、蒸着法により、金属膜４１をゲート絶縁膜１０上に形成する。図１０に示すように、開口部３２内には金属膜４１が埋め込まれる。金属膜４１は、Ｔｉ、ＴｉＮ、ＴａＮ、Ａｌ等の積層膜であってもよい。例えば、蒸着法により、５０ｎｍの膜厚のＴａＮと２００ｎｍ以上４００ｎｍ以下（例えば、４００ｎｍ）の膜厚のＡｌとの積層膜をゲート絶縁膜１０上に成膜することにより、金属膜４１をゲート絶縁膜１０上に形成してもよい。
次いで、図１０に示すように、レジストパターン４２を金属膜４１上に形成する。例えば、金属膜４１上にレジストを塗布し、フォトリソグラフィによりレジストパターン４２を形成する。
次に、レジストパターン４２をマスクとしてドライエッチングを行い、ゲート絶縁膜１０及び金属膜４１を部分的に除去することにより、図１１に示すように、ゲート電極１１をゲート絶縁膜１０上に形成する。保護層８は、ドライエッチングをエッチストップするためのエッチストップ層として機能する。レジストパターン４２が残存する場合、レジストパターン４２を除去する。ＳＰＭ等の剥離液を用いてレジストパターン４２を除去してもよいし、アッシングによりレジストパターン４２を除去してもよい。
次いで、例えば、ＣＶＤ法により、２００ｎｍ以上４００ｎｍ以下の厚さのＳｉＯを成膜することにより、パッシベーション層１２を保護層８及びゲート電極１１上に形成する。ＳｉＮを成膜することにより、パッシベーション層１２を保護層８及びゲート電極１１上に形成してもよい。なお、パッシベーション層１２は、ゲート電極１１が形成されている箇所とゲート電極１１が形成されていない箇所とで段差が発生する。パッシベーション
層１２の段差を平坦化するため、スピンオングラス材料を成膜してもよい。また、パッシベーション層１２の段差を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）
法によりパッシベーション層１２を平坦化してもよい。
層１２の段差を平坦化するため、スピンオングラス材料を成膜してもよい。また、パッシベーション層１２の段差を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）
法によりパッシベーション層１２を平坦化してもよい。
次に、レジストパターンをパッシベーション層１２上に形成する。次いで、パッシベーション層１２上に形成されたレジストパターンをマスクとしてドライエッチングを行い、保護層８及びパッシベーション層１２を部分的に除去する。保護層８及びパッシベーション層１２を部分的に除去することにより、図１２に示すように、保護層８及びパッシベーション層１２にコンタクトホール４３、４４を形成する。パッシベーション層１２上に形成されたレジストパターンが残存する場合、レジストパターンを除去する。ＳＰＭ等の剥離液を用いてレジストパターンを除去してもよいし、アッシングによりレジストパターンを除去してもよい。
次いで、例えば、蒸着法により、２５ｎｍの厚さのＴｉ及び２００ｎｍ以上４００ｎｍ以下（例えば、３００ｎｍ）の厚さのＡｌを、コンタクトホール４３、４４に埋め込む。Ｔｉ及びＡｌをコンタクトホール４３に埋め込むことにより、ソース電極１３がコンタクトホール４３に形成される。Ｔｉ及びＡｌをコンタクトホール４４に埋め込むことにより、ドレイン電極１４がコンタクトホール４４に形成される。上記工程を行うことにより、図１に示した半導体装置１が製造される。
実施例２に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例２では、半導体装置の一例であるＨＥＭＴ構造の化合物半導体素子を例として説明する。実施例１と実施例２との相違点は、電子供給層５及びキャップ層６にリセス（凹部）５１が形成され、電子供給層５及びキャップ層６に酸化膜９が形成されている点であるので、実施例２では、当該相違点に着目して説明を行う。
図１３は、実施例２に係る半導体装置１の断面図である。半導体装置１は、半導体基板２、バッファ層３、電子走行層４、電子供給層５、キャップ層６、素子分離領域７、保護層８、酸化膜９、ゲート絶縁膜１０、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を備える。
半導体基板２は、例えば、Ｓｉ基板及びＳｉＣ基板等である。バッファ層３は、例えば、ＡｌｘＧａ（１−ｘ）Ｎ層（０＜ｘ≦１）である。これに限らず、バッファ層３は、ＡｌＮ層、ＩｎＧａＮ層、ＧａＮ層であってもよい。バッファ層３は、電子走行層４の結晶性を高める機能を有する。実施例１において、バッファ層３の形成を省略してもよい。
電子走行層４は、例えば、ＧａＮ層である。電子走行層４は、ＩｎＧａＮ層又はＩｎＡｌＧａＮ層であってもよい。ＧａＮ層は、ｎ型不純物がドープされたｎ−ＧａＮ層又はノンドープのｉ−ＧａＮ層であってもよい。ＩｎＧａＮ層は、ｎ−ＩｎＧａＮ層又はｉ−ＩｎＧａＮ層であってもよい。ＩｎＡｌＧａＮ層は、ｎ−ＩｎＡｌＧａＮ層又はｉ−ＩｎＡｌＧａＮ層であってもよい。
電子供給層５は、例えば、ｎ−Ａｌ（１−ｘ）ＧａＮ（ｘ＝０．１５〜０．２５）層である。キャップ層６は、例えば、ｎ−ＧａＮ層又はｉ−ＧａＮ層である。電子供給層５及びキャップ層６は、キャップ層６を貫通し、電子供給層５の内部まで達するリセス５１を有する。リセス５１は、溝の一例である。
電子供給層５には、電子供給層５とゲート絶縁膜１０とが接触する部分に酸化膜９が形成されている。キャップ層６には、キャップ層６とゲート絶縁膜１０とが接触する部分に
酸化膜９が形成されている。すなわち、電子供給層５及びキャップ層６は、ゲート絶縁膜１０との界面に酸化膜９を有する。ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。第２ゲート絶縁膜２２は、例えば、ＳｉＮ（窒化シリコン）膜である。パッシベーション層１２は、例えば、ＳｉＯ層又はＳｉＮ層である。
酸化膜９が形成されている。すなわち、電子供給層５及びキャップ層６は、ゲート絶縁膜１０との界面に酸化膜９を有する。ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。第２ゲート絶縁膜２２は、例えば、ＳｉＮ（窒化シリコン）膜である。パッシベーション層１２は、例えば、ＳｉＯ層又はＳｉＮ層である。
実施例２に係る半導体装置１の製造方法について説明する。実施例２に係る半導体装置１の製造方法では、まず、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、半導体基板２上にバッファ層３を形成する。例えば、半導体基板２上にＡｌＧａＮを結晶成長することにより、半導体基板２上に１μｍ以上３μｍ以下（例えば、２．６μｍ）のバッファ層３を形成する。
次に、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、バッファ層３上に電子走行層４を形成する。例えば、バッファ層３上にｉ−ＧａＮを結晶成長することにより、バッファ層３上に０．９μｍ以上１．５μｍ以下（例えば、１．１μｍ）の電子走行層４を形成する。
次いで、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子走行層４上に電子供給層５を形成する。例えば、電子走行層４上にｎ−ＡｌＧａＮ（Ａｌ組成１５％以上２０％以下）を結晶成長することにより、電子走行層４上に１５ｎｍ以上２５ｎｍ以下（例えば、２０ｎｍ）の電子供給層５を形成する。
次に、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子供給層５上にキャップ層６を形成する。例えば、電子供給層５上にｎ−ＧａＮを結晶成長することにより、電子供給層５上に２ｎｍ以上５ｎｍ以下（例えば、２ｎｍ）のキャップ層６を形成する。
次いで、図１５に示すように、所定領域が開口されたレジストパターン５２をキャップ層６上に形成する。所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、キャップ層６上にレジストを塗布し、フォトリソグラフィによりレジストパターン５２を形成する。
次に、レジストパターン５２をマスクとしてドライエッチングを行うことにより、図１６に示すように、電子供給層５及びキャップ層６の所定領域にリセス５１を形成する。ドライエッチングは、例えば、Ｃｌ２等の塩素系ガス及びＳＦｘ系ガスをエッチングガスとして用いる。電子供給層５及びキャップ層６の所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、電子供給層５及びキャップ層６を１５ｎｍ以上２０ｎｍ以下程度エッチングすることにより、電子供給層５を２ｎｍ以上７ｎｍ以下程度残存させてもよい。
次いで、レジストパターン５２を除去する。ＳＰＭ等の剥離液を用いてレジストパターン５２を除去してもよいし、アッシングによりレジストパターン５２を除去してもよい。
次に、図１７に示すように、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、電子走行層４、電子供給層５及びキャップ層６に対してイオン注入を行い、電子走行層４、電子供給層５及びキャップ層６の結晶を破壊することにより、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、以下の条件にてイオンを連続注入してもよい。
・イオン種：Ａｒ，加速エネルギー：１７０ｋｅＶ，ドーズ量：５Ｅ１３／ｃｍ2
・イオン種：Ａｒ，加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１３／ｃｍ2
また、イオン種として、Ｂ（ボロン）を用いてもよい。
・イオン種：Ａｒ，加速エネルギー：１７０ｋｅＶ，ドーズ量：５Ｅ１３／ｃｍ2
・イオン種：Ａｒ，加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１３／ｃｍ2
また、イオン種として、Ｂ（ボロン）を用いてもよい。
次いで、図１８に示すように、キャップ層６上及びリセス５１における電子供給層５上に、絶縁層である保護層８を形成する。例えば、ＣＶＤ法により、キャップ層６及びリセス５１における電子供給層５上に２００ｎｍ以上３００ｎｍ以下のＳｉＮを成膜することにより、キャップ層６及びリセス５１における電子供給層５上に保護層８を形成する。
次いで、図１９に示すように、所定領域が開口されたレジストパターン６１を保護層８上に形成する。所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、保護層８上にレジストを塗布し、フォトリソグラフィによりレジストパターン６１を形成する。
次に、図２０に示すように、レジストパターン６１をマスクとして、ＨＦ等の薬液を用いて保護層８をウェットエッチングすることにより、リセス５１における電子供給層５及びキャップ層６が露出する開口部６２を保護層８に形成する。すなわち、電子供給層５及びキャップ層６の一部が露出する開口部６２を保護層８に形成する。図１８から図２０に示す工程により、キャップ層６上にリセス５１が露出する開口部６２を有する保護層８が形成される。
次いで、ＳＰＭ等の剥離液を用いてレジストパターン６１をウェットエッチングすることにより、図２１に示すように、保護層８上のレジストパターン６１を除去する。
なお、図２０及び図２１に示す工程では、ＨＦ等の薬液を用いて保護層８をウェットエッチングし、ＳＰＭ等の剥離液を用いてレジストパターン６１をウェットエッチングする例を示した。この例に限らず、レジストパターン６１をマスクとして、保護層８をドライエッチングすることにより、リセス５１における電子供給層５及びキャップ層６が露出する開口部６２を保護層８に形成してもよい。また、アッシングにより保護層８上のレジストパターン６１を除去してもよい。保護層８及びレジストパターン６１に対してウェットエッチング処理を行う場合、リセス５１における電子供給層５及びキャップ層６の開口部６２により露出した露出面（以下、リセス５１における電子供給層５及びキャップ層６の露出面、と表記する。）に対するダメージが低減される。そのため、保護層８及びレジストパターン６１に対してウェットエッチング処理を行うことが好ましい。
次に、ＨＦ等の薬液を用いて、リセス５１における電子供給層５及びキャップ層６の露出面の洗浄処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面に形成された自然酸化膜を除去する。ＳＰＭ等の剥離液を用いてキャップ層６上のレジストパターン６１を除去する際に、リセス５１における電子供給層５及びキャップ層６の露出面に自然酸化膜が形成される。リセス５１における電子供給層５及びキャップ層６の露出面に形成された自然酸化膜には不純物が含まれている場合がある。
次いで、図２２に示すように、リセス５１における電子供給層５及びキャップ層６の露出面に対して薬液を用いてウェット処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面に酸化膜９を形成する。酸化膜９は、ＧａＯ膜である。リセス５１における電子供給層５及びキャップ層６の露出面に対して、例えば、ＡＰＭ、ＳＰＭ、ＨＰＭ及びＨ3ＰＯ4の何れか一つを用いてウェット処理を行ってもよい。
リセス５１における電子供給層５及びキャップ層６の露出面に自然酸化膜が形成されている場合、リセス５１における電子供給層５及びキャップ層６の露出面に均一な膜質の酸化膜９を形成することが困難となる。上記のように、リセス５１における電子供給層５及びキャップ層６の露出面の洗浄処理を行うことにより、リセス５１における電子供給層５
及びキャップ層６の露出面に形成された自然酸化膜の除去が行われている。そのため、リセス５１における電子供給層５及びキャップ層６の露出面に均一な膜質の酸化膜９を形成することが可能となる。
及びキャップ層６の露出面に形成された自然酸化膜の除去が行われている。そのため、リセス５１における電子供給層５及びキャップ層６の露出面に均一な膜質の酸化膜９を形成することが可能となる。
次に、図２３に示すように、ゲート絶縁膜１０を、保護層８上及び開口部６２内に形成する。詳細には、保護層８の上面及び側面にゲート絶縁膜１０を形成するとともに、リセス５１における電子供給層５及びキャップ層６の露出面に形成された酸化膜９上にゲート絶縁膜１０を形成する。
ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。例えば、ＡＬＤ法により、３８０℃以上４３０℃未満（例えば、３８０℃）の温度で、ＡｌＮ膜を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。ＡＬＤ法を用いることにより、段差被覆性（ステップカバレッジ）の良いＡｌＮ膜を成膜することが可能となる。また、ＡＬＤ法に替えて、ＣＶＤ法により、ＡｌＮ膜を成膜してもよい。第２ゲート絶縁膜２２は、例えば、ＳｉＮ層である。例えば、ＣＶＤ法により、ＳｉＮ層を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。なお、実施例２において、第２ゲート絶縁膜２２の形成を省略してもよい。次いで、脱ガス目的で、５００℃以上７００℃以下の温度で熱処理を行う。
ゲート絶縁膜１０を形成する工程を行った後、実施例１と同様の工程により、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を形成する工程を行うことにより、図１３に示した半導体装置１が製造される。
図２４に、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性の測定結果と、比較例に係る半導体装置のＩｄ−Ｖｇ特性の測定結果とを示す。図２５に、実施例２に係る半導体装置１の線形領域のＩｄ−Ｖｇ特性の測定結果と、比較例に係る半導体装置の線形領域のＩｄ−Ｖｇ特性の測定結果とを示す。図２４及び図２５の縦軸は、ドレイン電流（Ｉｄ[Ａ]）であり、図２４及び図２５の横軸は、ゲート電圧（Ｖｇ）である。比較例に係る半導体装置は、リセス５１における電子供給層５及びキャップ層６の露出面に対して薬液を用いたウェット処理を行わずに製造されている。すなわち、比較例に係る半導体装置は、リセス５１における電子供給層５及びキャップ層６に酸化膜９が形成されていない。
実施例２に係る半導体装置１について、ゲート電圧を−４Ｖから＋１０Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Forward）を実線Ａで示している。実施例２に係
る半導体装置１について、ゲート電圧を＋１０Ｖから−４Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Reverse）を実線Ｂで示している。比較例に係る半導体装置につ
いて、ゲート電圧を−４Ｖから＋１０Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Forward）を破線Ｃで示している。比較例に係る半導体装置について、ゲート電圧を
＋１０Ｖから−４Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Reverse）を破
線Ｄで示している。
る半導体装置１について、ゲート電圧を＋１０Ｖから−４Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Reverse）を実線Ｂで示している。比較例に係る半導体装置につ
いて、ゲート電圧を−４Ｖから＋１０Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Forward）を破線Ｃで示している。比較例に係る半導体装置について、ゲート電圧を
＋１０Ｖから−４Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Reverse）を破
線Ｄで示している。
図２４及び図２５に示すように、実施例２に係る半導体装置１及び比較例に係る半導体装置について、Ｉｄ−Ｖｇ特性について、ゲート電圧の上昇時とゲート電圧の下降時とでドレイン電流値が異なるヒステリシスが発生している。
ここで、図２４に示すドレイン電流が０．５μＡである場合のゲート電圧をＶｔｈと定義し、Ｉｄ−Ｖｇ波形（Forward）のＶｔｈとＩｄ−Ｖｇ波形（Reverse）のＶｔｈとの差をΔＶｔｈとする。図２６は、Ｉｄ−Ｖｇ波形（Forward）のＶｔｈと、ΔＶｔｈとの関
係を示す図である。図２６の縦軸は、ΔＶｔｈ（Ｖ）であり、図２６の横軸は、Ｉｄ−Ｖ
ｇ波形（Forward）のＶｔｈ（Ｖ）である。図２６では、実施例２に係る半導体装置１に
ついて、ΔＶｔｈの値を黒丸で示し、比較例に係る半導体装置について、ΔＶｔｈの値を黒三角で示している。図２６は、実施例２に係る半導体装置１について、複数個の半導体装置１のＩｄ−Ｖｇの測定結果に基づいて、ΔＶｔｈの値を複数算出している。図２６は、比較例に係る半導体装置について、複数個の半導体装置のＩｄ−Ｖｇの測定結果に基づいて、ΔＶｔｈの値を複数算出している。
係を示す図である。図２６の縦軸は、ΔＶｔｈ（Ｖ）であり、図２６の横軸は、Ｉｄ−Ｖ
ｇ波形（Forward）のＶｔｈ（Ｖ）である。図２６では、実施例２に係る半導体装置１に
ついて、ΔＶｔｈの値を黒丸で示し、比較例に係る半導体装置について、ΔＶｔｈの値を黒三角で示している。図２６は、実施例２に係る半導体装置１について、複数個の半導体装置１のＩｄ−Ｖｇの測定結果に基づいて、ΔＶｔｈの値を複数算出している。図２６は、比較例に係る半導体装置について、複数個の半導体装置のＩｄ−Ｖｇの測定結果に基づいて、ΔＶｔｈの値を複数算出している。
図２６に示すように、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシス（ΔＶｔｈ）は、比較例に係る半導体装置のＩｄ−Ｖｇ特性におけるヒステリシス（ΔＶｔｈ）よりも低減されている。
Ｉｄ−Ｖｇ特性におけるヒステリシスの発生は、次の（１）から（４）が要因と考えられる。
（１）電子供給層５及びキャップ層６に対するエッチング（リセス５１の形成）によって発生したドナー
（２）保護層８を形成する際の電子供給層５及びキャップ層６に対する成膜ダメージによって発生したドナー
（３）電子供給層５とゲート絶縁膜１０との界面における電子トラップ
（４）キャップ層６とゲート絶縁膜１０との界面における電子トラップ
実施例１に係る半導体装置１では、キャップ層６の露出面に酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例１では、キャップ層６の露出面の洗浄処理が行われることにより、キャップ層６の露出面に均一な膜質の酸化膜９が形成される。キャップ層６の露出面に均一な膜質の酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
（１）電子供給層５及びキャップ層６に対するエッチング（リセス５１の形成）によって発生したドナー
（２）保護層８を形成する際の電子供給層５及びキャップ層６に対する成膜ダメージによって発生したドナー
（３）電子供給層５とゲート絶縁膜１０との界面における電子トラップ
（４）キャップ層６とゲート絶縁膜１０との界面における電子トラップ
実施例１に係る半導体装置１では、キャップ層６の露出面に酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例１では、キャップ層６の露出面の洗浄処理が行われることにより、キャップ層６の露出面に均一な膜質の酸化膜９が形成される。キャップ層６の露出面に均一な膜質の酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されることにより、実施例１に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
実施例２に係る半導体装置１では、リセス５１における電子供給層５の露出面に酸化膜９が形成されることにより、電子供給層５とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例２では、リセス５１における電子供給層５の露出面の洗浄処理が行われることにより、リセス５１における電子供給層５の露出面に均一な膜質の酸化膜９が形成される。リセス５１における電子供給層５の露出面に均一な膜質の酸化膜９が形成されることにより、電子供給層５とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
実施例２に係る半導体装置１では、開口部６２内におけるキャップ層６の露出面に酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例２では、リセス５１におけるキャップ層６の露出面の洗浄処理が行われることにより、リセス５１におけるキャップ層６の露出面に均一な膜質の酸化膜９が形成される。リセス５１におけるキャップ層６の露出面に均一な膜質の酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
電子供給層５とゲート絶縁膜１０との界面における電子トラップが軽減され、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されることにより、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
実施例１に係る半導体装置１では、キャップ層６の露出面に対して薬液を用いてウェッ
ト処理を行うことにより、キャップ層６の露出面に酸化膜９を形成している。例えば、ガス等のドライ処理やスパッタリング処理により、キャップ層６の露出面に酸化膜９を形成する場合、キャップ層６の露出面に形成された酸化膜９には凹凸ができると推測される。キャップ層６の露出面に形成された酸化膜９に凹凸ができると、電子供給層５とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。
ト処理を行うことにより、キャップ層６の露出面に酸化膜９を形成している。例えば、ガス等のドライ処理やスパッタリング処理により、キャップ層６の露出面に酸化膜９を形成する場合、キャップ層６の露出面に形成された酸化膜９には凹凸ができると推測される。キャップ層６の露出面に形成された酸化膜９に凹凸ができると、電子供給層５とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。
実施例２に係る半導体装置１では、リセス５１における電子供給層５及びキャップ層６の露出面に対して薬液を用いてウェット処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面に酸化膜９を形成している。例えば、ガス等のドライ処理やスパッタリング処理により、リセス５１における電子供給層５及びキャップ層６の露出面に酸化膜９を形成する場合、リセス５１における電子供給層５及びキャップ層６の露出面に形成された酸化膜９には凹凸ができると推測される。リセス５１における電子供給層５の露出面に形成された酸化膜９に凹凸ができると、電子供給層５とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。リセス５１におけるキャップ層６の露出面に形成された酸化膜９に凹凸ができると、キャップ層６とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。
実施例１では、キャップ層６の露出面に対して、ＡＰＭを用いてウェット処理を行うことにより、キャップ層６の露出面がエッチングされる。キャップ層６の露出面がエッチングされることにより、ドナーが軽減されると推測される。ドナーが軽減されることにより、実施例１に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。実施例２では、リセス５１における電子供給層５及びキャップ層６の露出面に対して、ＡＰＭを用いて薬液処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面がエッチングされる。リセス５１における電子供給層５及びキャップ層６の露出面がエッチングされることにより、ドナーが軽減されると推測される。ドナーが軽減されることにより、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
実施例１及び実施例２において、ゲート絶縁膜１０を形成した後、５００℃以上７００℃以下の温度で熱処理を行うことにより、実施例１及び実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
図２７は、オン抵抗と、ΔＶｔｈとの関係を示す図である。図２７の縦軸は、オン抵抗（ohm）であり、図２７の横軸は、Id-Vg波形（Forward）のＶｔｈ（Ｖ）である。図２７
では、実施例２に係る半導体装置１のオン抵抗の値を黒丸で示し、比較例に係る半導体装置のオン抵抗の値を黒三角で示している。図２７に示すように、実施例２に係る半導体装置１のオン抵抗の値と、比較例に係る半導体装置のオン抵抗の値とでほとんど差がないことが確認できる。
では、実施例２に係る半導体装置１のオン抵抗の値を黒丸で示し、比較例に係る半導体装置のオン抵抗の値を黒三角で示している。図２７に示すように、実施例２に係る半導体装置１のオン抵抗の値と、比較例に係る半導体装置のオン抵抗の値とでほとんど差がないことが確認できる。
図２８は、実施例２に係る半導体装置１の断面ＴＥＭ（Transmission Electron Microscope）像を示す。図２８に示す実施例２に係る半導体装置１について、電子走行層４はＧａＮ層であり、電子供給層５はｎ−ＡｌＧａＮ層であり、第１ゲート絶縁膜２１は、ＡｌＮ膜である。
図２９は、ｎ−ＡｌＧａＮ層及びＡｌＮ膜をＥＥＬＳ法（電子エネルギー損失分光法）により測定して得られるスペクトルを示す図である。図２９の縦軸は、損失エネルギー（ｅＶ）であり、図２９の横軸は、測定された強度（arb. units）である。図２９の（Ａ）Ａｓ ｄｅｐｏは、ＡｌＮ膜の成膜直後にＥＥＬＳ法により測定されたスペクトルを示している。図２９の（Ｂ）６２０℃は、ＡｌＮ膜の成膜後、６２０℃の熱処理を行った後にＥＥＬＳ法により測定されたスペクトルを示している。図２９の（Ｃ）８００℃は、Ａｌ
Ｎ膜の成膜後、８００℃の熱処理を行った後にＥＥＬＳ法により測定されたスペクトルを示している。
Ｎ膜の成膜後、８００℃の熱処理を行った後にＥＥＬＳ法により測定されたスペクトルを示している。
図２９の（Ａ）から（Ｃ）の符号１から６で示すスペクトルは、図２８の符号１から６で示す位置の測定結果である。図２９の（Ａ）から（Ｃ）に示すように、損失エネルギー約５４０ｅＶの位置にピークが現れ、ｎ−ＡｌＧａＮ層とＡｌＮ膜との界面におけるｎ−ＡｌＧａＮ層の表面の２原子層及びＡｌＮ膜の初期４原子層から酸素が検出されたことが確認できる。したがって、ＥＥＬＳ法による測定結果からも、電子供給層５に酸化膜９が形成されていることが確認できる。また、図２９の（Ａ）から（Ｃ）に示すように、熱処理を行わない場合と、熱処理を行った場合とにおいて、ｎ−ＡｌＧａＮ層とＡｌＮ膜との界面における酸素の検出に変化がないことが確認できる。
１ 半導体装置
２ 半導体基板
３ バッファ層
４ 電子走行層
５ 電子供給層
６ キャップ層
７ 素子分離領域
８ 保護層
９ 酸化膜
１０ ゲート絶縁膜
１１ ゲート電極
１２ パッシベーション層
１３ ソース電極
１４ ドレイン電極
２１ 第１ゲート絶縁層
２２ 第２ゲート絶縁層
３１、４２、５２ レジストパターン
３２、６２ 開口部
５１ リセス
２ 半導体基板
３ バッファ層
４ 電子走行層
５ 電子供給層
６ キャップ層
７ 素子分離領域
８ 保護層
９ 酸化膜
１０ ゲート絶縁膜
１１ ゲート電極
１２ パッシベーション層
１３ ソース電極
１４ ドレイン電極
２１ 第１ゲート絶縁層
２２ 第２ゲート絶縁層
３１、４２、５２ レジストパターン
３２、６２ 開口部
５１ リセス
Claims (12)
- 半導体基板上に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記電子供給層上にキャップ層を形成する工程と、
前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、
前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記酸化膜を形成する工程の前に、前記キャップ層の前記露出面を洗浄する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ウェット処理は、アンモニア過酸化水素水、硫酸過酸化水素水、塩酸過酸化水素水及びリン酸の何れか一つを用いて行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。 - 半導体基板上に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記電子供給層上にキャップ層を形成する工程と、
前記キャップ層を貫通し、前記電子供給層の内部まで達する溝を形成する工程と、
前記キャップ層上に、前記溝が露出する開口部を有する保護層を形成する工程と、
前記溝における前記電子供給層及びキャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記酸化膜を形成する工程の前に、前記溝における前記電子供給層及び前記キャップ層の前記露出面を洗浄する工程を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記ウェット処理は、アンモニア過酸化水素水、硫酸過酸化水素水、塩酸過酸化水素水及びリン酸の何れか一つを用いて行われることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
- 前記電子供給層及び前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項５から７の何れか一項に記載の半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成された電子走行層と、
前記電子走行層上に形成された電子供給層と、
前記電子供給層上に形成されたキャップ層と、
前記キャップ層上に形成されたゲート絶縁膜と、
を備え、
前記キャップ層は、前記ゲート絶縁膜との界面に酸化膜を有することを特徴とする半導
体装置。 - 前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項９に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に形成された電子走行層と、
前記電子走行層上に形成された電子供給層と、
前記電子供給層上に形成されたキャップ層と、
前記キャップ層を貫通し、前記電子供給層の内部まで達する溝と、
前記溝内に形成されたゲート絶縁膜と、
を備え、
前記電子供給層及び前記キャップ層は、前記ゲート絶縁膜との界面に酸化膜を有することを特徴とする半導体装置。 - 前記電子供給層及び前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項１１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013001777A JP6253886B2 (ja) | 2013-01-09 | 2013-01-09 | 半導体装置及び半導体装置の製造方法 |
| CN201310653209.3A CN103915337B (zh) | 2013-01-09 | 2013-12-05 | 半导体器件及其制造方法 |
| US14/098,853 US9136107B2 (en) | 2013-01-09 | 2013-12-06 | Semiconductor device and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013001777A JP6253886B2 (ja) | 2013-01-09 | 2013-01-09 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014135347A true JP2014135347A (ja) | 2014-07-24 |
| JP6253886B2 JP6253886B2 (ja) | 2017-12-27 |
Family
ID=51040935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013001777A Active JP6253886B2 (ja) | 2013-01-09 | 2013-01-09 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9136107B2 (ja) |
| JP (1) | JP6253886B2 (ja) |
| CN (1) | CN103915337B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016039327A (ja) * | 2014-08-08 | 2016-03-22 | 古河電気工業株式会社 | 窒化物半導体装置、ダイオード、および電界効果トランジスタ |
| JP2016225594A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社東芝 | 半導体構造及びその製造方法 |
| JP2018056365A (ja) * | 2016-09-29 | 2018-04-05 | 富士通株式会社 | 化合物半導体装置、化合物半導体装置の製造方法、電源装置、及び増幅器 |
| JP2020017577A (ja) * | 2018-07-23 | 2020-01-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2021068722A (ja) * | 2019-10-17 | 2021-04-30 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015047421A1 (en) | 2013-09-30 | 2015-04-02 | Hrl Laboratories, Llc | Normally-off iii-nitride transistors with high threshold-voltage and low on-resistance |
| US9337332B2 (en) * | 2012-04-25 | 2016-05-10 | Hrl Laboratories, Llc | III-Nitride insulating-gate transistors with passivation |
| WO2015029578A1 (ja) * | 2013-08-27 | 2015-03-05 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US10276712B2 (en) | 2014-05-29 | 2019-04-30 | Hrl Laboratories, Llc | III-nitride field-effect transistor with dual gates |
| US9601608B2 (en) * | 2014-11-13 | 2017-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure for a gallium nitride (GaN) high electron mobility transistor |
| JP6404697B2 (ja) | 2014-12-10 | 2018-10-10 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US9812532B1 (en) | 2015-08-28 | 2017-11-07 | Hrl Laboratories, Llc | III-nitride P-channel transistor |
| JP6540461B2 (ja) * | 2015-10-30 | 2019-07-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2017087197A1 (en) | 2015-11-19 | 2017-05-26 | Hrl Laboratories, Llc | Iii-nitride field-effect transistor with dual gates |
| ITUB20155862A1 (it) * | 2015-11-24 | 2017-05-24 | St Microelectronics Srl | Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione |
| US9941398B2 (en) * | 2016-03-17 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company Ltd. | High-electron-mobility transistor (HEMT) capable of protecting a III-V compound layer |
| CN107768248A (zh) * | 2016-08-19 | 2018-03-06 | 中国科学院苏州纳米技术与纳米仿生研究所 | GaN基增强型HEMT器件的制备方法 |
| US10630285B1 (en) | 2017-11-21 | 2020-04-21 | Transphorm Technology, Inc. | Switching circuits having drain connected ferrite beads |
| US10756207B2 (en) | 2018-10-12 | 2020-08-25 | Transphorm Technology, Inc. | Lateral III-nitride devices including a vertical gate module |
| US11757027B2 (en) * | 2018-12-13 | 2023-09-12 | Intel Corporation | E-D mode 2DEG FET with gate spacer to locally tune VT and improve breakdown |
| JP7544734B2 (ja) | 2019-03-21 | 2024-09-03 | トランスフォーム テクノロジー，インコーポレーテッド | Ｉｉｉ族窒化物デバイスのための集積設計 |
| US11749656B2 (en) | 2020-06-16 | 2023-09-05 | Transphorm Technology, Inc. | Module configurations for integrated III-Nitride devices |
| US11563101B2 (en) | 2020-07-07 | 2023-01-24 | Wolfspeed, Inc. | Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices |
| US20230299190A1 (en) | 2020-08-05 | 2023-09-21 | Transphorm Technology, Inc. | Iii-nitride devices including a depleting layer |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060244035A1 (en) * | 2005-04-29 | 2006-11-02 | International Business Machines Corporation | Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS |
| WO2007108055A1 (ja) * | 2006-03-16 | 2007-09-27 | Fujitsu Limited | 化合物半導体装置及びその製造方法 |
| JP2008053554A (ja) * | 2006-08-25 | 2008-03-06 | Osaka Univ | 電子デバイスとその製造方法 |
| JP2009054807A (ja) * | 2007-08-27 | 2009-03-12 | Sanken Electric Co Ltd | ヘテロ接合型電界効果半導体装置 |
| JP2009267019A (ja) * | 2008-04-24 | 2009-11-12 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4984467B2 (ja) | 2005-09-22 | 2012-07-25 | 住友電気工業株式会社 | 窒化ガリウム系ｍｉｓトランジスタ |
| JP5332113B2 (ja) * | 2007-02-15 | 2013-11-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2008205175A (ja) | 2007-02-20 | 2008-09-04 | Rohm Co Ltd | 窒化物半導体素子の製造方法 |
| JP2008226907A (ja) | 2007-03-08 | 2008-09-25 | Ritsumeikan | 窒化物半導体積層構造およびその形成方法、ならびに窒化物半導体素子およびその製造方法 |
| JP2009231395A (ja) | 2008-03-19 | 2009-10-08 | Sumitomo Chemical Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8309987B2 (en) * | 2008-07-15 | 2012-11-13 | Imec | Enhancement mode semiconductor device |
| JP5468301B2 (ja) * | 2009-05-18 | 2014-04-09 | シャープ株式会社 | 窒化物半導体装置および窒化物半導体装置製造方法 |
| JP2011082216A (ja) * | 2009-10-02 | 2011-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP5857415B2 (ja) * | 2011-02-24 | 2016-02-10 | 富士通株式会社 | 半導体装置の製造方法 |
| JP5804802B2 (ja) * | 2011-06-30 | 2015-11-04 | トランスフォーム・ジャパン株式会社 | 半導体装置及びその製造方法 |
| CN104011867B (zh) * | 2011-12-23 | 2016-12-07 | 英特尔公司 | 用于栅极凹进晶体管的iii-n材料结构 |
| JP5957994B2 (ja) * | 2012-03-16 | 2016-07-27 | 富士通株式会社 | 半導体装置の製造方法 |
| US9142668B2 (en) * | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
-
2013
- 2013-01-09 JP JP2013001777A patent/JP6253886B2/ja active Active
- 2013-12-05 CN CN201310653209.3A patent/CN103915337B/zh active Active
- 2013-12-06 US US14/098,853 patent/US9136107B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060244035A1 (en) * | 2005-04-29 | 2006-11-02 | International Business Machines Corporation | Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS |
| WO2007108055A1 (ja) * | 2006-03-16 | 2007-09-27 | Fujitsu Limited | 化合物半導体装置及びその製造方法 |
| JP2008053554A (ja) * | 2006-08-25 | 2008-03-06 | Osaka Univ | 電子デバイスとその製造方法 |
| JP2009054807A (ja) * | 2007-08-27 | 2009-03-12 | Sanken Electric Co Ltd | ヘテロ接合型電界効果半導体装置 |
| JP2009267019A (ja) * | 2008-04-24 | 2009-11-12 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016039327A (ja) * | 2014-08-08 | 2016-03-22 | 古河電気工業株式会社 | 窒化物半導体装置、ダイオード、および電界効果トランジスタ |
| JP2016225594A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社東芝 | 半導体構造及びその製造方法 |
| US9553181B2 (en) | 2015-06-01 | 2017-01-24 | Toshiba Corporation | Crystalline-amorphous transition material for semiconductor devices and method for formation |
| JP2018056365A (ja) * | 2016-09-29 | 2018-04-05 | 富士通株式会社 | 化合物半導体装置、化合物半導体装置の製造方法、電源装置、及び増幅器 |
| JP2020017577A (ja) * | 2018-07-23 | 2020-01-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP7071893B2 (ja) | 2018-07-23 | 2022-05-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2021068722A (ja) * | 2019-10-17 | 2021-04-30 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP7362410B2 (ja) | 2019-10-17 | 2023-10-17 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140191288A1 (en) | 2014-07-10 |
| US9136107B2 (en) | 2015-09-15 |
| CN103915337B (zh) | 2017-12-26 |
| JP6253886B2 (ja) | 2017-12-27 |
| CN103915337A (zh) | 2014-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6253886B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5323527B2 (ja) | ＧａＮ系電界効果トランジスタの製造方法 | |
| KR101773259B1 (ko) | 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체 | |
| US9502524B2 (en) | Compound semiconductor device having gallium nitride gate structures | |
| JP5906004B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| CN104871319B (zh) | 半导体结构以及凹槽形成蚀刻技术 | |
| JP5653607B2 (ja) | ＧａＮ系電界効果トランジスタおよびその製造方法 | |
| JP6368197B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US20110042719A1 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US10784361B2 (en) | Semiconductor device and method for manufacturing the same | |
| TW201448230A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| KR20130048688A (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| US20180097096A1 (en) | Semiconductor device | |
| TW201931599A (zh) | 增強型高電子遷移率電晶體元件 | |
| US11257918B2 (en) | Semiconductor device and method of manufacturing the device | |
| JP2012234984A (ja) | 半導体装置 | |
| JP2016100450A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
| WO2023035102A1 (en) | Nitride-based semiconductor device and method for manufacturing thereof | |
| JP2015079806A (ja) | へテロ接合電界効果型トランジスタおよびその製造方法 | |
| JP2014099523A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
| JP2010165783A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| CN114521293B (zh) | 半导体装置及半导体装置的制造方法 | |
| JP5655333B2 (ja) | 半導体構造及びその製造方法 | |
| JP2016225426A (ja) | 半導体装置およびその製造方法 | |
| JP2015204425A (ja) | 電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20140428 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160914 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160915 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170410 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170411 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20170421 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20170519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170926 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171129 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6253886 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |