JP2014146726A

JP2014146726A - Hetero junction field effect transistor and manufacturing method of the same

Info

Publication number: JP2014146726A
Application number: JP2013015018A
Authority: JP
Inventors: Yosuke Suzuki; 洋介鈴木; Muneyoshi Suita; 宗義吹田; Takuma Nanjo; 拓真南條; Akifumi Imai; 章文今井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2014-08-14

Abstract

PROBLEM TO BE SOLVED: To provide a hetero junction field effect transistor and a manufacturing method of the same, which achieves low on-resistance without damaging crystals in a channel layer in a hetero junction field effect transistor using an In-containing nitride semiconductor for a barrier layer.SOLUTION: A hetero junction field effect transistor using an In-containing nitride semiconductor for a barrier layer comprises: a low resistance region obtained by selective thermal diffusion of an n-type dopant in the barrier layer; and an electrode electrically connected to the low resistance region.

Description

この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関するものである。 The present invention relates to a heterojunction field effect transistor made of a semiconductor containing nitride and a method of manufacturing the same.

Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタは、高いキャリア濃度を有することからトランジスタの高出力化が期待されている。しかしながら、窒化物半導体は広いバンドギャップと、金属との接合界面における大きなバンド不連続を有するため、ヘテロ接合電界効果型トランジスタのオーミック電極は十分に低抵抗化できず、オン抵抗が高い。 A heterojunction field-effect transistor using a nitride semiconductor containing In as a barrier layer has a high carrier concentration, and is expected to increase the output of the transistor. However, since the nitride semiconductor has a wide band gap and a large band discontinuity at the junction interface with the metal, the ohmic electrode of the heterojunction field effect transistor cannot be sufficiently reduced in resistance and has high on-resistance.

この課題を解決するために、下記特許文献１に示すソース／ドレイン電極下にｎ型ドーパントをイオン注入した後、活性化熱処理を行う方法が知られている。しかしながら、Ｉｎを含む窒化物半導体は、ＡｌＧａＮやＧａＮなどの窒化物半導体に比べて高温熱処理に対する結晶の安定性が低いため、イオン注入に伴う活性化熱処理でバリア層が劣化してしまい、低抵抗化が実現できない。
また、ＧａＡｓ系材料では例えば下記特許文献２、窒化物半導体系では例えば下記非特許文献１に示すリセスエッチングをする方法が低抵抗化の手法として挙げられる。しかし、これらの方法では半導体とメタル界面にコンタクトを阻害するダメージ層が形成されるために十分に低いコンタクト抵抗が得られない。 In order to solve this problem, a method of performing an activation heat treatment after ion-implanting an n-type dopant under a source / drain electrode shown in Patent Document 1 below is known. However, since nitride semiconductors containing In have a lower crystal stability against high-temperature heat treatment than nitride semiconductors such as AlGaN and GaN, the barrier layer deteriorates during activation heat treatment accompanying ion implantation, resulting in low resistance. Cannot be realized.
Further, as a technique for reducing the resistance, for example, the method of recess etching shown in the following Patent Document 2 for GaAs-based materials and the following Non-Patent Document 1 for nitride semiconductor-based materials can be cited. However, these methods cannot form a sufficiently low contact resistance because a damage layer that inhibits contact is formed at the semiconductor / metal interface.

特開２００６−１３４９３５号公報JP 2006-134935 A 特許第４１２０８９９号公報Japanese Patent No. 4120899 国際公開第２００６／１２９５５３号パンフレットInternational Publication No. 2006/129553

”Systematic Characterization of Cl2 Reactive Ion Etching for Improved Ohmics in AlGaN/GaN HEMTs”、IEEE ELECTRON DEVICE LETTERS、VOL.23、NO.2、pp76-78、２００２年２月“Systematic Characterization of Cl2 Reactive Ion Etching for Improved Ohmics in AlGaN / GaN HEMTs”, IEEE ELECTRON DEVICE LETTERS, VOL.23, NO.2, pp76-78, February 2002

上記のことから、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、より有効なオン抵抗の低抵抗化が望まれている。 From the above, in the heterojunction field effect transistor using a nitride semiconductor containing In as a barrier layer, more effective reduction of on-resistance is desired.

この発明は、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、チャネル層の結晶にダメージを与えずに低オン抵抗化を図ったヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。 The present invention relates to a heterojunction field effect transistor using a nitride semiconductor containing In as a barrier layer, and reducing the on-resistance without damaging a channel layer crystal, and its manufacture It aims to provide a method.

この発明は、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、バリア層中にｎ型ドーパントを選択的に熱拡散させた低抵抗領域を有し、前記低抵抗領域に電気的に接続された電極を設けたことを特徴とするヘテロ接合電界効果型トランジスタ等にある。 The present invention provides a heterojunction field effect transistor using a nitride semiconductor containing In as a barrier layer, the barrier layer having a low resistance region in which an n-type dopant is selectively thermally diffused, and the low resistance region A heterojunction field-effect transistor or the like characterized in that an electrode electrically connected to the electrode is provided.

この発明では、低オン抵抗を実現した、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタを提供できる。 According to the present invention, it is possible to provide a heterojunction field effect transistor using a nitride semiconductor containing In as a barrier layer and realizing low on-resistance.

この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの構造を示す図である。It is a figure which shows the structure of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 1 of this invention. この発明の実施の形態２におけるヘテロ接合電界効果型トランジスタの構造を示す図である。It is a figure which shows the structure of the heterojunction field effect transistor in Embodiment 2 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの構造を示す図である。It is a figure which shows the structure of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。It is a figure which shows the structure of the modification of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 3 of this invention. この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the heterojunction field effect transistor in Embodiment 3 of this invention.

以下、この発明によるヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタを各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。 Hereinafter, a method of manufacturing a heterojunction field effect transistor and a heterojunction field effect transistor according to the present invention will be described with reference to the drawings according to each embodiment. In each embodiment, the same or corresponding parts are denoted by the same reference numerals, and redundant description is omitted.

実施の形態１．
図１はこの発明の一実施の形態によるヘテロ接合電界効果型トランジスタの構造を示す図である。基板１上にバッファ層２を介して、ＧａＮ、またはＡｌ_ｚＧａ_１−ｚＮ（０＜ｚ＜１）からなるチャネル層３と、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)からなるバリア層４が形成されたとき、窒化物半導体の自発分極やピエゾ分極によりヘテロ界面に２次元電子ガス(2-Dimensional Electron Gas:2DEG)と呼ばれる高濃度のキャリアが発生する。バリア層４上にｎ型ドーパント層(ｎ型ドーパントを含む膜)１０を選択的に形成し、熱処理によりｎ型ドーパントを拡散させた低抵抗領域５を形成する。このｎ型ドーパント層１０、または低抵抗領域５のうち、少なくとも一部の領域上に、電気的に接続された、例えばＴｉ／Ａｌの積層構造からなるソース電極６、ドレイン電極７が形成される。また、バリア層４上には例えばＮｉ／Ａｕの積層構造からなるゲート電極８が形成される。９は素子分離領域である。これらの構造により、コンタクト抵抗値が低いためにオン抵抗が小さいヘテロ接合電界効果型トランジスタが実現できる。 Embodiment 1 FIG.
FIG. 1 is a diagram showing the structure of a heterojunction field effect transistor according to an embodiment of the present invention. A channel layer 3 made of GaN or Al _z Ga _1-z N (0 <z <1) and In _x Al _y Ga _1-xy N (0 <x via a buffer layer 2 on the substrate 1. When a barrier layer 4 composed of ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1) is formed, a two-dimensional electron gas (2-DEG) is generated at the heterointerface due to spontaneous polarization or piezoelectric polarization of the nitride semiconductor. A high concentration carrier called is generated. An n-type dopant layer (a film containing an n-type dopant) 10 is selectively formed on the barrier layer 4, and a low resistance region 5 in which the n-type dopant is diffused is formed by heat treatment. On at least a part of the n-type dopant layer 10 or the low resistance region 5, a source electrode 6 and a drain electrode 7 having a laminated structure of, for example, Ti / Al are formed. . On the barrier layer 4, for example, a gate electrode 8 having a laminated structure of Ni / Au is formed. Reference numeral 9 denotes an element isolation region. With these structures, a heterojunction field-effect transistor having a low on-resistance due to a low contact resistance value can be realized.

上記構造により、コンタクト抵抗値を低減できる理由を述べる。バリア層４は、一般的にエピ時にｎ型ドーパントを導入していないｉ−Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)を用いているため抵抗値が高い。さらに、ワイドバンドギャップ半導体を用いているバリア層４においては、一般的に金属との界面で電子に対するポテンシャルバリアとなる大きなバンド不連続が発生しているため、オーム性接合にはなりにくく、コンタクト抵抗は増大する傾向がある。 The reason why the contact resistance value can be reduced by the above structure will be described. The barrier layer 4 is generally made of i-In _x Al _y Ga _1-xy N (0 <x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1) into which no n-type dopant is introduced during epitaxy. Therefore, the resistance value is high. Further, in the barrier layer 4 using a wide band gap semiconductor, since a large band discontinuity that generally serves as a potential barrier against electrons occurs at the interface with the metal, it is difficult to form an ohmic contact, and the contact Resistance tends to increase.

そこで上記特許文献１に示すように、ソース電極６／ドレイン電極７の下の領域にｎ型ドーパントをイオン注入法により導入し、高温で熱処理を行うことが有効であることが知られている。これは、熱処理によりｎ型ドーパントが活性化し、キャリアを発生させることが低抵抗化の理由である。しかしながら、Ｉｎを含む窒化物半導体は、ＡｌＧａＮやＧａＮなどの窒化物半導体に比べて高温熱処理に対する結晶の安定性が低い。従って、イオン注入に伴う活性化熱処理において、チャネル層３のＧａＮの最適温度で熱処理したときにはＩｎの凝集やＮの脱離などの、バリア層４の劣化が発生してしまう。一方、バリア層４のＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)に最適な熱処理温度としたときにはチャネル層３中にも注入されているＳｉが活性化しないため、チャネル層３が高抵抗化してしまう。いずれにおいてもチャネル層３のキャリア濃度やキャリア移動度の低下に起因して高抵抗化してしまうため、本手法は適用できない。 Therefore, as shown in Patent Document 1, it is known that it is effective to introduce an n-type dopant into the region below the source electrode 6 / drain electrode 7 by ion implantation and perform heat treatment at a high temperature. The reason for the low resistance is that the n-type dopant is activated by heat treatment to generate carriers. However, a nitride semiconductor containing In has lower crystal stability against high-temperature heat treatment than a nitride semiconductor such as AlGaN or GaN. Therefore, in the activation heat treatment accompanying the ion implantation, when the heat treatment is performed at the optimum temperature of GaN of the channel layer 3, the barrier layer 4 is deteriorated such as In aggregation and N desorption. On the other hand, when the heat treatment temperature is optimum for In _x Al _y Ga _1-xy N (0 <x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1) of the barrier layer 4, it is also implanted into the channel layer 3. Since the active Si is not activated, the channel layer 3 is increased in resistance. In any case, since the resistance is increased due to a decrease in the carrier concentration and carrier mobility of the channel layer 3, this method cannot be applied.

また上記特許文献２、非特許文献１に示すように、ソース電極６／ドレイン電極７の下の領域をエッチングしてバリア層４の膜厚を低減する手法も知られている。バリア層４を薄くしたときには、量子力学的トンネル効果により電流量が増大するため、抵抗値を低減することができる。しかし、ＡｌＧａＮ、ＧａＮなどの窒化物半導体材料は化学的安定性が高いためにウェットエッチングによる手法ではエッチングできず、プラズマを用いたドライエッチングを用いる必要がある。しかしながら、ドライエッチング法では半導体層にダメージ層が形成され、ソース電極６／ドレイン電極７と半導体層の界面に高抵抗領域が形成されてしまうため、十分に低抵抗化できない。 As shown in Patent Document 2 and Non-Patent Document 1, there is also known a method of reducing the film thickness of the barrier layer 4 by etching a region under the source electrode 6 / drain electrode 7. When the barrier layer 4 is thinned, the amount of current increases due to the quantum mechanical tunnel effect, so that the resistance value can be reduced. However, since nitride semiconductor materials such as AlGaN and GaN have high chemical stability, they cannot be etched by the wet etching method, and it is necessary to use dry etching using plasma. However, in the dry etching method, a damaged layer is formed in the semiconductor layer, and a high resistance region is formed at the interface between the source electrode 6 / drain electrode 7 and the semiconductor layer.

また上記特許文献３に示すように、ソース電極６／ドレイン電極７の材料として、Ｔｉ、Ａｌ、Ｓｉを含む電極構造による手法も知られている。ただし、この手法においてコンタクト抵抗を低減している要因はＡｌとＳｉの混晶がソース／ドレイン電極中の金属抵抗を低減していることであり、半導体との接合においてはほぼＴｉのみが作用しているため、大幅な低抵抗化は実現できていない。 Further, as shown in Patent Document 3, a technique using an electrode structure containing Ti, Al, and Si as a material of the source electrode 6 / drain electrode 7 is also known. However, the factor that reduces the contact resistance in this method is that the mixed crystal of Al and Si reduces the metal resistance in the source / drain electrodes, and only Ti acts at the junction with the semiconductor. Therefore, a significant reduction in resistance has not been realized.

そこでこの発明では、ソース電極６／ドレイン電極７の下の領域にｎ型ドーパントを含む膜を形成し、熱処理によりバリア層４の一部にｎ型ドーパントを拡散させる。これによって、ｎ型ドーパントの拡散領域にはキャリアが生成されるとともに、メタルとのバンド不連続量が減少するため、ソース電極６／ドレイン電極７を形成したときに低コンタクト抵抗となる、低抵抗領域５を得ることができる。 Therefore, in the present invention, a film containing an n-type dopant is formed in a region under the source electrode 6 / drain electrode 7, and the n-type dopant is diffused into a part of the barrier layer 4 by heat treatment. As a result, carriers are generated in the diffusion region of the n-type dopant, and the amount of band discontinuity with the metal is reduced. Therefore, when the source electrode 6 / drain electrode 7 is formed, a low resistance is obtained. Region 5 can be obtained.

次に、図２〜６に従って、図１に示すこの発明によるヘテロ接合電界効果型トランジスタの製造方法の一例を示す。 Next, according to FIGS. 2-6, an example of the manufacturing method of the heterojunction field effect transistor by this invention shown in FIG. 1 is shown.

ＳｉＣやＳｉ、サファイア、ＧａＮなどからなる基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、バッファ層２、ＧａＮまたはＡｌ_ｚＧａ_１−ｚＮ（０＜ｚ＜１）からなるチャネル層３、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)からなるバリア層４をそれぞれエピタキシャル成長させる(図２参照)。 By applying an epitaxial growth method such as MOCVD method or MBE method on the substrate 1 made of SiC, Si, sapphire, GaN, etc., from the buffer layer 2, GaN or Al _z Ga _1-z N (0 <z <1). The channel layer 3 and the barrier layer 4 made of In _x Al _y Ga _1-xy N (0 <x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1) are respectively epitaxially grown (see FIG. 2).

リソグラフィなどを用いてパターニングした領域に、ＥＢ(Electron Beam)蒸着法やスパッタ法などを用いてＳｉまたはＧｅからなるｎ型ドーパント層１０を選択的に堆積する(図３参照)。 An n-type dopant layer 10 made of Si or Ge is selectively deposited in an area patterned using lithography or the like by using an EB (Electron Beam) vapor deposition method or a sputtering method (see FIG. 3).

続いて、５００〜９５０℃で、より好ましくは、６００〜９００℃で熱処理を行う。これにより、ｎ型ドーパントであるＳｉやＧｅがＩｎを含む窒化物半導体からなるバリア層４中に拡散するため、キャリアが生成されるとともにバンドギャップが縮小した、低抵抗領域５が形成される(図４参照)。 Subsequently, heat treatment is performed at 500 to 950 ° C., more preferably at 600 to 900 ° C. As a result, the n-type dopants Si and Ge are diffused into the barrier layer 4 made of the nitride semiconductor containing In, so that a low resistance region 5 is formed in which carriers are generated and the band gap is reduced ( (See FIG. 4).

低抵抗領域５が電流経路となるようにソース／ドレイン電極を形成したとき、バリア層４から低抵抗領域５へ流れる電子に対するバンド不連続量は小さくなっているため、このｎ型ドーパントの拡散領域である低抵抗領域５はコンタクト抵抗の低減に寄与する。また、この手法を用いるとバリア層４の表面が最もｎ型ドーパント濃度が高くなり、基板１に向けてｎ型ドーパント濃度が漸減する構造となる。例えば、上記特許文献１に記載のイオン注入法を用いた手法では、注入イオンの加速エネルギーに応じてイオン濃度が最も高い点が決まるため、この発明のようにバリア層４の再表面のｎ型ドーパント濃度を高くするためには、注入エネルギーや注入保護膜の最適化などを行う必要があり、製造上の難易度が高い。しかし、この発明の手法によれば必ず、ｎ型ドーパント層１０と接するバリア層４の表面が最もｎ型ドーパント濃度が高くなる構造になるため、バリア層４とソース／ドレイン電極界面におけるコンタクト抵抗を、最も効果的に低減できる。 When the source / drain electrode is formed so that the low resistance region 5 becomes a current path, the band discontinuity with respect to electrons flowing from the barrier layer 4 to the low resistance region 5 is small. This low resistance region 5 contributes to a reduction in contact resistance. When this method is used, the surface of the barrier layer 4 has the highest n-type dopant concentration, and the n-type dopant concentration gradually decreases toward the substrate 1. For example, in the technique using the ion implantation method described in Patent Document 1, since the point with the highest ion concentration is determined according to the acceleration energy of the implanted ions, the n-type on the resurface of the barrier layer 4 as in the present invention. In order to increase the dopant concentration, it is necessary to optimize the implantation energy and the implantation protective film, and the manufacturing difficulty is high. However, according to the method of the present invention, the surface of the barrier layer 4 in contact with the n-type dopant layer 10 has a structure in which the n-type dopant concentration is the highest, so that the contact resistance at the interface between the barrier layer 4 and the source / drain electrode is reduced. Can be reduced most effectively.

また、一般的に５〜１０ｎｍ程度の薄い膜厚が適用されるＩｎを含む窒化物半導体を用いたバリア層４においてイオン注入法を用いたときには、たとえ低加速エネルギーで注入を行ってもバリア層４を通過してチャネル層３にもＳｉが注入されてしまうため、２ＤＥＧの移動度が低下してしまう。対してこの発明によれば、ＧａＮまたはＡｌ_ｚＧａ_１−ｚＮ（０＜ｚ＜１）からなるチャネル層３においては、結晶成長温度より十分低い温度での熱処理であるためＳｉが拡散されることはなく、良好な結晶品質を維持することができる。従って、この発明によればｎ型ドーパントが拡散する領域は融点の低いＩｎを含むバリア層４のみに限定されるため、チャネル層３に不純物が拡散することで生じる２ＤＥＧ移動度の低下は発生せず、高移動度の２ＤＥＧにより大電流動作が可能となる。また、ｎ型ドーパントの拡散は熱処理温度と時間だけで制御可能であるため、製造が容易である。これらの理由により、この発明によればコンタクト抵抗が低減され、オン抵抗が低く、高出力動作が可能なトランジスタが容易に実現できる。 Further, when the ion implantation method is used in the barrier layer 4 using a nitride semiconductor containing In to which a thin film thickness of about 5 to 10 nm is generally applied, even if the implantation is performed with low acceleration energy, the barrier layer Since Si is also injected into the channel layer 3 through 4, the mobility of 2DEG is lowered. On the other hand, according to the present invention, in the channel layer 3 made of GaN or Al _z Ga _1-z N (0 <z <1), Si is diffused because of the heat treatment at a temperature sufficiently lower than the crystal growth temperature. In other words, good crystal quality can be maintained. Therefore, according to the present invention, the region in which the n-type dopant diffuses is limited only to the barrier layer 4 containing In having a low melting point, so that the 2DEG mobility reduction caused by the diffusion of impurities into the channel layer 3 does not occur. In addition, a high current 2DEG enables a large current operation. Further, since the diffusion of the n-type dopant can be controlled only by the heat treatment temperature and time, the manufacture is easy. For these reasons, according to the present invention, a transistor with reduced contact resistance, low on-resistance, and capable of high output operation can be easily realized.

続いて、Ｔｉ／Ａｌから成るソース電極６及びドレイン電極７を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する(図５参照)。
そして、トランジスタを作製する領域外のチャネル層３、バリア層４に例えばＡｒなどを用いたイオン注入法やエッチングなどを用いて素子分離領域９を形成する(図６参照)。図にはイオン注入法による方法を示した。
次に、Ｎｉ／Ａｕからなるゲート電極８を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する(図１参照)。 Subsequently, a source electrode 6 and a drain electrode 7 made of Ti / Al are deposited by vapor deposition or sputtering, and formed by lift-off or the like (see FIG. 5).
Then, the element isolation region 9 is formed in the channel layer 3 and the barrier layer 4 outside the region for manufacturing the transistor by using, for example, an ion implantation method using Ar or the like or etching (see FIG. 6). The figure shows a method by ion implantation.
Next, a gate electrode 8 made of Ni / Au is deposited by vapor deposition or sputtering, and formed by lift-off or the like (see FIG. 1).

以上の方法により、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には表面パッシベーション膜形成、配線電極形成、バイアホール形成等のプロセスを経てデバイスとして用いられる。 By the above method, a heterojunction field effect transistor having the structure shown in FIG. 1 can be manufactured. Although only the minimum necessary elements that operate as a transistor are described above, the element is finally used as a device through processes such as surface passivation film formation, wiring electrode formation, and via hole formation.

なお、上記では代表的な条件について述べたが、ソース電極６、ドレイン電極７、ゲート電極８、素子分離領域９の形成プロセスの順序を入れ替えてもよい。例えば、ソース／ドレイン電極６、７を形成する前に、素子分離領域９を形成してもかまわない。 Although typical conditions have been described above, the order of forming the source electrode 6, the drain electrode 7, the gate electrode 8, and the element isolation region 9 may be changed. For example, the element isolation region 9 may be formed before the source / drain electrodes 6 and 7 are formed.

また、ソース電極６／ドレイン電極７は、Ｔｉ／Ａｌに変えて、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ、Ｐｔ、Ｓｉ、Ｇｅ、またはこれらから構成される多層膜、またはこれらを含む合金を蒸着法やスパッタ法を用いて形成してもよい。 The source electrode 6 / drain electrode 7 may be replaced with Ti / Al, for example, Ti, Al, Nb, Hf, Zr, Sr, Ni, Ta, Au, Mo, W, Pt, Si, Ge, or from these You may form the multilayer film comprised, or the alloy containing these using a vapor deposition method or a sputtering method.

ゲート電極８は、Ｎｉ／Ａｕに変えて、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、またはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイド、またはＴｉＮ、ＷＮ等の窒化物金属、またはこれらから構成される多層膜、またはこれらを含む合金を蒸着法やスパッタ法を用いて形成してもよい。 The gate electrode 8 is replaced with Ni / Au, for example, a metal such as Ti, Al, Pt, Au, Ni, Pd, a silicide such as IrSi, PtSi, or NiSi2, or a nitride metal such as TiN or WN, or these A multilayer film composed of the above or an alloy containing these may be formed by vapor deposition or sputtering.

またゲート電極８は図７及び図８に示すように、ゲート電極８下に絶縁膜１１を有するＭＩＳ(Metal-Insulator-Semiconductor)構造(図７参照)や、Ｙ型、Ｔ型のゲート形状(図８参照)となっていてもよい。 7 and 8, the gate electrode 8 has an MIS (Metal-Insulator-Semiconductor) structure (see FIG. 7) having an insulating film 11 under the gate electrode 8, and Y-type and T-type gate shapes (see FIG. 7). (See FIG. 8).

また、図１では低抵抗領域５は表面側からバリア層４の中間付近領域まで形成されており、また、ソース電極６／ドレイン電極７が形成されている領域は低抵抗領域５の表面側と一致しているが、これらは必ずしもこの領域に限る必要はなく、低抵抗領域５がソース電極６／ドレイン電極７より広い面積で形成されていても(図９参照)、狭く形成されていてもよい(図１０参照)。また、表面からの深さが、バリア層４とチャネル層３の界面まで形成されていてもよい(図１１参照)。また、所望のトランジスタ特性に応じてソース電極６／ドレイン電極７のいずれか一方の下側にのみ低抵抗領域５を形成してもよく(図１２、図１３参照)、また低抵抗領域５とソース電極６／ドレイン電極７がそれぞれ一部のみで電気的に接続されていてもよい(図１４参照)。 In FIG. 1, the low resistance region 5 is formed from the surface side to a region near the middle of the barrier layer 4, and the region where the source electrode 6 / drain electrode 7 is formed is the surface side of the low resistance region 5. Although they coincide with each other, these are not necessarily limited to this region. Even if the low resistance region 5 is formed in a larger area than the source electrode 6 / drain electrode 7 (see FIG. 9), it is formed narrowly. Good (see FIG. 10). Further, the depth from the surface may be formed up to the interface between the barrier layer 4 and the channel layer 3 (see FIG. 11). Further, the low resistance region 5 may be formed only below one of the source electrode 6 and the drain electrode 7 according to desired transistor characteristics (see FIGS. 12 and 13). The source electrode 6 / drain electrode 7 may be electrically connected with only a part (see FIG. 14).

実施の形態２．
図１５はこの発明の別の実施の形態によるヘテロ接合電界効果型トランジスタの構造を示す図である。図１５では、ｎ型ドーパント層がＳｉとＡｌまたはＧｅとＡｌの積層構造である点が実施の形態１と異なる。実施の形態２では、ｎ型ドーパント層１２として、選択的に形成されたＳｉとＡｌまたはＧｅとＡｌの積層膜(ｎ型ドーパント／Ａｌの積層膜)を用いる。Ａｌとの積層膜を用いたときには、Ａｌが融点６６０度の低融点金属であり、かつｎ型ドーパント元素やＧａＮ、ＡｌＧａＮとの固溶体や共晶などの合金を形成しやすいことに起因して熱処理時の拡散が実施の形態１に記載したｎ型ドーパント層１０を用いたときよりも促進される。これによって、バリア層４中に拡散されるｎ型ドーパント量が増大し、低抵抗化しやすくなる。ｎ型ドーパント層１２を形成した後、５００〜９５０℃で熱処理を行って低抵抗領域５を形成する。 Embodiment 2. FIG.
FIG. 15 is a diagram showing the structure of a heterojunction field effect transistor according to another embodiment of the present invention. FIG. 15 is different from Embodiment 1 in that the n-type dopant layer has a laminated structure of Si and Al or Ge and Al. In the second embodiment, as the n-type dopant layer 12, a selectively formed laminated film of Si and Al or Ge and Al (n-type dopant / Al laminated film) is used. When a laminated film with Al is used, heat treatment is caused by the fact that Al is a low-melting-point metal having a melting point of 660 degrees and is easy to form a solid solution or an eutectic alloy with an n-type dopant element, GaN, or AlGaN. Time diffusion is promoted more than when the n-type dopant layer 10 described in the first embodiment is used. As a result, the amount of n-type dopant diffused into the barrier layer 4 increases, and the resistance is easily reduced. After the n-type dopant layer 12 is formed, heat treatment is performed at 500 to 950 ° C. to form the low resistance region 5.

ＳｉとＡｌまたはＧｅとＡｌの積層構造であるｎ型ドーパント層１２は、熱処理により容易に相互に混ざり合ってバリア層４へ拡散されるため、積層膜におけるそれぞれの膜厚、積層数、積層順は問わない。 Since the n-type dopant layer 12 having a stacked structure of Si and Al or Ge and Al is easily mixed with each other by the heat treatment and diffused into the barrier layer 4, each film thickness, number of stacked layers, and stacking order in the stacked films are reduced. Does not matter.

例えばｎ型ドーパント層１２として、ＥＢ蒸着法などを用いてＳｉ５ｎｍ／Ａｌ１０ｎｍ／Ｓｉ５ｎｍの積層膜をリフトオフ法などで形成し、８５０℃の熱処理を行えばよい。 For example, a stacked film of Si 5 nm / Al 10 nm / Si 5 nm may be formed as the n-type dopant layer 12 by an EB vapor deposition method or the like by a lift-off method or the like, and heat treatment at 850 ° C. may be performed.

実施の形態３．
図１６〜図２４はこの発明のさらに別の実施の形態によるヘテロ接合電界効果型トランジスタの構造を示す図である。図１６〜図２４に示す実施の形態では、バリア層４とｎ型ドーパント層を熱拡散処理後に除去する点が実施の形態１、２と異なるが、その他の製造プロセスについては実施の形態１、２で記載した内容と同じである。 Embodiment 3 FIG.
16 to 24 are views showing the structure of a heterojunction field effect transistor according to still another embodiment of the present invention. The embodiment shown in FIGS. 16 to 24 differs from the first and second embodiments in that the barrier layer 4 and the n-type dopant layer are removed after the thermal diffusion treatment, but the other manufacturing processes are the same as those in the first embodiment. The same as described in 2.

上記実施の形態１の図１、７〜１４に相当し、図１６では低抵抗領域５は表面側からバリア層４の中間付近領域まで形成されており、また、ソース電極６／ドレイン電極７が形成されている領域は低抵抗領域５の表面側と一致しているが、これらは必ずしもこの領域に限る必要はなく、低抵抗領域５がソース電極６／ドレイン電極７より広い面積で形成されていても(図１７参照)、狭く形成されていてもよい(図１８参照)。また、表面からの深さが、バリア層４とチャネル層３の界面まで形成されていてもよい(図１９参照)。また、所望のトランジスタ特性に応じてソース電極６／ドレイン電極７のいずれか一方の下側にのみ低抵抗領域５を形成してもよく(図２０、図２１参照)、低抵抗領域５とソース電極６／ドレイン電極７がそれぞれ一部のみで電気的に接続されていてもよい(図２２参照)。そしてまた、ゲート電極８は、ゲート電極８下に絶縁膜１１を有するＭＩＳ(Metal-Insulator-Semiconductor)構造(図２３参照)や、Ｙ型、Ｔ型のゲート形状(図２４参照)となっていてもよい。 1 corresponds to FIGS. 1 and 7 to 14 in the first embodiment, and in FIG. 16, the low resistance region 5 is formed from the surface side to a region near the middle of the barrier layer 4, and the source electrode 6 / drain electrode 7 is The formed region coincides with the surface side of the low resistance region 5, but it is not necessarily limited to this region, and the low resistance region 5 is formed in a wider area than the source electrode 6 / drain electrode 7. However, it may be formed narrow (see FIG. 18). Further, the depth from the surface may be formed up to the interface between the barrier layer 4 and the channel layer 3 (see FIG. 19). Further, the low resistance region 5 may be formed only under one of the source electrode 6 and the drain electrode 7 according to desired transistor characteristics (see FIGS. 20 and 21). The electrode 6 / drain electrode 7 may be electrically connected with only a part (see FIG. 22). The gate electrode 8 has a MIS (Metal-Insulator-Semiconductor) structure (see FIG. 23) having an insulating film 11 under the gate electrode 8 or a Y-type or T-type gate shape (see FIG. 24). May be.

製造方法としては、バリア層４上へ選択的にＳｉまたはＧｅ、またはこれらとＡｌの積層膜からなるｎ型ドーパント層１０を形成し、熱処理を行った後、ｎ型ドーパント層１０を除去する(図２５参照)。ｎ型ドーパント膜(ｎ型ドーパント層１０)がＳｉであればフッ酸、硝酸、リン酸の混合液など、Ｇｅであれば過酸化水素水など、Ａｌとの積層膜であれば酸またはアルカリ溶液を用いたウェットエッチングを行えばよい。または再度リソグラフィによりｎ型ドーパント膜１０上を開口したパターニングを行い、Ａｒガス等を用いたドライエッチングにより除去してもよい。 As a manufacturing method, an n-type dopant layer 10 composed of Si or Ge, or a laminated film of Al and Al is selectively formed on the barrier layer 4, and after heat treatment, the n-type dopant layer 10 is removed ( (See FIG. 25). If the n-type dopant film (n-type dopant layer 10) is Si, a mixed solution of hydrofluoric acid, nitric acid, phosphoric acid, etc., if Ge is hydrogen peroxide, etc., if it is a laminated film with Al, an acid or alkali solution Wet etching may be used. Alternatively, patterning may be performed by opening again on the n-type dopant film 10 by lithography, and the pattern may be removed by dry etching using Ar gas or the like.

続いて、低抵抗領域５に少なくとも一部を接してソース電極６／ドレイン電極７を形成する(図２６)。 Subsequently, at least a part of the low resistance region 5 is in contact with the source electrode 6 / drain electrode 7 (FIG. 26).

実施の形態３で記載したように、金属に比べて高抵抗であるＳｉやＧｅを除去すれば、ｎ型ドーパント層１０による直列抵抗成分を無くすことができるため、さらなる低抵抗化を実現したトランジスタが製造できる。 As described in the third embodiment, by removing Si or Ge, which has a higher resistance than metal, the series resistance component due to the n-type dopant layer 10 can be eliminated, so that a transistor with further reduced resistance is realized. Can be manufactured.

なお、この発明は上記各実施の形態に限定されるものではなく、これらの可能な組み合わせを全て含むことは云うまでもない。 In addition, this invention is not limited to said each embodiment, It cannot be overemphasized that all these possible combinations are included.

１基板、２バッファ層、３チャネル層、４バリア層、５低抵抗領域、６ソース電極、７ドレイン電極、８ゲート電極、９素子分離領域、１０ｎ型ドーパント層(膜)、１１絶縁膜、１２ｎ型ドーパント層(ｎ型ドーパント／Ａｌ積層膜)。 1 substrate, 2 buffer layer, 3 channel layer, 4 barrier layer, 5 low resistance region, 6 source electrode, 7 drain electrode, 8 gate electrode, 9 element isolation region, 10 n-type dopant layer (film), 11 insulating film, 12 n-type dopant layer (n-type dopant / Al laminated film).

Claims

In a heterojunction field effect transistor using a nitride semiconductor containing In as a barrier layer, the barrier layer has a low resistance region in which an n-type dopant is selectively thermally diffused, and the low resistance region is electrically A heterojunction field effect transistor comprising a connected electrode.

2. The heterogeneous structure according to claim 1, wherein the concentration profile of the n-type dopant diffused in the barrier layer formed on the substrate maximizes the surface of the barrier layer and gradually decreases toward the substrate side. Junction field effect transistor.

3. The heterojunction field effect transistor according to claim 1, wherein an n-type dopant is not diffused in a channel layer formed so as to be in contact with the barrier layer between the barrier layer and the substrate.

The barrier layer is _{_{_{In x Al y Ga 1-x}}} -y N (0 <x ≦ 1,0 ≦ y ≦ 1, x + y ≦ 1) any one of to consist of claim 1, wherein up to 3 A heterojunction field-effect transistor described in 1.

The channel layer formed so as to be in contact with the barrier layer between the barrier layer and the substrate is made of GaN or Al _z Ga _1-z N (0 <z <1). The heterojunction field effect transistor according to any one of the above.

6. The heterojunction field effect transistor according to any one of claims 1 to 5, wherein the n-type dopant is Si or Ge.

A method of manufacturing a heterojunction field effect transistor according to any one of claims 1 to 6,
selectively forming a film containing an n-type dopant on the barrier layer;
Introducing an n-type dopant into the barrier layer by heat treatment;
Forming an electrode electrically connected to the region into which the n-type dopant has been introduced;
A method of manufacturing a heterojunction field effect transistor, comprising:

8. The method of manufacturing a heterojunction field effect transistor according to claim 7, wherein the film containing the n-type dopant is a laminated film of an n-type dopant and Al.

9. The heterojunction field effect transistor according to claim 7, further comprising a step of removing the film containing the n-type dopant after the step of introducing the n-type dopant into the barrier layer by the heat treatment. Manufacturing method.