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JP2014060361A - 半導体装置 - Google Patents

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川 光 彦 北
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Abstract

【課題】サイズの小さな接合終端部により十分な耐圧を確保することが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された素子部と、前記半導体基板内に形成され、前記素子部を取り囲む環形状を有する接合終端部とを備える。さらに、前記接合終端部は、第１導電型の複数の第１半導体領域と、第２導電型の複数の第２半導体領域とを含む。さらに、前記複数の第１半導体領域は、互いに前記接合終端部の環形状の周方向に隣接し、前記素子部から離れる方向に進むにつれて幅が減少する。さらに、前記複数の第２半導体領域は、前記第１半導体領域間に配置され、前記素子部から離れる方向に進むにつれて幅が増加する。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
電力用半導体装置を設計する際には、主耐圧を確保するための接合終端部の構造が重要となる。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ系の電力用トランジスタを備える電力用半導体装置では、リサーフ、ガードリング、フィールドプレートなどの構造により主耐圧を確保している。しかしながら、これらの構造には、回路の微細化に伴い、接合終端部の幅を狭くしたり接合終端部内の拡散層の深さを浅くしたりして接合終端部のサイズを縮小すると、主耐圧の確保が難しくなるという問題がある。
R. Ng et al., "Lateral Unbalanced Super Junction (USJ)/3D-RESURF for High Breakdown Voltage on SOI", Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka, pp.395-398 F. Udrea et al., "Ultra-high voltage device termination using the 3D RESURF (Super-Junction) concept - experimental demonstration at 6.5 kV", Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka, pp.129-132
サイズの小さな接合終端部により十分な耐圧を確保することが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された素子部と、前記半導体基板内に形成され、前記素子部を取り囲む環形状を有する接合終端部とを備える。さらに、前記接合終端部は、第１導電型の複数の第１半導体領域と、第２導電型の複数の第２半導体領域とを含む。さらに、前記複数の第１半導体領域は、互いに前記接合終端部の環形状の周方向に隣接し、前記素子部から離れる方向に進むにつれて幅が減少する。さらに、前記複数の第２半導体領域は、前記第１半導体領域間に配置され、前記素子部から離れる方向に進むにつれて幅が増加する。
第１実施形態の半導体装置の構造を示す平面図および断面図である。 第１実施形態の接合終端部の構造を示す平面図および断面図である。 第１実施形態の変形例の接合終端部の構造を示す断面図である。 第１実施形態の別の変形例の接合終端部の構造を示す断面図である。 第２実施形態の接合終端部の構造を示す平面図および断面図である。 第２実施形態の変形例の接合終端部の構造を示す断面図である。 第２実施形態の別の変形例の接合終端部の構造を示す断面図である。 第３実施形態の接合終端部の構造を示す平面図および断面図である。 第４実施形態の接合終端部の構造を示す平面図および断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す平面図および断面図である。図１(ａ)は、半導体装置の構造を概略的に示す平面図であり、図１(ｂ)は、図１(ａ)のＩ−Ｉ’線に沿った断面図である。
本実施形態の半導体装置は、半導体基板１１と、半導体基板１１内に形成され、電力用トランジスタ（例えば、ＩＧＢＴ）を有する素子部１と、半導体基板１１内に形成され、素子部１を取り囲む環形状を有する接合終端部２とを備えている。
半導体基板１１は、例えばシリコン基板である。符号Ｓ1、Ｓ2はそれぞれ、半導体基板１１の第１の主面（表面）と第２の主面（裏面）を示す。図１には、半導体基板１１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１１の主面に垂直なＺ方向が示されている。
半導体基板１１は、Ｎ−型の第１ベース層２１と、Ｐ＋型の第２ベース層２２と、Ｎ＋型のソース層（エミッタ層）２３と、Ｐ＋型のドレイン層（コレクタ層）２４と、Ｎ型のバッファ層２５とを備えている。
第１ベース層２１は、半導体基板１１内の高抵抗層である。第２ベース層２２は、素子部１内において、第１ベース層２１の第１の主面Ｓ1側の表面に形成されている。ソース層２３は、素子部１内において、第２ベース層２２の表面に形成されている。ドレイン層２４は、第１ベース層２１の第２の主面Ｓ2側の表面に形成されている。バッファ層２５は、第１ベース層２１とドレイン層２４との間に形成されている。
また、本実施形態の半導体装置は、ゲート絶縁膜３１と、ゲート電極３２と、ソース電極（エミッタ電極）３３と、ドレイン電極（コレクタ電極）３４とを備えている。
ゲート絶縁膜３１は、半導体基板１１の第１の主面Ｓ1に形成されたトレンチの側面および底面に形成されている。ゲート絶縁膜３１は、例えばシリコン酸化膜である。また、ゲート電極３２は、このトレンチ内にゲート絶縁膜３１を介して形成されている。ゲート電極３２は、例えばポリシリコン層である。また、ソース電極３３、ドレイン電極３４はそれぞれ、半導体基板１１の第１、第２の主面Ｓ1、Ｓ2に形成されている。なお、ソース電極３３の一部は、接合終端部２内において、半導体基板１１の第１の主面Ｓ1に形成されたトレンチ内に絶縁膜を介して埋め込まれている。
（１）第１実施形態の接合終端部２の構造
次に、図２を参照し、第１実施形態の接合終端部２の構造について説明する。
図２は、第１実施形態の接合終端部２の構造を示す平面図および断面図である。図２(ａ)は、図１(ａ)のＩ−Ｉ’線付近における接合終端部２の構造を示す平面図であり、図２(ｂ)は、図２(ａ)のＡ−Ａ’線に沿った断面図である。
接合終端部２は、図２に示すように、半導体基板１１内に形成されたＰ型拡散層４１、Ｎ型拡散層４２、およびＮ＋型拡散層４３と、ゲート絶縁膜３１、ゲート電極３２と同じ構造のトレンチ絶縁膜４４、トレンチ電極４５と、絶縁膜４６と、ソース電極３３に相当する第１電極４７と、ドレイン電極３４と同電位となる第２電極４８とを備えている。
Ｐ型拡散層４１は、素子部１から離れる方向（ここでは＋Ｘ方向）に延び、互いに接合終端部２の環形状の周方向（ここでは＋Ｙ方向または−Ｙ方向）に隣接する複数のＰ型ストライプ領域４１ａと、Ｐ型ストライプ領域４１ａ同士を接続するＰ型接続領域４１ｂとを有している。各Ｐ型ストライプ領域４１ａは、三角形の平面形状を有し、＋Ｘ方向に進むにつれてＹ方向の幅が減少している。Ｐ型ストライプ領域４１ａは、本開示の第１半導体領域の例であり、Ｐ導電型は、本開示の第１導電型の例である。
Ｎ型拡散層４２は、素子部１から離れる方向（＋Ｘ方向）に延び、Ｐ型ストライプ領域４１ａ間に配置された複数のＮ型ストライプ領域４２ａと、Ｎ型ストライプ領域４２ａ同士を接続するＮ型接続領域４２ｂとを有している。各Ｎ型ストライプ領域４２ａは、Ｐ型ストライプ領域４１ａと同様に、三角形の平面形状を有しているが、Ｐ型ストライプ領域４１ａとは異なり、＋Ｘ方向に進むにつれてＹ方向の幅が増加している。Ｎ型ストライプ領域４２ａは、本開示の第２半導体領域の例であり、Ｎ導電型は、本開示の第２導電型の例である。
Ｎ＋型拡散層４３は、Ｎ型拡散層４２の＋Ｘ方向側に配置されている。また、トレンチ絶縁膜４４は、Ｐ型接続領域４１ｂを貫通するように形成されたトレンチの側面および底面に形成されている。また、トレンチ電極４５は、このトレンチ内にトレンチ絶縁膜４４を介して形成されている。
絶縁膜４６は、Ｐ型拡散層４１、Ｎ型拡散層４２、Ｎ＋型拡散層４３、およびトレンチ電極４５上に形成されている。また、第１電極４７は、絶縁膜４６およびＰ型接続領域４１ｂ上に形成されている。また、第２電極４８は、絶縁膜４６およびＮ＋型拡散層４３上に形成されている。
本実施形態では、図２(ｂ)に示すように、Ｎ型拡散層４２のＮ型不純物が、Ｐ型拡散層４１のＰ型不純物よりも深くまで拡散しており、Ｎ型拡散層４２の底面が、Ｐ型拡散層４１の底面よりも深い位置に位置している。また、Ｎ型拡散層４２のＮ型不純物は、Ｎ＋型拡散層４３のＮ型不純物よりも深くまで拡散しており、Ｎ型拡散層４２の底面が、Ｎ＋型拡散層４３の底面よりも深い位置に位置している。本実施形態では、Ｎ型拡散層４２が、Ｐ型拡散層４１やＮ＋型拡散層４３の下方の領域にまで拡がっており、Ｐ型拡散層４１やＮ＋型拡散層４３の底面に接している。
また、本実施形態では、トレンチ電極４５の底面が、Ｐ型拡散層４１の底面よりも深い位置に位置すると共に、Ｎ型拡散層４２の底面とほぼ同じ深さに位置している。
本実施形態では、Ｐ型拡散層４１のＺ方向の厚さが、例えば２μｍに設定されている。また、Ｐ型ストライプ領域４１ａやＮ型ストライプ領域４２ａのＸ方向の長さが、例えば９０μｍに設定されている。また、トレンチ電極４５のＸ方向の長さが、例えば５μｍに設定されている。
ここで、Ｐ型拡散層４１内におけるＰ型不純物のドーズ量を、Ｃp［１／ｃｍ２］と表し、Ｎ型拡散層４２内におけるＮ型不純物のドーズ量を、Ｃn［１／ｃｍ２］と表す。ドーズ量Ｃp、Ｃnはそれぞれ、半導体基板１１の主面の単位面積当たりに導入されたＰ型不純物原子、Ｎ型不純物原子の個数に相当する。なお、Ｐ型拡散層４１の下方のＮ型拡散層４２内におけるＮ型不純物のドーズ量は、このＰ型拡散層４１内のＮ型不純物も含めたドーズ量とする。
本実施形態では、ドーズ量Ｃp、Ｃnは、いずれも均一であり、Ｐ型拡散層４１やＮ型拡散層４２内においてほぼ一定である。また、本実施形態では、ドーズ量Ｃpが、ドーズ量Ｃnよりも多くなっている（Ｃp＞Ｃn）。例えば、ドーズ量Ｃpは、ドーズ量Ｃnの２倍〜４倍に設定されている（２×Ｃn≦Ｃp≦４×Ｃn）。
次に、引き続き図２を参照し、以上のように接合終端部２を構成する効果について説明する。
以上のように、本実施形態の接合終端部２は、図２のＹ方向に沿って交互に配置された複数のＰ型ストライプ領域４１ａおよび複数のＮ型ストライプ領域４２ａを備えている。すなわち、本実施形態の接合終端部２は、いわゆるスーパージャンクション構造を有している。このような構造には、接合終端部２のＸ方向の幅を狭くしたり、拡散層４１〜４３のＺ方向の深さを浅くしたりして、接合終端部２のサイズを縮小しても、十分な主耐圧を確保しやすいという利点がある。
また、本実施形態では、Ｐ型ストライプ領域４１ａの幅が、素子部１から離れる方向に進むにつれて減少し、Ｎ型ストライプ領域４２ａの幅が、素子部１から離れる方向に進むにつれて増加している。
よって、本実施形態の接合終端部２では、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａ全体でドーズ量を平均して考えた場合、Ｐ型不純物の平均ドーズ量は、素子部１から離れるにつれて徐々に減少していき、Ｎ型不純物の平均ドーズ量は、素子部１から離れるにつれて徐々に増加していく。すなわち、本実施形態の接合終端部２では、Ｐ型不純物とＮ型不純物のドーズ量変化のグラデーションが実現されている。
このような構造には、素子部１から離れる方向に空乏層を均等に延ばすことができるという利点がある。よって、本実施形態によれば、接合終端部２のサイズを縮小しても、十分な主耐圧をさらに確保しやすくなる。
また、本実施形態では、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａの幅が、それぞれ素子部１から離れるにつれて減少、増加していくため、ドーズ量Ｃp、Ｃnを均一に設定しても上記のようなグラデーションを実現できる。よって、本実施形態では、ドーズ量Ｃp、Ｃnが変化する複雑なＰ型、Ｎ型拡散層４１、４２を形成する必要はなく、ドーズ量Ｃp、Ｃnが均一なＰ型、Ｎ型拡散層４１、４２を形成する簡単な拡散層形成処理により、上記のようなグラデーションを実現することが可能となる。
なお、本実施形態では、ドーズ量Ｃpがドーズ量Ｃnよりも多くなっており、具体的には、ドーズ量Ｃpがドーズ量Ｃnの２倍〜４倍に設定されている。本実施形態では、電子とホールの移動度の違いや、Ｐ型拡散層４１の方からＮ型拡散層４２の方へと空乏層を延ばすことを考慮して、このような設定を行っている。
（２）第１実施形態の変形例の接合終端部２の構造
次に、図３と図４を参照し、第１実施形態の変形例の接合終端部２の構造について説明する。
図３は、第１実施形態の変形例の接合終端部２の構造を示す断面図である。図３は、図２(ａ)のＡ−Ａ’線に沿った断面図である。
上述の図２では、Ｎ型拡散層４２のＮ型不純物が、Ｐ型拡散層４１のＰ型不純物よりも深くまで拡散しており、Ｎ型拡散層４２の底面が、Ｐ型拡散層４１の底面よりも深い位置に位置している。これに対し、図３では、Ｎ型拡散層４２の底面が、Ｐ型拡散層４１の底面とほぼ同じ深さに位置している。本実施形態では、図２の構造に代えて、図３の構造を採用してもよい。
なお、図３のように、Ｐ型拡散層４１の底面とＮ型拡散層４２の底面がほぼ同じ深さに位置する場合において、Ｐ型拡散層４１内におけるＰ型不純物のピーク濃度（１／ｃｍ３）は、Ｎ型拡散層４２内におけるＮ型不純物のピーク濃度（１／ｃｍ３）の２倍〜４倍に設定することが望ましい。
図４は、第１実施形態の別の変形例の接合終端部２の構造を示す断面図である。図４(ａ)、図４(ｂ)はそれぞれ、図２(ａ)のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。
図４の接合終端部２は、Ｎ型拡散層４２を備えていない。代わりに、図４の接合終端部２では、Ｎ＋型拡散層４３が、素子部１から離れる方向（＋Ｘ方向）に延び、Ｐ型ストライプ領域４１ａ間に配置された複数のＮ＋型ストライプ領域４３ａと、Ｎ＋型ストライプ領域４３ａ同士を接続するＮ＋型接続領域４３ｂとを有している。図４のＮ＋型ストライプ領域４３ａは、本開示の第２半導体領域の例である。
図４のＮ＋型拡散層４３の構造は、図２や図３のＮ型拡散層４２の構造と同様である。ただし、図４では、Ｐ型拡散層４１のＰ型不純物が、Ｎ＋型拡散層４３のＮ型不純物よりも深くまで拡散しており、Ｐ型拡散層４１の底面が、Ｎ＋型拡散層４３の底面よりも深い位置に位置している。また、図４では、Ｐ型拡散層４１が、部分的にＮ＋型拡散層４３の下方の領域まで拡がっており、Ｎ＋型拡散層４３の底面に接している。本実施形態では、図２の構造に代えて、図４の構造を採用してもよい。
（３）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
以上のように、本実施形態の接合終端部２は、接合終端部２の環形状の周方向に交互に配置された複数のＰ型ストライプ領域４１ａおよび複数のＮ型ストライプ領域４２ａを備えている。また、本実施形態では、Ｐ型ストライプ領域４１ａの幅が、素子部１から離れる方向に進むにつれて減少し、Ｎ型ストライプ領域４２ａの幅が、素子部１から離れる方向に進むにつれて増加している。
よって、本実施形態によれば、例えばＰ型不純物やＮ型不純物の平均ドーズ量が素子部１から離れるにつれて徐々に変化するよう接合終端部２を形成することで、サイズの小さな接合終端部２により十分な耐圧を確保することが可能となる。
なお、本実施形態では、Ｐ型、Ｎ型ストライプ領域４１ａ、４１ｂの幅がそれぞれ素子部１から離れるにつれて減少、増加していけば、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａの平面形状は三角形以外でもよい。例えば、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａの平面形状はそれぞれ、素子部１から離れるにつれて幅が階段状に減少、増加していく形状でもよい。
（第２実施形態）
図５は、第２実施形態の接合終端部２の構造を示す平面図および断面図である。図５(ａ)は、図１(ａ)のＩ−Ｉ’線付近における接合終端部２の構造を示す平面図であり、図５(ｂ)は、図５(ａ)のＡ−Ａ’線に沿った断面図である。
図５の接合終端部２は、図２の接合終端部２と同様の構造を有しているが、トレンチ絶縁膜４４およびトレンチ電極４５は備えていない。このように、複数のＰ型ストライプ領域４１ａと複数のＮ型ストライプ領域４２ａが交互に配置された構造は、トレンチ型の接合終端部２だけでなく、非トレンチ型の接合終端部２にも適用可能である。
図６と図７は、第２実施形態の変形例の接合終端部２の構造を示す断面図である。
図６、図７の接合終端部２はそれぞれ、トレンチ絶縁膜４４およびトレンチ電極４５を備えない以外は、図３、図４の接合終端部２と同様の構造を有している。このように、図２〜図４の構造は、トレンチ型の接合終端部２だけでなく、非トレンチ型の接合終端部２にも適用可能である。
本実施形態によれば、第１実施形態と同様に、サイズの小さな接合終端部２により十分な耐圧を確保することが可能となる。
（第３実施形態）
図８は、第３実施形態の接合終端部２の構造を示す平面図および断面図である。図８(ａ)は、図１(ａ)のＩ−Ｉ’線付近における接合終端部２の構造を示す平面図であり、図８(ｂ)、図８(ｃ)はそれぞれ、図８(ａ)のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。
図８の接合終端部２では、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａの各々が、四角形の平面形状を有しており、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａのＹ方向の幅は、いずれも一定である。
また、図８の接合終端部２では、Ｙ方向に互いに隣接するＰ型ストライプ領域４１ａ同士の間の領域が、Ｘ方向に互いに分断された２つ以上（ここでは３つ）のＮ型ストライプ領域４２ａと、これら分断されたＮ型ストライプ領域４２ａ同士の間に埋め込まれた１つ以上（ここでは２つ）のトレンチ電極５２とを含んでいる。トレンチ電極５２はさらに、Ｎ型ストライプ領域４２ａとＮ＋型拡散層４３との間にも埋め込まれている。これらのトレンチ電極５２は、半導体基板１１の第１の主面Ｓ1に形成されたトレンチ内にトレンチ絶縁膜５１を介して埋め込まれている。
なお、本実施形態では、トレンチ電極５２のＸ方向の幅が、分断されたＮ型ストライプ領域４２ａのＸ方向の幅よりも短く設定されている。また、本実施形態では、トレンチ電極５２の底面が、Ｐ型拡散層４１やＮ型拡散層４２の底面よりも深い位置に位置し、かつトレンチ電極４５の底面とほぼ同じ深さに位置している。ただし、Ｐ型拡散層４１とＮ型拡散層４２の底面の深さは、第１および第２実施形態で説明したように、互いに異なっていてもよい。
また、本実施形態では、第１および第２実施形態と同様に、ドーズ量Ｃp、Ｃnはいずれも均一であり、ドーズ量Ｃpは、ドーズ量Ｃnよりも多く、例えば、ドーズ量Ｃnの２倍〜４倍に設定されている。これは、後述する第４実施形態でも同様である。
本実施形態のトレンチ電極５２は、Ｐ型拡散層４１、Ｎ型拡散層４２、およびＮ＋型拡散層４３内の電界や電位を制御するために使用される。また、本実施形態の接合終端部２は、図８(ｂ)に示すように、複数のＰ型層と複数のＮ型層からなるガードリングを、複数のトレンチ電極５２と複数のＮ型ストライプ領域４２ａからなる擬似的なガードリングに置き換えたような構造を有している。よって、本実施形態によれば、これらトレンチ電極５２と複数のＮ型ストライプ領域４２ａにより、ガードリングと同様の作用を実現し、主耐圧を確保することが可能となる。
以上のように、本実施形態の接合終端部２は、Ｐ型ストライプ領域４１ａとＮ型ストライプ領域４２ａによるスーパージャンクション構造を有している。また、本実施形態の接合終端部２は、Ｎ型ストライプ領域４２ａとトレンチ電極５２による擬似的なガードリング構造を有している。よって、本実施形態によれば、これらの構造により、サイズの小さな接合終端部２で十分な耐圧を確保することが可能となる。
なお、本実施形態では、Ｐ型、Ｎ型ストライプ領域４１ａ、４２ａの平面形状は、四角形以外でもよい。
（第４実施形態）
図９は、第４実施形態の接合終端部２の構造を示す平面図および断面図である。図９(ａ)は、図１(ａ)のＩ−Ｉ’線付近における接合終端部２の構造を示す平面図であり、図９(ｂ)、図９(ｃ)はそれぞれ、図９(ａ)のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。
第１から第３実施形態の接合終端部２では、複数のＰ型ストライプ領域４１ａと複数のＮ型ストライプ領域４２ａが、水平方向に隣接している。一方、第４実施形態の接合終端部２では、１つのＰ型ストライプ領域４１ａを有するＰ型拡散層４１と、２つ以上（ここでは３つ）のＮ型ストライプ領域４２ａを有するＮ型拡散層４２が、上下方向に隣接している。
具体的には、図９のＰ型ストライプ領域４１ａは、半導体基板１１内において、半導体基板１１の第１の主面Ｓ1付近に形成されている。また、図９のＮ型ストライプ領域４２ａは、半導体基板１１内において、Ｚ方向（半導体基板１１の深さ方向）にＰ型ストライプ領域４１ａと隣接して形成されており、かつ、Ｘ方向に互いに分断されている。
また、図９の接合終端部２は、Ｐ型ストライプ領域４１ａを貫通し、分断されたＮ型ストライプ領域４２ａ同士の間に挟まれるように配置されたトレンチ電極５２や、Ｐ型、Ｎ型拡散層４１、４２とＮ＋型拡散層４３との間に配置されたトレンチ電極５２を複数備えている。これらのトレンチ電極５２は、半導体基板１１の第１の主面Ｓ1に形成されたトレンチ内にトレンチ絶縁膜５１を介して埋め込まれており、Ｐ型拡散層４１、Ｎ型拡散層４２、およびＮ＋型拡散層４３内の電界や電位を制御するために使用される。
本実施形態の接合終端部２は、Ｐ型ストライプ領域４１ａとＮ型ストライプ領域４２ａによるＰＮジャンクション構造を有している。また、本実施形態の接合終端部２は、第３実施形態と同様に、Ｎ型ストライプ領域４２ａとトレンチ電極５２による擬似的なガードリング構造を有している。よって、本実施形態によれば、これらの構造により、サイズの小さな接合終端部２で十分な耐圧を確保することが可能となる。
以上、第１から第４実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲およびこれに均等な範囲には、これらの形態や変形例が含まれる。
１：素子部、２：接合終端部、１１：半導体基板、
２１：第１ベース層、２２：第２ベース層、
２３：ソース層、２４：ドレイン層、２５：バッファ層、
３１：ゲート絶縁膜、３２：ゲート電極、３３：ソース電極、３４：ドレイン電極、
４１：Ｐ型拡散層、４１ａ：Ｐ型ストライプ領域、４１ｂ：Ｐ型接続領域、
４２：Ｎ型拡散層、４２ａ：Ｎ型ストライプ領域、４２ｂ：Ｎ型接続領域、
４３：Ｎ＋型拡散層、４３ａ：Ｎ＋型ストライプ領域、４３ｂ：Ｎ＋型接続領域、
４４：トレンチ絶縁膜、４５：トレンチ電極、
４６：絶縁膜、４７：第１電極、４８：第２電極、
５１：トレンチ絶縁膜、５２：トレンチ電極

Claims (6)

  1. 半導体基板と、
    前記半導体基板内に形成された素子部と、
    前記半導体基板内に形成され、前記素子部を取り囲む環形状を有する接合終端部とを備え、
    前記接合終端部は、第１導電型の複数の第１半導体領域と、第２導電型の複数の第２半導体領域とを含み、
    前記複数の第１半導体領域は、互いに前記接合終端部の環形状の周方向に隣接し、前記素子部から離れる方向に進むにつれて幅が減少し、
    前記複数の第２半導体領域は、前記第１半導体領域間に配置され、前記素子部から離れる方向に進むにつれて幅が増加し、
    前記第１半導体領域内における前記第１導電型の不純物のドーズ量と、前記第２半導体領域内における前記第２導電型の不純物のドーズ量は、いずれも均一であり、
    前記第１半導体領域内における前記第１導電型の不純物のドーズ量は、前記第２半導体領域内における前記第２導電型の不純物のドーズ量よりも多い、
    半導体装置。
  2. 半導体基板と、
    前記半導体基板内に形成された素子部と、
    前記半導体基板内に形成され、前記素子部を取り囲む環形状を有する接合終端部とを備え、
    前記接合終端部は、第１導電型の複数の第１半導体領域と、第２導電型の複数の第２半導体領域とを含み、
    前記複数の第１半導体領域は、互いに前記接合終端部の環形状の周方向に隣接し、前記素子部から離れる方向に進むにつれて幅が減少し、
    前記複数の第２半導体領域は、前記第１半導体領域間に配置され、前記素子部から離れる方向に進むにつれて幅が増加する、
    半導体装置。
  3. 前記第１半導体領域内における前記第１導電型の不純物のドーズ量と、前記第２半導体領域内における前記第２導電型の不純物のドーズ量は、いずれも均一である、請求項２に記載の半導体装置。
  4. 前記第１半導体領域内における前記第１導電型の不純物のドーズ量は、前記第２半導体領域内における前記第２導電型の不純物のドーズ量よりも多い、請求項２または３に記載の半導体装置。
  5. 半導体基板と、
    前記半導体基板内に形成された素子部と、
    前記半導体基板内に形成され、前記素子部を取り囲む環形状を有する接合終端部とを備え、
    前記接合終端部は、第１導電型の複数の第１半導体領域と、第２導電型の複数の第２半導体領域とを含み、
    前記複数の第１半導体領域は、互いに前記接合終端部の環形状の周方向に隣接し、
    前記複数の第２半導体領域は、前記第１半導体領域間に配置され、
    互いに隣接する前記第１半導体領域同士の間の領域は、
    前記素子部から離れる方向に互いに分断された２つ以上の前記第２半導体領域と、
    分断された前記第２半導体領域同士の間に埋め込まれた１つ以上の電極と、
    を含んでいる、半導体装置。
  6. 半導体基板と、
    前記半導体基板内に形成された素子部と、
    前記半導体基板内に形成され、前記素子部を取り囲む環形状を有する接合終端部とを備え、
    前記接合終端部は、第１導電型の第１半導体領域と、第２導電型の２つ以上の第２半導体領域と、１つ以上の電極とを含み、
    前記第１半導体領域は、前記半導体基板内において、前記半導体基板の表面付近に形成されており、
    前記２つ以上の第２半導体領域は、前記半導体基板内において、前記半導体基板の深さ方向に前記第１半導体領域と隣接して形成され、前記素子部から離れる方向に互いに分断されており、
    前記１つ以上の電極は、前記第１半導体領域を貫通し、分断された前記第２半導体領域同士の間に挟まれるように配置されている、
    半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199893A (zh) * 2018-11-20 2020-05-26 南亚科技股份有限公司 半导体装置及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2014060361A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
JP2017050423A (ja) * 2015-09-02 2017-03-09 株式会社東芝 半導体装置の製造方法
CN109585533A (zh) * 2018-12-10 2019-04-05 泉州臻美智能科技有限公司 一种功率器件终端结构及其制作方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959345A (en) * 1997-11-28 1999-09-28 Delco Electronics Corporation Edge termination for zener-clamped power device
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
US7229872B2 (en) * 2000-04-04 2007-06-12 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP3914226B2 (ja) * 2004-09-29 2007-05-16 株式会社東芝 高耐圧半導体装置
JP2006173437A (ja) * 2004-12-17 2006-06-29 Toshiba Corp 半導体装置
JP5122762B2 (ja) * 2006-03-07 2013-01-16 株式会社東芝 電力用半導体素子、その製造方法及びその駆動方法
JP4980663B2 (ja) * 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
JP5129943B2 (ja) 2006-10-19 2013-01-30 株式会社豊田中央研究所 半導体装置
JP2008147361A (ja) 2006-12-08 2008-06-26 Toyota Central R&D Labs Inc 半導体装置
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2010040973A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
JP2010225833A (ja) 2009-03-24 2010-10-07 Toshiba Corp 半導体装置
JP5629994B2 (ja) * 2009-09-04 2014-11-26 ソニー株式会社 半導体装置及び半導体装置の製造方法
JP2011114028A (ja) 2009-11-24 2011-06-09 Toyota Motor Corp ＳｉＣ半導体装置とその製造方法
EP2339613B1 (en) 2009-12-22 2015-08-19 ABB Technology AG Power semiconductor device and method for producing same
JP2011216587A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置
JP2011243859A (ja) * 2010-05-20 2011-12-01 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP5554415B2 (ja) * 2010-10-15 2014-07-23 三菱電機株式会社 半導体装置およびその製造方法
US8803277B2 (en) * 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
US8803251B2 (en) * 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Termination of high voltage (HV) devices with new configurations and methods
JP5640969B2 (ja) * 2011-12-26 2014-12-17 三菱電機株式会社 半導体素子
JP2014060361A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
US9306043B2 (en) * 2013-03-13 2016-04-05 Macronix International Co., Ltd. Bipolar junction transistor and operating and manufacturing method for the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199893A (zh) * 2018-11-20 2020-05-26 南亚科技股份有限公司 半导体装置及其制备方法
CN111199893B (zh) * 2018-11-20 2022-09-20 南亚科技股份有限公司 半导体装置及其制备方法
US11521901B2 (en) 2018-11-20 2022-12-06 Nanya Technology Corporation Method for preparing semiconductor device

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Publication number Publication date
US20140077257A1 (en) 2014-03-20
CN103681785A (zh) 2014-03-26
US9082810B2 (en) 2015-07-14

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