JP4844605B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。より詳細には、スーパージャンクション（超接合）構造を備えた半導体装置の製造方法に関する。

近年は、液晶テレビ、プラズマテレビ、有機ＥＬテレビなどに代表されるように電子機器の薄型、軽量化への要求が強くなっている。それに伴い、電源機器への小型化、高性能化への要求も強く、それを受けてパワー半導体素子では、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善が注力されている。たとえば、パワーエレクトロニクス用途としてのスイッチング素子としてパワーＭＯＳＦＥＴが知られている。

ＭＯＳＦＥＴのオン抵抗と耐圧は、その伝導層であるＮ領域の不純物濃度に大きく依存する。オン抵抗を低くするために伝導層の不純物濃度を高くするが、所望の耐圧を確保するには不純物濃度をある値以上高くすることが困難になる。すなわち、ＭＯＳＦＥＴにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域（ドリフト層）と呼んでいる。ＭＯＳＦＥＴのオン時に、ドリフト領域は電流経路となり、オフ時には、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、ＭＯＳＦＥＴの耐圧を保持する。

ＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト領域）の電気抵抗に依存する。低オン抵抗化のためには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げることが考えられる。しかしながら、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分となり、耐圧が低下する。つまり、ドリフト領域の不純物濃度を高くすれば低抵抗にできるが、所望の耐圧を確保するために、不純物濃度を高くすることには限界がある。このように、ＭＯＳＦＥＴにおいて、低オン抵抗化と高耐圧化にはトレードオフの関係があり、このトレードオフを改善することが低消費電力素子に求められている。

このトレードオフをブレークスルーする一手法として、マルチリサーフ（MULTI-RESURF）構造やスーパージャンクション（超接合）構造と称される技術（以下、スーパージャンクションで代表記述する）が知られている（特許文献１〜５を参照）。

特開２００２−２８０５５５号公報 特開２００６−００５２７５号公報 特開２００７−０９６３４４号公報 特開２００７−１７３４１８号公報 特開２００７−１１６１９０号公報

特許文献１〜５に示されるように、スーパージャンクション構造のドリフト領域を備えたＭＯＳＦＥＴは、柱状のｐ型半導体領域（Ｐ領域、ｐ型ピラー領域、ｐ型縦型リサーフ層）と柱状のｎ型半導体領域（Ｎ領域、ｎ型ピラー領域、ｎ型縦型リサーフ層）が、半導体基板の表面と平行な方向に交互あるいは島状に周期的に配置された構造を持つ。つまり、ソース電極とドレイン電極を挟むように配置されている半導体層内に、ｐ型ピラー領域とｎ型ｐ型ピラー領域とが交互に横方向に繰り返す縦型リサーフ構造となっている。

これらの半導体領域により形成されるｐｎ接合から延びる空乏層により耐圧を保持する。低オン抵抗のために不純物濃度を高くすることにより、空乏層の延びが小さくなっても、これらの半導体領域の幅を小さくすることで、これらの半導体領域の完全空乏化が可能となる。オン状態では伝導層のＮ領域が電流を流し、オフ状態ではＰ領域とＮ領域が完全に空乏化することで耐圧を確保することができ、ＭＯＳＦＥＴの低オン抵抗化と高耐圧化を同時に達成することができる。

このように、スーパージャンクション構造では、各ｐ型半導体領域の幅と各ｐ型半導体領域の間の各ｎ型半導体領域の幅に依存する。ｐ型半導体領域とｎ型半導体領域の各幅をさらに狭くすれば、ｎ型半導体領域の不純物濃度をさらに高くでき、オン抵抗のさらなる低減と、さらなる高耐圧化を達成できる。このことから分かるように、不純物濃度が耐圧とオン抵抗を決めるポイントとなる。

したがって、好ましい態様としては、耐圧をさらに高めるために、ｐ型半導体領域の不純物とｎ型半導体領域の不純物とのバランス、いわゆるチャージバランスをとることが肝要となる。すなわち、ｐ型半導体領域とｎ型半導体領域に含まれる不純物量を同じにすることで、等価的に不純物濃度がゼロとなって高耐圧が得られる。逆バイアス時（オフ時）には完全空乏化を図り高耐圧を保持しつつ、ゼロバイアス時（オン時）には高濃度でドープされたｎ型半導体領域を通して電流を流すことで、材料限界を超えた低オン抵抗の素子を実現する。

また、スーパージャンクション構造を有する半導体装置において、耐圧やアバランシェ耐量は、半導体装置がアクティブに動作する領域（素子部、素子活性領域部、アクティブ領域部、セル領域部、デバイス本体部などと称される、以下素子部で代表記述する）の構造だけでなく、素子部を囲むように設けられた領域（終端部、素子周辺部、周辺構造部、接合終端領域部などと称される、以下終端部で代表記述する）の構造にも依存する。

素子部と終端部で、空乏層の広がり方が異なると最適の不純物濃度が異なることになり、素子部と終端部で同じ不純物量となるように製造すると、終端部で耐圧が低下し、この箇所に局所的に電界が集中する結果、素子が破壊され、素子全体としては充分な高耐圧が得られないことがある。

また、終端部にスーパージャンクション構造を設けない場合、アバランシェ降伏が起こると、発生した電子と正孔により、終端部の上部と下部の電界が増大し、降伏電流が増加して素子が破壊に至り易い。つまり、アバランシェ耐量が小さい。

このため、スーパージャンクション構造のＭＯＳＦＥＴでは素子部の構造と終端部の構造を、それぞれ適切に設計することも求められる。その解決手法としては、終端部においてもスーパージャンクション構造を形成しつつ対策を採る考え方と、終端部にはスーパージャンクション構造を形成しないで対策を採る考え方の２つに大別され、特許文献２〜５には、前者を採用した終端部の構造について提案されている。

特許文献２に記載の仕組みは、素子部にスーパージャンクション構造を構成し、第１導電型の第１ピラー領域および第２導電型の第２ピラー領域と、素子部のスーパージャンクション構造に隣接し、素子部よりも垂直方向の厚さが薄いスーパージャンクション構造を終端部に構成している。さらに、終端部での耐圧を確保するために、終端部でのｎ型半導体領域の不純物濃度は、素子部のｎ型半導体領域の不純物濃度より薄くしている。たとえば、第１導電型の第３ピラー領域および第２導電型の第４ピラー領域と、終端部のスーパージャンクション構造の最も素子部側の第３または第４ピラー領域上に積層されて、素子部のスーパージャンクション構造の最も終端部側の最外部に不純物濃度が第１および第２ピラー領域よりも低い最外部ピラー領域を付加形成し、第３ピラー領域および第４ピラー領域上に各ピラー領域よりも高い抵抗値を有する第１導電型の高抵抗層を形成している。

特許文献３でも、終端部での耐圧を確保するために、終端部でのｎ型半導体領域の不純物濃度は、素子部のｎ型半導体領域の不純物濃度より薄くしている。たとえば、最外側の第二導電型仕切り領域のイオン注入面積を、その内側の並列ｐｎ層の各領域のイオン注入面積よりも小さく設定し、最外側の第二導電型仕切り領域と、その内側の並列ｐｎ層の各領域の正味の不純物量をほぼ等しくしている。

特許文献４においても同様に終端部には、素子部とは異なるスーパージャンクションを形成している。たとえば、終端部のｎ＋層の主面上にｎ型領域とｐ型領域を並列して設け、ｎ型領域およびｐ型領域の上に高抵抗半導体層を設け、高抵抗半導体層上にｎ型領域とｐ型領域を並列して設けている。第１の主電極（ソース電極）側ではｎ型ピラー領域の不純物量がｐ型ピラー領域の不純物量よりも少なく、第２の主電極（ドレイン電極）側ではｎ型ピラー領域の不純物量がｐ型ピラー領域の不純物量よりも多くなるように、ｎ型ピラー領域とｐ型ピラー領域の内少なくとも一方の不純物量が第１の主電極から第２の主電極に向かう方向で徐々に変化させている。

特許文献５では、ドリフト電流が流れる素子部と、素子部を囲むように設けられた終端部を備える場合に、互いに直交する二方向のうち少なくとも一方向に形成された第２のｎ型ドリフト層および第２のｐ型ドリフト層を終端部に設けている。

一方、スーパージャンクション構造の製作方法として、次の３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する（第１の製法と称する）。つまり、同様のエピタキシャル成長を複数回繰り返すマルチエピタキシャル製法である。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む（第２の製法と称する）。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む（第３の製法と称する）。つまり、一旦形成したトレンチ溝をエピタキシャル成長で再度埋め戻す方法（トレンチ形成エピタキシャル埋戻し製法）である。

ここで、第１〜第３の製法を比較した場合、第３の製法は、工程数が少なく集積度の高いスーパージャンクション構造を実現できる可能性があると考えられる。

しかしながら、第３の製法では、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが求められる。

加えて、第３の製法でのスーパージャンクション構造の形成において、適切な終端部の構造を得ることのできる仕組みが未だ確立されていないのが実情である。素子部のトレンチ溝と終端部のトレンチ溝の配置について十分な配慮が求められると考えられるが、その仕組みについては確立されていない。

本発明は、上記事情に鑑みてなされたものであり、簡略なプロセスにてスーパージャンクション構造の半導体装置を形成するとともに、素子部の周辺部においても良好に耐圧を確保できる仕組みを提供することを目的とする。

本発明の第１の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域内の終端部には第２導電型の横型リサーフ領域を設け、横型リサーフ領域にはスリットを一定間隔で形成し、そのスリットの部分には第１導電型の半導体を配置する。

素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置が形成される。終端部に空乏層延伸領域として機能する横型リサーフ領域が存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域が終端部に伸ばされ電界が集中することのない構造になる。加えて、横型リサーフ領域を終端部の第２の半導体領域内に配置することにより、ドレイン電圧印加時に形成される空乏層が曲率をもった形状され、終端部での第２の半導体領域の不純物濃度を高くした状態で耐圧を向上することができる。素子部の第１のピラー領域の不純物濃度と終端部の第１のピラー領域の不純物濃度を同一にすることができるので、スーパージャンクション構造のプロセス設計は簡略される。

本発明の第２の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域の終端部の第１の半導体領域側の表面部に第２導電型の横型リサーフ領域を設け、横型リサーフ領域にはスリットを一定間隔で形成し、そのスリットの部分には第１導電型の半導体を配置する。

本発明の第３の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域の終端部の第２の電極側の表面部に第２導電型の横型リサーフ領域を設け、横型リサーフ領域にはスリットを一定間隔で形成し、そのスリットの部分には第１導電型の半導体を配置する。さらに、終端部における第２のピラー領域の全ては横型リサーフ領域と電気的に接続可能に構成する。

第２や第３の態様も、素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置が形成される。終端部に空乏層延伸領域として機能する横型リサーフ領域が存在することにより、第１の態様ほどではないが、空乏層延伸領域として機能する横型リサーフ領域が終端部に存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域が終端部に伸ばされ電界が集中することがなく、終端部での第２の半導体領域の不純物濃度を高くした状態で耐圧を向上することができる構造になる。素子部の第１のピラー領域の不純物濃度と終端部の第１のピラー領域の不純物濃度を同一にすることができるので、スーパージャンクション構造のプロセス設計は簡略される。

本発明によれば、素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置を形成できる。終端部に横型リサーフ領域が存在するので、終端部において安定した高耐圧化を実現することができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。

また、以下では、特に断りのない限り、基材としてはシリコンＳｉを使用し、第１導電型をｎ型、第２導電型をｐ型として説明する。また、その不純物濃度を示すのに“ｎ−”、“ｎ”、“ｎ＋”や、“ｐ−”、“ｐ”、“ｐ＋”を用いる。“ｎ”を基準にすると“ｎ＋”はｎ型の不純物濃度が高いことを示し、“ｎ−”はｎ型の不純物濃度が低いことを示し、ｐ型についても同様である。“−”や“＋”の数が多いほど相対的にそれらの方向が強いことを示す。

＜比較例＞
図１〜図１Ａは、本実施形態の半導体装置に対する比較例を説明する図である。ここで図１は、第１比較例の半導体装置１Ｘの概略構造を示す断面図である。図１Ａは、第２比較例の半導体装置１Ｙの概略構造を示す平面図である。

半導体装置１Ｘは、多数の並列ｐｎ構造の素子セルが並列配置された構造を有するパワーＭＯＳＦＥＴである。図１（１）および図１（２）に示すように、半導体装置１Ｘは、比較的不純物濃度の高い第１導電型半導体層の一例であるｎ型高濃度基体１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１０よりも不純物濃度の低いｎ型エピタキシャル層２０を所定のピッチで備えている。最下層（ｎ型高濃度基体１０側）を除いて各ピッチは概ね同一とされている。

ｎ型エピタキシャル層２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。素子部３では、ｎ型エピタキシャル層２０にｐ型ピラー拡散層２２（ｐ型ドリフト層）とｎ型ピラー拡散層２４（ｎ型ドリフト層）がそれぞれ所定のピラーピッチ（ｎ型エピタキシャル層２０のピッチと同じ）で形成されている。ｐ型ピラー拡散層２２と各ｐ型ピラー拡散層２２により挟まれたｎ型ピラー拡散層２４とにより、スーパージャンクション構造が形成される。ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４はそれぞれ紙面垂直方向に延在するストライプ形状となっている。ｐ型ピラー拡散層２２のｎ型高濃度基体１０側とは反対側の表面近傍には、ｐ型ピラー拡散層２２に接続するように選択的にｐ型ベース領域２６が形成されている。

各ピラー拡散層２２，２４の寸法例としては、降伏電圧Ｖｂ（つまり耐圧）、各ピラー拡散層２２，２４は、深さ（厚さ）Ｄ（＝α・Ｖｂ＾１．２：たとえばα＝０．０２４）［μｍ］、幅Ｗ、不純物濃度Ｃとすると、Ｃ≒７．２×１０＾16・Ｖｂ＾（−０．２）／ｂ［ｃｍ-3］を満たすものとする。つまり、各ピラー拡散層２２，２４の深さＤと幅Ｗは、耐圧（＝降伏電圧Ｖｂ）と不純物濃度Ｃに依存する。５００〜８００Ｖ程度の耐圧が要求される場合、幅Ｗを１〜１０μｍ程度にし、深さＤは３０〜８０μｍ程度で、それに合わせて不純物濃度を設定する。これからも分かるように、ピラー拡散層２２，２４は、幅Ｗが狭く、深さＤが深い（すなわちアスペクト比が大きい）。

図示しないが、ｎ型高濃度基体１０のｎ型エピタキシャル層２０とは反対側の表面には、ｎ型高濃度基体１０と電気的に接続されたドレイン電極（第１の主電極）が形成される。また、ｐ型ベース領域２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域２６に挟まれたｎ型ピラー拡散層２４の表面と前記隣り合うｐ型ベース領域２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。ｐ型ベース領域２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４と同様の方向にストライプ形状に形成される。このような構造により、半導体装置１Ｘは、ゲート絶縁膜直下のｐ型ベース領域２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。

ここで、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、半導体装置がアクティブに動作する領域（半導体装置１Ｘの素子部３に相当）の構造と、素子周辺部（半導体装置１Ｘの終端部５に相当）での構造をそれぞれ適切に設計することが肝要となる。。特に終端部５においては素子部３以上に耐圧を高く確保することが求められる。つまり終端部５での耐圧特性が、パワーＭＯＳＦＥＴデバイス特性を決定する要因になり得る。

終端部５においては、オフ状態でドレインに電圧が印加された状態でｐ型ピラー領域（半導体装置１Ｘのｐ型ピラー拡散層２２に相当）とｎ型ピラー領域（半導体装置１Ｘのｎ型ピラー拡散層２４に相当）が完全に空乏化されれば、縦方向の空乏層の厚さに依存して耐圧が決定される。よって、ｎ型ピラー領域の不純物濃度を多くしてオン抵抗を低減することが可能になる。しかし、終端部５では、オフ状態で横方向に空乏層が伸びることを勘案した耐圧の確保が肝要となる。さらに、横方向に延びた空乏層において電界が臨界電界に達しないような工夫をすることも肝要となる。

つまり、電源用途のスイッチＭＯＳＦＥＴ素子を始めとする電力用途の半導体装置においては、たとえば５００Ｖ以上の高耐圧確保にはＰ領域とＮ領域を交互に繰り返し配置し、逆バイアス時に完全空乏化させるマルチリサーフ構造やスーパージャンクション構造が用いられる。この技術をＭＯＳＦＥＴと組み合わせることでスイッチ素子の低オン抵抗と高耐圧化が同時に実現されるが、この素子構造だけでは不十分で、チップの周辺構造（終端構造）がこの素子耐圧以上の耐圧を持つようにレイアウトと構造を工夫することが肝要となる。

その対策の一例として、終端部５に、ガードリング、フィールドプレート、ｐ型横方向リサーフなどを組み合わることが考えられる。たとえば図１Ａに示す第２比較例の半導体装置１Ｙでは、半導体装置１Ｙにガードリングを適用したものである。終端部５における素子部３と終端部５との境界側における表面側に、素子部３の周辺を四方に取り囲むようにガードリング部７が複数（多重に）設けられている。因みに、半導体装置１Ｙの終端部５には、ｐ型ピラー拡散層（ｎ型ドリフト層）もｎ型ピラー拡散層（ｐ型ドリフト層）も形成されておらず、ｎ型半導体層（ｎ型エピタキシャル層２０）が形成されている。このｎ型エピタキシャル層２０の表面部には、素子部３の四方を囲むように、複数のｐ型半導体で形成されたガードリング部７が選択的に形成されている。しかしながら、このようなガードリング構造では、終端部５の面積増加をもたらす。

また、変形例として、終端部５にも素子部３と同様のスーパージャンクション構造を適用し、その表面にガードリング部７を配置することも考えられる。しかしながらこの場合、そのガードリング構造は、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４（トレンチ溝で形成する場合はトレンチ溝）のストライプ幅や距離の最適化が重要でかつ結晶面方位による依存を考慮する必要性が高く、最適化の障害がある。

また、素子部３の周辺を四方に囲むガードリング部７とストライプ状のスーパージャンクション構造の組合せでは、その組合せに適切な方法が確立されておらず、特にｐ型ピラー拡散層２２とｐ型のガードリング部７が同時に形成される重なり部分の不純物濃度が濃くなってしまう。このことによるデメリット（耐圧の低下、電界バランスの悪化）に対し、設計の際に留意することが肝要となる。

また、図示しないが、終端部５にフィールドプレートや横型リサーフを適用した場合、工程の増加が必至であり、安価でかつ素子構造プロセスとの親和性のよい構造が必要になると考えられる。

ところで、スーパージャンクション構造の製作方法として、３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する第１の製法（マルチエピタキシャル製法）。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む第２の製法。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む第３の製法（トレンチ形成エピタキシャル埋戻し製法）。

これらの具現化のためには種々の課題が存在するが、特に下記について記述しておく。先ず、第１の製法については、半導体装置１Ｘを製造するのに適用される。ウェーハ基板（ｎ型高濃度基体１０）上に高抵抗のｎ型エピタキシャル層２０を１０μｍ程度成長させ、ｐ型半導体領域やｎ型半導体領域をイオン注入で形成させた後、さらに高抵抗のｎ型エピタキシャル（ｎ型エピタキシャル層２０）を成長させて、ｐ型半導体領域やｎ型半導体領域を形成する。このようなステップを５〜１０回ほど繰り返してｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を形成する。たとえば、ｎ型エピタキシャル層２０は、複数回（たとえば図１（１）の半導体装置１Ｘ_1では６回）のエピタキシャル成長に分けて形成される。各成長工程により形成される６つのエピタキシャル層２０_1〜２０_6が積層されることにより、ｎ型エピタキシャル層２０が形成される。ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４は、ｎ型エピタキシャル層２０にイオン注入と拡散によって形成した複数の拡散層２２_1〜２２_6，２４_1〜２４_6を深さ方向に結合させることにより形成される。

このため、マルチエピタキシャル製法とも称される第１の製法は、素子部３と終端部５でそれぞれ異なるプロファイルのｎ型半導体領域とｐ型半導体領域を形成することが可能となる。比較的容易に実現されることと、各積層レイヤーに不純物導入量や、パターンの工夫をこらすことで、素子部３および終端部５の不純物プロファイルを自在に作りこむことが容易に実現されるという特徴がある。

ただし、ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を、シリコン表面から４０μｍ〜８０μｍ程度の深さまで交互に配置することになるので、構造的に複雑であり、イオンインプランテーションおよびエピタキシャル成長の積層回数などの工程作業数が比較的多く製造工程が複雑になってしまう。さらに、縦方向のｐ型およびｎ型の各ピラー拡散層２２，２４を接続するために必要で十分な拡散温度・時間のために、横方向拡散が無視できず、比較的微細化にはさらなる工夫が求められる。逆に、拡散温度・時間を短縮しようとすると、１回当たりのエピタキシャル層厚を薄くする必要があり、これはエピタキシャル層繰り返し積層の回数を増やすことに相当するので、図１（２）に示すように、前述の工程作業数のさらなる増加に繋がる（図１（２）の半導体装置１Ｘ_2では８回）。つまり、チップサイズ縮小とウェーハコスト低減はトレードオフの関係にある。

第２の製法については、埋め込む絶縁物質の材料選択が重要であり、その材料の絶縁破壊耐圧や基材であるシリコンＳｉとの界面のケアが必要となる。さらに、埋め込み絶縁物とシリコンＳｉとの熱膨張係数の差は将来の熱処理により発生し得る結晶欠陥発生に影響を与えるので、これを予防することが求められる。

一方、半導体装置１Ｘにおいて、並列ｐｎ構造の素子セル２を形成するに当たり、第３の製法を適用することも考えられる。この場合、ウェーハ基板上に４０μｍ〜８０μｍのｎ型のエピタキシャル層を成長させて、そこにストライプ状にパターンを形成してそのｎ型エピタキシャル層をトレンチ形状にエッチング処理することで深さ方向にｎ型のエピタキシャル層と同程度かそれよりも少し浅い（たとえば３０μｍ〜７０μｍ程度の）トレンチ溝を形成後、このトレンチ溝をｐ型半導体のエピタキシャル成長で再度埋め戻す。このような第３の製法では、工程数が少なく集積度の高いスーパージャンクション構造になる可能性がある。

しかしながら、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。特に、トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが重要となる。また、素子部３のトレンチ溝と終端部５のトレンチ溝の配置について十分な配慮が求められる。

本実施形態では、第３の製法を採用しつつ、前記の問題点の少なくとも１つを改善することで、従前よりもさらに高耐圧で高アバランシェ耐量が得られるスーパージャンクション型の半導体装置を実現する仕組みにする。特に簡略なプロセスである第３の製法にてスーパージャンクション構造を形成するとともに、前記の問題点の少なくとも１つを改善して良好に耐圧が確保される素子周辺部を実現するための半導体素子構造とその製造方法を実現する。以下、具体的に説明する。

＜第１実施形態：基本構成＞
図２〜図２Ｂは、第１実施形態（基本構成）の半導体装置１Ａ_1を説明する図である。ここで、図２（１）は、半導体装置１Ａ_1の概略構成を模式的に示すデバイスの略半分について示した鳥瞰図である。図２（２），（３）は、半導体装置１Ａ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図２（２）は半導体装置１Ａ_1の鳥瞰図であり、図２（３）は図２（２）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図２Ａは、図２（２）でのＸＹ表面と図２（３）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。何れも模式図面であり、この図面寸法に限定されるものではなく、他の実施形態においても同様である。図２Ｂは、第３の製法を適用する場合におけるスーパージャンクション構造のトレンチ溝幅と結晶面方位を変えた場合の悪影響を説明する図である。

第１実施形態（第１例）の半導体装置１Ａ_1は、比較的不純物濃度の高い第１導電型の第１の半導体領域の一例であるｎ型高濃度基体１１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１１０よりも不純物濃度の低いｎ型エピタキシャル層１２０（第１導電型の第２の半導体領域）を備えている。図示しないが、ｎ型高濃度基体１１０のｎ型エピタキシャル層１２０とは反対側の表面にはドレイン電極（第１の主電極）が形成される。

ｎ型エピタキシャル層１２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。一例としては、素子部３は数ｍｍ（たとえば２〜５ｍｍ）四方であり、終端部５は数１００μｍである。

素子部３では、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２２（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成され、同様に終端部５においても、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２３（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成されている。つまり、ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側からその反対側にかけて、素子部３だけでなく終端部５にも、所定方向に周期的に配置されている。これによりスーパージャンクション構造が形成され、ｐ型エピタキシャル埋込層１２２，１２３はｐ型ドリフト層として機能し、また、ｎ型エピタキシャル層１２０の内、これらｐ型エピタキシャル埋込層１２２，１２３に挟まれた領域部分のｎ型エピタキシャル層１２４（第１導電型の第１のピラー領域）はｎ−型ドリフト層として機能する。

ｎ型エピタキシャル層１２０は全面で同一の不純物濃度にしておくことで、素子部３と終端部５の各ｎ型エピタキシャル層１２４は不純物濃度が同一となるように形成される。また、トレンチ溝１２１を埋め込むときの不純物濃度を素子部３と終端部５で同一になるようにすることで、ｐ型エピタキシャル埋込層１２２，１２３の不純物濃度が同一となるように形成される。

終端部５の周縁には、ｎ型エピタキシャル層１２０のソース電極側の表面部に、チャネルストッパ１４０が形成されている。後述する他の実施形態でも同様である。ｐ型エピタキシャル埋込層１２２のｎ型高濃度基体１１０側とは反対側の表面近傍には、ｐ型エピタキシャル埋込層１２２に接続するように選択的にｐ型ベース領域１２６が形成されている。

図示しないが、ｐ型ベース領域１２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域１２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層１２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域１２６に挟まれたｎ型エピタキシャル層１２４の表面と前記隣り合うｐ型ベース領域１２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。

全体的には、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内に、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置１Ａである。半導体装置１Ａの下面側のｎ型高濃度基体１１０が高電圧電極（ドレイン電極）となり、ｎ型高濃度基体１１０とは反対側が低電圧電極（ソース電極）となり、この低電圧電極は通常グラウンド電位で使用される。

ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２２，１２３）とｎ型ピラー領域（ｎ型エピタキシャル層１２４）は、その断面構造が、ｐ型の柱状半導体領域とｎ型の柱状半導体領域との対になっている。すなわち、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれ柱状（Ｙ方向に）に配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４も柱状で配列されることになる。

一方、ｐ型ピラー領域とｎ型ピラー領域の平面構造は、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれストライプ形状で配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４もストライプ形状で配列されることになる。さらに、ｐ型ベース領域１２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型エピタキシャル埋込層１２２，１２３と同様の方向にストライプ形状に形成される。素子部３では、スーパージャンクション構造の高耐圧構造のピッチ（ｐ型エピタキシャル埋込層１２２，１２４の繰り返しピッチ）としては、一般的に１０数μｍ〜数１０μｍ程度である。よって、本例では、スイッチとしてのＦＥＴゲートピッチもスーパージャンクション構造のピッチと合わせる。

このような構造により、半導体装置１Ａは、ゲート絶縁膜直下のｐ型ベース領域１２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。スーパージャンクション構造を構成するトレンチ溝とそれを埋め込んだｐ型シリコンエピタキシャル層（ｐ型エピタキシャル埋込層１２２，１２３）は、Ｙ方向に延伸され並列されたストライプ配置構成になっている。その際に、素子部３の周辺の終端部５に注目すると、この長手方向（Ｙ方向）への延長が素子部３（デバイス本体）のみならず、終端部５まで延伸されていることと、Ｘ方向にも素子部３と略同一ピッチと略同一形状（サイズ：幅・深さ）で並列されていることに特徴を持つ。「幅」は、同じ深さ位置におけるｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に現れる方向（Ｘ方向）に関する幅である。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。なお、ここでは、ｐ型エピタキシャル埋込層１２２やｐ型エピタキシャル埋込層１２３を形成するためのトレンチ溝１２１を略等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返しているが、このことは必須ではない。ただし、略同一の方がデバイスを均一に形成でき、終端部５での高耐圧化にも寄与する利点がある。

また、半導体装置１Ａ_1は、終端部５のさらなる高耐圧化で特性を安定化させるために、ｐ型空乏層延伸層（空乏層延伸領域）として機能する横型リサーフ（Resurf）構造を組み合わせている。特に、第１実施形態の半導体装置１Ａ_1は、終端部の横型リサーフ構造（ｐ型空乏層延伸層）が、ｎ型エピタキシャル層１２０内に形成されている点に特徴がある。さらに、後述する第１実施形態（第３変形例）との相違点として、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内において、終端部５のみに１層のｐ型横型リサーフ領域１３０が形成されている点に特徴がある。

一例として、Ｚ方向（深さ方向）にｎ型エピタキシャル層１２０を略１／２に区分けし、その分割位置（つまり中間領域：Ｚ方向の下から１／２当たり）に、ｐ型横型リサーフ領域１３０を形成する。ただし、均等に区分けすることは必須ではなく、たとえば下から１／３程度の位置にｐ型横型リサーフ領域１３０を配置してもよいが、均等である方が好ましい。横型リサーフを適用した場合、工程の増加が避けられないけれども、終端部５においてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化を実現する方を優先している。

すなわち、終端部５内で、素子部３との境界部のｎ型エピタキシャル層１２４に接続してさらに素子部３を囲むように終端部５のほぼ全面に形成された所定の不純物濃度のｐ型横型リサーフ領域１３０を備える。素子部３の周辺の終端部５のみ、ｎ型エピタキシャル層１２０内の中間領域に、ｐ型エピタキシャル埋込層１２３（Ｐ型ピラー領域）とｎ型エピタキシャル層１２４（ｎ型ピラー領域）に直交するように、つまり、ドレイン電極面およびソース電極面とは平行方向に、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０（ｐ型半導体領域）を有する。ｐ型横型リサーフ領域１３０を備えることによって、空乏層延伸領域の機能により、オフ時に電界が緩和されるので、安定した高耐圧が得られる。

ｐ型エピタキシャル埋込層１２３（つまりｐ型ピラー領域）は縦型リサーフでもあるが、空乏層延伸機能を持つ横型リサーフと組み合わせることで、さらなる高耐圧を得ることが可能になる。

終端部５の各ｐ型エピタキシャル埋込層１２３は、電気的にフローティング状態とせずに、少なくともその一部がｐ型横型リサーフ領域１３０と電気な接続がとられるようにする。ｐ型横型リサーフ領域１３０は、たとえばソース電極と電気的な接続をとることができるように、素子部３における終端部５との境界部分のｐ型エピタキシャル埋込層１２２と接続する。

ここで、ｐ型エピタキシャル埋込層１２２，１２３は第３の製法を適用して形成する。すなわち、ｐ型エピタキシャル埋込層１２２，１２３（第２導電型のストライプ状のピラー領域）が、デバイスの全域に亘って略同一サイズ（幅・深さ）と略同一ピッチでかつ一定の方向に形成されており、かつトレンチ溝１２１の形成とｐ型（第２導電型）半導体のエピタキシャル成長によって製作される。

このように、第１実施形態の半導体装置１Ａ_1は、ｐ型エピタキシャル埋込層１２２（半導体Ｐ領域）とｎ型エピタキシャル層１２４（半導体Ｎ領域）を交互に繰り返し配置し、逆バイアス時に完全空乏化する素子で、ｎ型エピタキシャル層１２４（第１導電型のピラー領域）は基体全面を覆う一体で形成され、素子部３のｐ型エピタキシャル埋込層１２２（第２導電型のピラー領域）がストライプ状の溝の繰り返しで形成されるものとする。加えて、素子部３を取り囲む終端部５（周辺領域）に、ｐ型エピタキシャル埋込層１２２と同方向・同様の配置関係のｐ型エピタキシャル埋込層１２３を形成する。

つまり、ｐ型エピタキシャル埋込層１２３を、ｐ型エピタキシャル埋込層１２２のストライプの延長方向と同様に延伸し、ストライプの繰り返し方向には離間して配置する。このような構造の形成に当たって、ｎ型領域（ｎ型エピタキシャル層１２４）を第１導電型であるｎ型のエピタキシャル基板（ｎ型エピタキシャル層１２０）で形成し、Ｐ領域（ｐ型エピタキシャル埋込層１２２，１２３）は、ｎ型エピタキシャル層１２０にトレンチ溝を形成後に、ｐ型半導体をエピタキシャル成長によりトレンチ溝を埋め込むことで形成する。このとき、トレンチ幅およびトレンチ開口結晶面方位を一定にする。

このような製法・構成を採用することで、トレンチ溝形成およびｐ型エピタキシャル埋込層１２２，１２３の形成の際に、多種多様なシリコン基板結晶面方位を出すことなく、チップ内（つまり素子部３）およびウェーハ全域（つまり終端部５まで）に亘って、ほぼ同じ結晶面方位とトレンチ開口面積比率が実現される。これにより、製作時に安定したスーパージャンクション構造が得られる。パターン最適化検討が容易になるし、パターン設計が仕様によらず簡便になる。素子部３と同じ構造で終端部５が形成されるため、半導体装置１Ａ_1を、工程数の増加なく、安価な製造工程になる。

たとえば、図２Ｂに示すように、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも狭くすることを考える。つまり、矢指ａのように、終端部５でのトレンチ溝開口サイズ（幅）を、素子部３でのトレンチ溝開口サイズ（幅）よりも狭くする。しかしながら、トレンチ溝開口サイズ（幅）が狭いと、一般的にエッチング深さが浅くなり、ｐ型エピタキシャル埋込層１２２の深さ方向の寸法が不安定になる。

また、これとは逆に、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも広くすることを考える。つまり、矢指ｂのように、終端部５でのトレンチ溝開口サイズ（幅）を、素子部３でのトレンチ溝開口サイズ（幅）よりも広くする。しかしながら、トレンチ溝開口サイズ（幅）が広すぎると、換言すればアスペクト比（深さ／幅）が小さすぎると、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題が起こり得る。

また、図示しないが、終端部５におけるｐ型エピタキシャル埋込層１２３用のトレンチ溝の方向を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝の方向と異なるようにする（たとえば垂直にする）と、基体（ｎ型高濃度基体１１０）の結晶面方位の影響を受け、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題や、異常成長などの不具合が起こり得る。

これに対して、第１実施形態の半導体装置１Ａ_1では、トレンチ溝形成の際、結晶面方位と形状（長手方向を持つ長方形ストライプ）に固定することでエッチング形状が一定に保たれることや、ｐ型半導体のエピタキシャル成長によるトレンチ溝の埋込みの際、結晶面方位と形状が一定のため、エピタキシャル成長条件が安定に保たれる。終端部５での特性が安定になり、結果的に終端部５の高耐圧化が図られる。

このように、第１実施形態（第１例）の半導体装置１Ａ_1は、トレンチ溝およびｐ型エピタキシャル埋込み構造によるスーパージャンクション構造の周辺領域を持つデバイスが得られるし、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。終端部５において、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０が存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域を終端部５に伸ばされるので電界が集中することのない構造になる。ｐ型横型リサーフ領域１３０を終端部５のｎ型エピタキシャル層１２０内の略中間領域に配置した適切なレイアウトにより、ドレイン電圧印加時に形成される空乏層を曲率をもった形状の設計が容易になる。その結果、終端部５でのｎ型エピタキシャル層１２４の不純物濃度を高くした状態で耐圧が向上される。つまり、素子部３のｎ型エピタキシャル層１２４の不純物濃度と終端部５のｎ型エピタキシャル層１２４の不純物濃度を同一にすることで、スーパージャンクション構造のＭＯＳＦＥＴのプロセス設計が簡略になる。

素子部３と終端部５のｎ型エピタキシャル層１２４の不純物濃度を同一にできることにより、終端部５のみｎ型エピタキシャル層１２４の不純物濃度を少なくして耐圧を確保することが必要ない。トレンチ溝１２１およびｐ型エピタキシャル埋込層１２２，１２３によるスーパージャンクション構造において、最適な終端部５の構造が与えられる。ｎ型エピタキシャル層１２４の不純物濃度を高く設定することで、オン抵抗の小さい半導体装置１Ａ_1が実現される。

終端部５に設けられた空乏層延伸領域として機能するｐ型横型リサーフ領域１３０により、本実施形態を適用しない場合に終端部５にあるフローティング状態であったｐ型ピラー領域（ｐ型エピタキシャル埋込層１２３）が電気的に接続されることで、誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量が改善される。

＜製法：第１実施形態：基本構成＞
図３〜図３Ａは、第１実施形態（基本構成）の半導体装置１Ａ_1の製造方法の一手法を説明する図である。各図において、左側の（＊−１）は素子部３の中央部であり、右側の（＊−２）は素子部３と終端部５の境界部である。左側の（＊−１）と右側の（＊−２）を纏めて言うときには（＊）と記す。後述する他の製法においても同様である。

先にも述べたように、厚いエピタキシャル層（ｎ型エピタキシャル層１２０）にトレンチ溝を形成し、一旦形成したトレンチ溝を不純物を含んだシリコンエピタキシャル成長で再度埋め戻すトレンチ形成エピタキシャル埋戻し製法（第３の製法）を適用して、ｐ型エピタキシャル埋込層１２２，１２３を形成する。このとき、終端部５のｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０を形成することを考慮した製法にする。

たとえば、アスペクト比の低いトレンチ埋込み結晶成長を２回繰り返す。先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する。そして、素子部３と終端部５の双方について、最終的に要求されるｐ型エピタキシャル埋込層１２２，１２３の深さＤの半分を満たすようなアスペクト比で、フォトレジストや酸化膜ハードマスクなどを用いてトレンチ形状の溝（トレンチ溝１２１_1）をエッチング処理にて形成する（図３（１））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１_1は、デバイスの全域に亘って略同一サイズ（幅・深さ）と略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１_1のサイズおよび繰り返しピッチを全領域で一定にする）。

その後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１_1に埋め込む。たとえば、トレンチ溝１２１_1を埋め込むように、後にｐ型エピタキシャル埋込層１２２_1，１２３_1をなすｐ型エピタキシャル埋込層１２５_1をエピタキシャル成長させる（図３（２））。さらに、ＣＭＰ（Chemical Mechanical Polishing ：化学機械研磨）技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５_1を後退させることで、トレンチ溝１２１_1に埋め込まれたｐ型エピタキシャル埋込層１２２_1，１２３_1を得る（図３（３））。

さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図３（４））。このときのパターニングは少なくとも素子部３を覆うようなものであればよく、各ｐ型エピタキシャル埋込層１２３の部分を覆う必要はない。これにより、終端部５のみに、ｐ型エピタキシャル埋込層１２３_1、ｎ型エピタキシャル層１２４を覆うようにｐ型横型リサーフ領域１３０が形成される。

その後、素子部３のｐ型エピタキシャル埋込層１２２_1およびｎ型エピタキシャル層１２４_1並びに終端部５のｐ型エピタキシャル埋込層１２３_1およびｎ型エピタキシャル層１２４_1を覆うように形成されているｐ型横型リサーフ領域１３０を一体的に覆うように所定濃度のｎ型半導体を所望の膜厚になるようにエピタキシャル成長させる（図３（５））。こうすることで、ｐ型エピタキシャル埋込層１２２_1，１２３_1の膜厚（深さ）とほぼ同一の膜厚を有するｎ型エピタキシャル層１２０_2が形成される。

さらに、トレンチ溝１２１_1と位置整合するトレンチ溝１２１_2をｎ型エピタキシャル層１２０_2内に形成する（図３Ａ（６））。さらに、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１_2に埋め込む。たとえば、ｎ型エピタキシャル層１２０_2（後にｎ型エピタキシャル層１２４_2となる）、ｐ型エピタキシャル埋込層１２２_1、およびｐ型横型リサーフ領域１３０を覆うようにｐ型エピタキシャル埋込層１２５_2をエピタキシャル成長させることでトレンチ溝１２１_2を埋め込む（図３Ａ（７））。

ｐ型エピタキシャル埋込層１２２_2，１２３_2をなすｐ型半導体（ｐ型エピタキシャル埋込層１２５_2）がトレンチ溝１２１_2に埋め込まれた後には、ＣＭＰ技術などにてｎ型エピタキシャル層１２４_2の表面が露出するまでｐ型エピタキシャル埋込層１２５_2を後退させ、表面を鏡面処理に仕上げることで、トレンチ溝１２１_2に埋め込まれたｐ型エピタキシャル埋込層１２２_2，１２３_2を得る（図３Ａ（８））。

ＣＭＰ技術などにて表面を鏡面処理に仕上げた後には、素子部３については、ベース領域、ゲート絶縁膜、ゲート電極、ソース領域、ソース電極などを形成してスーパージャンクション構造のＭＯＳＦＥＴを完成させる。終端部５については、周縁のｎ型エピタキシャル層１２０の表面部にチャネルストッパを形成する。また、素子部３と終端部５について、それらのほぼ全面を覆うようにソース電極を形成する。これにより、ｐ型横型リサーフ領域１３０はソース電極と電気的に接続される。

こうすることで、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内において、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に略同一サイズ（幅・深さ）、略同一ピッチで繰り返し配置されているスーパージャンクション構造となる。ｎ型エピタキシャル層１２４は、ｎ型エピタキシャル層１２０そのもので形成されている。ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０に対して形成したトレンチ溝１２１が所定濃度の不純物を含んだｐ型半導体のエピタキシャル成長による埋め込まれることで形成される。トレンチ溝１２１は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成されているので、ｐ型エピタキシャル埋込層１２２，１２３も、デバイスの全域に亘り、略同一サイズと略同一ピッチでかつ一定の方向に、トレンチ溝１２１に対するｎ型半導体のエピタキシャル形成によって形成される。

このように、第１実施形態（基本構成）の半導体装置１Ａ_1の製造方法によれば、比較的容易に埋め込み成長を行なうので、イオン注入と埋め込み結晶成長を繰り返すプロセスよりも少ない結晶成長回数でスーパージャンクション構造が形成される。

加えて、アスペクト比の低いトレンチ埋込み結晶成長を複数回繰り返すので、完成状態で高アスペクト比となるデバイスを埋込み結晶成長により容易に形成される。すなわち、トレンチ溝を形成した後にトレンチ溝内を結晶成長により埋め込む第３の製法では、原理的には埋込み成長回数を１回にすることが可能であるが、スーパージャンクション構造で期待されるトレンチ溝のアスペクト比は比較的高い（たとえば５以上が要求される）ので、このような埋め込み結晶成長を１回で実現するには通常のエピタキシャル成長では困難である。そのため、たとえば、高アスペクト比の製法として、異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法が必要で製造コストが嵩むが、本実施形態ではそれが解決される。

＜第１実施形態：第１変形例＞
図４〜図４Ａは、第１実施形態（第１変形例）の半導体装置１Ａ_2を説明する図である。ここで図４（１）は、半導体装置１Ａ_2の概略構成を模式的に示すデバイスの略半分について示した鳥瞰図である。図４（２），（３）は、半導体装置１Ａ_2の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図４（２）は半導体装置１Ａ_2の鳥瞰図であり、図４（３）は図４（２）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図４Ａは、スーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。

第１実施形態（第１変形例）の半導体装置１Ａ_2は、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ｐ型横型リサーフ領域１３０の形成に当たり、ｐ型ピラーとの重なり（オーバーラップ）を抑制した構造を持つようにしている。

ｐ型エピタキシャル埋込層１２３（つまりｐ型ピラー領域）は縦型リサーフでもあるが、空乏層延伸機能を持つ横型リサーフと組み合わせることで、さらなる高耐圧を得ることが可能になる。ただしその際に、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０が同時に形成される部分の不純物濃度が濃くなることによるデメリット（耐圧の低下、電界バランスの悪化）を考慮すべきである。すなわち、ｐ型ピラー領域とｐ型横型リサーフ領域の重なる領域は不純物がそれぞれより導入され過剰な（高濃度な）ｐ型となることにより、図４Ａに示す第３比較例の半導体装置１Ｚのように、空乏化条件を満たさなくなることに繋がり、実際に期待される高耐圧化が得られなくなる。

その解消策として、横型リサーフ領域の形成に当たり、ｐ型ピラーとの重なり（オーバーラップ）を抑制し、終端部５の主要な箇所で空乏化を得るようにする。ストライプ（ｐ型エピタキシャル埋込層１２３）の分離の部分（ｎ型エピタキシャル層１２４の部分）にｐ型のリサーフ領域をｐ型エピタキシャル埋込層１２３を避けかつほぼ（実質的に）連続するように、選択的に形成する。

「ｐ型エピタキシャル埋込層１２３を避けかつほぼ（実質的に）連続するように」とは、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップが少なくなるようにと言う意味である。終端部５において、ｐ型エピタキシャル埋込層１２３にできるだけかからないように、ｎ型エピタキシャル層１２０内の中間領域にて、選択的にｐ型のリサーフ領域を設ける趣旨である。

オーバーラップが全く無いない状態でｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０がほぼ（実質的に）連続するのが最適であるが、多少のオーバーラップがあってもよい。ｐ型エピタキシャル埋込層１２３はできるだけｐ型横型リサーフ領域１３０とオーバーラップしていない状態にするという趣旨だからである。「ほぼ（実質的に）連続する」とは、平面状態で、横方向のｐ型半導体領域であるｐ型横型リサーフ領域１３０により、空乏層が横方向に広がるように連続すると言う意味である。中間領域にて平面視したとき、ｐ型エピタキシャル埋込層１２３上にｐ型横型リサーフ領域１３０が存在するオーバーラップ部分の面積よりも、ｐ型エピタキシャル埋込層１２３上にｐ型横型リサーフ領域１３０が存在しない領域の面積の方が少ない状態であればよい。たとえば、各ｐ型エピタキシャル埋込層１２３の分離部間に適度な面積のｐ型横型リサーフ領域１３０を配置すればよく、そのときにｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とが一部において多少重なっていてもよい。

なお、終端部５の各ｐ型エピタキシャル埋込層１２３は、電気的にフローティング状態とせずに、少なくともその一部がｐ型横型リサーフ領域１３０と電気な接続がとられるようにする。ｐ型横型リサーフ領域１３０は、たとえばソース電極と電気的な接続をとることができるように、素子部３における終端部５との境界部分のｐ型エピタキシャル埋込層１２２と接続する。終端部５に設けられたｐ型横型リサーフ領域１３０（空乏層延伸領域）で、ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２３）が電気的に接続されることで、誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量が改善される。

たとえば、ｐ型横型リサーフ領域１３０を終端部５内に配置しつつ、ｐ型横型リサーフ領域１３０の全体をｐ型エピタキシャル埋込層１２３の領域外に配置する（第１の仕組みと称する）。ｐ型エピタキシャル埋込層１２３の全ての表面部は、ｐ型横型リサーフ領域１３０が存在しないようにするもので、オーバーラップが一切無い最適な形態である。各ｐ型エピタキシャル埋込層１２３の分離部間にｐ型横型リサーフ領域１３０を配置すればよく、必ずしも終端部５の略全面（ｐ型エピタキシャル埋込層１２３の部分を除く）がｐ型横型リサーフ領域１３０で覆われている必要はない。

たとえば、トレンチ溝形成パターンを略同一サイズ（幅・深さ）、略同一ピッチのレイアウトにすれば、ｐ型横型リサーフ領域１３０のパターン形成についても、略同一サイズ、略同一ピッチのレイアウト採用で実現可能となる。横型リサーフを適用した場合、工程の増加が避けられないけれども、終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化を実現する方を優先している。

第１実施形態（第１変形例）の半導体装置１Ａ_2は、ストライプ（ｐ型エピタキシャル埋込層１２３）の延伸方向と垂直の方向の繰り返しの分離の部分（ｎ型エピタキシャル層１２４の表面）にｐ型横型リサーフ領域１３０を選択的に形成して、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０のオーバーラップを避けている。このため、ｐ型のリサーフ構造とｐ型の繰り返し周辺埋込みエピタキシャルパターンが重なった高濃度な領域が少なくなり、終端部５の主要な箇所で空乏化が適正に得られる。単独のフローティングｐ型埋込み層（ｐ型エピタキシャル埋込層１２３）の電位を安定化させ、逆方向ダイオードのリカバリー特性を改善しつつ終端部５での高耐圧確保が実現される。半導体装置１Ａ_1の終端部５において、電圧印加時に電界が集中することのない構造が実現され、その結果、全Ｎ領域（ｎ型エピタキシャル層１２０、ｎ型エピタキシャル層１２４）の不純物濃度を多くすることでオン抵抗が低減される。合わせて、ｐ型横型リサーフ領域１３０のパターン形成は、終端部５のｐ型埋込み層（ｐ型エピタキシャル埋込層１２３）のパターンから反転形成することで、パターン配置が容易になる。

＜製法：第１実施形態：第１変形例＞
図５〜図５Ａは、第１実施形態（第１変形例）の半導体装置１Ａ_2の製造方法の一手法を説明する図である。以下では、第１実施形態（基本構成）の半導体装置１Ａ_1の製法との相違点を中心に説明する。

トレンチ形成エピタキシャル埋戻し製法（第３の製法）を適用して、ｐ型エピタキシャル埋込層１２２，１２３を形成するが、終端部５のｎ型エピタキシャル層１２０内の中間領域にｐ型エピタキシャル埋込層１２３とのオーバーラップが発生しないようにｐ型横型リサーフ領域１３０を形成することを考慮した製法にする。たとえば、１回目のｎ型エピタキシャル層１２０_1の形成、ｐ型横型リサーフ領域１３０の形成、２回目のｎ型エピタキシャル層１２０_2の形成の後、トレンチ溝の形成を１回で行ない、さらにトレンチ溝を埋め込む。トレンチ溝形成と埋込み成長回数を１回にすることが基本である。

先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する（図５（１））。さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図５（２））。このときのパターニングは少なくとも素子部３を覆うものであればよく、終端部５側のｐ型エピタキシャル埋込層１２３の部分を覆う必要はない。これにより、終端部５のみにｎ型エピタキシャル層１２０_1を覆うようにｐ型横型リサーフ領域１３０が形成される。

その後、素子部３のｎ型エピタキシャル層１２０_1と、終端部５のｎ型エピタキシャル層１２０_1を覆うように形成されているｐ型横型リサーフ領域１３０を一体的に覆うように、所定濃度のｎ型半導体を所望の膜厚になるようにエピタキシャル成長させる（図５（３））。こうすることで、ｐ型エピタキシャル埋込層１２０_1の膜厚とほぼ同一の膜厚を有するｎ型エピタキシャル層１２０_2が形成される。

そして、素子部３と終端部５の双方について、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０（１２０_1，１２０_2）内に、最終的に要求されるｐ型エピタキシャル埋込層１２２，１２３の幅Ｗ・深さＤを満たすようなアスペクト比で、フォトレジストや酸化膜ハードマスクなどを用いてトレンチ溝１２１をエッチング処理にて形成する（図５（４））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１は、好ましくはデバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１の幅および繰り返しピッチを全領域で一定にする）。

その後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１に埋め込むことでスーパージャンクション構造を形成する。たとえば、トレンチ溝１２１を埋め込むように、後にｐ型エピタキシャル埋込層１２２，１２３をなすｐ型エピタキシャル埋込層１２５をエピタキシャル成長させる（図５Ａ（５））。さらに、ｐ型エピタキシャル埋込層１２２，１２３をなすｐ型半導体がトレンチ溝１２１に埋め込まれた後には、ＣＭＰ技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５を後退させ、表面を鏡面処理に仕上げることで、トレンチ溝１２１に埋め込まれたｐ型エピタキシャル埋込層１２２，１２３を得る（図５Ａ（６））。

このように、第１実施形態（第１変形例）の半導体装置１Ａ_2の製造方法によれば、ｎ型エピタキシャル層１２０を最終的に必要とされる膜厚にしてからトレンチ溝１２１の形成と埋込み成長回数を１回にしてトレンチ溝１２１を埋め込むので、イオン注入と埋め込み結晶成長を繰り返すプロセスよりも少ない結晶成長回数でスーパージャンクション構造が形成される。

異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法が必要であるが、比較的高いアスペクト比の埋め込み結晶成長が１回でよく、プロセスが簡便になる利点がある。加えて、終端部５においては、トレンチ溝１２１の形成により中間領域のｐ型横型リサーフ領域１３０が除去されることでｐ型エピタキシャル埋込層１２３とのオーバーラップを発生させないようにするための開口部１３１が形成され、その後にｐ型エピタキシャル埋込層１２５の埋込みによりｐ型エピタキシャル埋込層１２３が形成されるので、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップが防止される。ただし、後述する第１実施形態（第２変形例）の製法と比べると、ｐ型エピタキシャル埋込層１２５のエピタキシャル成長時にｐ型横型リサーフ領域１３０側への浸みだしが少なからずあるので、ｐ型横型リサーフ領域１３０とｐ型エピタキシャル埋込層１２３との境界部で多少のオーバーラップが発生し得る。

＜第１実施形態：第２変形例＞
図６〜図６Ａは、第１実施形態（第２変形例）の半導体装置１Ａ_3を説明する図である。ここで図６は、半導体装置１Ａ_3の概略構成を模式的に示す図である。図６（１）は半導体装置１Ａ_3の鳥瞰図であり、図６（２）は図６（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図６Ａは、図６（１）におけるＡ−Ａ’線のＸＹ平面図（全体概要）である。

第１実施形態（第２変形例）の半導体装置１Ａ_3は、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成、第１変形例）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ｐ型横型リサーフ領域１３０の形成に当たり、第２の仕組みとして、ｐ型横型リサーフ領域１３０を終端部５内に配置しつつ、ｐ型エピタキシャル埋込層１２３の少なくとも一部の位置ではｐ型横型リサーフ領域１３０に開口部１３２を形成することに特徴がある。完成品状態で、開口部１３２がｐ型エピタキシャル埋込層１２３と対応する位置に設けられている状態にするのである。

要するに、素子部３の周辺において、ｎ型エピタキシャル層１２０内の中間領域で、終端部５の略全面（ｐ型エピタキシャル埋込層１２３の部分を除く）がｐ型横型リサーフ領域１３０で覆われている状態つまり大局的にはｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０がオーバーラップするように形成される場合に、ｐ型エピタキシャル埋込層１２３との交差部分のｐ型横型リサーフ領域１３０に開口部１３２が形成されていると言うことである。ｐ型エピタキシャル埋込層１２３との交差部分のｐ型横型リサーフ領域１３０に開口部１３２を形成すれば、その開口部１３２の部分ではオーバーラップしないことになる。ｐ型横型リサーフ領域１３０とｐ型エピタキシャル埋込層１２３とのオーバーラップを少なくする（好ましくは避ける）には、開口部１３２のサイズ（本例では特に幅）は、ｐ型エピタキシャル埋込層１２３のサイズよりも大きくするのがよい。

たとえば 図６Ａ（１）に示す例は、ｐ型エピタキシャル埋込層１２３の配列方向の分離部（ｎ型エピタキシャル層１２４の部分）に関して各別に開口部１３２を形成しているとともに、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対しても各別に開口部１３２を形成している態様である。この場合、素子部３と終端部５との境界部については、図示のようにｐ型横型リサーフ領域１３０を配置してもよいし、図示しないが素子部３の開口部１３２とｐ型エピタキシャル埋込層１２３についての各別の開口部１３２を連続させてもよい。

図６Ａ（２）に示す例は、ｐ型エピタキシャル埋込層１２３の配列方向の分離部（ｎ型エピタキシャル層１２４の部分）に関しては各別に開口部１３２を形成しているが、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対しては連続する１つの開口部１３２を形成している態様である。この場合、素子部３と終端部５との境界部については、図示のようにｐ型横型リサーフ領域１３０を配置してもよいし、図示しないが素子部３の開口部１３２と各ｐ型エピタキシャル埋込層１２３についての１つの開口部１３２を連続させてもよい。

何れの態様においても、終端部５においてｐ型エピタキシャル埋込層１２３を避けるようにｐ型のリサーフ領域（ｐ型横型リサーフ領域１３０）を選択的に形成する点では、ｐ型ピラーとの重なりを抑制し終端部５の主要な箇所で空乏化を得る第１実施形態（第１変形例）と考え方に相違はない。終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０をｎ型エピタキシャル層１２０内の中間領域に形成することで安定した高耐圧化が実現される点では第１実施形態（基本構成・第１変形例）と同様の効果が得られる。ただし、開口部１３２を各別に形成する方がｐ型横型リサーフ領域１３０の面積が広く高耐圧化の点では有利である。

＜製法：第１実施形態：第２変形例＞
図７は、第１実施形態（第２変形例）の半導体装置１Ａ_3の製造方法の一手法を説明する図である。以下では、第１実施形態（第２変形例）の半導体装置１Ａ_2の製法との相違点を中心に説明する。

基本的には、第１実施形態（第１変形例）と同様に、トレンチ溝形成と埋込み成長回数を１回にすることが基本であるが、終端部５におけるｎ型エピタキシャル層１２０の中間領域へのｐ型横型リサーフ領域１３０の形成時に、ｐ型エピタキシャル埋込層１２３とのオーバーラップを発生させないようにするための開口部１３２をパターニングしておく点に特徴がある。

先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する（図７（１））。さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図７（２））。以下、第１実施形態（第１変形例）と同様である。

マスクのパターニングは、少なくとも素子部３の全体を覆うとともに、終端部５ではｐ型エピタキシャル埋込層１２３に対応する位置の覆う部分を、ｐ型エピタキシャル埋込層１２３よりもサイズ（本例では特にストライプ配列方向の幅）を大きくする。つまり、ｐ型エピタキシャル埋込層１２３やｐ型エピタキシャル埋込層１２３を取り囲む開口部１３２の部分も覆うものとする。ｐ型エピタキシャル埋込層１２３よりもサイズを大きくするとオーバーラップが確実に回避される。

このように、第１実施形態（第２変形例）の半導体装置１Ａ_3の製造方法によれば、ｎ型エピタキシャル層１２０を最終的に必要とされる膜厚にしてからトレンチ溝１２１の形成と埋込み成長回数を１回にしてトレンチ溝１２１を埋め込むので、イオン注入と埋め込み結晶成長を繰り返すプロセスよりも少ない結晶成長回数でスーパージャンクション構造が形成される。

異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法が必要であるが、比較的高いアスペクト比の埋め込み結晶成長が１回でよく、プロセスが簡便になる利点がある。加えて、終端部５においては、ｐ型エピタキシャル埋込層１２３を取り囲む開口部１３２を形成するようにパターニングしてｐ型横型リサーフ領域１３０を形成するので、第１変形例よりもオーバーラップがより確実に防止される。

＜第１実施形態：第３変形例＞
図８は、第１実施形態（第３変形例）の半導体装置１Ａ_4を説明する図である。ここで図８は、半導体装置１Ａ_4の概略構成を模式的に示す鳥瞰図である。

第１実施形態（第３変形例）の半導体装置１Ａ_4は、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、終端部５のみに２層以上のｐ型横型リサーフ領域１３０が形成されている点にある。特に後述する第４実施形態との相違点として、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内のみにおいて、終端部５のみに２層以上のｐ型横型リサーフ領域１３０が形成されている点に特徴がある。図ではｎ型エピタキシャル層１２０内に２層のｐ型横型リサーフ領域１３０_1ａ，１３０_1ｂを設けている。

このような構成の場合、終端部５におけるｎ型エピタキシャル層１２０内で複数層のｐ型横型リサーフ領域１３０を利用して、ドレイン電圧印加時に形成される空乏層を曲率をもった形状にする際に、第１実施形態よりもその任意形状の設計が容易になる利点がある。

一例として、Ｚ方向（深さ方向）にｎ型エピタキシャル層１２０を１／Ｎ（Ｎは３以上）に略均等に区分けし、その分割位置（つまりＺ方向の下からα／Ｎごとの位置当たり：αは１〜Ｎ−１）のそれぞれに、ｐ型横型リサーフ領域１３０_1ａ，１３０_1ｂを形成する。ただし、均等に区分けすることは必須ではない。

この第１実施形態（第３変形例）の半導体装置１Ａ_4の製造方法については図示を割愛するが、第１実施形態（基本構成）の製造方法において、アスペクト比の低いトレンチ埋込み結晶成長を“ｐ型横型リサーフ領域１３０の層数＋１回”繰り返せばよい。

ここでは、第１実施形態の基本構成に対する変形例で示したが、第１変形例や第２変形例に対しても同様の変形を適用できる。それら変形例においても、それぞれ第１変形例や第２変形例の製造方法において、ｎ型エピタキシャル層１２０の成膜を“ｐ型横型リサーフ領域１３０の層数＋１回”繰り返し、ｎ型エピタキシャル層１２０を最終的に必要とされる膜厚にしてからトレンチ溝１２１の形成と埋込み成長回数を１回にしてトレンチ溝１２１をｐ型エピタキシャル埋込層１２５で埋め込めばよい。

＜第２実施形態：基本構成＞
図９〜図９Ａは、第２実施形態（基本構成）の半導体装置１Ｂ_1を説明する図である。ここで、図９は、半導体装置１Ｂ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図９（１）は半導体装置１Ｂ_1の鳥瞰図であり、図９（２）は図９（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図９Ａは、図９（１）でのＸＹ表面と図９（２）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。

第２実施形態（基本構成）の半導体装置１Ｂ_1は、第１実施形態（基本構成）に対する変形例であり、終端部５側において中間領域に設けたｐ型横型リサーフ領域１３０に対して、ｐ型エピタキシャル埋込層１２３の配列方向に垂直なスリット１３６が一定間隔で形成されている点に特徴を有する。そのスリット１３６には、ｎ型エピタキシャル層１２４（ｎ型エピタキシャル層１２０）が配置される。つまり、ｐ型横型リサーフ領域１３０は、ｎ型半導体のスリットが一定間隔で入っている。

プロセスばらつきによりｐ型エピタキシャル埋込層１２３やｎ型エピタキシャル層１２４の不純物濃度は必ずしも均一ではなく、ｐ型横型リサーフ領域１３０を終端部５の略全面に形成すると、プロセスばらつきに応じて空乏層が不均一に広がる。一方、ｐ型横型リサーフ領域１３０に対してスリット１３６を形成することで、電界が上下方向からだけではなく左右からも印加されるようになるため、空乏層がより広がり易くなる。

＜第２実施形態：変形例＞
図９Ｂは、第２実施形態の変形例を示す図である。ここで、第２実施形態（変形例）の半導体装置１Ｂ_2は、ｐ型ピラーとの重なりを抑制するように横型リサーフ領域を形成する第１実施形態（第１変形例）に対する変形例で示している。図示を割愛するが、その他の第１実施形態の第２・第３変形例に対しても同様の仕組みを適用可能である。

＜第３実施形態＞
図１０〜図１０Ａは、第３実施形態の半導体装置１Ｃ_1を説明する図である。ここで、図１０は、半導体装置１Ｃ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１０（１）は半導体装置１Ｃ_1の鳥瞰図であり、図１０（２）は図１０（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図１０Ａは、図１０（１）でのＸＹ表面と図１０（２）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。

第３実施形態の半導体装置１Ｃは、第１実施形態に対する変形例であり、終端部５側において中間領域に設けた空乏層延伸領域として機能するｐ型横型リサーフ領域１３０をｐ型エピタキシャル埋込層１２３の配列方向の終端部５の周縁まで延在させずに、ｐ型横型リサーフ領域１３０の終端より外側にストライプの配列方向においてさらにｐ型エピタキシャル埋込層１２３をフローティング状態で設けている点に特徴を有する。デバイス周縁側のｐ型エピタキシャル埋込層１２３をｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０と電気的に切り離す趣旨である。図では第１実施形態（基本構成）に対する変形例で示しているが、第１実施形態の第１〜第３変形例に対しても同様の仕組みを適用可能である。

つまり、ｐ型横型リサーフ領域１３０を終端部５に形成するに当たっては、全てのｐ型エピタキシャル埋込層１２３間にｐ型横型リサーフ領域１３０を配置することは必須ではなく、また、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０との電気的な接続をとることは必須ではなく、デバイスの最外周側についてはｐ型エピタキシャル埋込層１２３をフローティング状態としておいてもよい。

デバイス周辺部では、内部に比べると、加工ミス（たとえばエッチングクラック）などの欠陥が起こり易い。デバイス周縁のｐ型エピタキシャル埋込層１２３が内部のｐ型エピタキシャル埋込層１２３と電気的に接続されていると、デバイス周縁の加工ミスでｐ型エピタキシャル埋込層１２３が他の部材と電気的に接触してしまうことが懸念されるが、最外周側を内部と電気的に切り離すことでその問題は解消される。

また、デバイス周辺部では、加工ミスが起こり易いだけでなく、トレンチ溝形成と埋込み成長時に、周囲環境が内部と異なることにより、溝形成やエピタキシャル成長が内部と周縁で同一にならず特性差が生じ得る。そのような特性差のあるものも内部のものと全て一体的に電気的に接続してしまうと、内部の良好な特性を活かすことができないが、最外周側を内部と電気的に切り離すことでその問題は解消される。

＜第３実施形態：変形例＞
図１０Ｂは、第３実施形態の変形例を示す図である。ここで、第３実施形態（変形例）の半導体装置１Ｃ_2は、ｐ型ピラーとの重なりを抑制するように横型リサーフ領域を形成する第１実施形態（第１変形例）に対する変形例で示している。図示を割愛するが、その他の第１実施形態の第２変形例や第３変形例、あるいは第２実施形態に対しても同様の変形を適用できる。

＜第４実施形態＞
図１１は、第４実施形態の半導体装置１Ｄを説明する図である。ここで、図１１は、半導体装置１Ｄの素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１１（１）は半導体装置１Ｄの鳥瞰図であり、図１１（２）は図１１（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。

第４実施形態の半導体装置１Ｄは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、終端部５のみに２層以上のｐ型横型リサーフ領域１３０が形成されている点にある。特に前述の第１実施形態（第３変形例）との相違点として、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内に加えてドレイン電極側およびソース電極側の少なくとも一方の表面部にもさらにｐ型空乏層延伸層が形成されている点に特徴がある。

一例として図では、ｎ型エピタキシャル層１２０内の中間領域に１層のｐ型横型リサーフ領域１３０_1を形成し、さらにドレイン電極側およびソース電極側の双方の表面部にｐ型横型リサーフ領域１３０_2，１３０_3を形成している。図示しないが、ドレイン電極側のｐ型横型リサーフ領域１３０_2およびソース電極側のｐ型横型リサーフ領域１３０_3の何れか一方とｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1との組合せでもよい。

このような構成の場合、終端部５におけるｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1だけでなく、ｎ型エピタキシャル層１２０の表面部のｐ型横型リサーフ領域１３０_2，１３０_3も利用することで、第実施形態（基本構成）よりも、空乏層が広がり易くなる。誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量がさらに改善される。

＜製法：第４実施形態＞
図１２は、第４実施形態の半導体装置１Ｄの製造方法の一手法を説明する図である。以下では、第１実施形態（基本構成）の半導体装置１Ａ_1の製法との相違点を中心に説明する。

基本的には、第１実施形態（基本構成）の製法に加えて、ｎ型エピタキシャル層１２０の終端部５側の表面部（ドレイン電極側やソース電極側）にｐ型空乏層延伸層（ｐ型横型リサーフ領域１３０_2、１３０_3）を形成する工程を追加すればよい。

たとえば、先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_0を、トレンチ溝１２１の最下端のｐ型横型リサーフ領域１３０_2の厚さ分程度となるまで成膜する。そして、素子部３と終端部５の双方についてフォトレジストや酸化膜ハードマスクなどを用いてトレンチ形状の溝（トレンチ溝１２１_0）をエッチング処理にて形成する（図１２（１））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１_0は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１_0の幅および繰り返しピッチを全領域で一定にする）。

その後、トレンチ溝１２１_0を埋め込むように、後にｐ型エピタキシャル埋込層１２２_0，１２３_0をなすｐ型エピタキシャル埋込層１２５_0をエピタキシャル成長させる（図１２（２））。さらに、ＣＭＰ技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５_0を後退させることで、トレンチ溝１２１_0に埋め込まれたｐ型エピタキシャル埋込層１２２_0，１２３_0を得る（図１２（３））。

さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０_2をなす所定濃度のｐ型半導体をイオン注入する（図１２（４））。これにより、終端部５のみに、ドレイン電極側の表面部よりも少し内層側からｐ型エピタキシャル埋込層１２３_1およびｎ型エピタキシャル層１２４を覆うようにｐ型横型リサーフ領域１３０が形成される。さらにその上に、ｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する。そして、素子部３と終端部５の双方について、トレンチ溝１２１_0と位置整合するトレンチ溝１２１_1をｎ型エピタキシャル層１２０_1内に形成する（図１２（５））。その後、トレンチ溝１２１_1を埋め込むように、後にｐ型エピタキシャル埋込層１２２_1，１２３_1をなすｐ型エピタキシャル埋込層１２５_1をエピタキシャル成長させる（図１２（６））。

その後、図示しないが、第１実施形態（基本構成）と同様に、ｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０_1を形成し、さらに、ｎ型エピタキシャル層１２０_2を形成してからトレンチ溝１２１の形成とｐ型エピタキシャル埋込層１２５_2の埋込み、表面を鏡面処理を行なうことで、トレンチ溝１２１_2に埋め込まれたｐ型エピタキシャル埋込層１２２_2，１２３_2を得る。

ＣＭＰ技術などにて表面を鏡面処理に仕上げた後には、終端部５側については、所定濃度の不純物を含むｐ型半導体をｎ型エピタキシャル層１２４（ｎ型エピタキシャル層１２０）の表面に注入する。こうすることで、終端部５のｐ型エピタキシャル埋込層１２３およびｎ型エピタキシャル層１２４を覆うように、ｎ型エピタキシャル層１２０のソース電極側の表面部にｐ型横型リサーフ領域１３０が形成される。素子部３については、ベース領域、ゲート絶縁膜、ソース領域、ソース電極などを形成してスーパージャンクション構造のＭＯＳＦＥＴを完成させる。

ここでは、第１実施形態の基本構成に対する変形例で示したが、第１実施形態の第１変形例や第２変形例や第３変形例、あるいは第２・第３実施形態に対しても同様の変形を適用できる。

＜第５実施形態＞
図１３〜図１３Ａは、第５実施形態の半導体装置１Ｅを説明する図である。ここで、図１３は、半導体装置１Ｅ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１３（１）は半導体装置１Ｅ_1の鳥瞰図であり、図１３（２）は図１３（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図１３Ａは、図１３（１）でのＸＹ表面と図１３（２）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。

第５実施形態の半導体装置１Ｅ_1は、少なくとも終端部５について、ｐ型エピタキシャル埋込層１２３を島状（格子状）に形成している点に特徴を有する。ｐ型エピタキシャル埋込層１２３の周囲はｎ型エピタキシャル層１２４が囲む構成となっている。素子部３については、ストライプ状にするのか島状にするのかは特定していない（つまり何れにするかは任意である）。

ただし、素子部３についても終端部５と同様に、島状にするのが好ましい。デバイス全体（素子部３と終端部５）についてトレンチ溝形成の際に同一形態（深さ・形状・ピッチが略同一）にすることで、形状が固定されエッチング形状が一定に保たれるし、エピタキシャル成長によるトレンチ溝の埋込みの際にもトレンチ形状が一定のためエピタキシャル成長条件が安定に保たれる。トレンチ溝とエピタキシャル埋込みで形成する所定形状のピラー構造と周辺高耐圧領域の構造が安定的に作成可能な構造となる。

図１３（２）では素子部３側をストライプ状にｐ型エピタキシャル埋込層１２２を配列し、図１３Ａでは素子部３側を島状にｐ型エピタキシャル埋込層１２２を配列している。図１３（２）では終端部５側がｐ型横型リサーフ領域１３０で覆われていて明確ではないが、ｎ型高濃度基体１１０側（ドレイン側）から図１３（１）の表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２３が配列されている。その他の点は、基本的には第１実施形態（基本構成）と同じである。島状に配列された各ｐ型エピタキシャル埋込層１２３の平面形状は、四角形（正方形、菱形、長方形）やその他の角形あるいは円形（楕円を含む）など任意である。

素子部３の周辺の終端部５の各ｐ型エピタキシャル埋込層１２３は、Ｘ方向およびＹ方向に、略同一ピッチと略同一形状（サイズ・深さ）で配置されていることに特徴を持つ。「サイズ」は、同じ深さ位置におけるｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に現れる方向（Ｘ方向およびＹ方向）に関するサイズである。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。

製法については、第１実施形態（基本構成）の製法をベースにして、少なくとも終端部５側のｐ型エピタキシャル埋込層１２３については島状にしているので、それ用のトレンチ溝１２１をストライプ状ではなく島状に形成するように変更する。

ここでは、第１実施形態の基本構成に対する変形例で示したが、第１実施形態の第１変形例や第２変形例や第３変形例、あるいは第２〜第４実施形態に対しても同様の変形を適用できる。

＜第５実施形態：変形例＞
図１３Ｂおよび図１３Ｃは、第５実施形態の変形例を示す図である。ここで、第５実施形態（変形例）の半導体装置１Ｅ_2，１Ｅ_3は、素子部３を島状にする変形例で示している。図１３Ｂ（１），（２）や図１３Ｃ（１），（２）から分かるように、素子部３は、ｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２２が配列されている。一方、終端部５側については、ｎ型高濃度基体１１０側（ドレイン側）から中間領域のｐ型横型リサーフ領域１３０まではストライプ状にｐ型エピタキシャル埋込層１２３が配列され、中間領域のｐ型横型リサーフ領域１３０から表面側（ソース側）までは島状にｐ型エピタキシャル埋込層１２３が配列されている。

なお、図１３Ｂ（２）は図１３Ｂ（１）におけるＡ−Ａ’線のＸＹ立体断面図ではなく、ｐ型横型リサーフ領域１３０を、図１３Ｂ（１）では第１実施形態（基本構成）で示し、図１３Ｂ（２）では第１実施形態（第１変形例）で示している。

図１３Ｃ（２）に示すように、素子部３も終端部５も、ｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２２，１２３を配列してもよい。また、図示しないが、終端部５側についてはｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで島状にｐ型エピタキシャル埋込層１２３を配列し、素子部３については終端部５にｐ型横型リサーフ領域１３０が配される中間領域を境にストライプ状と島状が切り替るようにしてもよい。

このように各種の態様を採り得るが、中間領域のｐ型横型リサーフ領域１３０を境にストライプ状と島状が切り替る構成よりも、ｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２２を配列する構成が最もシンプルであり好ましい。ストライプ状と島状が切り替る構成を実現するには、製造工程も異なるマスクが必要になってしまうなど、より複雑になる。

＜第６〜第８実施形態＞
図１４は、第６〜第８実施形態の半導体装置を説明する図である。ここで、図１４は、半導体装置の素子部３と終端部５との境界の概略構成を模式的に示す鳥瞰図である。

図１４（１）に示す第６実施形態の半導体装置１Ｆは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内には配置せずに、ドレイン電極側の表面部にｐ型空乏層延伸層を形成する点に特徴がある。

一例として、図では、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側の表面部にｐ型横型リサーフ領域１３０_2を、第４実施形態のものと同様に、終端部５の全てのｐ型エピタキシャル埋込層１２３に対して配置して、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_2との電気的な接続をとっている。

全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_2との電気的な接続をとることは必須ではなく、図示しないが、第３実施形態のように、デバイスの最外周側についてはｐ型エピタキシャル埋込層１２３をフローティング状態としておいてもよい。つまり、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０_2をｐ型エピタキシャル埋込層１２３の配列方向の終端部５の周縁まで延在させずに、ｐ型横型リサーフ領域１３０_2の終端より外側にストライプの配列方向においてさらにｐ型エピタキシャル埋込層１２３をフローティング状態で設けて、デバイス周縁側のｐ型エピタキシャル埋込層１２３をｐ型横型リサーフ領域１３０_2と電気的に切り離してもよい。

第６実施形態の半導体装置１Ｆは、ドレイン電極側の表面部にｐ型空乏層延伸層を形成しており、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。ドレイン電圧印加時に形成される空乏層の広がり方はドレイン電極側に片寄るので、中間領域に形成した第１実施形態の比べると空乏層を曲率をもった形状の設計が容易になるとは言えないが、その他の点においては、概ね第１実施形態と同様の効果が得られる。

図１４（２）に示す第７実施形態の半導体装置１Ｇは、第６実施形態の半導体装置１Ｆをベースにさらに、ソース電極側の表面部にもｐ型空乏層延伸層として機能するｐ型横型リサーフ領域１３０_3を形成する点に特徴がある。換言すると、第４実施形態の半導体装置１Ｄをベースに、ｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1を取り外した形態である。つまり、ｎ型エピタキシャル層１２０内にはｐ型空乏層延伸層を配置せずに、ｎ型エピタキシャル層１２０の両表面部にｐ型空乏層延伸層を配置する点に特徴がある。

第７実施形態の半導体装置１Ｇは、ｎ型エピタキシャル層１２０の両側の表面部にｐ型空乏層延伸層を形成しており、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。ドレイン電圧印加時に形成される空乏層は、両側の表面部から広がるので何れか一方の表面部のみに設けた場合のような片寄りはなく、横方向に展開される空乏層をより適正な曲率をもった形状に設計することに寄与する。概ね第１実施形態と同様の空乏層の広がり方をすると言え、第１実施形態と同様の効果が得られる。第４実施形態との対比では、ｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1が割愛される利点がある。

図１４（３）に示す第８実施形態の半導体装置１Ｈは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内には配置せずに、ソース電極側の表面部にｐ型空乏層延伸層を形成する点に特徴がある。

このとき、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０とは反対側の表面部にｐ型横型リサーフ領域１３０_3を、第４実施形態のものと同様に、終端部５の全てのｐ型エピタキシャル埋込層１２３に対して配置して、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_3との電気的な接続をとる。デバイスの最外周側についてｐ型エピタキシャル埋込層１２３をフローティング状態とする態様は採らない。

第８実施形態の半導体装置１Ｈは、ソース電極側の表面部にｐ型空乏層延伸層を形成しており、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。終端部５の全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_3との電気的な接続をとっているので、ドレイン電圧印加時に形成される空乏層を、デバイス周縁まで確実に広がる。ドレイン電圧印加時に形成される空乏層の広がり方はソース電極側に片寄るので、中間領域に形成した第１実施形態の比べると空乏層を曲率をもった形状に設計することが容易とは言えないが、空乏層の広がり方が不十分になることを回避でき、その他の点においては、概ね第１実施形態と同様の効果が得られる。

第６〜第８実施形態の半導体装置１Ｆ〜１Ｈにおいて、各ｐ型横型リサーフ領域１３０_2，１３０_3は、第２実施形態と同様にスリット１３６が形成されたものであってもよい。

＜第９実施形態＞
図１５は、第９実施形態の半導体装置１Ｊを説明する図である。ここで、図１５は、半導体装置１Ｊの素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１５（１）は半導体装置１Ｊの鳥瞰図であり、図１５（２）は図１５（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。

第９実施形態は、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内に加えて、ドレイン層であるｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界部に、ｐ型横型リサーフ領域１３０_4を形成するものである。第４実施形態と似通っているが、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界部において、ｎ型高濃度基体１１０からｎ型エピタキシャル層１２０ｐにかけてＰ型横型リサーフ領域１３０_4が連続的（一体的）に形成されている点で異なる。

図では、ソース電極側の表面部にも、スリット１３６を設ける第２実施形態を適用したｐ型横型リサーフ領域１３０_3を形成している例で示している。

構造的には、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界のｎ型エピタキシャル層１２０側にもｐ型横型リサーフ領域１３０_4が形成され、ｎ型高濃度基体１１０の表面部のｐ型横型リサーフ領域１３０_4とｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_4とが一体となり、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界の双方の領域に横型リサーフ領域が形成されている。

第９実施形態の適用に当たっての製法では、いわゆる上方拡散の仕組みを利用する。ここでの上方拡散においては、ｎ型高濃度基体１１０を形成す不純物であるヒ素ＡｓやアンチモンＳｂといったものと、Ｐ型の横型リサーフ領域を形成する不純物（たとえばボロンＢ）との拡散係数の違いや高濃度不純物とのコンペンセーションなどを用いる。

たとえば、ドレイン層となるｎ型高濃度基体１１０に直接フォトレジストでパターンを形成して、終端部５のみにｐ型横型リサーフ領域１３０_4をなす所定濃度のｐ型半導体をイオン注入する。たとえば、ｎ型高濃度基体１１０にはＮ型不純物であるヒ素Ａｓが３ｅ１９ atoms／cm^3程度注入されている。そこに、フォトレジストでパターニングを行ない、酸化膜１０ｎｍを通して選択的にボロンＢを３０ｋｅｖ １ｅ１４ atoms／cm^2の濃度でイオン注入を行なう。

その後、第１実施形態（たとえば第１変形例）と同様に、ｎ型エピタキシャル層１２０_1を所望の半分の膜厚まで成膜した段階で、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型半導体をイオン注入して、ｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０_1を形成する。その後さらに、所望の膜厚になるようにｎ型半導体をエピタキシャル成長させてｎ型エピタキシャル層１２０_2を形成する。そしてさらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみｐ型半導体をイオン注入することで表面部（ソース電極側）にｐ型横型リサーフ領域１３０_3を形成する。

そして、フォトレジスト、酸化膜ハードマスクを用いてトレンチ溝１２１をエッチング処理にて１回で形成した後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１に埋め込むことでスーパージャンクション構造を形成する。ｐ型半導体が埋め込まれた後には、ＣＭＰ技術にて、表面を鏡面処理に仕上げ、ベース領域、ゲート絶縁膜、ソース領域、ソース電極などを形成して、スーパージャンクションＭＯＳＦＥＴを形成する。

ここで、ｎ型高濃度基体１１０に、ボロンＢを注入して、その後の高温プロセスを経過することで、ボロンはｎ型エピタキシャル層１２０側へ上方拡散する。ヒ素Ａｓも同様に上方拡散するが、拡散係数の違いでボロンの方がより上方拡散が多くなる。その結果、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界部に連続的にｐ型横型リサーフ領域１３０_4が形成される。ここで、高温プロセスとはＮエピタキシャルの成長や、Ｐエピタキシャルの埋込みの１１００℃であったり、トランジスタのベース層の形成の１０００℃近い拡散などである。

第４実施形態では、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側の表面近傍にｐ型横型リサーフ領域１３０_2を形成するのに、ｎ型エピタキシャル層１２０のエピタキシャル成長を停止させる必要があり工程数が増える。これに対して、本実施形態では、上方拡散とそれぞれの不純物の持つ拡散係数を有効に使うことによって、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０の境界部にｐ型横型リサーフ領域１３０_4を連続的に形成することができる。そのための不純物の埋込みは、ｎ型高濃度基体１１０の表面部への不純物でよく、ｎ型エピタキシャル層１２０のエピタキシャル成長を境界近傍で停止させる必要はない。

このような製法にすれば、シングルトレンチ（トレンチ溝１２１の形成回数が１回を意味する）、トレンチ溝１２１へのエピタキシャル成長、ＣＭＰの製法で、スーパージャンクションＭＯＳＦＥＴを形成できる。このとき、終端部５のみｐ型横型リサーフ領域１３０_2に接続するような深さのトレンチ溝１２１にすることが１つの重要なポイントになる。つまり、素子部３と終端部５でトレンチ溝１２１の寸法（ここでは深さ）を同一にするとき、素子部３のトレンチ溝１２１はｎ型高濃度基体１１０には達しないが、終端部５のトレンチ溝１２１はｐ型横型リサーフ領域１３０に達するようにする。

なお、このような第９実施形態の仕組みは、第６・第７実施形態についても同様に適用可能である。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、各実施形態では、ｐ型エピタキシャル埋込層１２２，１２３（つまりトレンチ溝１２１）の底面がｎ型高濃度基体１１０に到達していないが、その底面がｎ型高濃度基体１１０に到達している構造としてもよい。

この場合、第４実施形態の適用に当たっての製法では、以下のように変形すればよい。たとえば、ドレイン層であるｎ型高濃度基体１１０の表面部に、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０_2をなす所定濃度のｐ型半導体をイオン注入する。その後は、第１実施形態（たとえば基本構成）と同様に、ｎ型エピタキシャル層１２０_1を形成してからトレンチ溝１２１_1の形成とｐ型エピタキシャル埋込層１２５_1の埋込み、ｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０_1の形成、さらに、ｎ型エピタキシャル層１２０_2を形成してからトレンチ溝１２１_2の形成とｐ型エピタキシャル埋込層１２５_2の埋込み、表面を鏡面処理を行なうことで、トレンチ溝１２１_2に埋め込まれたｐ型エピタキシャル埋込層１２２_2，１２３_2を得る。なお、第１実施形態（第１変形例）により、トレンチ溝１２１の形成とｐ型エピタキシャル埋込層１２５の埋込みを１回で行なう製法にしてもよい。

各実施形態では、トレンチ溝１２１に埋め込む半導体領域をｐ型の半導体領域にしているが、ｎ型の半導体領域でもよい。つまり、ｎ型高濃度基体１１０に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込む構造としてもよい。

各実施形態では、ｎ型の半導体基板（ｎ型高濃度基体１１０）を用いているがｐ型の半導体基板でもよい。この場合、スーパージャンクション構造として次の２種を適用できる。すなわち、ｐ型の半導体基板上に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込んだ構造と、ｐ型の半導体基板上に配置されたｎ型の単結晶半導体層にトレンチ溝１２１を形成して、そのトレンチ溝１２１にｐ型のエピタキシャル層を埋め込んだ構造である。

スーパージャンクション構造上に配置されるスイッチングデバイスの一例であるＭＯＳＦＥＴとして、シリコン表面をチャネルとする横型ＭＯＳＦＥＴとの組み合わせで示したが、これには限定されない。比較的浅いトレンチ溝の内壁にゲート酸化およびゲート金属を形成された縦型ＭＯＳＦＥＴとしてもよい。

各実施形態では、ゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、これに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（たとえば高誘電体膜）からなるＭＩＳ（Metal Insulator Semiconductor ）型であってもよい。

各実施形態では、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を例示したが、スーパージャンクション構造を適用することが可能な半導体装置ならば、前記の各実施形態を適用できる。たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor ：絶縁ゲートバイポーラトランジスタ）、ＳＢＴ（Schottky Barrier Diode）、通常のバイポーラトランジスタやダイオードなど、高耐圧化と大電流容量化を両立させるための半導体構造にも適用可能である。

各実施形態は、半導体材料としてシリコン（Ｓｉ）を用いた半導体装置であるが、材料（基材）はこれに限らない。他の材料としては、たとえば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、などの化合物半導体の他、ダイアモンドを用いることもできる。

第１比較例の半導体装置の概略構造を示す断面図である。 第２比較例の半導体装置の概略構造を示す平面図である。 第１実施形態（基本構成）の半導体装置の概略構成を示す図である。 第１実施形態（基本構成）の半導体装置のＸＹ平面図である。 第３の製法を適用する場合におけるスーパージャンクション構造のトレンチ溝幅と結晶面方位を変えた場合の悪影響を説明する図である。 第１実施形態（基本構成）の半導体装置の製造方法の一手法を説明する図（その１）である。 第１実施形態（基本構成）の半導体装置の製造方法の一手法を説明する図（その２）である。 第１実施形態（第１変形例）の半導体装置の概略構成を示す図である。 スーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。 第１実施形態（第１変形例）の半導体装置の製造方法の一手法を説明する図（その２）である。 第１実施形態（第１変形例）の半導体装置の製造方法の一手法を説明する図（その２）である。 第１実施形態（第２変形例）の半導体装置の概略構成を示す図である。 第１実施形態（第２変形例）の半導体装置のＸＹ平面図である。 第１実施形態（第２変形例）の半導体装置の製造方法の一手法を説明する図である。 第１実施形態（第３変形例）の半導体装置の概略構成を示す図である。 第２実施形態の半導体装置の概略構成を示す図である。 第２実施形態の半導体装置のＸＹ平面図である。 第２実施形態の変形例を示す図である。 第３実施形態の半導体装置の概略構成を示す図である。 第３実施形態の半導体装置のＸＹ平面図である。 第３実施形態の変形例を示す図である。 第４実施形態の半導体装置の概略構成を示す図である。 第４実施形態の半導体装置の製造方法の一手法を説明する図である。 第５実施形態の半導体装置の概略構成を示す図である。 第５実施形態の半導体装置のＸＹ平面図である。 第５実施形態の変形例を示す図である。 第５実施形態の変形例を示す図である。 第６〜第８実施形態の半導体装置の概略構成を示す図である。 第９実施形態の半導体装置を説明する図である。

符号の説明

１…半導体装置、１０…ｎ型高濃度基体、１１０…ｎ型高濃度基体（第１導電型の第１の半導体領域）、１２０…ｎ型エピタキシャル層（第１導電型の第２の半導体領域）、１２１…トレンチ溝（ｐｎピラー対用）、１２２，１２３…ｐ型エピタキシャル埋込層（第２導電型の第２のピラー領域）、１２４…ｎ型エピタキシャル層（第１導電型の第１のピラー領域）、１２５…ｐ型エピタキシャル埋込層、１２６…ｐ型ベース領域（第２導電型の第３の半導体領域）、１３０…ｐ型横型リサーフ領域、１３２…開口部、１３６…スリット、２…素子セル、３…素子部、５…終端部

Claims (12)

1. 第１の電極側に配置された第１導電型の第１の半導体領域と、
   前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
   前記終端部における前記第２の半導体領域内に設けられた第２導電型の横型リサーフ領域と、
   を備え、
   前記横型リサーフ領域にはスリットが一定間隔で形成され、そのスリットの部分には第１導電型の半導体が配置されている半導体装置。
2. 前記第２の半導体領域内に複数の前記横型リサーフ領域が設けられている
   請求項１に記載の半導体装置。
3. 前記終端部における前記第２の半導体領域の表面部に、第２導電型の別の横型リサーフ領域が設けられている
   請求項１または２に記載の半導体装置。
4. 前記第２導電型の別の横型リサーフ領域は、前記終端部における前記第１の半導体領域と前記第２の半導体領域の境界部に、前記第１の半導体領域から前記第２の半導体領域にかけて一体的に形成されている
   請求項３に記載の半導体装置。
5. 第１の電極側に配置された第１導電型の第１の半導体領域と、
   前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
   前記終端部における前記第２の半導体領域の前記第１の半導体領域側の表面部に設けられた第２導電型の横型リサーフ領域と、
   を備え、
   前記横型リサーフ領域にはスリットが一定間隔で形成され、そのスリットの部分には第１導電型の半導体が配置されている半導体装置。
6. 前記第２導電型の横型リサーフ領域は、前記終端部における前記第１の半導体領域と前記第２の半導体領域の境界部に、前記第１の半導体領域から前記第２の半導体領域にかけて一体的に形成されている
   請求項５に記載の半導体装置。
7. 前記終端部における前記第２の半導体領域の前記第２の電極側の表面部にも、第２導電型の別の横型リサーフ領域が設けられている
   請求項６に記載の半導体装置。
8. 前記終端部における前記第２のピラー領域の全てが、前記横型リサーフ領域と電気的に接続可能に構成されている
   請求項１〜７の内の何れか一項に記載の半導体装置。
9. 前記終端部における前記第２のピラー領域の内の周縁側のものは前記横型リサーフ領域と電気的に非接続であり、前記終端部における残りのものは前記横型リサーフ領域と電気的に接続可能に構成されている
   請求項１〜７の内の何れか一項に記載の半導体装置。
10. 第１の電極側に配置された第１導電型の第１の半導体領域と、
    前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
    前記終端部における前記第２の半導体領域の前記第２の電極側の表面部に設けられた第２導電型の横型リサーフ領域と、
    を備え、
    前記終端部における前記第２のピラー領域の全てが、前記横型リサーフ領域と電気的に接続可能に構成され、
    前記横型リサーフ領域にはスリットが一定間隔で形成され、そのスリットの部分には第１導電型の半導体が配置されている半導体装置。
11. 前記第２のピラー領域のそれぞれは、前記第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより形成されており、
    前記第１のピラー領域のそれぞれは、前記第２のピラー領域に挟まれた領域で形成されており、
    前記第２のピラー領域は、前記第２の半導体領域の前記素子部と前記終端部の全面に亘って同一方向に同一深さで配列されており、前記素子部と前記終端部の同一深さ位置において形状および配列ピッチは同一である
    請求項１〜１０の内の何れか一項に記載の半導体装置。
12. 前記終端部における前記第２のピラー領域のそれぞれは、その少なくとも一部が、前記横型リサーフ領域とオーバーラップしていない
    請求項１〜９の内の何れか一項に記載の半導体装置。

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