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JP2009088385A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高温長時間の拡散工程を追加することなく、高耐圧を実現することができ、かつ信頼性を向上することができるリサーフ構造を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、基板２中央部の主面部に配設され、互いに離間された第１の導電型の第１の半導体領域２Ｂ及び第２の半導体領域５を有し、第１の半導体領域２Ｂと第２の半導体領域５との間に第１の導電型とは逆の第２の導電型の第３の半導体領域４を有する半導体素子領域と、基板２周辺部の主面部に配設され、第３の半導体領域４に接続されるとともに、第３の半導体領域４と同一製造工程において構成され同一導電型を有する第４の半導体領域４１と、第４の半導体領域４１の主面からその接合深さに満たない範囲内において構成されたトレンチ４２とを備えている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に高耐圧構造を有する電力用半導体装置及びその製造方法に関する。
パワーMOSFET（metal oxide semiconductor field effect transistor）等の高耐圧構造を有する電力用半導体装置の開発が進められている。この種の電力用半導体装置においては、パワーMOSFETを配列した基板の素子部の耐圧に比べて、基板の素子部の外周囲の耐圧が高く設定されている。この基板の外周囲には例えばリサーフ（RESURF：reduced surface field）構造が採用されている。
リサーフ構造は、逆バイアスを印加したときに素子部からその外周囲に向かって横方向に空之層を延ばし、耐圧を確保する構造である。リサーフ構造においては、一般的なFLR構造を採用する電力用半導体装置に比べて、比較的小さな占有面積で高耐圧を実現することができる。すなわち、リサーフ構造は電力用半導体装置の集積度を向上することができる。
パワーMOSFETは、例えばn型シリコン単結晶基板上のn型エピタキシャル層をドレイン領域とし、このドレイン領域にp型ボディ層、このp型ボディ層にn型ソース領域を構成している。p型ボディ層の表面上にはゲート絶縁膜が構成され、このゲート絶縁膜上にはゲート電極が構成されている。リサーフ構造を構成するリサーフ層はn型エピタキシャル層に配設されたp型半導体領域により構成されている。
なお、リサーフ構造を有する電力用半導体装置に関しては、下記特許文献１に記載されている。
米国特許５，８０１，４１８号
しかしながら、前述の電力用半導体装置においては、以下の点について配慮がなされていなかった。高耐圧構造を有する電力用半導体装置においてn型エピタキシャル層の不純物密度はp型ボディ層に比べて低めに設定されており、n型エピタキシャル層とp型ボディ層とのチャージバランスを確保するために、リサーフ構造のリサーフ層（p型半導体領域）の不純物密度は低く設定されている。つまり、リサーフ層とパワーMOSFETのp型ボディ層とを同一製造工程において形成することができないので、半導体製造プロセスにおいてp型ボディ層の製造工程に対してリサーフ層の製造工程は別に設定されている。また、リサーフ層表面（上面）側に金属汚染が生じた場合、n型エピタキシャル層とp型ボディ層との縦断面における蓄積可能な電荷のチャージバランスが急峻に崩れることを抑制するために、リサーフ層の接合深さをある程度深く設定する必要がある。このため、リサーフ層の製造工程においては、深い接合深さを得るために、高温長時間の拡散工程の追加が必要になる。また、高温長時間の拡散工程が追加されることから、電力用半導体装置の製造コストが増大する。
本発明は上記課題を解決するためになされたものである。従って、本発明は、高温長時間の拡散工程を追加することなく、高耐圧を実現するリサーフ構造を備え、かつ信頼性を向上することができる半導体装置及びその製造方法を提供することである。更に、本発明は、製造コストを減少することができる半導体装置及びその製造方法を提供することである。
上記課題解決するために、本発明の実施の形態に係る第１の特徴は、半導体装置において、基板中央部に配設され、互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域を有し、第１の半導体領域と第２の半導体領域との間に基板主面に露出するように配設された第１の導電型とは逆の第２の導電型の第３の半導体領域を有する半導体素子領域と、基板中央部よりも基板の端側の主面に露出するように配設され、第３の半導体領域に電気的に接続されるとともに、第３の半導体領域と同一条件において構成され第３の半導体領域と同一導電型を有する第４の半導体領域と、第４の半導体領域内において第４の半導体領域の主面からその接合深さに満たない範囲内において構成されたトレンチとを備える。
第１の特徴に係る半導体装置において、トレンチ内部には誘電体が埋設されていることが好ましい。また、トレンチは、基板中央部から基板の端部に向かう第１の方向に沿って延在し、第１の方向に交差する第２の方向に複数配列された平面ストライプ形状において構成されていることが好ましい。また、トレンチは、基板中央部から基板の端部に向かう第１の方向と交差する第２の方向に沿って延在し、第１の方向に複数配列された平面ストライプ形状において構成されていることが好ましい。また、トレンチは、基板中央部から基板の端部に向かう第１の方向に沿って複数配列されるとともに、第１の方向とは交差する第２の方向に複数配列された平面ドット形状において構成されていることが好ましい。また、トレンチは、基板の端部に比べて半導体素子領域側に密に配設されていることが好ましい。また、トレンチは、半導体素子領域側に比べて基板の端部に密に配設されていることが好ましい。
本発明の実施の形態に係る第２の特徴は、半導体装置において、基板に配設され、互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に基板主面に露出するように配設された第１の導電型とは逆の第２の導電型の第３の半導体領域と、第３の半導体領域の外側の基板主面に露出する第１の半導体領域上に配設された電極と、電極が配設された第１の半導体領域と第２半導体領域との間の基板主面に露出するように配設され、第３の半導体領域と同一条件において構成され第３の半導体領域と同一導電型を有する第４の半導体領域と、第４の半導体領域内において第４の半導体領域の主面からその接合深さに満たない範囲内において構成されたトレンチとを備える。
前述の第１の特徴並びに第２の特徴に係る半導体装置において、トレンチ下の第４の半導体領域と基板との縦断面における総電荷量が等しいことが好ましい。
本発明の実施の形態に係る第３の特徴は、半導体装置の製造方法において、基板中央部に互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域を形成し、第１の半導体領域と第２の半導体領域との間に基板主面に露出する第１の導電型とは逆の第２の導電型の第３の半導体領域を形成し、半導体素子領域を形成する工程と、基板中央部よりも基板の端側の基板主面に露出するように、第３の半導体領域に電気的に接続され、第３の半導体領域と同一製造工程において第３の半導体領域と同一導電型の第４の半導体領域を形成する工程と、第４の半導体領域内において第４の半導体領域の主面からその接合深さに満たない範囲内においてトレンチを形成する工程とを備える。
本発明によれば、p型ボディ層とは別個に高温長時間の拡散工程を行うことなく、ある程度深い接合深さを有し、かつ高耐圧を実現するリサーフ構造を備え、かつ信頼性を向上することができる半導体装置及びその製造方法を提供することができる。更に、本発明は、製造コストを減少することができる半導体装置及びその製造方法を提供することができる。
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態は、縦型パワーMOSFETを搭載する電力用半導体装置に本発明を適用した例を説明するものである。
［半導体装置の構成］
図１及び図２に示すように、第１の実施の形態に係る半導体装置１は、基板２中央部に配設され、互いに離間された第１の導電型の第１の半導体領域２Ｂ及び第２の半導体領域５を有し、基板２主面に露出するように配設された第１の半導体領域２Ｂと第２の半導体領域５との間に基板２主面に露出するように配設された第１の導電型とは逆の第２の導電型の第３の半導体領域４を有する半導体素子領域と、基板２中央部よりも基板２の端側の主面に露出するように配設され、第３の半導体領域４に電気的に接続されるとともに、第３の半導体領域４と同一条件において構成され（同一接合深さで構成され）第３の半導体領域４と同一導電型の第４の半導体領域４１と、第４の半導体領域４１内において第４の半導体領域４１の主面からその接合深さに満たない範囲内において構成されたトレンチ４２とを備えている。
基板２は、第１の実施の形態において、n型シリコン単結晶基板（第５の半導体領域）２Ａと、このn型シリコン単結晶基板２Ａ上にエピタキシャル成長させ又はn型シリコン単結晶基板２Ａの主面部に不純物拡散させ、n型シリコン単結晶基板２Ａに比べて不純物密度が低い第１の半導体領域２Ｂとを備えている。
半導体素子領域には１個又は複数個のトランジスタＴが配設されている。トランジスタＴは第１の実施の形態において縦型高耐圧パワーMOSFETである。トランジスタＴの第１の半導体領域２Ｂは、実効的にn型半導体基板により構成されており、n型ウエル領域として使用される。第５の半導体領域２Ａはドレイン領域として使用される。第３の半導体領域４は、n型の第１の半導体領域２Ｂの内側に島状に配設されたp型半導体領域により構成され、p型ボディ層（p型ベース領域）として使用される。第２の半導体領域５は、第３の半導体領域４の内側に島状に配設されたn型半導体領域により構成され、ソース領域として使用される。第２の半導体領域５の不純物密度は第１の半導体領域２Ｂの不純物密度に比べて高く設定されている。すなわち、第１の実施の形態において、「第１の導電型」はn型であり、「第２の導電型」はp型である。
更に、トランジスタＴにおいては、第３の半導体領域４の基板２の一方の主面（上面）に露出している領域上にゲート絶縁膜６が配設され、このゲート絶縁膜６上にはゲート電極７が配設されている。第１の実施の形態においてゲート絶縁膜６にはシリコン酸化膜が使用されている。なお、ゲート絶縁膜６には、シリコン酸化膜以外の絶縁膜、例えばシリコン窒化膜、オキシナイトライド膜等の単層膜、又はシリコン酸化膜、シリコン窒化膜等の少なくとも２種以上の異なる材質の絶縁膜を積層した積層膜を使用することができる。シリコン酸化膜以外の絶縁膜がゲート絶縁膜６に使用される場合、トランジスタＴは高耐圧MISFET（metal insulator semiconductor field effect transistor）になる。ゲート電極７には例えばシリコン多結晶膜、高融点金属膜等の導電膜を実用的に使用することができる。
基板２の周辺部（半導体素子領域の外の基板２の端部側）は、リサーフ層として使用される第４の半導体領域４１及び複数のトレンチ４２と、更に第１の実施の形態においてはトレンチ４２内に埋設される誘電体（例えば絶縁体）４３を備えている。第４の半導体領域４１は、前述の通りトランジスタＴの第３の半導体領域４と同一導電型のp型により構成され、第１の半導体領域２Ｂの内側に第３の半導体領域４を含めて島状に形成される。つまり、第４の半導体領域４１、第３の半導体領域４は半導体装置の製造プロセスにおいて同一製造工程により形成されており、双方の不純物濃度や接合深さも基本的には同等である。第４の半導体領域４１は第３の半導体領域３と電気的に接続されている。図１においては、第４の半導体領域４１はソース電極９を通して第３の半導体領域３に電気的に接続されている。
トレンチ４２は、基板２周辺部において、基板２中央部側から基板２の端部に向かう第１の方向（図２中、横方向）に延在し、第１の方向に交差する第２の方向（図２中、縦方向）に複数配列された平面ストライプ形状に構成されている。つまり、第１の実施の形態において、図２に示すように平面的に見てトレンチ４２は縦方向のトレンチ幅に対して横方向のトレンチ長さが十分に長い平面形状のトレンチであり、このトレンチ４２は縦方向に一定の間隔において複数配列されている。トレンチ４２の平面形状（開口寸法）が大きいと、誘電体４３を埋め込むことが困難になり、相当厚い膜厚の誘電体４３が必要になる。トレンチ４２の平面形状を細長く構成することにより、トレンチ４２に充填される誘電体４３は長辺側からが支配的になるので、誘電体４３の埋め込み性を向上することができる。
前述の基板２の一方の主面部の露出している部分のゲート電極７とソース電極９との間及び誘電体４３上には層間絶縁膜８が配設され、この層間絶縁膜８の第２の半導体領域５上には接続孔８Ｈが配設されている。層間絶縁膜８上には接続孔８Ｈを通して第２の半導体領域５と第３の半導体領域４とに電気的に接続されるソース電極９が配設されている。ソース電極９には例えばアルミニウム合金配線を実用的に使用することができる。図１に示すように、層間絶縁膜８上のソース電極９はトレンチ４２の基板２中央部側の端よりも周辺部（端）側まで延伸され、平面的に見て、ソース電極９の下に層間絶縁膜８及び絶縁体４３を介してトレンチ４２が形成されていることが外来イオンによる信頼性の低下を防止することができる観点から好ましい。更に、基板２の他方の主面（下面）部はほぼ全面にドレイン電極１１が形成されている。配線９上には保護膜１０が配設されている。
図１に示すように、ドレイン電極１１とソース電極９との間に所定電圧が印加されると、第３の半導体領域４及び第４の半導体領域４１と第１の半導体領域２Ｂとの界面のpn接合において空乏層が生じる。このとき、トレンチ４２の直下の第４の半導体領域４１の部分とそれにpn接合をなす第１の半導体領域２Ｂの部分とにおいて蓄積された総電荷量の絶対値が等しい範囲（チャージバランスを確保することができる範囲）において、トレンチ４２の深さ及び半導体装置１を平面的に見たときのトレンチ４２と第４の半導体領域４１との形状が設定されている。すなわち、トレンチ４２下の第４の半導体領域４１の総電荷量は、トレンチ４２を配設したことにより、同一製造工程において製造された第３の半導体領域４の総電荷量に比べて低くなる。ここで、蓄積できる総電荷量と不純物濃度は比例する。従って、トレンチ４２下の第４の半導体領域４１において、従来のリサーフ層と同じように機能して空乏層の延びを拡大し、耐圧を向上することができる。
［耐圧部の耐圧特性］
前述の第１の実施の形態に係る半導体装置１の耐圧部４０において、下記条件に設定した場合に、シミュレーションにおいて約660 Vの高耐圧を実現することができた。
１．n型シリコン単結晶基板２Ａの不純物密度：2.2×1018 atoms/cm3
２．第１の半導体領域２Ｂの不純物密度：2.75×1014 atoms/cm3
３．第１の半導体領域２Ｂの厚さ：49 μm
４．第４の半導体領域４１（第３の半導体領域４）の不純物密度：1.5×1017 atoms/cm3
５．第４の半導体領域４１（第３の半導体領域４）の接合深さ：3 μm
６．トレンチ４２の深さ：1.5 μm
［半導体装置の製造方法］
次に、前述の第１の実施の形態に係る半導体装置１の製造方法を図３乃至図１０を使用して簡単に説明する。
まず最初に、第５の半導体領域２Ａが準備される（図３参照。）。第５の半導体領域２Ａには例えば厚さ625 μmのものが使用され、第５の半導体領域２Ａの不純物密度は例えば2.2×1018 atoms/cm3に設定される。図３に示すように、第５の半導体領域２Ａ上にエピタキシャル成長法又は不純物拡散法により第１の半導体領域２Ｂが形成される。第１の半導体領域２Ｂは例えば49 μmの厚さに形成され、第１の半導体領域２Ｂの不純物密度は例えば2.75×1014 atoms/cm3に設定される。第１の半導体領域２Ｂが形成されることにより、第５の半導体領域２Ａ及び第１の半導体領域２Ｂからなる基板２が完成する。
図４に示すように、基板２の一方の主面部１３上のぼぼ全面にゲート絶縁膜６が形成される。ゲート絶縁膜６には例えば熱酸化法により成膜されたシリコン酸化膜を実用的に使用することができ、このゲート絶縁膜６は例えば100 nmの厚さに形成される。
図５に示すように、ゲート絶縁膜６上にゲート電極７が選択的に形成される。ゲート電極７は、例えばCVD法により550 nm程度の厚さを有するシリコン多結晶膜を成膜し、このシリコン多結晶膜にn型不純物を導入し、このシリコン多結晶膜にパターンニングを行うことによりトランジスタＴが基板２中央部に選択的に形成される。n型不純物には例えば燐（P）が使用され、このPはイオン注入法により1.0×1016 atoms/cm2程度のドーズ領域において注入される。注入後にはアニールが行われ、n型不純物は活性化される。また、パターンニングには、フォトリソグラフィ技術により形成したマスクを使用し、ドライエッチングにより行われる。
図６に示すように、ゲート電極７又は新たに形成したレジストマスク（図示しない。）を使用し、基板２の一方の主面部１３に露出し、第１の半導体領域２Ｂ内に島状の第３の半導体領域４が形成されるとともに、同一製造工程において周辺部４０の第４の半導体領域４１が形成される。第３の半導体領域４及び第４の半導体領域４１は、主に閾値電圧、耐量その他の特性上の要求から第３の半導体領域４の最適な不純物密度に合致させた不純物密度において形成されている。例えば、第３の半導体領域４及び第４の半導体領域４１にはp型不純物として硼素（B）が使用され、このBはイオン注入法により4.0×1013 atoms/cm2程度のドーズ領域において注入される。Bの注入後にはドライブ拡散が行われ、Bは活性化される。
図７に示すように、ゲート電極７及び更に新たに形成したレジストマスク（図示しない。）を使用し、基板２の一方の主面部１３に第２の半導体領域５が形成される。第２の半導体領域５にはn型不純物として砒素（As）が使用され、このAsはイオン注入法により1.0×1016 atoms/cm2程度のドーズ領域において注入される。Asの注入後にはドライブ拡散が行われ、Asは活性化される。
図８に示すように、平面的に見て、第４の半導体領域４１の内側において基板２周辺部の一方の主面部１３からその深さ方向に向かって、更に第４の半導体領域４１と第１の半導体領域２Ｂとのpn接合の接合深さに満たない範囲のトレンチ４２が形成される。トレンチ４２は、例えば更に新たに形成したレジストマスク（図示しない。）を使用してRIE等の異方性エッチングを行い、第４の半導体領域４１の表面部分をエッチングにより除去することにより形成される。トレンチ４２のトレンチ深さは1.5 μmに設定される。
図９に示すように、周辺部４０において、トレンチ４２内部を埋設する誘電体４３が形成される。誘電体４３は、例えば熱酸化法によりトレンチ４２の内壁並びに底面にシリコン酸化膜４３Ａを成膜し、更にトレンチ４２内部を埋設するノンドープドシリケートガラス（NSG：SiO2）膜４３Ｂを形成し、余分なNSG膜４３Ｂをケミカルメカニカルポリッシング（CMP）により除去することにより形成される。
この後、層間絶縁膜８が形成される（図１０参照。）。層間絶縁膜８には例えば燐シリケートガラス（PSG）膜を実用的に使用することができる。引き続き、層間絶縁膜８に接続孔８Ｈが形成され、図１０に示すように、層間絶縁膜８上にソース電極９が形成される。そして、前述の図１に示すように、ソース電極９上に保護膜１０が形成される。これら一連の製造工程が終了すると、第１の実施の形態に係る半導体装置１を完成させることができる。
このように構成される第１の実施の形態に係る半導体装置１においては、トランジスタＴの第３の半導体領域４と同一層かつ同一導電型の第４の半導体領域４１とトレンチ４２とを主体に周辺部（耐圧部）４０を構成しているので、第３の半導体領域４とは別の製造工程によりリサーフ層を製造する場合に対して、高温長時間の拡散工程を追加することなく、高耐圧を実現するリサーフ構造を備えることができる。この結果、製造コストを減少することができる半導体装置１を提供することができる。
更に、第１の実施の形態に係る半導体装置１においては、トレンチ４２を広く形成するのではなく、トレンチ４２の平面形状に細長い形状を複数形成しているので、誘電体４３の埋設が容易になる。
更に、リサーフ層として機能する第４の半導体領域４１が外来イオン特にナトリウムイオン等で金属汚染された場合でも、第４の半導体領域４１の接合深さを第３の半導体領域４と同様に深く形成しているので、金属汚染による第４の半導体領域４１と第１の半導体領域２Ｂとのチャージバランスが変化しないようにすることができる。つまり、金属汚染による耐圧への影響を抑制することができる。
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る半導体装置１の周辺部（耐圧部）の構造、特に平面構造を代えた例を説明するものである。
［耐圧部の第１の平面構造］
第２の実施の形態に係る半導体装置１の周辺部４０においては、図１１及び図１５に示すように、基板２周辺部において基板２中央部側から基板２の端部に向かう第１の方向（図１１中、横方向）と交差する第２の方向にトレンチ４２が延在し、第２の方向にトレンチ４２が複数配列されている。すなわち、複数のトレンチ４２は平面ストライプ形状により構成されている。つまり、第１の平面構造においては、トレンチ４２は横方向のトレンチ幅に対して縦方向のトレンチ長さが十分に長い平面形状のトレンチであり、このトレンチ４２は横方向に一定の間隔において複数配列されている。この第１の平面構造に係るトレンチ４２の平面ストライプ形状は、前述の図２に示すトレンチ４２の平面ストライプ形状に対して９０度回転したパターンである。
周辺部４０において、このトレンチ４２の直下の第４の半導体領域４１とそれにpn接合をなす第１の半導体領域２Ｂとの総電荷量が等しい範囲であれば、トレンチ４２の平面形状はどのようなバリエーションでも、前述の第１の実施の形態に係る半導体装置１により得られる効果と同等の作用効果を得ることができる。
［耐圧部の第２の平面構造］
第２の実施の形態に係る半導体装置１の周辺部４０においては、図１２に示すように、基板２周辺部において基板２中央部側から基板２の端部に向かう第１の方向（図１２中、横方向）に沿ってトレンチ４２が複数配列されるとともに、第１の方向とは交差する第２の方向（図１２中、縦方向）に沿ってトレンチ４２が複数配列されている。トレンチ４２の平面形状はこの第２の平面構造において正方形である。つまり、複数のトレンチ４２は平面ドット形状において構成されている。
周辺部４０において、このトレンチ４２の直下の第４の半導体領域４１とそれにpn接合をなす第１の半導体領域２Ｂとの総電荷量が等しい範囲であれば、トレンチ４２の平面形状は正方形ではなく、長方形、円形、楕円形、四角形以上の多角形等のどのようなバリエーションでも、前述の第１の実施の形態に係る半導体装置１により得られる効果と同等の作用効果を得ることができる。また、図１２中、縦方向及び横方向にトレンチ４２は整列していなくてもよく、縦方向及び横方向にトレンチ４２をジグザグに配列してもよい。
［耐圧部の第３の平面構造］
第２の実施の形態に係る半導体装置１の耐圧部４０は、図１１に示す耐圧部４０の変形例であり、図１３に示すように、基板２の周辺部の端（図１３中、右側端）側に比べて基板中央部（図１３中、左側端）側のトレンチ４２を密に配設している。ここでは、トレンチ４２を密に配置することにより、基板２中央側のトレンチ４２の直下の第４の半導体領域４１の電荷量を不足がちにすることができる。これにより、リサーフ層内における不純物濃度を変更するために２度以上の不純物拡散を行う必要がなく、マスクを変更するだけで容易かつ安価に周辺部４０における電荷量を調節することができる。従って、容易かつ安価に空乏層の延びを調節することができ、耐圧を向上することができる。更に、金属汚染の元となる外来イオン特にナトリウムイオン等の陽イオンはドレイン電極１１とほぼ同電位の基板２の端部ではなく中央部側に集まり易く、この外来イオンが集まっても第３の平面構造を採用することにより、チャージバランスのアンバランス性が生じることを抑制することができる。つまり、外来イオンによる耐圧の低下を抑制することができる。
この周辺部４０の第３の平面構造並びに後述する第４の平面構造においては、図１３に示すように、第１の半導体領域（例えばソース領域）と第２の半導体領域（例えばドレイン領域）との間に上記周辺部４０の第３の平面構造並びに後述する第４の平面構造となるリサーフ構造を有する高耐圧LDMOS（laterally diffused MOS）に適用することができる。すなわち、高耐圧LDMOSは、互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に基板主面に露出するように配設された第１の導電型とは逆の第２の導電型の第３の半導体領域と、第３の半導体領域の外側の基板主面に露出する第２の半導体領域上に配設された電極（例えばドレイン電極）と、電極が配設された第２の半導体領域と第１半導体領域との間の基板主面に露出するように配設され、第３の半導体領域と同一条件において構成され第３の半導体領域と同一導電型を有する第４の半導体領域と、第４の半導体領域内において第４の半導体領域の主面からその接合深さに満たない範囲内において構成されたトレンチとを備えている。
この高耐圧LDMOSにおいては、大電流が流れたときにチャージバランスが崩れ、動作時耐圧（オペレーション耐圧）を劣化することがあるが、リサーフ構造のトレンチパターンの粗密により電荷量を調整することができる。すなわち、大電流が流れたときにチャージバランスを調整し、高耐圧LDMOSの動作時耐圧を向上することができる。
なお、この第３の平面構造は前述の第２の平面構造と組み合わせてもよい。
［耐圧部の第４の平面構造］
図１４に示す第２の実施の形態に係る半導体装置１の周辺部４０は、図１３に示すトレンチ４２の配列と逆のパターンであり、基板中央部側（図１４中、左側端）に比べて基板２の周辺部の端（図１４中、右側端）側にトレンチ４２を密に配設している。
なお、この第４の平面構造は前述の第２の平面構造と組み合わせてもよい。
（その他の実施の形態）
上記のように、本発明を一実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、本発明は、IGBTを搭載する半導体装置に適用することができる。
また、層間絶縁膜８と保護膜１０は同じ材料により形成されていてもよい。また、トレンチ４１内の誘電体４３は無くてもよい。また、誘電体４３には、シリコン酸化膜以外に、シリコン窒化膜、低温絶縁膜等の誘電体が埋設されてもよい。また、誘電体４３は、埋設するのではなく、トレンチ４２の底面及び内面にのみ形成されていてもよい。なお、本発明において、トレンチ４２とは、溝、孔、孔のいずれも含む意味において使用されている。更に、前述のすべての実施の形態において、第３の半導体領域４の延伸部として第４の半導体領域４１が形成されていてもよい。
本発明の第１の実施の形態に係る半導体装置の要部断面図である。 図１に示す半導体装置の要部平面図である。 図１に示す半導体装置の製造方法を説明する第１の工程断面図である。 第２の工程断面図である。 第３の工程断面図である。 第４の工程断面図である。 第５の工程断面図である。 第６の工程断面図である。 第７の工程断面図である。 第８の工程断面図である。 本発明の第２の実施の形態に係る半導体装置の第１の平面構造を説明する要部平面図である。 第２の平面構造を説明する要部平面図である。 第３の平面構造を説明する要部平面図である。 第４の平面構造を説明する要部平面図である。 本発明の第２の実施の形態に係る半導体装置の第１の平面構造を説明する要部断面図である。
符号の説明
１…半導体装置
２…基板
２Ａ…第５の半導体領域
２Ｂ…第１の半導体領域
４…第３の半導体領域
４０…周辺部（耐圧部）
４１…第４の半導体領域
４２…トレンチ
４３…誘電体
５…第２の半導体領域
６…ゲート絶縁膜
７…ゲート電極
８…層間絶縁膜
９…ソース電極
１０…保護膜
１１…ドレイン電極
Ｔ…トランジスタ

Claims (10)

  1. 基板中央部に配設され、互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域を有し、前記第１の半導体領域と前記第２の半導体領域との間に前記基板主面に露出するように配設された前記第１の導電型とは逆の第２の導電型の第３の半導体領域を有する半導体素子領域と、
    前記基板中央部よりも基板の端側の前記主面に露出するように配設され、前記第３の半導体領域に電気的に接続されるとともに、前記第３の半導体領域と同一条件において構成され前記第３の半導体領域と同一導電型を有する第４の半導体領域と、
    前記第４の半導体領域内において前記第４の半導体領域の主面からその接合深さに満たない範囲内において構成されたトレンチと、
    を備えたことを特徴とする半導体装置。
  2. 前記トレンチ内部には誘電体が埋設されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチは、前記基板中央部から前記基板の端部に向かう第１の方向に沿って延在し、前記第１の方向に交差する第２の方向に複数配列された平面ストライプ形状において構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記トレンチは、前記基板中央部から前記基板の端部に向かう第１の方向と交差する第２の方向に沿って延在し、前記第１の方向に複数配列された平面ストライプ形状において構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  5. 前記トレンチは、前記基板中央部から前記基板の端部に向かう第１の方向に沿って複数配列されるとともに、前記第１の方向とは交差する第２の方向に複数配列された平面ドット形状において構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  6. 前記トレンチは、前記基板の端部に比べて前記半導体素子領域側に密に配設されていることを特徴とする請求項４又は請求項５に記載の半導体装置。
  7. 前記トレンチは、前記半導体素子領域側に比べて前記基板の端部に密に配設されていることを特徴とする請求項４又は請求項５に記載の半導体装置。
  8. 基板に配設され、互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との間に前記基板主面に露出するように配設された前記第１の導電型とは逆の第２の導電型の第３の半導体領域と、
    前記第３の半導体領域の外側の前記基板主面に露出する前記第１の半導体領域上に配設された電極と、
    前記電極が配設された前記第１の半導体領域と前記第２半導体領域との間の前記基板主面に露出するように配設され、前記第３の半導体領域と同一条件において構成され前記第３の半導体領域と同一導電型を有する第４の半導体領域と、
    前記第４の半導体領域内において前記第４の半導体領域の主面からその接合深さに満たない範囲内において構成されたトレンチと、
    を備えたことを特徴とする半導体装置。
  9. 前記トレンチ下の前記第４の半導体領域と前記基板との縦断面における総電荷量が等しいことを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
  10. 基板中央部に互いに離間された第１の導電型の第１の半導体領域及び第２の半導体領域を形成し、前記第１の半導体領域と前記第２の半導体領域との間に前記基板主面に露出する前記第１の導電型とは逆の第２の導電型の第３の半導体領域を形成し、半導体素子領域を形成する工程と、
    前記基板中央部よりも基板の端側の前記基板主面に露出するように、前記第３の半導体領域に電気的に接続され、前記第３の半導体領域と同一製造工程において前記第３の半導体領域と同一導電型の第４の半導体領域を形成する工程と、
    前記第４の半導体領域内において前記第４の半導体領域の主面からその接合深さに満たない範囲内においてトレンチを形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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