JP2014049174A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明の実施形態は、リセット動作時の消費電力が小さい不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、複数の第１配線及び複数の第２配線に電圧を印加する制御回路とを備える。メモリセルは、直列接続された可変抵抗素子及び整流素子を有し、整流素子のアノード側に第１配線が接続され、整流素子のカソード側に第２配線が接続される。制御回路は、選択第１配線に選択第１配線電圧、隣接非選択第１配線に選択第１配線電圧より大きい隣接非選択第１配線電圧、非選択第１配線に隣接非選択第１配線電圧より大きい非選択第１配線電圧を印加すると共に、選択第２配線に選択第１配線電圧より大きい選択第２配線電圧、非選択第２配線に選択第２配線電圧より小さい非選択第２配線電圧を印加する。
【選択図】図４

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

近年、不揮発性半導体記憶装置の更なる高集積化を実現する技術として、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）が注目されている。

このＲｅＲＡＭのメモリセルアレイは、可変抵抗素子と選択素子であるダイオード等の整流素子とを直列接続してなる。可変抵抗素子は、少なくとも２つの抵抗状態を有しており、この抵抗状態の切り替えは、可変抵抗素子に対する電圧印加によって行われる。そして、これら２つの抵抗状態の切り替えの際に、同じ極性の電圧を利用する場合をユニポーラ動作、異なる極性の電圧を利用する場合をバイポーラ動作と呼ぶ。

これらのうちバイポーラ動作をする場合、整流素子であるダイオード等には、非選択メモリセルに逆方向バイアスをかけた場合に非選択メモリセルに流れるオフリーク電流が小さく抑えられることと、選択メモリセルに逆方向バイアスをかけた場合に選択メモリセルに対して可変抵抗素子の抵抗状態の切り替えに必要な動作電流を供給できること、の２つの相反する特性が要求される。

特開２０１０−１２３１９８号

本発明の実施形態は、リセット動作時の消費電力が小さい不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、前記複数の第１配線及び前記複数の第２配線に電圧を印加する制御回路とを備え、前記メモリセルは、直列接続された可変抵抗素子及び整流素子を有し、当該整流素子のアノード側に前記第１配線が接続され、当該整流素子のカソード側に前記第２配線が接続され、アクセス対象となる前記メモリセルを選択メモリセル、前記選択メモリセルに接続された前記第１配線を選択第１配線、前記選択第１配線に隣接する前記第１配線を隣接非選択第１配線、その他の前記第１配線を非選択第１配線、前記選択メモリセルに接続された前記第２配線を選択第２配線、その他の前記第２配線を非選択第２配線とした場合、前記制御回路は、前記選択第１配線に選択第１配線電圧、前記隣接非選択第１配線に前記選択第１配線電圧より大きい隣接非選択第１配線電圧、前記非選択第１配線に前記隣接非選択第１配線電圧より大きい非選択第１配線電圧を印加すると共に、前記選択第２配線に前記選択第１配線電圧より大きい選択第２配線電圧、前記非選択第２配線に前記選択第２配線電圧より小さい非選択第２配線電圧を印加することを特徴とする。

第１の実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 図３Ａの断面図に対応するメモリセルの回路図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 図６Ａの断面図に対応するメモリセルの回路図である。 第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を示す図である。 第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 図１１Ａの断面図に対応するメモリセルの回路図である。 比較例に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を説明する図である。 同比較例に係る不揮発性半導体記憶装置におけるメモリセルのダイオードのキャリア密度分布を説明する図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。

図１は、本実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
この不揮発性半導体記憶装置は、互いに交差する複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）、並びに、これら複数のビット線ＢＬ及び複数のワード線ＷＬの各交差部に設けられた複数のメモリセルＭＣからなるメモリセルアレイ１を有する。なお、以下の説明において、ビット線ＢＬ及びワード線ＷＬの総称として単に「配線」と呼ぶ事もある。

また、この不揮発性半導体記憶装置は、ビット線ＢＬを制御するカラム制御回路２と、ワード線ＷＬを制御するロウ制御回路３を有する。カラム制御回路２及びカラム制御回路３は、制御回路に含まれる。これらカラム制御回路２及びロウ制御回路３の働きによって、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行う。

次に、メモリセルアレイ１の構造について説明する。
図２は、メモリセルアレイ１の一部の斜視図であり、図３Ａは、図２に示すＩ−Ｉ´線で切断して矢印方向に見たメモリセルＭＣの１つ分の断面図であり、図３Ｂは、図３Ａの断面図に対応するメモリセルＭＣの回路図である。

メモリセルアレイ１は、Ｘ−Ｙ平面を主平面とする半導体基板Ｓ上において、Ｘ−Ｙ平面内においてＹ方向に延びＸ方向に所定ピッチで並ぶ複数のビット線ＢＬと、これらビット線ＢＬ上において、Ｘ−Ｙ平面内においてＸ方向に延びＹ方向に所定ピッチで並ぶ複数のワード線ＷＬを有する。また、メモリセルアレイ１には、ビット線ＢＬ及びワード線ＷＬの各交差部に設けられた複数のメモリセルＭＣが形成されている。

各メモリセルＭＣは、ビット線ＢＬからワード線ＷＬに掛けて直列接続されたダイオードＤＩ（ダイオードは、整流素子の一例である）及び可変抵抗素子ＶＲからなる。

図３Ａ及び図３Ｂの場合、メモリセルＭＣは、ビット線ＢＬからワード線ＷＬにかけ、例えば窒化チタン膜（ＴｉＮ）を材料とする電極ＥＬ１、Ｐ型半導体膜（図中のＰ）、真性半導体膜（図中のＩ）、Ｎ型半導体膜（図中のＮ）、例えば窒化チタン膜（ＴｉＮ）を材料とする電極ＥＬ２、例えば酸化ハフニウム膜（ＨｆＯｘ）を材料とする可変抵抗素子ＶＲ、及び例えば窒化チタン膜（ＴｉＮ）を材料とする電極ＥＬ３が順時積層された構造となっている。このうち、Ｐ型半導体膜、真性半導体膜、及びＮ型半導体膜は、ダイオードＤＩを構成する。
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。

メモリセルＭＣの可変抵抗素子ＶＲは、電気的ストレスを加えることで抵抗状態が変化する特性を有する。抵抗状態には、少なくとも低抵抗状態と高抵抗状態がある。本実施形態では、高抵抗状態の可変抵抗素子ＶＲが低抵抗状態に遷移する動作を「セット動作」と呼び、可変抵抗素子ＶＲにセット動作させることを「書き込み動作」と呼ぶ。一方、低抵抗状態の可変抵抗素子ＶＲが高抵抗状態に遷移する動作を「リセット動作」と呼び、可変抵抗素子ＶＲにリセット動作させることを「消去動作」と呼ぶ。

可変抵抗素子ＶＲの動作方式には、ユニポーラ動作とバイポーラ動作がある。このうちユニポーラ動作は、書き込み動作及び消去動作のいずれの際にも、可変抵抗素子ＶＲに対して、ダイオードＤＩに順方向バイアスとなるような電圧を印加する。一方、バイポーラ動作は、例えば、書き込み動作の際には、可変抵抗素子ＶＲに対して、ダイオードＤＩに順方向バイアスとなるような電圧を印加し、消去動作の際には、可変抵抗素子ＶＲに対して、ダイオードＤＩに逆方向バイアスとなるような電圧を印加する。なお、本実施形態では、特にバイポーラ動作のうち、メモリセルＭＣのダイオードＤＩに逆方向バイアスをかける動作について取り扱う。以下では、この動作を消去動作（リセット動作）として取り扱うが、本実施形態は、書き込み動作（セット動作）であっても適用可能である。また、以下では、メモリセルＭＣのリセット動作に必要な電圧を「動作電圧」と呼び、このときに流れる電流を「動作電流」と呼ぶこともある。

ここで、本実施形態に係る不揮発性半導体記憶装置の動作を説明する前提として、比較例に係る不揮発性半導体記憶装置の動作について説明する。

図１２は、比較例に係る不揮発性半導体記憶装置のメモリセルアレイのバイアス状態を示す図である。

図１２には、ビット線ＢＬｍ−２〜ＢＬｍ＋２（ｍは、２以上の整数）、ワード線ＷＬｎ−２〜ＷＬｎ＋２（ｎは、２以上の整数）、並びに、これらビット線ＢＬ及びワード線ＷＬの各交差部に形成されたメモリセルＭＣが示されている。各メモリセルＭＣは、ダイオードＤＩのアノード側にビット線ＢＬが接続されており、ダイオードＤＩのカソード側に可変抵抗素子ＶＲを介してワード線ＷＬが接続されている。

なお、図１２に示すメモリセルアレイのバイアス状態は、ビット線ＢＬｍを選択ビット線、ワード線ＷＬｎを選択ワード線、選択ビット線ＢＬｍ及び選択ワード線ＷＬｎに接続されたメモリセルＭＣｓを選択メモリセルとした場合を示している。

比較例の場合、選択メモリセルＭＣｓに対して消去動作する際、カラム制御回路から選択ビット線ＢＬｍに選択ビット線電圧−９Ｖ、非選択ビット線ＢＬに非選択ビット線電圧−４．５Ｖを印加すると共に、ロウ制御回路から選択ワード線ＷＬｎに選択ワード線電圧０Ｖ、非選択ワード線ＷＬに選択ワード線電圧−４．５Ｖを印加する。これによって、選択メモリセルＭＣｓに９Ｖの逆方向バイアスをかけることができ、リセット動作に必要な動作電流（図中の白抜矢印）を流すことができる。一方、選択ビット線ＢＬｍ及び非選択ワード線ＷＬｎに接続された非選択メモリセルＭＣｈ並びに非選択ビット線ＢＬ及び選択ワード線ＷＬｎに接続された非選択メモリセルＭＣ（以下、選択配線及び非選択配線に接続された非選択メモリセルを「半選択メモリセル」と呼ぶ）には、リセット動作が起こらない程度の４．５Ｖの逆方向バイアスしかかからない。また、非選択ビット線ＢＬ及び非選択ワード線ＷＬに接続された非選択メモリセルＭＣには、バイアスはかからない。その結果、選択メモリセルＭＣｓだけをリセット動作させることができる。

但し、消去動作時の消費電力を考えた場合、より低い動作電圧によって選択メモリセルＭＣｓに動作電流を流したいという要請がある。他方では、半選択メモリセルＭＣに流れるオフリーク電流による回り込み電流を低減させたいという要請がある。
そこで、本実施形態では、比較例の消去動作時における以下の現象に着目する。

図１３は、比較例におけるメモリセルＭＣのダイオードＤＩのキャリア（ホール）密度分布を示す図である。この図は、ビット線ＢＬｍ−２〜ＢＬｍ＋２及び選択ワード線ＷＬｎに接続された選択メモリセルＭＣｓ及び半選択メモリセルＭＣの断面を示している。

前述のように、比較例の消去動作では、選択ビット線ＢＬｍに−９Ｖ、非選択ビット線ＢＬに−４．５Ｖを印加している。この時、選択ビット線ＢＬｍに接続されている選択メモリセルＭＣｓのダイオードＤＩのホール濃度は、選択ビット線ＢＬｍに対する、この選択ビット線ＢＬｍに隣接する非選択ビット線ＢＬｍ−１及びＢＬｍ＋１（以下、選択ビット線に隣接する非選択ビット線を「隣接非選択ビット線」と呼ぶこともある）の電位差４．５Ｖの影響によって、半選択メモリセルＭＣに比べて低くなっていることが分かる。つまり、選択メモリセルＭＣｓのダイオードＤＩは、動作電流が流れにくい状態となっている。一方、隣接非選択ビット線ＢＬｍ−１或いはＢＬｍ＋１に接続された半選択メモリセル（ここでの説明では、便宜上「ＭＣａ」と記す）のダイオードＤＩのホール濃度は、隣接ビット線ＢＬｍ−１或いはｍ＋１に対する選択ビット線ＢＬｍの電位差−４．５Ｖの影響によって、他の半選択メモリセルＭＣに比べて高くなっていることが分かる。つまり、半選択メモリセルＭＣａのダイオードＤＩは、オフリーク電流が流れやすい状態となっている。

以上を踏まえ、本実施形態では、バイポーラ動作の消去動作の際、メモリセルアレイ１を以下に説明するバイアス状態とする。

図４は、メモリセルアレイ１のバイアス状態を示す図である。
図４に示す本実施形態の場合、比較例の場合とは異なり、カラム制御回路２から隣接非選択ビット線ＢＬｍ−１及びＢＬｍ＋１に、選択ビット線電圧（例えば、−９Ｖ）よりも高く、非選択ビット線電圧（例えば、−４．５Ｖ）よりも低い隣接非選択ビット線電圧（例えば、−７Ｖ）を印加する。これによって、選択メモリセルＭＣｓでは、選択ビット線ＢＬｍに対する隣接ビット線ＢＬｍ−１或いはＢＬｍ＋２の電位差が小さくなる。これによって、比較例のような選択メモリセルＭＣｓのダイオードＤＩのホール濃度の低減を抑制することができる。つまり、本実施形態の場合、比較例と比べて、選択メモリセルＭＣｓのダイオードＤＩに、動作電流が流れやすい状態を作り出すことができる。換言すれば、選択メモリセルＭＣｓに対して同程度の動作電流を流したい場合、本実施形態の方が、比較例よりも、より小さい動作電圧を印加すれば良いことを意味する。そして、動作電圧、つまり逆方向バイアスが小さくできれば、半選択メモリセルＭＣｈにかかる逆方向バイアスも小さくなり、これによって、選択ビット線ＢＬｍ及び選択ワード線ＷＬｎに流れ込む回り込み電流も抑制することができ、更に動作電圧を小さくすることができる。

なお、以下の説明において、選択メモリセルのダイオードのキャリア濃度の低減を抑制するために隣接非選択配線に印加する電圧を「アシスト電圧」と呼び、このアシスト電圧を印加する配線を「アシスト配線」と呼ぶこともある。

以上は、隣接非選択ビット線をアシスト配線とする場合について説明したが、図５に示すように、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１及びＷＬｎ＋１（以下、「隣接非選択ワード線」と呼ぶ）をアシスト配線とし、ロウ制御回路３から隣接非選択ワード線ＷＬｎ−１及びｎ＋１に、選択ワード線電圧（例えば、０Ｖ）よりも低く、非選択ワード線電圧（例えば、−４．５Ｖ）よりも高い隣接非選択ワード線電圧（アシスト電圧であり、例えば、−２Ｖ）を印加しても良い。この場合、選択ワード線ＷＬｎに対する隣接非選択ワード線ＷＬｎ−１或いはｎ＋１の電位差が−４．５Ｖから−２Ｖに緩和されることによって、選択メモリセルＭＣｓのダイオードＤＩの電子濃度が上昇する。つまり、本実施形態の場合、比較例と比べて、選択メモリセルＭＣｓのダイオードＤＩに、動作電流が流れやすい状態を作り出すことができる。

なお、図４に示すように隣接非選択ビット線をアシスト配線とするか、図５に示すように隣接非選択ワード線をアシスト配線とするかについては、ダイオードＤＩと配線との距離を考慮しても良い。具体的には、ダイオードＤＩに近い配線を選択した方が、隣接非選択配線及び選択配線間の電位差の影響を大きくすることができ、その分だけ本実施形態の効果をより大きく得られる。つまり、図４に示すようにビット線ＢＬの方がワード線ＷＬよりもメモリセルＭＣのダイオードＤＩに近い場合、隣接非選択ビット線ＢＬをアシスト配線にする方が有効である。他方、図６Ａに示された断面及び図６Ｂに示された回路の構造を持つメモリセルＭＣのように、ワード線ＷＬの方がビット線ＢＬよりもメモリセルＭＣのダイオードＤＩに近い場合、隣接非選択ワード線ＷＬをアシスト配線にする方が有効である。

以上、本実施形態によれば、比較例と比べ、より低い動作電圧の印加によって選択メモリセルに動作電流を流せると共に、半選択メモリセルに流れるオフリーク電流による選択ビット線或いは選択ワード線への回り込み電流も抑制することがきる。その結果、比較例に比べ、リセット動作時の消費電力が小さい不揮発性半導体記憶装置を提供することができる。

［第２の実施形態］
第１の実施形態では、隣接非選択ビット線をアシスト配線とする消去動作と、隣接非選択ワード線をアシスト配線とする消去動作について説明した。また、配線とダイオードの位置関係を考慮した上で、隣接非選択ビット線及び隣接非選択ワード線のうちいずれをアシスト配線とすべきかについて言及した。

第２の実施形態では、メモリセルアレイのカラム方向及びロウ方向のサイズを考慮した上で、隣接非選択ビット線及び隣接非選択ワード線のうちいずれをアシスト配線とすべきかについて説明する。

図７及び図８は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１のバイアス状態を示す図である。図７及び図８は、ビット線ＢＬｍを選択ビット線とし、ワード線ＷＬｎを選択ワード線とした場合のバイアス状態である。図中の白抜矢印は、選択メモリセルＭＣｓに流れる動作電流を示し、点線矢印は、消去動作時に流れるオフリーク電流を示す。

前述のように、アシスト配線にアシスト電圧を印加することによって、比較例に比べて、選択メモリセルの動作電流の増大動作電圧の低減を図ることができる。しかし、その一方では、アシスト配線に接続された非選択メモリセルには大きな逆方向バイアスがかかることになるため、その分だけメモリセルアレイ全体のオフリーク電流が増大する。つまり、消費電力を考えた場合、アシスト配線に接続された非選択メモリセルの数は少ないことが望ましい。

具体的には、ビット線ＢＬの本数Ｍがワード線ＷＬの本数Ｎよりも多い場合、図７に示すように、隣接非選択ビット線ＢＬｍ−１及びｍ＋１をアシスト配線とし、カラム制御回路２から選択ビット線ＢＬｍに選択ビット線電圧（例えば、−９Ｖ）、非選択ビット線ＢＬに非選択ビット線電圧（例えば、−４．５Ｖ）、隣接非選択ビット線ＢＬｍ−１及びＢＬｍ＋１に、選択ビット線電圧よりも高く、非選択ビット線電圧よりも低い隣接非選択ビット線電圧（アシスト電圧であり、例えば、−７Ｖ）を印加すると共に、ロウ制御回路３から選択ワード線ＷＬｎに選択ワード線電圧（例えば、０Ｖ）、非選択ワード線ＷＬに非選択ワード線電圧（例えば、−４．５Ｖ）を印加する。

同様に、ワード線ＷＬの本数Ｎがビット線ＢＬの本数Ｍよりも多い場合、図８に示すように、隣接非選択ワード線ＷＬｎ−１及びＷＬｎ＋１をアシスト配線とし、カラム制御回路２から選択ビット線ＢＬｍに選択ビット線電圧（例えば、−９Ｖ）、非選択ビット線ＢＬに非選択ビット線電圧（例えば、−４．５Ｖ）を印加すると共に、ロウ制御回路３から選択ワード線ＷＬ２に選択ワード線電圧（例えば、０Ｖ）、非選択ワード線ＷＬに非選択ワード線電圧（例えば、−４．５Ｖ）、隣接非選択ワード線ＷＬｎ−１及びｎ＋１に、選択ワード線電圧よりも低く、非選択ワード線電圧よりも高い隣接非選択ワード線電圧（アシスト電圧であり、例えば、−２Ｖ）を印加する。

このようにビット線ＢＬ及びワード線ＷＬのうち、本数が多い方の隣接非選択配線をアシスト配線とすることで、アシスト配線に接続された非選択メモリセルの数をより少なくすることができる。これによって、図７及び図８それぞれに点線矢印で示した非選択メモリセルＭＣに流れるオフリーク電流を小さくすることができる。

以上、本実施形態によれば、メモリセルアレイのサイズがロウ方向及びカラム方向で異なる場合において、より少ないオフリーク電流の増加だけで、第１の実施形態と同様の効果を得ることができる。

［第３の実施形態］
第１及び第２の実施形態では、隣接非選択ビット線及び隣接非選択ワード線のいずれか一方をアシスト配線とする消去動作について説明した。

第３の実施形態では、隣接非選択ビット線及び隣接非選択ワード線共にアシスト配線とする消去動作について説明する。

図９は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１のバイアス状態を示す図である。図９は、ビット線ＢＬ２ｍを選択ビット線とし、ワード線ＷＬｎを選択ワード線とした場合のバイアス状態である。図中の白抜矢印は、選択メモリセルＭＣｓに流れる動作電流を示している。

本実施形態の場合、隣接非選択ビット線ＢＬｍ−１及びＢＬｍ＋１、並びに隣接非選択ワード線ＷＬｎ−１及びＷＬｎ＋１をアシスト配線とし、カラム制御回路２から選択ビット線ＢＬ２に選択ビット線電圧（例えば、−９Ｖ）、非選択ビット線ＢＬに非選択ビット線電圧（例えば、−４．５Ｖ）、隣接非選択ビット線ＢＬｍ−１及びＢＬｍ＋１に、選択ビット線電圧よりも高く、非選択ビット線電圧よりも低い隣接非選択ビット線電圧（アシスト電圧であり、例えば、−７Ｖ）を印加すると共に、ロウ制御回路３から選択ワード線ＷＬｎに選択ワード線電圧（例えば、０Ｖ）、非選択ワード線ＷＬに非選択ワード線電圧（例えば、−４．５Ｖ）、隣接非選択ワード線ＷＬｍ−１及びＷＬｍ＋１に、非選択ワード線電圧よりも高く、選択ワード線電圧よりも低い隣接非選択ワード線電圧（アシスト電圧であり、例えば、−２Ｖ）を印加する。

これによって、選択メモリセルＭＣｓの可変抵抗素子ＶＲのダイオードＤＩ内において、Ｐ型半導体膜のホール濃度の低下を抑制できると共に、Ｎ型半導体膜の電子濃度を向上させることができる。その結果、本実施形態によれば、比較例と比べ、同一動作電圧における動作電流の増加、或いは、同一動作電流を流すための動作電圧の低減を図ることができる。

なお、本実施形態は、メモリセルアレイ１が複数の積層されたメモリセル層を有し、積層方向に隣接するメモリセル層が複数のビット線或いは複数のビット線を共有する場合に有用である。例えば、図１０に示すように、メモリセルアレイ１が２つの積層されたメモリセル層ＭＬ及びＭＬ´からなり、メモリセル層ＭＬ及びＭＬ´が複数のワード線ＷＬを共有する場合、メモリセルＭＣは、図１１Ａに示された断面（これは、図１０に示すＩＩ−ＩＩ´線で切断して矢印方向に見た断面である）及び図１１Ｂに示された回路のような構造を持つことがある。具体的には、メモリセル層ＭＬのメモリセルＭＣは、ビット線ＢＬからワード線ＷＬにかけて、電極ＥＬ１、ダイオードＤＩ（Ｐ型半導体膜、真性半導体膜、及びＮ型半導体膜）、電極ＥＬ２、可変抵抗素子ＶＲ、及び電極ＥＬ３の順に積層された構造となっている。一方、メモリセル層ＭＬ´のメモリセルＭＣ´は、ワード線ＷＬからビット線ＢＬ´にかけて、電極ＥＬ１´、ダイオードＤＩ´（Ｎ型半導体膜、真性半導体膜、及びＰ型半導体膜）、電極ＥＬ２´、可変抵抗素子ＶＲ´、及び電極ＥＬ３´の順に積層された構造となっている。つまり、メモリセルＭＣとメモリセルＭＣ´とでは、ダイオードＤＩ及び可変抵抗素子ＶＲの積層順とダイオードＤＩ´及び可変抵抗素子ＶＲ´の積層順が同じとなっている。そのため、メモリセル層ＭＬにおいては、ワード線ＷＬよりもビット線ＢＬの方がメモリセルＭＣのダイオードＤＩに近い配線となり、メモリセル層ＭＬ´においては、ビット線ＢＬ´よりもワード線ＷＬの方がメモリセルＭＣ´のダイオードＤＩに近い配線となってしまう。この場合、隣接非選択ビット線ＢＬ（ＢＬ´）及び隣接非選択ワード線ＷＬの一方だけをアシスト配線にしてしまうと、メモリセル層ＭＬ（ＭＬ´）毎に動作電圧及び動作電流のバラツキが生じる原因となる場合がある。

この点、本実施形態によれば、隣接非選択ビット線及び隣接非選択ワード線を両方共にアシスト配線とするため、メモリセル層毎のバラツキを少なくすることができる。このことは、図１０のように２つのメモリセル層で構成されたメモリセルアレイに留まらず、３以上のメモリセル層で構成されたメモリセルアレイであっても同様である。

以上、本実施形態によれば、積層方向に隣接する２つのメモリセル層で配線を共有させた構造を持つメモリセルアレイを備える不揮発性半導体記憶装置であっても、メモリセル層毎のバラツキを抑制しつつも、第１及び第２の実施形態と同様の効果を得ることができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路。

Claims (7)

1. 互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルからなるメモリセル層を複数積層してなるメモリセルアレイと、
   前記複数の第１配線及び前記複数の第２配線に電圧を印加する制御回路と
   を備え、
   前記メモリセルは、直列接続された可変抵抗素子及び整流素子を有し、当該整流素子のアノード側に前記第１配線が接続され、当該整流素子のカソード側に前記第２配線が接続され、
   アクセス対象となる前記メモリセルを選択メモリセル、前記選択メモリセルに接続された前記第１配線を選択第１配線、前記選択第１配線に隣接する前記第１配線を隣接非選択第１配線、その他の前記第１配線を非選択第１配線、前記選択メモリセルに接続された前記第２配線を選択第２配線、前記選択第２配線に隣接する前記第２配線を隣接非選択第２配線、その他の前記第２配線を非選択第２配線とした場合、
   前記制御回路は、前記選択第１配線に選択第１配線電圧、前記隣接非選択第１配線に前記選択第１配線電圧より大きい隣接非選択第１配線電圧、前記非選択第１配線に前記隣接非選択第１配線電圧より大きい非選択第１配線電圧を印加すると共に、前記選択第２配線に前記選択第１配線電圧より大きい選択第２配線電圧、前記隣接非選択第２配線に前記選択第２配線電圧より小さい隣接非選択第２配線電圧、前記非選択第２配線に前記隣接非選択第２配線電圧より小さい非選択第２配線電圧を印加し、
   積層方向に隣接する２つの前記メモリセル層は、前記複数の第１配線或いは前記複数の第２配線を共有し、
   前記各メモリセル層における前記メモリセルの可変抵抗素子及び整流素子の積層順が同じである
   ことを特徴とする不揮発性半導体記憶装置。
2. 互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記複数の第１配線及び前記複数の第２配線に電圧を印加する制御回路と
   を備え、
   前記メモリセルは、直列接続された可変抵抗素子及び整流素子を有し、当該整流素子のアノード側に前記第１配線が接続され、当該整流素子のカソード側に前記第２配線が接続され、
   アクセス対象となる前記メモリセルを選択メモリセル、前記選択メモリセルに接続された前記第１配線を選択第１配線、前記選択第１配線に隣接する前記第１配線を隣接非選択第１配線、その他の前記第１配線を非選択第１配線、前記選択メモリセルに接続された前記第２配線を選択第２配線、その他の前記第２配線を非選択第２配線とした場合、
   前記制御回路は、前記選択第１配線に選択第１配線電圧、前記隣接非選択第１配線に前記選択第１配線電圧より大きい隣接非選択第１配線電圧、前記非選択第１配線に前記隣接非選択第１配線電圧より大きい非選択第１配線電圧を印加すると共に、前記選択第２配線に前記選択第１配線電圧より大きい選択第２配線電圧、前記非選択第２配線に前記選択第２配線電圧より小さい非選択第２配線電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
3. 互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記複数の第１配線及び前記複数の第２配線に電圧を印加する制御回路と
   を備え、
   前記メモリセルは、直列接続された可変抵抗素子及び整流素子を有し、当該整流素子のアノード側に前記第１配線が接続され、当該整流素子のカソード側に前記第２配線が接続され、
   アクセス対象となる前記メモリセルを選択メモリセル、前記選択メモリセルに接続された前記第１配線を選択第１配線、その他の前記第１配線を非選択第１配線、前記選択メモリセルに接続された前記第２配線を選択第２配線、前記選択第２配線に隣接する前記第２配線を隣接非選択第２配線、その他の前記第２配線を非選択第２配線とした場合、
   前記制御回路は、前記選択第１配線に選択第１配線電圧、前記非選択第１配線に前記選択第１配線電圧より大きい非選択第１配線電圧を印加すると共に、前記選択第２配線に前記選択第１配線電圧より大きい選択第２配線電圧、前記隣接非選択第２配線に前記選択第２配線電圧より小さい隣接非選択第２配線電圧、前記非選択第２配線に前記隣接非選択第２配線電圧より小さい非選択第２配線電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
4. 互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記複数の第１配線及び前記複数の第２配線に電圧を印加する制御回路と
   を備え、
   前記メモリセルは、直列接続された可変抵抗素子及び整流素子を有し、当該整流素子のアノード側に前記第１配線が接続され、当該整流素子のカソード側に前記第２配線が接続され、
   アクセス対象となる前記メモリセルを選択メモリセル、前記選択メモリセルに接続された前記第１配線を選択第１配線、前記選択第１配線に隣接する前記第１配線を隣接非選択第１配線、その他の前記第１配線を非選択第１配線、前記選択メモリセルに接続された前記第２配線を選択第２配線、前記選択第２配線に隣接する前記第２配線を隣接非選択第２配線、その他の前記第２配線を非選択第２配線とした場合、
   前記制御回路は、前記選択第１配線に選択第１配線電圧、前記隣接非選択第１配線に前記選択第１配線電圧より大きい隣接非選択第１配線電圧、前記非選択第１配線に前記隣接非選択第１配線電圧より大きい非選択第１配線電圧を印加すると共に、前記選択第２配線に前記選択第１配線電圧より大きい選択第２配線電圧、前記隣接非選択第２配線に前記選択第２配線電圧より小さい隣接非選択第２配線電圧、前記非選択第２配線に前記隣接非選択第２配線電圧より小さい非選択第２配線電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記メモリセルの整流素子は、前記可変抵抗素子よりも前記第１配線側に接続されている
   ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
6. 前記メモリセルアレイは、前記複数の第１配線、前記複数の第２配線、及び前記複数のメモリセルからなるメモリセル層を複数積層してなる
   ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。
7. 前記非選択第１配線電圧は、前記非選択第２配線電圧と同じである
   ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。