[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2021047937A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2021047937A
JP2021047937A JP2019168268A JP2019168268A JP2021047937A JP 2021047937 A JP2021047937 A JP 2021047937A JP 2019168268 A JP2019168268 A JP 2019168268A JP 2019168268 A JP2019168268 A JP 2019168268A JP 2021047937 A JP2021047937 A JP 2021047937A
Authority
JP
Japan
Prior art keywords
voltage
wiring
layer
memory cells
transferred
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019168268A
Other languages
English (en)
Inventor
政則 小村
Masanori Komura
政則 小村
塚本　隆之
Takayuki Tsukamoto
隆之 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019168268A priority Critical patent/JP2021047937A/ja
Priority to TW109105099A priority patent/TWI739306B/zh
Priority to CN202010108259.3A priority patent/CN112530478B/zh
Priority to US16/807,770 priority patent/US11011699B2/en
Publication of JP2021047937A publication Critical patent/JP2021047937A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】第１方向に延伸し第１方向と交差する第２方向において隣り合う第１〜第３の配線と、第２方向に延伸し第１方向において隣り合う第４〜第６の配線と、第１〜第３の配線のいずれかに一端が、第４〜第６の配線のいずれかに他端が接続され、抵抗変化膜及びカルコゲン膜を含む複数のメモリセルと、第１電圧、第１電圧より大きい第２電圧及び第３電圧、第２電圧及び第３電圧より大きい第４電圧、第４電圧より大きい第５電圧を出力する電圧出力回路と、第１〜第６配線及び電圧出力回路に接続された電圧転送回路とを備え、第１及び第４の配線に接続されたメモリセルに書込動作するタイミングで、第１の配線に第１電圧が転送され、第２の配線に第４電圧が転送され、第３の配線に第２電圧が転送され、第４の配線に第５電圧が転送され、第５の配線に第３電圧が転送され、第６の配線に第３電圧が転送される。【選択図】図１１

Description

本実施形態は、半導体記憶装置に関する。
第１方向に延伸する第１の配線と、第１方向に延伸し、第１方向と交差する第２方向において第１の配線と隣り合う第２の配線と、第１方向に延伸し、第２方向において第２の配線と隣り合う第３の配線と、第２方向に延伸する第４の配線と、第２方向に延伸し、第１方向において第４の配線と隣り合う第５の配線と、第２方向に延伸し、第１方向において第５の配線と隣り合う第６の配線と、第１〜第３の配線のいずれかに一端が接続され、第４〜第６の配線のいずれかに他端が接続され、抵抗変化膜及びカルコゲン膜を含む複数のメモリセルと、を備える半導体記憶装置が知られている。
特開２０１１−１８８３８号公報
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１の配線と、第１方向に延伸し、第１方向と交差する第２方向において第１の配線と隣り合う第２の配線と、第１方向に延伸し、第２方向において第２の配線と隣り合う第３の配線と、第２方向に延伸する第４の配線と、第２方向に延伸し、第１方向において第４の配線と隣り合う第５の配線と、第２方向に延伸し、第１方向において第５の配線と隣り合う第６の配線と、第１〜第３の配線のいずれかに一端が接続され、第４〜第６の配線のいずれかに他端が接続され、抵抗変化膜及びカルコゲン膜を含む複数のメモリセルと、第１電圧、第１電圧よりも大きい第２電圧、第１電圧よりも大きい第３電圧、第２電圧及び第３電圧よりも大きい第４電圧、並びに、第４電圧よりも大きい第５電圧を出力する電圧出力回路と、第１〜第６の配線、及び、電圧出力回路に接続された電圧転送回路とを備える。また、第１の配線及び第４の配線に接続されたメモリセルに対する書込動作の所定のタイミングにおいて、第１の配線に第１電圧が転送され、第２の配線に第４電圧が転送され、第３の配線に第２電圧が転送され、第４の配線に第５電圧が転送され、第５の配線に第３電圧が転送され、第６の配線に第３電圧が転送される。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１の配線と、第１方向に延伸し、第１方向と交差する第２方向において第１の配線と隣り合う第２の配線と、第１方向に延伸し、第２方向において第２の配線と隣り合う第３の配線と、第２方向に延伸する第４の配線と、第２方向に延伸し、第１方向において第４の配線と隣り合う第５の配線と、第２方向に延伸し、第１方向において第５の配線と隣り合う第６の配線と、第１〜第３の配線のいずれかに一端が接続され、第４〜第６の配線のいずれかに他端が接続され、抵抗変化膜及びカルコゲン膜を含む複数のメモリセルと、第１電圧、第１電圧よりも小さい第２電圧、第１電圧よりも小さい第３電圧、第２電圧及び第３電圧よりも小さい第４電圧、並びに第４電圧よりも小さい第５電圧を出力する電圧出力回路と、第１〜第６の配線、及び、電圧出力回路に接続された電圧転送回路とを備える。また、第１の配線及び第４の配線に接続されたメモリセルに対する書込動作の所定のタイミングにおいて、第１の配線に第１電圧が転送され、第２の配線に第４電圧が転送され、第３の配線に第２電圧が転送され、第４の配線に第５電圧が転送され、第５の配線に第３電圧が転送され、第６の配線に第３電圧が転送される。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 メモリセルの電流−電圧特性を示す模式的なグラフである。 同半導体記憶装置の一部の平面に対応する模式的な図である。 書込動作について説明するための模式的な電圧波形図である。 同半導体記憶装置の一部の平面に対応する模式的な図である。 書込動作について説明するための模式的な電圧波形図である。 同半導体記憶装置のメモリセルの書込動作時における電圧−電流特性を示す模式的なグラフである。 第２実施形態に係る半導体記憶装置の一部の平面に対応する模式的な図である。 同半導体記憶装置の一部の平面に対応する模式的な図である。 同半導体記憶装置のメモリセルの書込動作時における電圧−電流特性を示す模式的なグラフである。 実施形態に係る半導体記憶装置の製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［全体構成］
まず、図１、図２及び図３を参照して、第１実施形態に係る半導体記憶装置について、簡単に説明する。図１は、同半導体記憶装置の一部の構成を示す模式的なブロック図である。図２は、同半導体装置の一部の構成を示す模式的な回路図である。図３は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、図１に示す通り、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、例えば、図３に示す通り、Ｚ方向に並ぶ下層メモリマットＬＭＭ及び上層メモリマットＵＭＭを備える。
下層メモリマットＬＭＭは、Ｘ方向に並びＹ方向に延伸する複数の下層ビット線ＬＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、下層ビット線ＬＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＬＭＣと、を備える。
上層メモリマットＵＭＭは、Ｘ方向に並びＹ方向に延伸する複数の上層ビット線ＵＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、上層ビット線ＵＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＵＭＣと、を備える。
図３に示す例において、下層メモリマットＬＭＭ及び上層メモリマットＵＭＭは、ワード線ＷＬを共有する。尚、以下の説明において、下層ビット線ＬＢＬ及び上層ビット線ＵＢＬを、単に「ビット線ＬＢＬ，ＵＢＬ」等と呼ぶ場合がある。
図２の例において、メモリセルＬＭＣの陰極ＥＣは下層ビット線ＬＢＬに接続される。メモリセルＵＭＣの陰極ＥＣは上層ビット線ＵＢＬに接続される。また、メモリセルＬＭＣ，ＵＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＬＭＣ，ＵＭＣは、抵抗変化素子ＶＲ及び非線形素子ＮＯを備える。
周辺回路ＰＣは、例えば図１に示す様に、ワード線ＷＬに接続された行デコーダ１２（電圧転送回路）と、ビット線ＬＢＬ，ＵＢＬに接続された列デコーダ（電圧転送回路）１３と、行デコーダ１２及び列デコーダ１３に、それぞれ、行アドレス及び列アドレスを供給する上位ブロックデコーダ１４と、を備える。また、周辺回路ＰＣは、ビット線ＬＢＬ，ＵＢＬ及びワード線ＷＬに供給される電圧を出力する電源回路（電圧出力回路）１５と、上位ブロックデコーダ１４及び電源回路１５を制御する制御回路１６と、を備える。
行デコーダ１２は、例えば、複数のワード線ＷＬ及び複数の電圧供給線の間に接続された複数の転送トランジスタと、これら複数の転送トランジスタのゲート電極に接続されたデコード回路と、を備える。行デコーダ１２は、選択ワード線ＷＬに高電圧側の電圧Ｖｐを転送し、非選択ワード線ＷＬに電圧ＶＵＸ又は電圧ＶＮＸを転送する。
列デコーダ１３は、例えば、複数のビット線ＬＢＬ，ＵＢＬ及び複数の電圧供給線の間に接続された複数の転送トランジスタと、これら複数の転送トランジスタのゲート電極に接続されたデコード回路と、を備える。列デコーダ１３は、選択ビット線ＬＢＬ，ＵＢＬに低電圧側の電圧Ｖｎを転送し、非選択ビット線ＬＢＬ，ＵＢＬに電圧ＶＵＢ又は電圧ＶＮＢを転送する。
電源回路１５は、行デコーダ１２を介して選択ワード線ＷＬに電圧Ｖｐを供給し、隣接ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＵＸ又は電圧ＶＮＸを供給する。また、電源回路１５は、列デコーダ１３を介して選択ビット線ＬＢＬ，ＵＢＬに低電圧側の電圧Ｖｎを供給し、隣接ビット線ＬＢＬ，ＵＢＬ及び非選択ビット線ＬＢＬ，ＵＢＬに電圧ＶＵＢ又は電圧ＶＮＢを供給する。電源回路１５は、例えば、これらの電圧を出力する複数の電圧供給線に対応して複数のバイアス回路１５１を備える。バイアス回路１５１は、例えば、レギュレータ等の降圧回路を備え、制御回路１６からの制御信号に従って適宜電源電圧を降圧し、出力電圧を調整する。
［メモリセルアレイの構成］
次に、図４〜図９を参照して、本実施形態に係る半導体記憶装置の構成について、より詳しく説明する。
図４は、本実施形態に係る半導体記憶装置の構成の一部分を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、基板１００を備える。基板１００には、メモリ領域ＭＡ及び周辺領域（図示省略）が設けられる。メモリ領域ＭＡには、メモリセルアレイＭＣＡが設けられる。メモリセルアレイＭＣＡは、Ｘ方向及びＹ方向にマトリクス状に、メモリ領域ＭＡ上に複数並べられるものであるが、図４では、その１つのみを示している。周辺領域には、周辺回路ＰＣが設けられる。
図４に示すように、メモリセルアレイＭＣＡが設けられる領域には、下層ビット線ＬＢＬに接続されたビット線コンタクトＢＬＣが設けられる（図２参照）。他の領域には、ワード線ＷＬに接続されたワード線コンタクトＷＬＣが設けられる（図２参照）。更に他の領域には、上層ビット線ＵＢＬに接続されたビット線コンタクトＢＬＣが設けられる（図２参照）。
図５は、図４に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図６は、図４に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図７は、図５及び図６の一部に対応する模式的な断面図である。
図５に示す通り、本実施形態に係る半導体記憶装置は、配線層２００と、配線層２００に設けられたメモリ層３００と、メモリ層３００に設けられたメモリ層４００と、を備える。
配線層２００は、コンタクト配線２０１と、絶縁層２０４と、を備える。
コンタクト配線２０１（図５）は、Ｚ方向に延伸し、下層ビット線ＬＢＬに接続されたビット線コンタクトＢＬＣとして機能する。コンタクト配線２０１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
絶縁層２０４は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
メモリ層３００は、例えば図７に示す様に、導電層３０１と、バリア導電層３０２と、電極層３０３と、カルコゲン層３０４と、電極層３０５と、バリア導電層３０６と、カルコゲン層３０７と、バリア導電層３０８と、電極層３０９と、バリア導電層３１０と、導電層３１１と、を含む。
導電層３０１は、例えば図７に示す様に、絶縁層２０４の上面に設けられる。導電層３０１は、Ｙ方向に延伸し、下層ビット線ＬＢＬの一部として機能する。導電層３０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層３０２は、導電層３０１の上面に設けられる。バリア導電層３０２は、Ｙ方向に延伸し、下層ビット線ＬＢＬの一部として機能する。バリア導電層３０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０３は、バリア導電層３０２の上面に設けられる。電極層３０３は、メモリセルＬＭＣの陰極ＥＣとして機能する。電極層３０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層３０４は、電極層３０３の上面に設けられる。カルコゲン層３０４は、非線形素子ＮＯとして機能する。例えば、カルコゲン層３０４に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層３０４は高抵抗状態である。カルコゲン層３０４に印加される電圧が所定のしきい値に達すると、カルコゲン層３０４は低抵抗状態となり、カルコゲン層３０４に流れる電流は複数桁増大する。カルコゲン層３０４に印加される電圧が一定の時間所定の電圧を下回ると、カルコゲン層３０４は再度高抵抗状態となる。
カルコゲン層３０４は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０４は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層３０４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
電極層３０５は、カルコゲン層３０４の上面に設けられる。電極層３０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層３０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層３０６は、電極層３０５の上面に設けられる。バリア導電層３０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層３０７は、バリア導電層３０６の上面に設けられる。カルコゲン層３０７は、抵抗変化素子ＶＲとして機能する。カルコゲン層３０７は、例えば、結晶領域及び相変化領域を備える。相変化領域は、結晶領域よりも陰極側に設けられる。相変化領域は、溶融温度以上の加熱と急速な冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、相変化領域は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の加熱と、緩やかな冷却により結晶状態（セット状態：低抵抗状態）となる。
カルコゲン層３０７は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０７は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層３０７は、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層３０７は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。
バリア導電層３０８は、カルコゲン層３０７の上面に設けられる。バリア導電層３０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０９は、バリア導電層３０８の上面に設けられる。電極層３０９は、メモリセルＬＭＣの陽極ＥＡとして機能する。電極層３０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層３１０は、電極層３０９の上面に設けられる。バリア導電層３１０は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層３１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層３１１は、バリア導電層３１０の上面に設けられる。導電層３１１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層３１１は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図５に示す様に、メモリ層３００のＸ方向の側面には、バリア絶縁層３２１と、これらの構成の間に設けられた絶縁層３２２と、が設けられる。バリア絶縁層３２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図６に示す様に、メモリ層３００の構成のＹ方向の側面には、バリア絶縁層３２４と、これらの構成の間に設けられた絶縁層３２５と、が設けられる。バリア絶縁層３２４及び絶縁層３２５は、Ｘ方向に延伸している。バリア絶縁層３２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
メモリ層４００は、例えば図７に示す様に、導電層４０１と、バリア導電層４０２と、電極層４０３と、カルコゲン層４０４と、電極層４０５と、バリア導電層４０６と、カルコゲン層４０７と、バリア導電層４０８と、電極層４０９と、バリア導電層４１０と、導電層４１１と、を含む。
導電層４０１は、例えば図７に示す様に、導電層３１１の上面に設けられる。導電層４０１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層４０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層４０２は、導電層４０１の上面に設けられる。バリア導電層４０２は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層４０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０３は、バリア導電層４０２の上面に設けられる。電極層４０３は、メモリセルＵＭＣの陽極ＥＡとして機能する。電極層４０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層４０４は、電極層４０３の上面に設けられる。カルコゲン層４０４は、カルコゲン層３０４と同様に、非線形素子ＮＯとして機能する。カルコゲン層４０４は、例えば、カルコゲン層３０４と同様の材料を含む。
電極層４０５は、カルコゲン層４０４の上面に設けられる。電極層４０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層４０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層４０６は、電極層４０５の上面に設けられる。バリア導電層４０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層４０７は、バリア導電層４０６の上面に設けられる。カルコゲン層４０７は、カルコゲン層３０７と同様に、抵抗変化素子ＶＲとして機能する。カルコゲン層４０７は、例えば、カルコゲン層３０７と同様の材料を含む。
バリア導電層４０８は、カルコゲン層４０７の上面に設けられる。バリア導電層４０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０９は、バリア導電層４０８の上面に設けられる。電極層４０９は、メモリセルＵＭＣの陰極ＥＣとして機能する。電極層４０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層４１０は、電極層４０９の上面に設けられる。バリア導電層４１０は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。バリア導電層４１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層４１１は、バリア導電層４１０の上面に設けられる。導電層４１１は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。導電層４１１は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図６に示す様に、メモリ層４００の構成のＹ方向の側面には、バリア絶縁層４２１と、これらの構成の間に設けられた絶縁層４２２と、が設けられる。バリア絶縁層４２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４２２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図５に示す様に、メモリ層４００の構成のＸ方向の側面には、バリア絶縁層４２４と、これらの構成の間に設けられた絶縁層４２５と、が設けられる。バリア絶縁層４２４及び絶縁層４２５は、Ｙ方向に延伸している。バリア絶縁層４２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４２５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
［絶縁層の構成］
図８は、図６に示す構造をＣ−Ｃ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図９は、図５に示す構造をＤ−Ｄ´線に沿って切断し、矢印の方向に見た模式的な断面図である。
図８に示すように、所定間隔を開けてＸ方向に配列された各カルコゲン層３０７（ＶＲ）のＹ方向の側面には、Ｘ方向に延伸するバリア絶縁層３２４が設けられる。Ｙ方向に隣接するバリア絶縁層３２４の相互間には、Ｘ方向に延伸する絶縁層３２５が設けられる。結局、下層メモリマットＬＭＭにおいて、所定間隔を開けてＸ方向に配列された、カルコゲン層３０７（ＶＲ）を含む各メモリセルＬＭＣでは、各メモリセルＬＭＣのＹ方向の側面に、Ｘ方向に延伸するバリア絶縁層３２４が設けられ、バリア絶縁層３２４の相互間には、Ｘ方向に延伸する絶縁層３２５が設けられる。
図９に示すように、所定間隔を開けてＹ方向に配列された各カルコゲン層４０７（ＶＲ）のＸ方向の側面には、Ｙ方向に延伸するバリア絶縁層４２４が設けられる。Ｘ方向に隣接するバリア絶縁層４２４の相互間には、Ｙ方向に延伸する絶縁層４２５が設けられる。結局、上層メモリマットＵＭＭにおいて、所定間隔を開けてＹ方向に配列された、カルコゲン層４０７（ＶＲ）を含む各メモリセルＵＭＣでは、各メモリセルＵＭＣのＸ方向の側面に、Ｙ方向に延伸するバリア絶縁層４２４が設けられ、バリア絶縁層４２４の相互間には、Ｙ方向に延伸する絶縁層４２５が設けられる。
［メモリセルの電流−電圧特性］
図１０は、本実施形態に係る半導体記憶装置のメモリセルＬＭＣ，ＵＭＣの電流−電圧特性を示す模式的なグラフである。横軸は、メモリセルＬＭＣ，ＵＭＣの陰極ＥＣに対する陽極ＥＡの電圧であるセル電圧Ｖｃｅｌｌを示している。縦軸は、メモリセルＬＭＣ，ＵＭＣに流れるセル電流Ｉｃｅｌｌを対数軸で示している。
セル電流Ｉｃｅｌｌが所定の電流値Ｉ１よりも小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電流Ｉｃｅｌｌが電流値Ｉ１に達した時点で、低抵抗状態のメモリセルＬＭＣ，ＵＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ１に達する。また、高抵抗状態のメモリセルＬＭＣ，ＵＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ２に達する。電圧Ｖ２は、電圧Ｖ１よりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ１より大きく電流値Ｉ２より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に減少する。この範囲において、高抵抗状態のメモリセルＬＭＣ，ＵＭＣのセル電圧Ｖｃｅｌｌは、低抵抗状態のメモリセルＬＭＣ，ＵＭＣのセル電圧Ｖｃｅｌｌよりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ２より大きく電流値Ｉ３より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。この範囲では、セル電流Ｉｃｅｌｌの増大に応じて高抵抗状態のメモリセルＬＭＣ，ＵＭＣのセル電圧Ｖｃｅｌｌが急激に減少して、低抵抗状態のメモリセルＬＭＣ，ＵＭＣのセル電圧Ｖｃｅｌｌと同程度となる。
セル電流Ｉｃｅｌｌが電流値Ｉ３より大きい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。
この状態から、セル電流Ｉｃｅｌｌを電流値Ｉ１よりも小さい大きさまで急速に減少させた場合、カルコゲン層３０７，４０７は高抵抗状態となる。また、セル電流Ｉｃｅｌｌを一定以上の時間電流値Ｉ２と電流値Ｉ３との間の電流に維持してからセル電流Ｉｃｅｌｌを電流値Ｉ１よりも小さい大きさまで減少させた場合、カルコゲン層３０７，４０７は低抵抗状態となる。
読出動作に際しては、例えば、セル電圧Ｖｃｅｌｌを、電圧Ｖ１より大きく電圧Ｖ２よりも小さい読出電圧Ｖｒｅａｄとし、この状態のセル電流Ｉｃｅｌｌがしきい値より大きいか否かを検知する。しきい値電流は、例えば、電流値Ｉ１以上とすることが出来る。
書込動作に際しては、例えばまず、セル電圧Ｖｃｅｌｌを、電圧Ｖ２より大きい書込電圧Ｖｗｒｉｔｅに調整する。次に、メモリセルＬＭＣ，ＵＭＣを高抵抗状態にしたい場合には、例えば、所定時間以内にセル電圧Ｖｃｅｌｌを０Ｖまで減少させる。一方、メモリセルＬＭＣ，ＵＭＣを低抵抗状態にしたい場合には、例えば、一定以上の時間をかけてセル電圧Ｖｃｅｌｌを０Ｖにする。
［書込動作の制御］
次に、図１１〜図１５を参照して、本実施形態に係る半導体記憶装置において、選択したメモリセルに書込動作をする際の制御動作を説明する。
図１１は、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡのうち下層メモリマットＬＭＭの一部の平面に対応する模式的な図である。図１２は、下層メモリマットＬＭＭ中のメモリセルＬＭＣに対する書込動作について説明するための模式的な電圧波形図である。図１３は、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡのうち上層メモリマットＵＭＭの平面に対応する模式的な図である。図１４は、上層メモリマットＵＭＭ中のメモリセルＵＭＣに対する書込動作について説明するための模式的な電圧波形図である。図１５は、本実施形態に係る半導体記憶装置のメモリセルＬＭＣ，ＵＭＣの書込動作時における電圧―電流特性を示す模式的なグラフである。
［下層メモリマットＬＭＭにおける書込動作］
まず、図１１及び図１２を参照して、下層メモリマットＬＭＭ中のメモリセルＬＭＣに対する書込動作について説明する。なお、図１１及び図１２においては、各ワード線ＷＬ、各下層ビット線ＬＢＬ及び各メモリセルＬＭＣに、「数字の符号」を付加しているが、これは、選択したメモリセルに対して、各ワード線ＷＬ、各下層ビット線ＬＢＬ及び各メモリセルＬＭＣの位置関係を明確にするために付したものであり、特定の固定したワード線ＷＬ、下層ビット線ＬＢＬ及びメモリセルＬＭＣを示すものではない。
下層メモリマットＬＭＭ中のメモリセルに対して書込動作を行うときには、制御回路１６（図１参照）の制御に基づき、電源回路１５（図１参照）は、次に示す電圧を出力する。
選択ワード線用の、高電圧側の電圧Ｖｐとして、書込電圧Ｖｗを出力する。非選択ワード線用の電圧ＶＵＸとして、電圧Ｖｗ／２を出力する。
選択ビット線用の、低電圧側の電圧Ｖｎとして、電圧０を出力する。非選択ビット線用の電圧ＶＵＢとして、電圧Ｖｗ／２を出力する。非選択ビット線用の電圧ＶＮＢとして、電圧（Ｖｗ／２）＋αを出力する。なお、例えば、αの値は、（Ｖｗ／２）の値よりも小さい。
図１１に示す選択メモリセルＬＭＣ３３に書込動作をするときには、行デコーダ１２（図１参照）は、制御回路１６（図１参照）の制御及び上位ブロックデコーダ１４（図１参照）から供給された行アドレスに基づき、図１２に示すタイミングで、各電圧を各ワード線ＷＬに供給（転送）する。また、列デコーダ１３（図１参照）は、制御回路１６（図１参照）の制御及び上位ブロックデコーダ１４（図１参照）から供給された列アドレスに基づき、図１２に示すタイミングで、各電圧を各ビット線ＬＢＬに供給（転送）する。
図１２に示す例では、タイミングｔ１０１からタイミングｔ１０２にかけて、ワード線ＷＬ１〜ＷＬ５、ビット線ＬＢＬ１〜ＬＢＬ５及び図示しない上層ビット線ＵＢＬの全てに、電圧Ｖｗ／２を供給する。
また、図１２に示す例では、タイミングｔ１０２からタイミングｔ１０３にかけて、Ｘ方向において選択ビット線ＬＢＬ３と隣り合う非選択ビット線ＬＢＬ２，ＬＢＬ４に電圧（Ｖｗ／２）＋αを供給する。他の線に供給する電圧は、タイミングｔ１０１からタイミングｔ１０２のときと同じである。
また、図１２に示す例では、タイミングｔ１０３からタイミングｔ１０４にかけて、選択ワード線ＷＬ３に電圧Ｖｗを供給し、選択ビット線ＬＢＬ３に電圧０を供給する。他の線に供給する電圧は、タイミングｔ１０２からタイミングｔ１０３のときと同じである。
また、図１２に示す例では、タイミングｔ１０４からタイミングｔ１０５にかけて、選択ワード線ＷＬ３に電圧Ｖｗ／２を供給し、選択ビット線ＬＢＬ３に電圧Ｖｗ／２を出力する。他の線に供給する電圧は、タイミングｔ１０３からタイミングｔ１０４のときと同じである。
また、図１２に示す例では、タイミングｔ１０５以降にかけて、ワード線ＷＬ１〜ＷＬ５、ビット線ＬＢＬ１〜ＬＢＬ５及び図示しない上層ビット線ＵＢＬの全てに、電圧０を供給する。
タイミングｔ１０３からタイミングｔ１０４にかけて、上述したように電圧を供給したとき、即ち、選択ワード線ＷＬ３に電圧Ｖｗを供給し、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に電圧（Ｖｗ／２）を供給し、選択ビット線ＬＢＬ３に電圧０を供給し、Ｘ方向において選択ビット線ＬＢＬ３と隣り合う非選択ビット線ＬＢＬ２，ＬＢＬ４に電圧（Ｖｗ／２）＋αを供給し、非選択ビット線ＬＢ１，ＬＢ５に電圧（Ｖｗ／２）を供給したときに、各メモリセルＬＭＣ１１〜ＬＭＣ５５に印加される電圧を、図１１に示している。これらの印加電圧に関連して、各メモリセルＬＭＣの状態を説明すると、次の（１）〜（３）に示す通りである。
（１）選択メモリセルＬＭＣ３３には、電圧Ｖｗが印加される。このため、選択メモリセルＬＭＣ３３においては、カルコゲン層３０４（非線形素子ＮＯ）に大電流が流れ、カルコゲン層３０７（抵抗変化素子ＶＲ）の相変化領域が溶融又は結晶化する。したがって、タイミングｔ１０４以降において、選択メモリセルＬＭＣ３３に印加する電圧の減少を急激に行う、即ち、カルコゲン層３０７（抵抗変化素子ＶＲ）の温度の減少を急激に行うことによって、カルコゲン層３０７（抵抗変化素子ＶＲ）の相変化領域が、アモルファス状態（リセット状態：高抵抗状態）になる。また、タイミングｔ１０４以降において、カルコゲン層３０７（抵抗変化素子ＶＲ）の温度の減少を行うことによって、カルコゲン層３０７（抵抗変化素子ＶＲ）の相変化領域が、結晶状態（セット状態：低抵抗状態）になる。
（２）非選択メモリセルのうち、非選択メモリセルＬＭＣ３２，ＬＭＣ３４以外の非選択メモリセルには、電圧Ｖｗ／２、電圧０又は電圧−αが印加される。つまり、非選択メモリセルのうちメモリセルＬＭＣ３２，ＬＭＣ３４以外の非選択メモリセルには、電圧Ｖｗ／２以下の電圧が印加される。このため、非選択メモリセルのうちメモリセルＬＭＣ３２，ＬＭＣ３４以外の非選択メモリセルにおいては、大電流が流れることはない。したがって、非選択メモリセルＬＭＣ３２，ＬＭＣ３４以外の非選択メモリセルの状態は変化しない。
（３）非選択メモリセルのうち、選択メモリセルＬＭＣ３３に対して所定間隔を開けてＸ方向に隣接する非選択メモリセルＬＭＣ３２，ＬＭＣ３４には、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加される。このように、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加されているため、非選択メモリセルＬＭＣ３２，ＬＭＣ３４においては、大電流が流れることはない。したがって、非選択メモリセルＬＭＣ３２，ＬＭＣ３４の状態は変化しない。このように、非選択メモリセルのうち、特に、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に対してのみ、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αを印加する理由については、図１５を参照して後述する。
尚、図１１及び図１２に示す方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、選択ワード線ＷＬ３に電圧Ｖｗ／２を供給し、選択ビット線ＬＢＬ３に電圧−Ｖｗ／２を供給し、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５及び非選択ビット線ＬＢＬ１，ＬＢＬ５に電圧０Ｖを供給し、非選択ビット線ＬＢＬ２，ＬＢＬ４に電圧αを供給することも可能である。
［上層メモリマットＵＭＭにおける書込動作］
次に、図１３及び図１４を参照して、上層メモリマットＵＭＭ中のメモリセルＵＭＣに対する書込動作について説明する。なお、図１３及び図１４においては、各ワード線ＷＬ、各上層ビット線ＵＢＬ及び各メモリセルＵＭＣに、「数字の符号」を付加しているが、これは、選択したメモリセルに対して、各ワード線ＷＬ、各上層ビット線ＵＢＬ及び各メモリセルＵＭＣの位置関係を明確にするために付したものであり、特定の固定したワード線ＷＬ、上層ビット線ＵＢＬ、及びメモリセルＵＭＣを示すものではない。
上層メモリマットＵＭＭ中のメモリセルに対して書込動作を行うときには、制御回路１６（図１参照）の制御に基づき、電源回路１５（図１参照）は、次に示す電圧を出力する。
選択ワード線用の、高電圧側の電圧Ｖｐとして、書込電圧Ｖｗを出力する。非選択ワード線用の電圧ＶＵＸとして、電圧Ｖｗ／２を出力する。非選択ワード線用の電圧ＶＮＸとして、電圧（Ｖｗ／２）−αを出力する。なお、例えば、αの値は、（Ｖｗ／２）の値より小さい。
選択ビット線用の、低電圧側の電圧Ｖｎとして、電圧０を出力する。非選択ビット線用の電圧ＶＵＢとして、電圧Ｖｗ／２を出力する。
図１３に示す選択メモリセルＵＭＣ３３に書込動作をするときには、行デコーダ１２（図１参照）は、制御回路１６（図１参照）の制御及び上位ブロックデコーダ１４（図１参照）から供給された行アドレスに基づき、図１４に示すタイミングで、各電圧を各ワード線ＷＬに供給（転送）する。また、列デコーダ１３（図１参照）は、制御回路１６（図１参照）の制御及び上位ブロックデコーダ１４（図１参照）から供給された列アドレスに基づき、図１４に示すタイミングで、各電圧を各ビット線ＵＢＬに供給（転送）する。
図１４に示す例では、タイミングｔ２０１からタイミングｔ２０２にかけて、ワード線ＷＬ１〜ＷＬ５、ビット線ＵＢＬ１〜ＵＢＬ５及び図示しない下層ビット線ＬＢＬの全てに、電圧Ｖｗ／２を供給する。
また、図１４に示す例では、タイミングｔ２０２からタイミングｔ２０３にかけて、Ｙ方向において選択ワード線ＷＬ３と隣り合う非選択ワード線ＷＬ２，ＷＬ４に電圧（Ｖｗ／２）−αを供給する。他の線に供給する電圧は、タイミングｔ２０１からタイミングｔ２０２のときと同じである。
また、図１４に示す例では、タイミングｔ２０３からタイミングｔ２０４にかけて、選択ワード線ＷＬ３に電圧Ｖｗを供給し、選択ビット線ＵＢＬ３に電圧０を供給する。他の線に供給する電圧は、タイミングｔ２０２からタイミングｔ２０３のときと同じである。
また、図１４に示す例では、タイミングｔ２０４からタイミングｔ２０５にかけて、選択ワード線ＷＬ３に電圧Ｖｗ／２を供給し、選択ビット線ＬＢＬ３に電圧Ｖｗ／２を出力する。他の線に供給する電圧は、タイミングｔ２０３からタイミングｔ２０４のときと同じである。
また、図１４に示す例では、タイミングｔ２０５以降にかけて、ワード線ＷＬ１〜ＷＬ５、ビット線ＵＢＬ１〜ＵＢＬ５及び図示しない下層ビット線ＬＢＬの全てに、電圧０を供給する。
タイミングｔ２０３からタイミングｔ２０４にかけて、上述したように電圧を供給したとき、即ち、選択ワード線ＷＬ３に電圧Ｖｗを供給し、Ｙ方向において選択ワード線ＷＬ３と隣り合う非選択ワード線ＷＬ２，ＷＬ４に電圧（Ｖｗ／２）−αを印加し、非選択ワード線ＷＬ１，ＷＬ５に電圧（Ｖｗ／２）を供給し、選択ビット線ＵＢＬ３に電圧０を供給し、非選択ビット線ＵＢ１，ＵＢ２，ＵＢ４，ＵＢ５に電圧（Ｖｗ／２）を供給したときに、各メモリセルＵＭＣ１１〜ＵＭＣ５５に印加される電圧を、図１３に示している。これらの印加電圧に関連して、各メモリセルＵＭＣの状態を説明すると、次の（４）〜（６）に示す通りである。
（４）選択メモリセルＵＭＣ３３には、電圧Ｖｗが印加されている。このため、選択メモリセルＵＭＣ３３においては、カルコゲン層４０４（非線形素子ＮＯ）に大電流が流れ、カルコゲン層４０７（抵抗変化素子ＶＲ）の相変化領域が溶融又は結晶化する。したがって、タイミングｔ２０４以降において、選択メモリセルＵＭＣ３３に印加する電圧の減少を急激に行う、即ち、カルコゲン層４０７（抵抗変化素子ＶＲ）の温度の減少を急激に行うことによって、カルコゲン層４０７（抵抗変化素子ＶＲ）の相変化領域が、アモルファス状態（リセット状態：高抵抗状態）になる。また、タイミングｔ２０４以降において、カルコゲン層４０７（抵抗変化素子ＶＲ）の温度の減少を行うことによって、カルコゲン層４０７（抵抗変化素子ＶＲ）の相変化領域が、結晶状態（セット状態：低抵抗状態）になる。
（５）非選択メモリセルのうち、非選択メモリセルＵＭＣ２３，ＵＭＣ４３以外の非選択メモリセルには、電圧Ｖｗ／２、電圧０又は電圧−αが印加される。つまり、非選択メモリセルのうちメモリセルＵＭＣ２３，ＵＭＣ４３以外の非選択メモリセルには、電圧Ｖｗ／２以下の電圧が印加される。このため、非選択メモリセルのうちメモリセルＵＭＣ２３，ＵＭＣ４３以外の非選択メモリセルにおいては、大電流が流れることはない。したがって、非選択メモリセルＵＭＣ２３，ＵＭＣ４３以外の非選択メモリセルの状態は変化しない。
（６）非選択メモリセルのうち、選択メモリセルＵＭＣ３３に対して所定間隔を開けてＹ方向に隣接する非選択メモリセルＵＭＣ２３，ＵＭＣ４３には、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加される。このように、非選択メモリセルＵＭＣ２３，ＵＭＣ４３に、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加されているため、非選択メモリセルＵＭＣ２３，ＵＭＣ４３においては、大電流が流れることはない。したがって、非選択メモリセルＵＭＣ２３，ＵＭＣ４３の状態は変化しない。このように、非選択メモリセルのうち、特に、非選択メモリセルＵＭＣ２３，ＵＭＣ４３に対してのみ、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αを印加する理由については、図１５を参照して後述する。
尚、図１３及び図１４に示す方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、選択ワード線ＷＬ３に電圧Ｖｗ／２を供給し、選択ビット線ＵＢＬ３に電圧−Ｖｗ／２を供給し、非選択ワード線ＷＬ１，ＷＬ５及び非選択ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ４，ＵＢＬ５に電圧０Ｖを供給し、非選択ワード線ＷＬ２，ＷＬ４に電圧−αを供給することも可能である。
［書込動作時におけるメモリセルの動作等］
ここで、図１５を参照して、書込動作時における、メモリセルＬＭＣ，ＵＭＣの動作状態、及び、書込電圧Ｖｗについて説明する。図１５において、横軸は、メモリセルＬＭＣ，ＵＭＣの陰極ＥＣに対する陽極ＥAの電圧であるセル電圧Ｖｃｅｌｌを示している。縦軸は、メモリセルＬＭＣ，ＵＭＣに流れるセル電流Ｉｃｅｌｌを対数軸で示している。実線は、メモリセルＬＭＣ，ＵＭＣの温度が所定温度未満であるときの特性を示している。点線は、メモリセルＬＭＣ，ＵＭＣが加熱されてその温度が所定温度以上になったときの特性を示している。
図１５に示すように、メモリセルＬＭＣ，ＵＭＣに印加するセル電圧Ｖｃｅｌｌを、書込電圧Ｖｗにすると、メモリセルＬＭＣ，ＵＭＣに大電流が流れて、カルコゲン層３０７，４０７（ＶＲ）中の相変化領域が溶融又は結晶化する。
メモリセルＬＭＣ，ＵＭＣは、その温度が所定温度未満であるときには、図１５において実線で示すように、電圧Ｖ２（図１０）が電圧Ｖｗ／２よりも大きい。このため、印加電圧がＶｗ／２であるときには、セル電流Ｉｃｅｌｌが電流値Ｉ１（図１０）に到達せず、メモリセルＬＭＣ，ＵＭＣに大電流が流れることはない。したがって、メモリセルＬＭＣ，ＵＭＣの状態は変化しない。
一方、メモリセルＬＭＣ，ＵＭＣは、その温度が所定温度以上になると、図１５において点線で示すように、電圧Ｖ２（図１０）が電圧Ｖｗ／２がよりも小さくなってしまう。このため、メモリセルＬＭＣ，ＵＭＣに印加される電圧がＶｗ／２であっても、セル電流Ｉｃｅｌｌが電流値Ｉ１（図１０）に到達してしまい、メモリセルＬＭＣ，ＵＭＣに大電流が流れてしまう。したがって、メモリセルＬＭＣ，ＵＭＣの状態は変化してしまう。
ただし、メモリセルＬＭＣ，ＵＭＣの温度が所定温度以上になり、図１５において点線で示す特性になった場合であっても、メモリセルＬＭＣ，ＵＭＣに印加される電圧がＶｗ／２−αであれば、メモリセルＬＭＣ，ＵＭＣに大電流が流れることはなく、その状態は変化しない。
ここで、選択メモリセルの温度が上昇すると、選択メモリセルに隣接する非選択メモリセルの温度が、所定温度以上になってしまう、一つの原因を説明すると、次の通りである。即ち、選択メモリセルに電流が流れると、この選択メモリセルの温度が上昇する。この選択メモリセルに隣接するメモリセルは、選択メモリセルの熱が伝わってきて、所定温度以上になることがある。
より具体的に、下層メモリマットＬＭＭ中のメモリセルＬＭＣの場合と、上層メモリマットＵＭＭ中のメモリセルＵＭＣの場合とに分けて説明する。
下層メモリマットＬＭＭ中のメモリセルＬＭＣの場合、例えば、図１１に示すように、選択メモリセルＬＭＣ３３の書込動作に際してその温度が上昇すると、選択メモリセルＬＭＣ３３に対して所定間隔を開けてＸ方向に隣接する非選択メモリセルＬＭＣ３２，ＬＭＣ３４の温度が上昇して、所定温度以上になることがある。
その理由を、図８を参照して説明する。図８に示すように、下層メモリマットＬＭＭにおいては、所定間隔を開けてＸ方向に配列された各メモリセルＬＭＣ（カルコゲン層３０７（ＶＲ））では、各メモリセルＬＭＣのＹ方向の側面に、Ｘ方向に伸びるバリア絶縁層３２４及び絶縁層３２５が設けられる。このため、これらバリア絶縁層３２４及び絶縁層３２５を介して、図１１の選択メモリセルＬＭＣ３３の熱が、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に伝わり、非選択メモリセルＬＭＣ３２，ＬＭＣ３４の温度が上昇することが、シミュレーション検証の結果、判明した。
特に、バリア絶縁層３２４は、複数のメモリセルＬＭＣの側面に接触しており、しかも、その材料である窒化シリコン（ＳｉＮ）は、絶縁層３２５の材料である酸化シリコン（ＳｉＯ２）よりも熱伝導率が高いので、絶縁層３２５に比べてバリア絶縁層３２４により、より多くの熱伝達が行われることが、シミュレーション検証の結果、判明した。
上述したように、選択メモリセルＬＭＣ３３に対して所定間隔を開けてＸ方向に隣接する非選択メモリセルＬＭＣ３２，ＬＭＣ３４の温度が上昇して、所定温度以上になることがある。そこで、本実施形態では、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αを印加することにより、非選択メモリセルＬＭＣ３２，ＬＭＣ３４の状態の変化を抑制している。つまり、非選択メモリセルＬＭＣ３２，ＬＭＣ３４の温度が所定温度以上になり、その特性が、図１５において点線で示す特性になっても、印加電圧を電圧（Ｖｗ／２）−αにしているので、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に大電流が流れることはなく、その状態は変化しない。
上層メモリマットＵＭＭ中のメモリセルＵＭＣの場合、例えば図１３に示すように、選択メモリセルＵＭＣ３３の書込動作に際してその温度が上昇すると、選択メモリセルＵＭＣ３３に対して所定間隔を開けてＹ方向に隣接する非選択メモリセルＵＭＣ２３，ＵＭＣ４３の温度が上昇して、所定温度以上になることがある。
その理由を、図９を参照して説明する。図９に示すように、上層メモリマットＵＭＭにおいては、所定間隔を開けてＹ方向に配列された各メモリセルＵＭＣ（カルコゲン層４０７（ＶＲ））では、各メモリセルＵＭＣのＸ方向の側面に、Ｙ方向に伸びるバリア絶縁層４２４及び絶縁層４２５が設けられる。このため、これらバリア絶縁層４２４及び絶縁層４２５を介して、図１３の選択メモリセルＵＭＣ３３の熱が、非選択メモリセルＵＭＣ２３，ＵＭＣ４３に伝わり、非選択メモリセルＵＭＣ２３，ＵＭＣ４３の温度が上昇することが、シミュレーション検証の結果、判明した。
特に、バリア絶縁層４２４は、複数のメモリセルＵＭＣの側面に接触しており、しかも、その材料である窒化シリコン（ＳｉＮ）は、絶縁層４２５の材料である酸化シリコン（ＳｉＯ２）よりも熱伝導率が高いので、絶縁層４２５に比べてバリア絶縁層４２４により、より多くの熱伝達が行われることが、シミュレーション検証の結果、判明した。
上述したように、選択メモリセルＵＭＣ３３に対して所定間隔を開けてＹ方向に隣接する非選択メモリセルＵＭＣ２３，ＵＭＣ４３の温度が上昇して、所定温度以上になることがある。そこで、本実施形態では、非選択メモリセルＵＭＣ２３，ＵＭＣ４３に、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αを印加することにより、非選択メモリセルＵＭＣ２３，ＵＭＣ４３の状態の変化を抑制している。つまり、非選択メモリセルＵＭＣ２３，ＵＭＣ４３の温度が所定温度以上になり、その特性が、図１５において点線で示す特性になっても、印加電圧を電圧（Ｖｗ／２）−αにしているので、非選択メモリセルＵＣ２３，ＵＭＣ４３に大電流が流れることはなく、その状態は変化しない。
［第２実施形態］
次に、図１６〜図１８を参照して、第２実施形態に係る半導体記憶装置について説明する。なお、第１実施形態と同一構成及び同一機能の部分についての説明は省略し、第２実施形態に特有な部分についてのみ説明する。
図１６は、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡのうち下層メモリマットＬＭＭの一部の平面に対応する模式的な図である。図１７は、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡのうち上層メモリマットＵＭＭの一部の平面に対応する模式的な図である。なお、図１６及び図１７において、各ワード線ＷＬ、各ビット線ＬＢＬ，ＵＢＬ及び各メモリセルＬＭＣ，ＵＭＣに、「数字の符号」を付加しているが、これは、選択したメモリセルに対して、各ワード線ＷＬ、各ビット線ＬＢＬ，ＵＢＬ及び各メモリセルＬＭＣ，ＵＭＣの位置関係を明確にするために付したものであり、特定の固定したワード線ＷＬ、ビット線ＬＢＬ，ＵＢＬ及びメモリセルＬＭＣ，ＵＭＣを示すものではない。
図１８は、本実施形態に係る半導体記憶装置のメモリセルＬＭＣ，ＵＭＣの書込動作時における電圧−電流特性を示す模式的なグラフである。図１８において、横軸は、メモリセルＬＭＣ，ＵＭＣの陰極ＥＣ−陽極ＥA間の電圧差であるセル電圧Ｖｃｅｌｌを示している。縦軸は、メモリセルＬＭＣ，ＵＭＣに流れるセル電流Ｉｃｅｌｌを対数軸で示している。また図１８において、実線は、メモリセルＬＭＣ，ＵＭＣの温度が所定温度未満であるときの特性を示している。点線及び一点鎖線は、メモリセルＬＭＣ，ＵＭＣが加熱されてその温度が所定温度以上になったときの特性を示している。なお、一点鎖線の特性は、点線の特性に対して、メモリセルＬＭＣ，ＵＭＣの温度が低い状態のときの特性を示している。
［下層メモリマットＬＭＭにおける書込動作］
まず、下層メモリマットＬＭＭ中のメモリセルＬＭＣに対する書込動作時における状態を説明する。
前述した第１実施形態では、例えば、図１１に示すように、下層メモリマットＬＭＭのメモリセルＬＭＣ３３に書込動作する場合には、選択メモリセルＬＭＣ３３に対して所定間隔を開けてＸ方向に配列された非選択メモリセルＬＭＣ３２，ＬＭＣ３４に印加される電圧を、電圧（Ｖｗ／２）よりも小さい電圧（Ｖｗ／２）−αにしている。
第２実施形態では、更に、非選択メモリセルＬＭＣ３１，ＬＭＣ３５に印加される電圧を、電圧（Ｖｗ／２）よりも小さく且つ電圧（Ｖｗ／２）−αよりも大きい電圧（Ｖｗ／２）−βにする。なお、β＜αである。
図１６は、第２実施形態において、選択メモリセルＬＭＣ３３に書込動作をするときに、各ワード線ＷＬ０〜ＷＬ６、各ビット線ＬＢＬ０〜ＬＢＬ６に供給される電圧、及び、各メモリセルＬＭＣ００〜ＬＭＣ６６に印加される電圧を示している。ちょうど、図１２において、タイミングｔ１０３からタイミングｔ１０４における電圧状態に相当するものである。
図１６に示すように、第２実施形態では、選択ワード線ＷＬ３に電圧Ｖｗを供給し、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５，ＷＬ６に電圧（Ｖｗ／２）を供給し、選択ビット線ＬＢＬ３に電圧０を供給し、Ｘ方向において選択ビット線ＬＢＬ３と隣り合う非選択ビット線ＬＢＬ２，ＬＢＬ４に電圧（Ｖｗ／２）＋αを供給し、Ｘ方向において非選択ビット線ＬＢＬ２，ＬＢＬ４と隣り合う非選択ビット線ＬＢ１，ＬＢ５に電圧（Ｖｗ／２）＋βを供給し、非選択ビット線ＬＢ０，ＬＢ６に電圧（Ｖｗ／２）を供給する。これにより、各メモリセルＬＭＣ００〜ＬＭＣ６６に印加される電圧は、図１６に示すようになる。これらの印加電圧に関連して、各メモリセルＬＭＣの状態を説明すると、次の（１１）〜（１４）に示す通りである。
（１１）選択メモリセルＬＭＣ３３には、電圧Ｖｗが印加される。このため、選択メモリセルＬＭＣ３３においては、カルコゲン層３０４（非線形素子ＮＯ）に大電流が流れ、カルコゲン層３０７（抵抗変化素子ＶＲ）の相変化領域が溶融又は結晶化する。
（１２）非選択メモリセルのうち、非選択メモリセルＬＭＣ３１，ＬＭＣ３２，ＬＭＣ３４，ＬＭＣ３５以外の非選択メモリセルには、電圧Ｖｗ／２、電圧０、電圧−α又は電圧−βが印加される。つまり、非選択メモリセルのうち非選択メモリセルＬＭＣ３１，ＬＭＣ３２，ＬＭＣ３４，ＬＭＣ３５以外の非選択メモリセルには、電圧Ｖｗ／２以下の電圧が印加される。このため、非選択メモリセルのうちメモリセルＬＭＣ３１，ＬＭＣ３２，ＬＭＣ３４，ＬＭＣ３５以外の非選択メモリセルにおいては、大電流が流れることはない。したがって、非選択メモリセルＬＭＣ３１，ＬＭＣ３２，ＬＭＣ３４，ＬＭＣ３５以外の非選択メモリセルの状態は変化しない。
（１３）非選択メモリセルのうち、選択メモリセルＬＭＣ３３に対して所定間隔を開けてＸ方向に隣接する非選択メモリセルＬＭＣ３２，ＬＭＣ３４には、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加される。このように、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加されているため、非選択メモリセルＬＭＣ３２，ＬＭＣ３４においては、大電流が流れることはない。したがって、非選択メモリセルＬＭＣ３２，ＬＭＣ３４の状態は変化しない（図１８の点線の特性を参照）。
（１４）非選択メモリセルのうち、非選択メモリセルＬＭＣ３２，ＬＭＣ３４に対して所定間隔を開けてＸ方向に隣接する非選択メモリセルＬＭＣ３１，ＬＭＣ３５に、電圧（Ｖｗ／２）よりも小さく且つ電圧（Ｖｗ／２）−αよりも大きい電圧（Ｖｗ／２）−βが印加される。このため、非選択メモリセルＬＭＣ３１，ＬＭＣ３５においては、大電流が流れることはない。したがって、非選択メモリセルＬＭＣ３１，ＬＭＣ３５の状態は変化しない（図１８の一点鎖線の特性を参照）。
つまり、選択メモリセルＬＭＣ３３に電流が流れて加熱されると、その熱が、Ｘ方向に伸びるバリア絶縁層３２４及び絶縁層３２５を介して（図８参照）、非選択メモリセルＬＭＣ３２，ＬＭＣ３４や、更には、非選択メモリセルＬＭＣ３１，ＬＭＣ３５に伝わる。このとき、非選択メモリセルＬＭＣ３１，ＬＭＣ３５と選択メモリセルＬＭＣ３３との間の距離は、非選択メモリセルＬＭＣ３２，ＬＭＣ３４と選択メモリセルＬＭＣ３３との間の距離よりも長い。このため、非選択メモリセルＬＭＣ３１，ＬＭＣ３５の温度は、非選択メモリセルＬＭＣ３２，ＬＭＣ３４の温度よりも低い。
このため、非選択メモリセルＬＭＣ３１，ＬＭＣ３５の電圧−電流特性は、図１８において、一点鎖線で示す特性になる。この結果、非選択メモリセルＬＭＣ３１，ＬＭＣ３５に、電圧（Ｖｗ／２）よりも小さく且つ電圧（Ｖｗ／２）−αよりも大きい電圧（Ｖｗ／２）−βを印加することにより、非選択メモリセルＬＭＣ３１，ＬＭＣ３５においては、大電流が流れることはない。したがって、非選択メモリセルＬＭＣ３１，ＬＭＣ３５の状態は変化しない。
尚、図１６に示す方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、選択ワード線ＷＬ３に電圧Ｖｗ／２を供給し、選択ビット線ＬＢＬ３に電圧−Ｖｗ／２を供給し、非選択ワード線ＷＬ０〜ＷＬ２，ＷＬ４〜ＷＬ６及び非選択ビット線ＬＢＬ０，ＬＢＬ６に電圧０Ｖを供給し、非選択ビット線ＬＢＬ１，ＬＢＬ５に電圧βを供給し、非選択ビット線ＬＢＬ２，ＬＢＬ４に電圧αを供給することも可能である。
［上層メモリマットＵＭＭにおける書込動作］
次に、上層メモリマットＵＭＭ中のメモリセルＵＭＣに対する書込動作時における状態を説明する。
前述した第１実施形態では、例えば、図１３に示すように、上層メモリマットＵＭＭのメモリセルＵＭＣ３３に書込動作する場合には、選択メモリセルＵＭＣ３３に対して所定間隔を開けてＹ方向に配列された非選択メモリセルＵＭＣ２３，ＵＭＣ４３に印加される電圧を、電圧（Ｖｗ／２）よりも小さい電圧（Ｖｗ／２）−αにしている。
第２実施形態では、更に、非選択メモリセルＵＭＣ１３，ＵＭＣ５３に印加される電圧を、電圧（Ｖｗ／２）よりも小さく且つ電圧（Ｖｗ／２）−αよりも大きい電圧（Ｖｗ／２）−βにする。なお、β＜αである。
図１７は、第２実施形態において、選択メモリセルＵＭＣ３３に書込動作をするときに、各ワード線ＷＬ０〜ＷＬ６、各ビット線ＵＢＬ０〜ＵＢＬ６に供給される電圧、及び、各メモリセルＵＭＣ００〜ＵＭＣ６６に印加される電圧を示している。ちょうど、図１４において、タイミングｔ２０３からタイミングｔ２０４における電圧状態に相当するものである。
図１７に示すように、第２実施形態では、選択ワード線ＷＬ３に電圧Ｖｗを供給し、Ｙ方向において選択ワード線ＷＬ３と隣り合う非選択ワード線ＷＬ２，ＷＬ４に電圧（Ｖｗ／２）−αを供給し、Ｙ方向において非選択ワード線ＷＬ２，ＷＬ４と隣り合う非選択ワード線ＷＬ１，ＷＬ５に電圧（Ｖｗ／２）−βを供給し、非選択ワード線ＷＬ０，ＷＬ６に電圧（Ｖｗ／２）を供給し、選択ビット線ＵＢＬ３に電圧０を供給し、非選択ビット線ＵＢＬ０，ＵＢＬ１，ＵＢＬ２，ＵＢＬ４，ＵＢＬ５，ＵＢＬ６に電圧（Ｖｗ／２）を供給する。これにより、各メモリセルＵＭＣ００〜ＵＭＣ６６に印加される電圧は、図１７に示すようになる。これらの印加電圧に関連して、各メモリセルＵＭＣの状態を説明すると、次の（１５）〜（１８）に示す通りである。
（１５）選択メモリセルＵＭＣ３３には、電圧Ｖｗが印加される。このため、選択メモリセルＵＭＣ３３においては、カルコゲン層４０４（非線形素子ＮＯ）に大電流が流れ、カルコゲン層４０７（抵抗変化素子ＶＲ）の相変化領域が溶融又は結晶化する。
（１６）非選択メモリセルのうち、非選択メモリセルＵＭＣ１３，ＵＭＣ２３，ＵＭＣ４３，ＵＭＣ５３以外の非選択メモリセルには、電圧Ｖｗ／２、電圧０、電圧−α又は電圧−βが印加される。つまり、非選択メモリセルのうち非選択メモリセルＵＭＣ１３，ＵＭＣ２３，ＵＭＣ４３，ＵＭＣ５３以外の非選択メモリセルには、電圧Ｖｗ／２以下の電圧が印加される。このため、非選択メモリセルのうち非選択メモリセルＵＭＣ１３，ＵＭＣ２３，ＵＭＣ４３，ＵＭＣ５３以外の非選択メモリセルにおいては、大電流が流れることはない。したがって、非選択メモリセルＵＭＣ１３，ＵＭＣ２３，ＵＭＣ４３，ＵＭＣ５３以外の非選択メモリセルの状態は変化しない。
（１７）非選択メモリセルのうち、選択メモリセルＵＭＣ３３に対して所定間隔を開けてＹ方向に隣接する非選択メモリセルＵＭＣ２３，ＵＭＣ４３には、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加される。このように、非選択メモリセルＵＭＣ２３，ＵＭＣ４３に、電圧Ｖｗ／２よりも小さい電圧（Ｖｗ／２）−αが印加されているため、非選択メモリセルＵＭＣ２３，ＵＭＣ４３においては、大電流が流れることはない。したがって、非選択メモリセルＵＭＣ２３，ＵＭＣ４３の状態は変化しない（図１８の点線の特性を参照）。
（１８）非選択メモリセルのうち、非選択メモリセルＵＭＣ２３，ＵＭＣ４３に対して所定間隔を開けてＹ方向に隣接する非選択メモリセルＵＭＣ１３，ＵＭＣ５３に、電圧（Ｖｗ／２）よりも小さく且つ電圧（Ｖｗ／２）−αよりも大きい電圧（Ｖｗ／２）−βが印加される。このため、非選択メモリセルＵＭＣ１３，ＵＭＣ５３においては、大電流が流れることはない。したがって、非選択メモリセルＵＭＣ１３，ＵＭＣ５３の状態は変化しない（図１８の一点鎖線の特性を参照）。
つまり、選択メモリセルＵＭＣ３３に電流が流れて加熱されると、その熱が、Ｙ方向に伸びるバリア絶縁層４２４及び絶縁層４２５を介して（図９参照）、非選択メモリセルＵＭＣ２３，ＵＭＣ４３や、更には、非選択メモリセルＵＭＣ１３，ＵＭＣ５３に伝わる。このとき、非選択メモリセルＵＭＣ１３，ＵＭＣ５３と選択メモリセルＵＭＣ３３との間の距離は、非選択メモリセルＵＭＣ２３，ＵＭＣ４３と選択メモリセルＵＭＣ３３との間の距離よりも長い。このため、非選択メモリセルＵＭＣ１３，ＵＭＣ５３の温度は、非選択メモリセルＵＭＣ２３，ＵＭＣ４３の温度よりも低い。
このため、非選択メモリセルＵＭＣ１３，ＵＭＣ５３の電圧−電流特性は、図１８において、一点鎖線で示す特性になる。この結果、非選択メモリセルＵＭＣ１３，ＵＭＣ５３に、電圧（Ｖｗ／２）よりも小さく且つ電圧（Ｖｗ／２）−αよりも大きい電圧（Ｖｗ／２）−βを印加することにより、非選択メモリセルＵＭＣ１３，ＵＭＣ５３においては、大電流が流れることはない。したがって、非選択メモリセルＵＭＣ１３，ＵＭＣ５３の状態は変化しない。
尚、図１７に示す方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、選択ワード線ＷＬ３に電圧Ｖｗ／２を供給し、選択ビット線ＵＢＬ３に電圧−Ｖｗ／２を供給し、非選択ワード線ＷＬ０，ＷＬ６及び非選択ビット線ＵＢＬ０〜ＵＢＬ２，ＵＢＬ４〜ＵＢＬ６に電圧０Ｖを供給し、非選択ワード線ＷＬ１，ＷＬ５に電圧−βを供給し、非選択ワード線ＷＬ２，ＷＬ４に電圧−αを供給することも可能である。
［製造方法］
次に、図１９〜図３５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１９〜図２２、及び、図３２〜図３５は、図５に対応する模式的な断面図である。図２３〜図３１は、図６に対応する模式的な断面図である。尚、説明の都合上、図１９〜図３５では一部の構成を省略する場合がある。
本実施形態に係る半導体記憶装置の製造に際しては、例えば、半導体ウェハ上に周辺回路ＰＣを形成する。次に、例えば、この周辺回路ＰＣをメモリセルアレイＭＣＡに接続するための配線層２００（図５）等を形成する。
次に、例えば図１９に示す様に、絶縁層２０４の上面に、導電層３０１を形成する導電層３０１Ａと、バリア導電層３０２を形成するバリア導電層３０２Ａと、電極層３０３を形成する電極層３０３Ａと、カルコゲン層３０４を形成するカルコゲン層３０４Ａと、電極層３０５を形成する電極層３０５Ａと、バリア導電層３０６を形成するバリア導電層３０６Ａと、カルコゲン層３０７を形成するカルコゲン層３０７Ａ（抵抗変化層）と、バリア導電層３０８を形成するバリア導電層３０８Ａと、電極層３０９を形成する電極層３０９Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５０１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ（ Physical Vapor Deposition ）等によって行われる。
次に、例えば図２０に示す様に、上述の積層体をＸ方向に分断する工程を行う。この工程により、ハードマスク層５０１はその一部が除去されてＸ方向に分断され、ラインアンドスペースのパターンが形成される。
また、この工程により、ハードマスク層５０１に形成されたパターンに沿って、導電層３０１Ａ、バリア導電層３０２Ａ、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、及び、電極層３０９ＡがＸ方向に分断される。尚、この工程は、例えば、ＲＩＥ等の異方性エッチング等によって行われる。
次に、例えば図２１に示す様に、絶縁層２０４の上面、ハードマスク層５０１の上面、並びに、導電層３０１Ａ、バリア導電層３０２Ａ、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、及び、電極層３０９ＡのＸ方向の側面に、バリア絶縁層３２１を形成する。また、絶縁層３２２を形成する。絶縁層３２２は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、例えば図２２及び図２３に示す様に、ハードマスク層５０１の一部を除去して電極層３０９Ａの上面を露出させる。この工程は、例えば、ＣＭＰ（ Chemical Mechanical Polishing ）等によって行われる。
次に、例えば図２４に示す様に、電極層３０９Ａの上面に、バリア導電層３１０を形成するバリア導電層３１０Ａと、導電層３１１を形成する導電層３１１Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５１１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図２５に示す様に、上述の積層体をＹ方向に分断する工程を行う。この工程により、ハードマスク層５１１がＹ方向に分断され、ラインアンドスペースのパターンが形成される。
また、この工程により、ハードマスク層５１１に形成されたパターンに沿って、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、及び、導電層３１１ＡがＹ方向に分断される。尚、この工程は、例えば、ＲＩＥ等の異方性エッチング等によって行われる。
次に、例えば図２６に示す様に、バリア導電層３０２Ａ及び絶縁層３２３の上面、ハードマスク層５１１の上面、並びに、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、導電層３１１Ａ、及び、ハードマスク層５１１のＹ方向の側面に、バリア絶縁層３２４を形成する。また、絶縁層３２５を形成する。絶縁層３２５は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
図２６からも分かるように、バリア絶縁層３２４及び絶縁層３２５は、Ｘ方向に延伸している（図８参照）。
次に、絶縁層３２５の一部を除去してハードマスク層５１１の上面を露出させる。この工程は、例えば、ハードマスク層５１１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図２７に示す様に、ハードマスク層５１１の一部を除去して導電層３１１Ａの上面を露出させる。この工程は、例えば、ＣＭＰ又はウェットエッチング等によって行われる。
次に、例えば図２８に示す様に、導電層３１１Ａ及び絶縁層３２５の上面に、導電層４０１を形成する導電層４０１Ａと、バリア導電層４０２を形成するバリア導電層４０２Ａと、電極層４０３を形成する電極層４０３Ａと、カルコゲン層４０４を形成するカルコゲン層４０４Ａと、電極層４０５を形成する電極層４０５Ａと、バリア導電層４０６を形成するバリア導電層４０６Ａと、カルコゲン層４０７を形成するカルコゲン層４０７Ａ（抵抗変化層）と、バリア導電層４０８を形成するバリア導電層４０８Ａと、電極層４０９を形成する電極層４０９Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５２１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図２９に示す様に、上述の積層体をＹ方向に分断する工程を行う。この工程により、ハードマスク層５２１がＹ方向に分断され、ラインアンドスペースのパターンが形成される。
また、この工程により、ハードマスク層５２１に形成されたパターンに沿って、導電層４０１Ａ、バリア導電層４０２Ａ、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、及び、電極層４０９ＡがＹ方向に分断される。尚、この工程は、例えば、ＲＩＥ等の異方性エッチング等によって行われる。
次に、例えば図３０に示す様に、ハードマスク層５２１の上面、並びに、導電層４０１Ａ、バリア導電層４０２Ａ、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、電極層４０９Ａ、及び、ハードマスク層５２１のＹ方向の側面に、バリア絶縁層４２１を形成する。また、絶縁層４２２を形成する。絶縁層４２２は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、絶縁層４２２の一部を除去してハードマスク層５２１の上面を露出させる。この工程は、例えば、ハードマスク層５２１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図３１及び図３２に示す様に、ハードマスク層５２１の一部を除去して電極層４０９Ａの上面を露出させる。この工程は、例えば、ＣＭＰ又はウェットエッチング等によって行われる。
次に、例えば図３３に示す様に、電極層４０９Ａ及び絶縁層４２２の上面に、バリア導電層４１０を形成するバリア導電層４１０Ａと、導電層４１１を形成する導電層４１１Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５３１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図３４に示す様に、上述の積層体をＸ方向に分断する工程を行う。この工程により、ハードマスク層５３１がＸ方向に分断され、ラインアンドスペースのパターンが形成される。
また、この工程により、ハードマスク層５３１に形成されたパターンに沿って、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、電極層４０９Ａ、バリア導電層４１０Ａ、及び、導電層４１１ＡがＸ方向及びＹ方向に分断される。尚、この工程は、例えば、ＲＩＥ等の異方性エッチング等によって行われる。
次に、例えば図３５に示す様に、バリア導電層４０２Ａの上面、ハードマスク層５３１の上面、並びに、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、電極層４０９Ａ、バリア導電層４１０Ａ、導電層４１１Ａ、及び、ハードマスク層５３１のＹ方向の側面に、バリア絶縁層４２４を形成する。また、絶縁層４２５を形成する。絶縁層４２５は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
図３５からも分かるように、バリア絶縁層４２４及び絶縁層４２５は、Ｙ方向に延伸している（図９参照）。
［電圧αの設定］
上記電圧αの大きさは、種々の方法によって設定可能である。例えば図１１の例では、電圧αが大きければ大きいほど非選択メモリセルＬＭＣ３２，ＬＭＣ３４に印可される電圧が小さくなり、これら非選択メモリセルＬＭＣ３２，ＬＭＣ３４における状態の変化を抑制可能である。一方、電圧αを大きくしすぎてしまうと、非選択ビット線ＬＢＬ２，ＬＢＬ４に接続されたその他の非選択メモリセルＬＭＣ１２，ＬＭＣ２２，ＬＭＣ４２，ＬＭＣ５２，ＬＭＣ１４，ＬＭＣ２４，ＬＭＣ４４，ＬＭＣ５４に印可される電圧が大きくなり、これら非選択メモリセルにおける状態の変化が生じてしまう恐れがある。従って、電圧αは適宜好適な大きさに調整することが望ましい。
この様な方法としては、例えば、下層メモリマットＬＭＭ内のメモリセルＭＣ全てをセット状態又はリセット状態とする。次に、所定の下層ビット線ＬＢＬを選択して、セット動作又はリセット動作を行う。次に、順次読出動作を行い、誤りビット数を数える。次に、電圧αを変化させつつ、上述の動作を繰り返し行う。次に、誤りビット数が最小となったときの電圧αを取得して、メモリセルアレイＭＣＡ内のＲＯＭ領域に記憶させる。上層メモリマットＵＭＭについても、同様の方法によって電圧αを取得することが出来る。尚、下層メモリマットＬＭＭ及び上層メモリマットＵＭＭの間で、上記電圧αは、共通の値であっても良いし、異なる値であっても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＷＬ、ＷＬ０〜ＷＬ６…ワード線、ＬＢＬ、ＬＢＬ０〜ＬＢＬ６…下層ビット線、ＵＢＬ、ＵＢＬ０〜ＵＢＬ６…上層ビット線、ＬＭＣ、ＬＭＣ００〜ＬＭＣ６６、ＵＭＣ、ＵＭＣ００〜ＵＭＣ６６、…メモリセル、ＶＲ…抵抗変化素子、ＮＯ…非線形素子、行デコーダ（電圧転送回路）…１２、列デコーダ（電圧転送回路）、１５…電源回路（電圧出力回路）。

Claims (5)

  1. 第１方向に延伸する第１の配線と、前記第１方向に延伸し、前記第１方向と交差する第２方向において前記第１の配線と隣り合う第２の配線と、前記第１方向に延伸し、前記第２方向において前記第２の配線と隣り合う第３の配線と、
    前記第２方向に延伸する第４の配線と、前記第２方向に延伸し、前記第１方向において前記第４の配線と隣り合う第５の配線と、前記第２方向に延伸し、前記第１方向において前記第５の配線と隣り合う第６の配線と、
    前記第１〜第３の配線のいずれかに一端が接続され、前記第４〜第６の配線のいずれかに他端が接続され、抵抗変化膜及びカルコゲン膜を含む複数のメモリセルと、
    第１電圧、前記第１電圧よりも大きい第２電圧、前記第１電圧よりも大きい第３電圧、前記第２電圧及び前記第３電圧よりも大きい第４電圧、並びに、前記第４電圧よりも大きい第５電圧を出力する電圧出力回路と、
    前記第１〜第６の配線、及び、前記電圧出力回路に接続された電圧転送回路と
    を備え、
    前記第１の配線及び前記第４の配線に接続されたメモリセルに対する書込動作の所定のタイミングにおいて、
    前記第１の配線に前記第１電圧が転送され、
    前記第２の配線に前記第４電圧が転送され、
    前記第３の配線に前記第２電圧が転送され、
    前記第４の配線に前記第５電圧が転送され、
    前記第５の配線に前記第３電圧が転送され、
    前記第６の配線に前記第３電圧が転送される
    半導体記憶装置。
  2. 第１方向に延伸する第１の配線と、前記第１方向に延伸し、前記第１方向と交差する第２方向において前記第１の配線と隣り合う第２の配線と、前記第１方向に延伸し、前記第２方向において前記第２の配線と隣り合う第３の配線と、
    前記第２方向に延伸する第４の配線と、前記第２方向に延伸し、前記第１方向において前記第４の配線と隣り合う第５の配線と、前記第２方向に延伸し、前記第１方向において前記第５の配線と隣り合う第６の配線と、
    前記第１〜第３の配線のいずれかに一端が接続され、前記第４〜第６の配線のいずれかに他端が接続され、抵抗変化膜及びカルコゲン膜を含む複数のメモリセルと、
    第１電圧、前記第１電圧よりも小さい第２電圧、前記第１電圧よりも小さい第３電圧、前記第２電圧及び前記第３電圧よりも小さい第４電圧、並びに、前記第４電圧よりも小さい第５電圧を出力する電圧出力回路と、
    前記第１〜第６の配線、及び、前記電圧出力回路に接続された電圧転送回路と
    を備え、
    前記第１の配線及び前記第４の配線に接続されたメモリセルに対する書込動作の所定のタイミングにおいて、
    前記第１の配線に前記第１電圧が転送され、
    前記第２の配線に前記第４電圧が転送され、
    前記第３の配線に前記第２電圧が転送され、
    前記第４の配線に前記第５電圧が転送され、
    前記第５の配線に前記第３電圧が転送され、
    前記第６の配線に前記第３電圧が転送される
    半導体記憶装置。
  3. 前記第４〜第６の配線は、前記第１〜第３の配線よりも基板から遠い
    請求項１又は２記載の半導体記憶装置。
  4. 前記第２電圧及び前記第３電圧の大きさは一致又は略一致する
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記複数のメモリセルは、
    前記第４配線に接続された第１〜第３のメモリセルと、
    前記第５配線に接続された第４〜第６のメモリセルと、
    前記第６配線に接続された第７〜第９のメモリセルと
    を含み、
    前記第１〜第３のメモリセルの前記第１方向の側面に設けられ、前記第２方向に延伸する第１絶縁膜と、
    前記第４〜第６のメモリセルの前記第１方向の側面に設けられ、前記第２方向に延伸する第２絶縁膜と、
    前記第７〜第９のメモリセルの前記第１方向の側面に設けられ、前記第２方向に延伸する第３絶縁膜と
    を備える請求項１〜４のいずれか１項記載の半導体記憶装置。
JP2019168268A 2019-09-17 2019-09-17 半導体記憶装置 Pending JP2021047937A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019168268A JP2021047937A (ja) 2019-09-17 2019-09-17 半導体記憶装置
TW109105099A TWI739306B (zh) 2019-09-17 2020-02-18 半導體記憶裝置
CN202010108259.3A CN112530478B (zh) 2019-09-17 2020-02-21 半导体存储装置
US16/807,770 US11011699B2 (en) 2019-09-17 2020-03-03 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019168268A JP2021047937A (ja) 2019-09-17 2019-09-17 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2021047937A true JP2021047937A (ja) 2021-03-25

Family

ID=74868089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019168268A Pending JP2021047937A (ja) 2019-09-17 2019-09-17 半導体記憶装置

Country Status (4)

Country Link
US (1) US11011699B2 (ja)
JP (1) JP2021047937A (ja)
CN (1) CN112530478B (ja)
TW (1) TWI739306B (ja)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
JP4252624B2 (ja) 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
US7768812B2 (en) * 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
KR101452956B1 (ko) * 2008-04-03 2014-10-23 삼성전자주식회사 저항 가변 메모리 장치
US8363458B2 (en) * 2008-06-06 2013-01-29 Ovonyx, Inc. Memory controller
JP5127661B2 (ja) * 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
JP2011018838A (ja) 2009-07-10 2011-01-27 Hitachi Ulsi Systems Co Ltd メモリセル
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
US9117495B2 (en) * 2011-06-10 2015-08-25 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US8537609B2 (en) * 2011-06-15 2013-09-17 Macronix International Co., Ltd. Memory device and method of operating the same
US9281029B2 (en) * 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
JP2014010876A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
US8804402B2 (en) 2012-08-31 2014-08-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9142290B2 (en) * 2013-03-29 2015-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device and method for driving same
US9230646B2 (en) 2013-04-25 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
US9117516B2 (en) * 2013-05-10 2015-08-25 Kabushiki Kaisha Toshiba Resistance change memory
US20140355326A1 (en) * 2013-05-31 2014-12-04 Kabushiki Kaisha Toshiba Non-volatile memory device
US9460788B2 (en) * 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
JP6415956B2 (ja) * 2014-12-09 2018-10-31 東芝メモリ株式会社 半導体記憶装置及びその制御方法
JP2020149746A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US11011699B2 (en) 2021-05-18
TWI739306B (zh) 2021-09-11
TW202113823A (zh) 2021-04-01
CN112530478A (zh) 2021-03-19
US20210083183A1 (en) 2021-03-18
CN112530478B (zh) 2024-03-05

Similar Documents

Publication Publication Date Title
JP6151650B2 (ja) 記憶装置
KR100827706B1 (ko) 반도체 메모리 장치 및 이의 더미라인 바이어싱 방법
US9025369B2 (en) Resistance change nonvolatile semiconductor memory device
JP2004363586A (ja) 相変換メモリ装置
EP2561546A2 (en) Vertical transistor phase change memory
US7233017B2 (en) Multibit phase change memory device and method of driving the same
TWI726680B (zh) 記憶體系統及其操作方法
US20110193046A1 (en) Phase change memory device, manufacturing method thereof and operating method thereof
US20080273369A1 (en) Integrated Circuit, Memory Module, Method of Operating an Integrated Circuit, and Computing System
US10229737B2 (en) Non-volatile memory with adjustable cell bit shape
US10566054B2 (en) Semiconductor memory device
US11069407B2 (en) Semiconductor memory device
CN112447203B (zh) 半导体存储装置
JP2020027818A (ja) 半導体記憶装置
CN111681695B (zh) 半导体存储装置
JP2021047937A (ja) 半導体記憶装置
JP2014175034A (ja) 半導体記憶装置
JP5793526B2 (ja) 半導体記憶装置
JP6602328B2 (ja) 半導体記憶装置