JP2011034637A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】周辺回路の占有面積の増大を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され可変抵抗素子Ｒ及び双方向ダイオードＤにて構成されたメモリセルＭと、一つのワード線ＷＬを選択する第１デコーダ回路１３と、一つのビット線ＢＬを選択する第２デコーダ回路１４と、選択されたワード線、非選択のワード線ＷＬ、選択されたビット線ＢＬ、及び非選択のビット線ＢＬの電圧を各々制御する電圧制御回路１５とを備える。可変抵抗素子Ｒは、印加される電圧の極性により抵抗値を変化させるように構成されている。電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタ１５３を接続するように構成されている。
【選択図】図１

Description

本発明は、電気的に書き換え可能なメモリセルを有する揮発性半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

そして、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）も含むものとする。

上述した抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる（例えば、非特許文献１参照）。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

バイポーラ型の抵抗変化メモリの場合、ビット線とワード線の交差部に可変抵抗素子と、正負両極性で非線形の電流−電圧特性を持つＭＩＭダイオード等の整流素子とを重ねることにより、メモリセルアレイを構成する。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、トランジスタが不要で、このためセルアレイ面積を増大させることなく、大容量を実現することが可能になる。

メモリセルに対するデータの書き込みは、可変抵抗素子に所定の極性で短時間の電圧パルスを印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時とは逆の極性で短時間の電圧パルスを印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

以上のように、バイポーラ型のメモリセルを駆動するには、セットとリセットで極性の異なる電圧パルスをメモリセルに印加する必要がある。従って、バイポーラ型の抵抗変化メモリの場合、メモリセルの上部電極側と下部電極側の両側に、例えば正極性の電圧パルスを生成するための電圧パルス生成回路を構成する必要がある。あるいは、上部下部いずれかの電極側に正負両極性の電圧パルスを生成させることが出来る電圧パルス生成回路を構成することが必要となる。これらはいずれもメモリの周辺回路の大面積化を意味し、メモリの集積度を向上する上での障害となる。

特表２００５−５２２０４５号公報

応用物理 ７５巻９号１１０９ページ

本発明は、周辺回路の占有面積の増大を抑制した不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１配線と、前記第１配線に交差するように延びる複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子及び双方向ダイオードにて構成された複数のメモリセルと、一つの前記第１配線を選択する第１選択回路と、一つの前記第２配線を選択する第２選択回路と、選択された前記第１配線、非選択の前記第１配線、選択された前記第２配線、及び非選択の前記第２配線の電圧を各々制御する電圧制御回路とを備え、前記可変抵抗素子は、印加される電圧の極性により抵抗値を変化させるように構成され、前記電圧制御回路は、選択された前記第１配線に電圧パルスを印加し且つ選択された前記第２配線の一端に所定容量のキャパシタを接続するように構成されていることを特徴とする。

本発明によれば、周辺回路の占有面積の増大を抑制した不揮発性半導体記憶装置を提供することができる。

本発明の第１実施形態に係る不揮発性半導体記憶装置の等価回路図である。 可変抵抗素子Ｒの特性を示す図である。 双方向ダイオードＤの特性を示す図である。 第１実施形態に係る書き込み（ｓｅｔ）動作を示す図である。 第１実施形態に係る消去（ｒｅｓｅｔ）動作を示す図である。 第１実施形態に係る消去（ｒｅｓｅｔ）動作を示す図である。 第１実施形態に係る不揮発性半導体記憶装置の積層構造を示す概略図である。 メモリセルアレイ１０を示す斜視図である。 図７の断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の等価回路図である。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。

［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置の回路構成］
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の等価回路図である。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、データを格納するメモリセルアレイ１０、及びメモリセルアレイ１０を制御する周辺回路１１を有する。

メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ（ＷＬ１〜ＷＬ４）及びビット線ＢＬ（ＢＬ１〜ＢＬ４）、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭ（Ｍ_１，１〜Ｍ_４，４）を有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。

メモリセルＭは、図１に示すように、直列接続された可変抵抗素子Ｒ、及び双方向ダイオードＤを有する。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。双方向ダイオードＤは、記録／再生時における回り込み電流（sneak current）を防止するために配置されている。可変抵抗素子Ｒの一端は、ワード線ＷＬに接続され、可変抵抗素子Ｒの他端は、双方向ダイオードＤの一端に接続されている。双方向ダイオードＤの他端は、ビット線ＢＬに接続されている。

可変抵抗素子Ｒは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態の二つの抵抗値に遷移する素子であり、図２に示すような特性を有する。つまり、可変抵抗素子Ｒは、ある一定の正極性の電圧を印加されると高抵抗状態から低抵抗状態へ遷移する（書き込み、セット）。また、可変抵抗素子Ｒは、ある一定の負極性の電圧を印加されると低抵抗状態から高抵抗状態へ遷移する（消去、リセット）。なお、可変抵抗素子Ｒは、後述するキャパシタから放電された電荷に基づく電圧によって抵抗値を変化させるように構成されている。

ここで、図２に示すように、セットに必要な電圧をＶｓｅｔとし、リセットに必要な電圧を−Ｖｒｅｓｅｔ、読み出しに必要な電圧をＶｒｅａｄとすると、これら電圧の間の関係は、−Ｖｒｅｓｅｔ＜Ｖｒｅａｄ＜Ｖｓｅｔとなる。また、セット時に可変抵抗素子Ｒに流れる電流をＩｓｅｔ、リセット時に可変抵抗素子Ｒに流れる電流をＩｒｅｓｅｔとする。

双方向ダイオードＤは、図３に示すような特性を有する。つまり、双方向ダイオードＤは、ある一定以上の電圧を印加することで正負いずれの向きにも電流を流すことができる。双方向ダイオードＤは、例えば、トンネルダイオード（ＭＩＭダイオード）、又はｐｉｎダイオードなどで構成されている。ここではダイオードに電流が流れ始めるターンオン電圧を正方向はＶｆ、負方向は−Ｖｒと表記する。

ここで、双方向ダイオードＤの電流−電圧特性を関数ｆと表現し、その逆関数をｆ^−１とし、双方向ダイオードＤの電流Ｉと電圧Ｖの関係をＩ＝ｆ（Ｖ）あるいはＶ＝ｆ^−１（Ｉ）のように表現する。この場合、図２で示した特性を持つ可変抵抗素子Ｒを、セットあるいはリセットするときに双方向ダイオードＤにかかる電圧は、ｆ^−１（Ｉｓｅｔ）あるいはｆ^−１（Ｉｒｅｓｅｔ）となる。

また、メモリセルＭへの書き込み（セット）を想定すると、書き込みに必要な電圧Ｖｐｇｍは、可変抵抗素子Ｒが高抵抗状態から低抵抗状態へ遷移する電圧Ｖｓｅｔに、双方向ダイオードＤにＩｓｅｔを流すために必要な電圧ｆ^−１（Ｉｓｅｔ）を加えた値（Ｖｓｅｔ＋ｆ^−１（Ｉｓｅｔ））となる。また、電圧ばらつきを考慮すると、書き込みに必要な電圧Ｖｐｇｍには、回路動作に支障が生じないように、Ｖｐｇｍの１０％程度の値＋αの電圧を上乗せし、Ｖｐｇｍ＝Ｖｓｅｔ＋ｆ^−１（Ｉｓｅｔ）＋αにする必要がある。

一方、メモリセルＭの消去（リセット）を想定すると、消去に必要な負電圧−Ｖｅｒａは、可変抵抗素子Ｒが低抵抗状態から高抵抗状態へ遷移する電圧−Ｖｒｅｓｅｔに、双方向ダイオードＤにＩｒｅｓｅｔを流すために必要な電圧ｆ^−１（Ｉｒｅｓｅｔ）を加えた値（−Ｖｒｅｓｅｔ＋ｆ^−１（Ｉｒｅｓｅｔ））となる。また、電圧ばらつきを考慮すると、書き込みに必要な負電圧−Ｖｅｒａには、回路動作に支障が生じないように、−Ｖｅｒａの１０％程度の値−βの電圧（βは正値)を上乗せし、Ｖｅｒａ＝−Ｖｒｅｓｅｔ＋ｆ^−１（Ｉｒｅｓｅｔ）−βにする必要がある。

周辺回路１１は、図１に示すように、アドレスバッファ回路１２、第１デコーダ回路１３、第２デコーダ回路１４、及び電圧制御回路１５を有する。

アドレスバッファ回路１２は、読み出し／書き込み／消去時に、アドレス信号の入力を受け付ける。アドレスバッファ回路１２は、そのアドレス信号の一部（アドレス信号ＲＡ１、ＲＡ２）を、第１デコーダ回路１３に入力し、アドレス信号の他の一部（アドレス信号ＣＡ１、ＣＡ２）を、第２デコーダ回路１４に入力する。

第１デコーダ回路１３は、アドレス信号ＲＡ１、ＲＡ２に基づいて、ワード線ＷＬ１〜ＷＬ４のうちの一本を選択する。第２デコーダ回路１４は、アドレス信号ＣＡ１、ＣＡ２に基づいて、ビット線ＢＬ１〜ＢＬ４のうちの一本を選択する。

第１デコーダ回路１３は、スイッチ回路ＲＳＷ１〜ＲＳＷ４、アンド回路ＲＡＤ１〜ＲＡＤ４、及び配線Ｌａ１、Ｌａ２を有する。配線Ｌａ１は、スイッチＲＳＷ０により電圧パルス生成回路１５２からパルス電圧を印加されるか、或いは、接地電圧ＧＮＤに接続される。配線Ｌａ２は、電源１５４から電源電圧を固定的に供給されている。

例えば、アドレス信号ＲＡ１，ＲＡ２が共に“Ｌ”のとき、アンド回路ＲＡＤ１は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ１は、ワード線ＷＬ１を配線Ｌａ１に接続する。この時、アンド回路ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ２，ＲＳＷ３，ＲＳＷ４は、ワード線ＷＬ２〜ＷＬ４を配線Ｌａ２に接続する。

例えば、アドレス信号ＲＡ１が“Ｈ”、アドレス信号ＲＡ２が“Ｌ”のとき、アンド回路ＲＡＤ２は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ２は、ワード線ＷＬ２を配線Ｌａ１に接続する。この時、アンド回路ＲＡＤ１，ＲＡＤ３，ＲＡＤ４は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ１，ＲＳＷ３，ＲＳＷ４は、ワード線ＷＬ１，ＷＬ３，ＷＬ４を配線Ｌａ２に接続する。

例えば、アドレス信号ＲＡ１が“Ｌ”、アドレス信号ＲＡ２が“Ｈ”のとき、アンド回路ＲＡＤ３は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ３は、ワード線ＷＬ３を配線Ｌａ１に接続する。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ４は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ４は、ワード線ＷＬ１，ＷＬ２，ＷＬ４を配線Ｌａ２に接続する。

例えば、アドレス信号ＲＡ１，ＲＡ２が共に“Ｈ”のとき、アンド回路ＲＡＤ４は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ４は、ワード線ＷＬ４を配線Ｌａ１に接続する。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３は、ワード線ＷＬ１，ＷＬ２，ＷＬ３を配線Ｌａ２に接続する。

第２デコーダ回路１４は、スイッチ回路ＣＳＷ１〜ＣＳＷ４、アンド回路ＣＡＤ１〜ＣＡＤ４、及び配線Ｌｂ１、Ｌｂ２を有する。配線Ｌｂ１は、スイッチＣＳＷ０によりキャパシタ１５３に接続されるか、或いは、接地電圧ＧＮＤに接続される。配線Ｌｂ２は、配線Ｌａ２と同様に、電源１５４から電源電圧を固定的に供給されている。

例えば、アドレス信号ＣＡ１，ＣＡ２が共に“Ｈ”のとき、アンド回路ＣＡＤ１は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ１は、ビット線ＢＬ１を配線Ｌｂ１に接続する。この時、アンド回路ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ２，ＣＳＷ３，ＣＳＷ４は、ビット列線ＢＬ２，ＢＬ３，ＢＬ４を配線Ｌｂ２に接続する。

例えば、アドレス信号ＣＡ１が“Ｌ”、アドレス信号ＣＡ２が“Ｈ”のとき、アンド回路ＣＡＤ２は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ２は、ビット線ＢＬ２を配線Ｌｂ１に接続する。この時、アンド回路ＣＡＤ１，ＣＡＤ３，ＣＡＤ４は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ１，ＣＳＷ３，ＣＳＷ４は、ビット線ＢＬ１，ＢＬ３，ＢＬ４を配線Ｌｂ２に接続する。

例えば、アドレス信号ＣＡ１が“Ｈ”、アドレス信号ＣＡ２が“Ｌ”のとき、アンド回路ＣＡＤ３は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ３は、ビット線ＢＬ３を配線Ｌｂ１に接続する。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ４は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ４は、ビット線ＢＬ１，ＢＬ２，ＢＬ４を配線Ｌｂ２に接続する。

例えば、アドレス信号ＣＡ１，ＣＡ２が共に“Ｌ”のとき、アンド回路ＣＡＤ４は、“Ｈ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ４は、ビット線ＢＬ４を配線Ｌｂ１に接続する。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３は、“Ｌ”の信号を出力する。この信号に基づき、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３は、ビット線ＢＬ１，ＢＬ２，ＢＬ３を配線Ｌｂ２に接続する。

電圧制御回路１５は、図１に示すように、選択されたワード線ＷＬ、非選択のワード線ＷＬ、選択されたビット線、及び非選択のビット線の電圧を各々制御する。電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタを接続するように構成されている。また、電圧制御回路１５は、キャパシタに電荷を充電させた後、その充電された電荷を放電させる。

電圧制御回路１５は、制御回路１５１、電圧パルス発生回路１５２、キャパシタ１５３、電源１５４、及びスイッチＲＳＷ０、ＣＳＷ０を有する。

制御回路１５１は、書き込み（セット）あるいは消去（リセット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを電圧パルス発生回路１５２に出力する。

電圧パルス生成回路１５２は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。電圧パルス生成回路１５２の出力端子は、スイッチＲＳＷ０を介して、配線Ｌａ１に接続可能に構成されている。したがって、電圧パルス生成回路１５２より出力された電圧パルスは、第１デコーダ回路１３を経由して、ワード線ＷＬ１〜ＷＬ４のうち選択された一本のワード線ＷＬに供給される。

キャパシタ１５３は、その一端を接地電圧ＧＮＤに設定され、その他端をスイッチＣＳＷ０を介して配線Ｌｂ１に接続可能に構成されている。

電源１５４は、配線Ｌａ２、Ｌｂ２に電源電圧を固定的に供給する。すなわち、電源１５４は、配線Ｌａ２、Ｌｂ２を介して、非選択のワード線ＷＬ、及び非選択のビット線ＢＬを電源電圧に固定する。

スイッチＲＳＷ０は、書き込み（セット）時に、配線Ｌａ１を電圧パルス発生回路１５２の出力端子に接続する。また、スイッチＲＳＷ０は、消去（リセット）時に、配線Ｌａ１を電圧パルス発生回路１５２の出力端子に接続した後、配線Ｌａ１を接地電圧ＧＮＤに接続する。

スイッチ回路ＣＳＷ０は、書き込み（セット）時に、配線Ｌｂ１を接地電圧ＧＮＤに接続する。また、スイッチ回路ＣＳＷ０は、消去（リセット）時に、配線Ｌｂ１をキャパシタ１５３の他端に接続する。

［第１実施形態に係る不揮発性半導体記憶装置の動作］
次に、図４、図５Ａ、及び図５Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の書き込み／消去動作について説明する。図４は、第１実施形態に係る書き込みを説明する概略図であり、図５Ａ及び図５Ｂは、第１実施形態に係る消去動作を説明する概略図である。

［書き込み動作］
書き込み動作において、図４に示すように、選択された一本のワード線ＷＬ３は、電圧パルス生成回路１５２から出力される電圧パルスを印加される。電圧パルスの大きさＶｐｇｍは、（Ｖｓｅｔ＋ｆ^−１（Ｉｓｅｔ）＋α）である。また、選択された一本のビット線ＢＬ３は、接地電位ＧＮＤに設定される。非選択のワード線ＷＬ１、ＷＬ２、ＷＬ４、および非選択のビット線ＢＬ１、ＢＬ２、ＢＬ４は、電圧＋Ｖｉに固定される。

上記のような電圧により、選択されたメモリセルＭ（ｓｅｌ）（Ｍ_３，３）は、可変抵抗素子ＲにＶｓｅｔを超える電圧が印加され、書き込み（セット）が行われる。

なお、選択されたワード線ＷＬ３、及び選択されたビット線ＢＬ３に連なる、複数の非選択のメモリセルＭ（ｕｎｓｅｌ）については、誤書き込みを防止するため、双方向ダイオードＤにかかる電圧がｆ^−１（Ｉｓｅｔ）を超えないように、ＶｐｇｍおよびＶｉの値を選ぶ必要がある。具体的にはＶｉ＝Ｖｐｇｍ／２とする。更に、消費電力抑制の観点から、双方向ダイオードＤがターンオンしないようＶｐｇｍ／２＜Ｖｆとなるようにダイオードを作製することが好ましい。

［消去動作］
消去動作において、先ず、図５Ａに示すように、選択されたワード線ＷＬ３は、電圧パルス生成回路１５２から出力される電圧パルスを印加される。電圧パルスの大きさＶｅｒａは｜−Ｖｒｅｓｅｔ＋ｆ^−１（Ｉｒｅｓｅｔ）−β｜である。また、選択されたビット線ＢＬ３は、キャパシタ１５３に接続される。非選択のワード線ＷＬ１、ＷＬ２、ＷＬ４、及び非選択のビット線ＢＬ１、ＢＬ２、ＢＬ４は、固定電位、例えば電圧＋Ｖｉに固定される。

キャパシタ１５３は、振幅Ｖｅｒａ、所定時間幅Ｔの電圧パルスにより、選択されたメモリセルＭ（ｓｅｌ）（Ｍ_３，３）を通して、Ｖｅｒａ程度の電圧まで充電される。このときの時定数は、低抵抗状態にあるセルの順方向の抵抗とキャパシタ１５３との積となる。電圧パルスの幅Ｔは、この時定数の１．５倍から３倍程度とし、キャパシタ１５３がＶｅｒａ程度まで十分に充電されることが好ましい。

ここで、図５Ａに示す状態において、選択されたメモリセルＭ（ｓｅｌ）では、可変抵抗素子Ｒに最大で｜−Ｖｒｅｓｅｔ＋ｆ^−１（Ｉｒｅｓｅｔ）−β｜の電圧が印加されるが、電圧の極性が正方向のため、消去（リセット）動作は生じない。

図５Ａの状態に続いて、図５Ｂに示すように、選択されたワード線ＷＬ３は、接地電圧ＧＮＤに設定される。一方、選択されたビットＢＬ３は、キャパシタ１５３に接続されたまま保持される。非選択のワード線ＷＬ１、ＷＬ２、ＷＬ４、及び非選択のビット線ＢＬ１、ＢＬ２、ＢＬ４は、固定電位、例えば電圧＋Ｖｉに固定される。

この状態において、選択されたメモリセルＭ（ｓｅｌ）には、キャパシタ１５３からの放電により、最大でＶｅｒａ程度の電圧パルスが所定時間幅Ｔに亘って逆方向に印加される。これにより、可変抵抗素子ＲにＶｒｅｓｅｔを超える逆方向電圧が印加されるので、消去（リセット）が実行される。

なお、上記図５Ａ、及び図５Ｂに示した一連の消去（リセット）動作においては、選択されたワード線ＷＬ３、及び選択されたビット線ＢＬ２に連なる、非選択のメモリセルＭ（ｕｎｓｅｌ）において誤書き込み及び誤消去を防止するため、双方向ダイオードＤにかかる電圧がｆ^−１（Ｉｓｅｔ）より大きくならないように、また、ｆ^−１（−Ｉｒｅｓｅｔ）よりも小さくならないように、Ｖｅｒａ及びＶｉの値を選ぶ必要がある。具体的には、Ｖｉ＝Ｖｅｒａ／２とする。更に、消費電力抑制の観点から、双方向ダイオードＤがターンオンしないようＶｅｒａ／２＜Ｖｆかつ−Ｖｅｒａ／２＞−Ｖｒとするのが好ましい。

［第１実施形態に係る不揮発性半導体記憶装置の積層構造］
次に、図６を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図６は、第１実施形態に係る不揮発性半導体記憶装置の積層構造を示す概略図である。

第１実施形態に係る不揮発性半導体記憶装置は、図６に示すように、半導体基板（例えば、シリコン基板）３１上に、積層された第１の層３２、及び第２の層３３を有する。第１の層３２は、上述した周辺回路１１を含む。第２の層３３は、上述したメモリセルアレイ１０を含む。これら第１の層３２と第２の層３３との間は、スルーホールにより互いに接続されている。

第１の層３２は、第２の層３３との接続部を除き、第２の層３３内のワード線ＷＬ及びビット線ＢＬのピッチよりも広いピッチ、例えば、９０ｎｍデザインルールで形成されている。第１の層３２において、キャパシタ１５３は、トレンチ構造にて構成されている。

第２の層３３は、メモリセルアレイエリア３３ａ、及び入出力（Ｉ／Ｏ）エリア３３ｂを有する。メモリセルアレイエリア３３ａは、マトリクス状に配置され、メモリセルアレイ１０を構成する領域である。メモリセルアレイエリア３３ａのサイズは、例えば、２２μｍ×２２μｍであり、このエリア内に、例えば、５１２×５１２個のメモリセルＭが形成されている。入出力エリア３３ｂは、アセンブリ工程において、リードフレームに接続されるパッドを有する。なお、パッドとリードフレームとの接続は、例えば、ボンディングワイヤにより行われる。

次に、図７を参照して、第２の層３３に含まれるメモリセルアレイ１０の積層構造を詳細に説明する。図７は、メモリセルアレイ１０を示す斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。

メモリセルアレイ１０は、図７に示すように、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０を有する。第１導電層５０は、ワード線ＷＬとして機能する。メモリ層６０は、メモリセルＭとして機能する。第２導電層７０は、ビット線ＢＬとして機能する。

第１導電層５０は、図７に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、金属にて構成されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。具体的に、第１導電層５０は、４４ｎｍのピッチ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。

メモリ層６０は、図７に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。

第２導電層７０は、図７に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面に接するように形成されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。具体的に、第２導電層７０は、４４ｎｍのピッチ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。

次に、図８を参照して、詳細にメモリ層６０の積層構造について説明する。図８は、図７の断面図である。

メモリ層６０は、図８に示すように、下層から上層へと、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４を有する。

ダイオード層６１は、第１導電層５０の上面に形成されている。ダイオード層６１は、双方向ダイオードＤとして機能する。ダイオード層６１は、Ａｌ−ＧａＳｅ−Ａｕ、Ａｌ−Ａｌ_２Ｏ_３−Ａｌ構造のトンネルダイオード（ＭＩＮダイオード）、あるいは、空乏層厚が薄いことを特徴とするＳｉからなるｐｉｎダイオードなどで構成されている。

第１電極層６２は、ダイオード層６１の上面に形成されている。第１電極層６２は、ＴｉＮ又はＴａＮにて構成されている。また、第１電極層６２は、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ_２にて構成されていてもよい。

可変抵抗層６３は、第１電極層６２の上面に形成されている。可変抵抗層６３は、可変抵抗素子Ｒとして機能する。可変抵抗層６３は、Ｐｒ_０．７Ｃａ_０．３Ｍｎ_Ｏ３、ＳｒＴｉ_１−ｘＮｂ_ｘＯ_３、Ｓｍ_０．７Ｃａ_０．３ＭｎＯ_３、ＧｄＯ_ｘ、Ｆｅ_３Ｏ_４、γ−Ｆｅ_２Ｏ_３、ＧｅＳｅ、Ｃｕ_２Ｓから選択される一つの材料から構成されている。

第２電極層６４は、可変抵抗層６３の上面と第２導電層７０の下面との間に形成されている。第２電極層６４は、第１電極層６２と同様の材料にて構成されている。

［第１実施形態に係る不揮発性半導体記憶装置の効果］
第１実施形態に係る不揮発性半導体記憶装置において、電圧パルス発生回路１５３は、ワード線ＷＬにのみ接続するように配置され、正極性のパルスを生成する機能のみを有している。そして、不揮発性半導体記憶装置は、キャパシタ１５３の充電を利用して、選択したメモリセルＭ（ｓｅｌ）に書き込み、消去可能に構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置は、その回路構成を単純化させ、回路面積を削減することができる。

［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の回路構成］
次に、図９を参照して、第２実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図９は、第２実施形態に係る不揮発性半導体記憶装置の等価回路図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第２実施形態に係る不揮発性半導体記憶装置は、図９に示すように、第１実施形態と異なり、キャパシタ１５３とスイッチＣＳＷ０との間（選択したビット線ＢＬに接続されるキャパシタ１５３の一端）に一端（ドレイン）を接続したトランジスタＴｒ（ＭＯＳＦＥＴ）を有する。トランジスタＴｒの他端（ソース）は、接地されている。

［第２実施形態に係る不揮発性半導体記憶装置の動作］
［消去動作］
第２実施形態の消去動作において、消去動作終了後、トランジスタＴｒは、オン状態となる。これにより、キャパシタ１５３に充電された電荷は、トランジスタＴｒを介して放電される。

［第２実施形態に係る不揮発性半導体記憶装置の効果］
第２実施形態に係る不揮発性半導体記憶装置は、トランジスタＴｒによって、消去動作終了後、第１実施形態よりも、キャパシタ１５３に充電された電荷を迅速に放電させることができる。

［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

例えば、キャパシタ１５３は、第１実施形態に係るトレンチ構造に限られず、スタック構造であってもよい。また、キャパシタ１５３は、電圧パルスを転送する導電線の寄生容量を考慮して定めることが望ましい。したがって、キャパシタ１５３は、導電線の寄生容量のみにより構成するものであってもよい。

例えば、第２の層３３（メモリセルアレイ１１）は、１層のみである。しかしながら、第２の層３３は、複数層に亘って積層されていてもよい。このような構成とすることで、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。

例えば、上記実施形態において、キャパシタ１５３の一端は、接地電圧ＧＮＤに設定されているが、その他の電圧Ｖａに設定されていてもよい。その場合、図５Ａに示す消去動作において、選択したワード線ＷＬ３には、電圧Ｖａに対応した電圧パルスを印加すれば良い。

例えば、上記実施形態において、図５Ｂに示す消去動作において、選択したワード線ＷＬ３は、接地電圧ＧＮＤに設定されるが、その他の電圧Ｖｂに設定されても良い。その場合、図５Ａに示す消去動作において、選択したワード線ＷＬ３には、電圧Ｖｂに対応した電圧パルスを印加すれば良い。

１０…メモリセルアレイ、 １１…周辺回路、 １２…第１デコーダ回路、 １３…第２デコーダ回路、 １４…アドレスバッファ、 １５…電圧制御回路、 １５１…制御回路、 １５２…電圧パルス生成回路、 １５３…キャパシタ、１５４…電源。

Claims (5)

1. 複数の第１配線と、
   前記第１配線に交差するように延びる複数の第２配線と、
   前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子及び双方向ダイオードにて構成された複数のメモリセルと、
   一つの前記第１配線を選択する第１選択回路と、
   一つの前記第２配線を選択する第２選択回路と、
   選択された前記第１配線、非選択の前記第１配線、選択された前記第２配線、及び非選択の前記第２配線の電圧を各々制御する電圧制御回路とを備え、
   前記可変抵抗素子は、印加される電圧の極性により抵抗値を変化させるように構成され、
   前記電圧制御回路は、選択された前記第１配線に電圧パルスを印加し且つ選択された前記第２配線の一端に所定容量のキャパシタを接続するように構成されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記電圧制御回路は、前記キャパシタに電荷を充電させた後、当該充電された電荷を放電させ、
   前記可変抵抗素子は、前記放電された電荷に基づく電圧によって抵抗値を変化させるように構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記電圧制御回路は、
   選択した前記第２配線に前記キャパシタを接続した状態にて前記キャパシタの一端を第１電圧に固定して且つ選択した前記１配線を第１時間幅に亘って前記第１電圧よりも高い第２電圧として、前記キャパシタに電荷を充電させた後、選択した前記第１配線を前記第２電圧よりも低い第３電圧に固定して、第２時間幅に亘って前記充電された電荷を放電させる
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記第１時間幅は、前記第２時間幅と等しい
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記第２配線に接続される前記キャパシタの一端にドレインを接続したトランジスタを備え、
   前記トランジスタのソースは、接地されている
   ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
   

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