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JP2013235999A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JP2013235999A
JP2013235999A JP2012108266A JP2012108266A JP2013235999A JP 2013235999 A JP2013235999 A JP 2013235999A JP 2012108266 A JP2012108266 A JP 2012108266A JP 2012108266 A JP2012108266 A JP 2012108266A JP 2013235999 A JP2013235999 A JP 2013235999A
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semiconductor device
leads
back surface
conductive member
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Hiroaki Narita
博明 成田
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

【課題】タブレスパッケージにおいて１ｐｉｎの位置認識を容易に行うことができる技術を提供する。
【解決手段】半導体チップ等を封止する樹脂封止体ＭＯの裏面には複数のリードＬＥの裏面が露出しており、さらに、１ｐｉｎ（インデックス１のリードＬＥ）に隣接して画像認識エリアＰＲＡが設けられており、この画像認識エリアＰＲＡの樹脂封止体ＭＯの裏面から識別用目印ＰＰの裏面が露出している。この識別用目印ＰＰは複数のリードＬＥと同一の導電性部材からなる。
【選択図】図１

Description

本発明は半導体装置の製造技術および半導体装置に関し、例えばパッケージの裏面にリードを有する半導体装置の製造に好適に利用できるものである。
樹脂封止された半導体装置の特性選別においては、複数のリード（外部接続端子、外部端子、端子）のなかからインデックス（識別番号、通し番号、指標）として１番目のリードと定められた１ｐｉｎ（１ピン）の位置を認識する必要がある。
例えば特開２００８−２８８３０４号公報（特許文献１）には、モールド樹脂の下面から露出する周辺部の吊りリードの先端部を補強端子部として構成し、１つの補強端子部を、他の補強端子部とはモールド樹脂から露出する形状が異なるものとすることにより、１ｐｉｎを認識する技術が開示されている。
また、特開２０１１−０９１１４５号公報（特許文献２）には、樹脂パッケージの裏面に露出するアイランドのコーナー部の一部を切り欠くことで、アイランドの露出形状が位置認識マークとして利用される技術が開示されている。
また、特開２００６−２２９２６３号公報（特許文献３）には、樹脂封止体の裏面から複数の吊りリードの一部を露出させ、そのうちの１本を樹脂封止体の向きを認識するためのインデックスとして用いる技術が開示されている。
また、特開２００３−３３２５１３号公報（特許文献４）には、封止体の表面側の対角線方向に沿った２つのコーナー部に切り欠き部を設け、これら切り欠き部から、円形の平面形状を有する認識マークが設けられた吊りリードの一部を露出する技術が開示されている。
また、特開２００４−３２７９０３号公報（特許文献５）には、リードの一面をハーフエッチング面、他面を非ハーフエッチング面とし、非ハーフエッチング面と外側側面とを樹脂から露出させ、これ以外を樹脂中にして樹脂封止した半導体装置が開示されている。
特開２００８−２８８３０４号公報 特開２０１１−０９１１４５号公報 特開２００６−２２９２６３号公報 特開２００３−３３２５１３号公報 特開２００４−３２７９０３号公報
樹脂封止された半導体装置（半導体パッケージ）においては、その裏面から露出する複数のリードのなかから１個のリードを「１ｐｉｎ」と定めている。この１ｐｉｎは、半導体装置の向きの識別、または検査時において複数のリードの各々を識別する役割を担う。そのため、外観から容易に１ｐｉｎを認識できることが必要である。しかし、パーツフィーダ方式の特性選別を採用する場合、タブレスパッケージでは１ｐｉｎの位置認識ができないという課題が生じていた。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、吊りリードに連結され、樹脂封止体の裏面に露出する識別用目印を形成し、この識別用目印によって樹脂封止体の裏面に露出する複数のリードのなかから１ｐｉｎの位置認識を行う。
一実施の形態によれば、タブレスパッケージにおいて１ｐｉｎの位置認識を容易に行うことができる。
一実施の形態による半導体装置の裏面を示す要部平面図である。 一実施の形態による半導体装置の１番目のインデックスが付されたリード（１ｐｉｎ）が配置された外側側面を示す要部側面図である。 一実施の形態による半導体装置の最終番目のインデックスが付されたリードが配置された外側側面を示す要部側面図である。 一実施の形態によるウエハ準備工程における半導体装置の要部断面図である。 一実施の形態による樹脂シート貼り付け工程における半導体装置の要部断面図である。 一実施の形態によるダイシングテープ工程における半導体装置の要部断面図である。 一実施の形態によるウエハダイシング工程における半導体装置の要部断面図である。 一実施の形態によるリードフレームの表面を示す要部平面図である。 一実施の形態によるリードフレームの裏面を示す要部平面図である。 一実施の形態によるリードフレームの製作方法を説明する工程図である。 （ａ）および（ｂ）はそれぞれ、一実施の形態によるリードフレームの製作工程におけるリードフレームの表面および裏面を示す要部平面図である。 一実施の形態によるリードフレームの製作工程におけるリードフレームの断面を示す要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１１および図１２に続く、図１１（ａ）および（ｂ）と同じ個所の要部平面図である。 図１１および図１２に続く、図１２と同じ個所の要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１３および１４に続く、図１１（ａ）および（ｂ）と同じ個所の要部平面図である。 図１３および図１４に続く、図１２と同じ個所の要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１５および１６に続く、図１１（ａ）および（ｂ）と同じ個所の要部平面図である。 図１５および図１６に続く、図１２と同じ個所の要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１７および１８に続く、図１１（ａ）および（ｂ）と同じ個所の要部平面図である。 図１７および図１８に続く、図１２と同じ個所の要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１９および２０に続く、図１１（ａ）および（ｂ）と同じ個所の要部平面図である。 図１９および図２０に続く、図１２と同じ個所の要部断面図である。 一実施の形態によるダイボンディング工程における半導体装置の要部断面図である。 一実施の形態によるワイヤボンディング工程における半導体装置の要部断面図である。 一実施の形態によるモールド工程における半導体装置の要部断面図である。 一実施の形態によるレーザーマーク工程における半導体装置の要部断面図である。 一実施の形態によるパッケージダイシング工程における半導体装置の要部断面図である。 一実施の形態による半導体装置の表面を示す要部平面図である。 一実施の形態による半導体装置の裏面を示す要部平面図である。 一実施の形態による半導体装置の断面を示す要部断面図である。 一実施の形態による自動部品供給装置を説明する概略図である。 一実施の形態によるパーツフィーダー方式の特性選別を説明する工程図である。 一実施の形態による半導体装置の製造方法を説明する工程図である。 一実施の形態の第１変形例によるリードフレームの表面を示す要部平面図である。 一実施の形態の第１変形例によるリードフレームの裏面を示す要部平面図である。 一実施の形態の第２変形例による半導体装置の断面を示す要部断面図である。 一実施の形態の第２変形例による半導体装置の裏面を示す要部平面図である。 一実施の形態の第３変形例による半導体装置の裏面を示す要部平面図である。 一実施の形態の第３変形例による半導体装置の１番目のインデックスが付されたリード（１ｐｉｎ）が配置された外側側面を示す要部側面図である。 一実施の形態の第３変形例による半導体装置の最終番目のインデックスが付されたリードが配置された外側側面を示す要部側面図である。 一実施の形態の第３変形例による１個のリードを拡大して示すリードの要部断面図である。 一実施の形態の第３変形例による複数のリードを有する基材の製造方法を説明する工程図である。 一実施の形態の第３変形例による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図である。 図４３に続く、図４３と同じ箇所の要部断面図である。 図４４に続く、図４３と同じ箇所の要部断面図である。 図４５に続く、図４３と同じ箇所の要部断面図である。 図４６に続く、図４３と同じ箇所の要部断面図である。 図４７に続く、図４３と同じ箇所の要部断面図である。 図４８に続く、図４３と同じ箇所の要部断面図である。 一実施の形態の第３変形例によるダイボンディング工程における半導体装置の要部断面図である。 一実施の形態の第３変形例によるワイヤボンディング工程における半導体装置の要部断面図である。 一実施の形態の第３変形例によるモールド工程における半導体装置の要部断面図である。 一実施の形態の第３変形例によるレーザーマーク工程における半導体装置の要部断面図である。 一実施の形態の第３変形例によるパッケージダイシング工程における半導体装置の要部断面図である。 一実施の形態の第３変形例による半導体装置の裏面を示す要部平面図である。 一実施の形態の第３変形例による半導体装置の断面を示す要部断面図である。 一実施の形態の第３変形例による半導体装置の製造方法を説明する工程図である。 本発明者らによって検討されたＱＦＮの一例であるタブレスパッケージの裏面の要部平面図である。 本発明者らによって検討されたＱＦＮの一例であるタブレスパッケージの第１変形例の裏面の要部平面図である。 本発明者らによって検討されたＱＦＮの一例であるタブレスパッケージの第２変形例の裏面の要部平面図である。 本発明者らによって検討されたＱＦＮの他の例であるタブ有りパッケージの裏面の要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態において、タブレスパッケージとは、半導体チップを搭載する基材（タブ、アイランド）がなく、半導体チップを封止する樹脂封止体の裏面（下面、底面）に上記基材が露出しない樹脂パッケージを言う。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（詳細な課題）
リードフレームに搭載された半導体チップを樹脂からなる封止体によって封止した半導体パッケージの一種にＱＦＮ（Quad Flat Non-leaded package）がある。
ＱＦＮは、封止体の中央部に半導体チップを配置し、半導体チップの周囲に複数のリードを配置し、封止体の内部において半導体チップの表面に形成された複数の電極パッドと複数のリードの表面とを複数のボンディングワイヤを介してそれぞれ電気的に接続し、複数のリードの裏面を封止体の裏面から露出する構造となっている。そして、封止体の裏面から露出した複数のリードのそれぞれの裏面を配線基板の電極（フットプリント）に半田付けすることによって、半導体パッケージは実装される。このＱＦＮは、複数のリードが封止体の側面から横方向に延びるＱＦＰ（Quad Flat Package）に比べて、実装面積が小さくなるという利点を備えている。
図５８に、ＱＦＮの一例であるタブレスパッケージの裏面の要部平面図を示す。封止体ＭＯ１の外周部の裏面には、複数（２４個）のリードＬＥ１の裏面がそれぞれ露出している。図５８中に示す数字は各リードＬＥ１のインデックス（識別番号、通し番号、指標）であり、インデックス１に該当するリードＬＥ１を「１ｐｉｎ」と言う。
図５９に、ＱＦＮの一例であるタブレスパッケージの第１変形例の裏面の要部平面図を示す。封止体ＭＯ２の外周部の裏面には、複数（２０個）のリードＬＥ２の裏面がそれぞれ露出している。前述の図５８と同様に、図５９中に示す数字は各リードＬＥ２のインデックスであり、インデックス１に該当するリードＬＥ２を「１ｐｉｎ」と言う。
封止体ＭＯ２から露出した１ｐｉｎの裏面における封止体ＭＯ２の外周に沿った方向の幅が、封止体ＭＯ２から露出した他のリードＬＥ２の裏面における封止体ＭＯ２の外周に沿った幅よりも大きく形成されている。すなわち、この１ｐｉｎの封止体ＭＯ２の裏面から露出する形状は、他のリードＬＥ２の封止体ＭＯ２の裏面から露出する形状とは相違しており、これにより、１ｐｉｎを認識することができる。
図６０に、ＱＦＮの一例であるタブレスパッケージの第２変形例の裏面の要部平面図を示す。封止体ＭＯ３の外周部の裏面には、複数（１６個）のリードＬＥ３の裏面がそれぞれ露出している。前述の図５８と同様に、図６０中に示す数字は各リードＬＥ３のインデックスであり、インデックス１に該当するリードＬＥ３を「１ｐｉｎ」と言う。
封止体ＭＯ３から露出した１ｐｉｎの裏面における封止体ＭＯ３の外周に沿った方向と封止体ＭＯ３の裏面上で直交する方向の長さが、封止体ＭＯ３から露出した他のリードＬＥ３の裏面における封止体ＭＯ３の外周に沿った方向と封止体ＭＯ３の裏面上で直交する方向の長さよりも短く形成されている。すなわち、この１ｐｉｎの封止体ＭＯ３の裏面から露出する形状は、他のリードＬＥ２の封止体ＭＯ３の裏面から露出する形状とは相違しており、これにより、１ｐｉｎを認識することができる。
図６１に、ＱＦＮの他の例であるタブ有りパッケージの裏面の要部平面図を示す。封止体ＭＯ４の外周部の裏面には、複数（２０個）のリードＬＥ４の裏面がそれぞれ露出している。さらに、封止体ＭＯ４の中央部の裏面には、１個の四角形のタブ（アイランド）ＬＥ５が露出している。前述の図５８と同様に、図６１中に示す数字は各リードＬＥ４のインデックスであり、インデックス１に該当するリードＬＥ４を「１ｐｉｎ」と言う。封止体ＭＯ４の裏面から露出しているタブＬＥ５の１つの角部に切り欠け部を形成することにより、１ｐｉｎを認識することができる。
ところで、このようなパッケージ構造を有する半導体装置の特性選別においては、従来トレイ方式の特性選別またはプローバー方式の特性選別を採用していた。
しかしながら、トレイ方式の特性選別は、個々の半導体装置（半導体パッケージ）をトレイに詰めるため、作業に長時間を要していた。また、プローバー方式の特性選別は、品種切り替えなどに時間がかかるためフレキシビリティが不足していた。さらに、トレイ方式の特性選別およびプローバー方式の特性選別では、検査装置による特性選別の後に、別途半導体装置を梱包する梱包装置が必要であった。
そこで、本発明者らは、パーツフィーダー方式の特性選別の採用を検討した。パーツフィーダ方式の特性選別は、トレイ方式の特性選別よりも作業時間が短縮でき、かつ品種切り替えも容易に行えるという利点を有している。さらに、半導体装置の検査および梱包も一台の装置において連続して行うことができる。
ところが、パーツフィーダー方式の特性選別では、ダイシングにより個片化された複数の半導体装置が一旦バラバラになるため、検査時には１ｐｉｎを認識して、半導体装置の向きを揃える必要がある。なお、トレイ方式の特性選別では、ダイシングにより個片化された複数の半導体装置を、例えばコレットを用いて個々にトレイに詰めるため、１ｐｉｎの識別は不要であった。また、プローバー方式の特性選別では、ダイシングにより個片化された複数の半導体装置を固定リング（Ｃリング）に貼り付けたまま検査を行うため、１ｐｉｎの識別は不要であった。
しかし、前述の図５８に示したタブレスパッケージでは、１ｐｉｎの認識ができない。
また、前述の図５９および図６０に示したタブレスパッケージでは、１ｐｉｎの認識は可能ではあるが、配線基板の電極を１ｐｉｎの形状に合わせる必要があるため、１ｐｉｎの形状を変更するには顧客の許可が必要となる。さらに、前述の図５９および図６０に示したタブレスパッケージでは、１ｐｉｎの形状変更による面積の増減は数％程度であるため、半導体装置のサイズが、例えば１辺が２ｍｍ程度と小さくなると画像認識が難しくなり、１ｐｉｎの正確な認識ができなくなる恐れがあった。
また、前述の図６１に示したタブ有りパッケージでも、同様に、半導体装置のサイズが、例えば１辺が２ｍｍ程度と小さくなると画像認識が難しくなり、１ｐｉｎの正確な認識ができなくなる恐れがあった。
本実施の形態では、吊りリードにより保持した識別用目印を形成し、この識別用目印を封止体の裏面から露出させることにより、特に、タブレスパッケージにおいて１ｐｉｎの位置認識を容易に行うことができる技術を開示する。
（実施の形態）
≪半導体装置≫
本実施の形態１による半導体装置の構造を図１〜図３を用いて説明する。ここでは、１２個のリード（外部接続端子、外部端子、端子）を備えるタブレスパッケージを例示する。
図１は半導体装置の裏面を示す要部平面図、図２は半導体装置の１ｐｉｎ（インデックス１のリード）が配置された外側側面を示す要部側面図、図３は半導体装置の最終番目のインデックスが付されたリード（インデックス１２のリード）が配置された外側側面を示す要部側面図である。
半導体装置（半導体パッケージ）ＳＤ１の平面視における形状は四角形であり、表面（上面）、裏面（下面、底面）、および４つの側面（第１側面Ｓ１、第２側面Ｓ２、第３側面Ｓ３、および第４側面Ｓ４）を有する。
半導体装置ＳＤ１は、例えば半導体チップ、半導体チップの周囲に設けられた複数のリード（外部接続端子、外部端子、端子）ＬＥ、半導体チップの表面に設けられた複数の電極パッド（ボンディングパッド、表面電極）と複数のリードＬＥの表面（上面）とをそれぞれ電気的に接続する複数の導電性ワイヤから構成されている。そして、半導体チップ、複数のリードＬＥの一部（表面（上面）と、側面の一部）、および複数の導電性ワイヤは樹脂封止体（封止体）ＭＯによって封止されている。従って、樹脂封止体ＭＯも平面視における形状は四角形であり、所定の厚さを持って、表面（上面）、表面と反対側の裏面（下面、底面）を有している。
図１に示すように、樹脂封止体ＭＯの裏面には、複数のリードＬＥの裏面（下面、実装面）が露出する。ここでは１２個のリードＬＥを有する半導体装置ＳＤ１を例示しているので、樹脂封止体ＭＯの裏面には１２個のリードＬＥの裏面が露出している。樹脂封止体ＭＯの４つの角部のうち、１つの角部に最も近いリードＬＥの１個をインデックス１と定め、これを基準にして、連続して樹脂封止体ＭＯの外周部の裏面に配置された複数のリードＬＥに、順次インデックス（識別番号、通し番号、指標）が付けられている。インデックス１に該当するリードＬＥを「１ｐｉｎ」と言う。
半導体装置ＳＤ１では、第１側面Ｓ１に沿ってインデックス１、２および３のリードＬＥが配置され、第２側面Ｓ２に沿ってインデックス４、５および６のリードＬＥが配置され、第３側面Ｓ３に沿ってインデックス７、８および９のリードＬＥが配置され、第４側面Ｓ４に沿ってインデックス１０、１１および１２のリードＬＥが配置されている。図１中にリードＬＥと重ねて付した数字がインデックスである。
さらに、１ｐｉｎに最も近い樹脂封止体ＭＯの角部には、１ｐｉｎに隣接して画像認識エリアＰＲＡが設けられており、この画像認識エリアＰＲＡにおいて、樹脂封止体ＭＯの裏面に識別用目印ＰＰの裏面（下面）が露出している。この識別用目印ＰＰは、後に説明する吊りリードに保持されており、１２個のリードＬＥと同一の導電性部材からなる。上記導電性部材は、例えば銅（Ｃｕ）であり、樹脂封止体ＭＯの裏面から露出する１２個のリードＬＥの裏面および識別用目印ＰＰの裏面には、例えばパラジウム（Ｐｄ）膜が形成されている。
また、図２および図３に示すように、樹脂封止体ＭＯの側面にも、１２個のリードＬＥの側面の他部が露出する。図２および図３中にリードＬＥと重ねて付した数字がインデックスである。図２に示すように、第１側面Ｓ１にはインデックス１、２および３のリードＬＥの側面の他部が露出し、図３に示すように、第４側面Ｓ４にはインデックス１０、１１および１２のリードＬＥの側面の他部が露出する。また、側面図は省略するが、第１側面Ｓ１および第４側面Ｓ４と同様に、第２側面Ｓ２にはインデックス４、５および６のリードＬＥの側面の他部が露出し、第３側面Ｓ３にはインデックス７、８および９のリードＬＥの側面の他部が露出する。
さらに、上記識別用目印ＰＰを保持する吊りリードＬＬは、１ｐｉｎが露出する樹脂封止体ＭＯの第１側面Ｓ１に露出しており、１ｐｉｎの傍に１ｐｉｎと離間して位置する。同様に、上記識別用目印ＰＰを保持する吊りリードＬＬは、第４側面Ｓ４にも露出しており、最終番目のインデックスが付されたリードＬＥ（インデックス１２のリードＬＥ）の傍に、このリードＬＥと離間して位置する。
識別用目印ＰＰは、画像認識により検知することができる。画像認識では、画像を２値化することにより識別用目印ＰＰの有無を判断する。例えば半導体装置ＳＤ１の裏面の複数のリードＬＥが形成されていない四隅の領域（画像認識エリアＰＲＡおよびこれと同一面積を有する他の三隅の領域）を抜き出して画像認識を行い、ピクセルの違いを判断する。ピクセルの違いが１５％以上あれば、反射の有るところ（識別用目印ＰＰの有るところ）と反射の無いところ（識別用目印ＰＰの無いところ）を判断することが可能であるので、画像認識において画像処理する領域（画像認識エリアＰＲＡ）に対する識別用目印ＰＰの平面面積は１５％以上とすることが好ましい。
このように、１ｐｉｎの傍に識別用目印ＰＰを設けることにより、１ｐｉｎの位置識別が容易となる。従って、１ｐｉｎを認識して半導体装置ＳＤ１の向きを揃えることができるので、半導体装置ＳＤ１の検査において、パーツフィーダー方式の特性選別を採用することができる。
≪半導体装置の製造方法≫
次に、本実施の形態による半導体装置の製造方法を図４〜図３３を用いて工程順に説明する。ここでは、１２個のリード（外部接続端子、外部端子、端子）を備えるタブレスパッケージを例示する。
図４〜図７は半導体装置の製造方法を説明する製造工程中における半導体装置の要部断面図である。図８はリードフレームの表面を示す要部平面図、図９はリードフレームの裏面を示す要部平面図である。図１０〜図２２はリードフレームの製作工程を説明する図である。図２３〜図２７は半導体装置の製造方法を説明する製造工程中における半導体装置の要部断面図である。図２８は半導体装置の表面を示す要部平面図、図２９は半導体装置の裏面を示す要部平面図、図３０は半導体装置の断面を示す要部断面図である。図３１は自動部品供給装置を説明する概略図である。図３２はパーツフィーダー方式の特性選別を説明する工程図である。図３３は半導体装置の製造方法を説明する工程図である。
＜ウエハ準備工程Ｐ１＞
図４に示すように半導体ウエハ１を準備する。半導体ウエハ１は単結晶シリコンからなり、その直径は、例えば２００ｍｍまたは３００ｍｍ、その厚さ（第１の厚さ）は、例えば０．７ｍｍ以上（製造工程への投入時の値）である。半導体ウエハ１は、第１主面（表面）１ｘ、第１主面１ｘにマトリックス状に区画形成された複数のチップ領域１ＣＡ、複数のチップ領域１ＣＡのうちの互いに隣り合うチップ領域１ＣＡ間に形成された切断領域（スクライブ領域、ダイシング領域、ダイシングライン）１ＳＡ、および第１主面１ｘとは反対側の第２主面（裏面）１ｙを有している。
半導体ウエハ１の第１主面１ｘの各チップ領域１ＣＡには、これに限定されないが、複数の半導体素子と、絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とから構成される集積回路が形成されている。上記絶縁層は、例えば酸化シリコン（ＳｉＯ２）膜で形成されている。上記配線層は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、または銅などの金属膜で形成されている。上記表面保護膜は、例えば酸化シリコン膜または窒化シリコン（Ｓｉ３Ｎ４）膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。また、半導体ウエハ１の第１主面１ｘの各チップ領域１ＣＡには、上記複数の半導体素子と電気的に接続された複数の電極パッド（ボンディングパッド、表面電極）２が各チップ領域１ＣＡの各辺に沿って配置されている（図４には、複数の電極パッド２のうちの一部を記載）。これら複数の電極パッド２は、上記多層配線層のうちの最上層の配線からなり、上記表面保護膜にそれぞれの電極パッド２に対応して形成された開口部により露出している。
＜バックグラインド工程Ｐ２＞
半導体ウエハ１の第１主面１ｘ側に集積回路を覆う保護テープ（バックグラインドテープ）を貼り付けた後、半導体ウエハ１の第２主面１ｙを、研削材（例えば粗さ♯３６０）を用いて粗研削することにより、半導体ウエハ１の厚さを所定の厚さまで薄くする。続いて半導体ウエハ１の第２主面１ｙを、先に使用した研削材よりも目の粗さが細かい研削材（例えば粗さ♯１５００または♯２０００）を用いて仕上げ研削することにより、粗研削時に生じた半導体ウエハ１の第２主面１ｙの歪みを除去する（バックグラインド）。さらに、仕上げ研削時に生じた半導体ウエハ１の第２主面１ｙの研磨スジを、例えばスピンエッチ法、ＣＭＰ（Chemical Mechanical Polishing）法などにより除去する（ストレスリリーフ）。上記バックグラインドおよび上記ストレスリリーフを終えた時点での半導体ウエハ１の厚さ（第２の厚さ）は、例えば０．１３ｍｍである。なお、上記ストレスリリーフは全ての半導体ウエハ１に対して行う必要はなく、半導体チップに要求される強度に応じて行う。
＜樹脂シート貼り付け工程Ｐ３＞
図５に示すように、半導体ウエハ１の第２主面１ｙに、フィルム状の樹脂シート（接着シート、接着フィルム、封止材）３を貼り付ける。樹脂シート３は、半導体装置ＳＤ１として完成した後において、半導体チップの裏面を保護する封止材として機能する。樹脂シート３は、例えば熱硬化型であり、フィラー（ＳｉＯ２の粒）を含有するエポキシ系樹脂からなる。その厚さは、例えば２０〜３０μｍであり、２５μｍを中心値とする周辺範囲が好適である。また、そのフィラー含有量は、例えば６０ｗｔ％である。その後、樹脂シート３が貼り付けられた半導体ウエハ１に対して熱処理を施す。
＜ダイシングテープ工程Ｐ４＞
図６に示すように、ダイシングテープ４を準備する。なお、図示はしないが、ダイシングテープ４の周縁部には、平面視において環状のフレームが貼り付けられている。ダイシングテープ４は、例えばポリオリフィンを基材とし、その厚さは、例えば９０μｍである。また、ダイシングテープ４の上面（半導体ウエハ１が固定される面）には、図示はしないが、接着層が形成されている。接着層は、例えばアクリル系ＵＶ硬化型の粘着剤であり、例えばＵＶ照射前は２００ｇ／２５ｍｍ、ＵＶ照射後は１０〜２０ｇ／２５ｍｍの粘着力を有している。
次に、ダイシングテープ４の上面と半導体ウエハ１の第２主面１ｙとを対向させて、両者を樹脂シート３を介して貼り付ける。これにより、ダイシングテープ４の上面に、樹脂シート３を介して半導体ウエハ１が固定される。
＜ウエハダイシング工程Ｐ５＞
図７に示すように、例えばダイヤモンド微粒を貼り付けた極薄の円形刃を用いて、半導体ウエハ１を切断領域１ＳＡに沿って縦、横に切断する。同時に、樹脂シート３も半導体ウエハ１の切断領域１ＳＡに沿って縦、横に切断する。半導体ウエハ１は半導体チップ５に個片化されるが、個片化された後も半導体チップ５はダイシングテープ４を介してフレームに固定されているため、整列した状態を維持している。また、前の製造工程である樹脂シート貼り付け工程Ｐ３において、半導体ウエハ１の第２主面１ｙに樹脂シート３が強く接着されているので、半導体チップ５が樹脂シート３から剥がれて、半導体チップ５の飛散等の問題も生じることはない。
＜リードフレーム準備工程Ｐ６＞
図８および図９に示すように、リードフレームＬＦ１を準備する。リードフレームＬＦ１は、表面（上面）、表面と反対側の裏面（下面）とを有し、例えば銅などの導電性部材からなる。リードフレームＬＦ１は、半導体製品１つ分に該当し、チップ搭載領域を囲む四角形の保持枠（保持部）に１２個のリードＬＥおよび吊りリードＬＬを有する単位フレームが複数配列した構成となっている。図８および図９には単位フレームに該当するリードフレームＬＦ１の一部を示している。
チップ搭載領域を囲む保持枠は、互いに離間して第１方向に延在する２つの第１保持部ＬＨ１と第３保持部ＬＨ３、互いに離間して第１方向と直交する第２方向に延在する２つの第２保持部ＬＨ２と第４保持部ＬＨ４により構成される。そして、単位フレームの中央部（チップ搭載領域）を囲むように、１２個のリードＬＥが配置されている。１２個のリードＬＥには、インデックス（識別番号、通し番号、指標）が付けられており、単位フレームの１つの角部を選択し、この角部に最も近いリードＬＥの１つをインデックス１と定める。そして、これを基準として、連続して単位フレームの周囲に配置されたリードＬＥに、順次インデックスが付けられている。インデックス１に該当するリードＬＥが、前述したように「１ｐｉｎ」である。図８および図９中にリードＬＥと重ねて付した数字がインデックスである。
また、これら１２個のリードＬＥは第１保持部ＬＨ１、第２保持部ＬＨ２、第３保持部ＬＨ３、または第４保持部ＬＨ４に連結保持されている。例えば、インデックス１、２、および３に該当するリードＬＥは第１保持部ＬＨ１に連結保持され、インデックス４、５、および６に該当するリードＬＥは第２保持部ＬＨ２に連結保持され、インデックス７、８、および９に該当するリードＬＥは第３保持部ＬＨ３に連結保持され、インデックス１０、１１、および１２に該当するリードＬＥは第４保持部ＬＨ４に連結保持されている。
さらに、吊りリードＬＬは、第１方向に沿って延在する第１部分と、第２方向に沿って延在する第２部分とから構成される。吊りリードＬＬの第２部分の一端は第１保持部ＬＨ１と第４保持部ＬＨ４とが交差する角部とインデックス１のリードＬＥ（１ｐｉｎ）との間の第１保持部ＬＨ１に連結し、吊りリードＬＬの第１部分の一端は上記角部とインデックス１２のリードＬＥ（最終番目のインデックスが付されたリードＬＥ）との間の第４保持部ＬＨ４とに連結する。そして、吊りリードＬＬの第１部分の他端と吊りリードＬＬの第２部分の他端とが識別用目印ＰＰを保持している。
リードフレームＬＦ１の表面は平坦であるが、リードフレームＬＦ１の裏面の一部には、リードフレームＬＦ１を厚さを約半分の厚さに加工するハーフエッチングが施されており（例えば図９に示すハッチングを付した部分）、リードフレームＬＦ１の裏面は平坦ではない。リードフレームＬＦ１のハーフエッチングが施されていない部分の厚さは、例えば０．１２５ｍｍである。
１２個のリードＬＥにおいては、後のモールド工程において、樹脂封止体の裏面から露出するリードＬＥの一部を除いて、リードＬＥの裏面側からハーフエッチングが施されている。ハーフエッチングが施されたリードＬＥの他部は、後のモールド工程において、樹脂封止体により封止される。その厚さは、例えば０．０６５ｍｍである。
また、第１保持部ＬＨ１と第４保持部ＬＨ４とに繋がる吊りリードＬＬでは、吊りリードＬＬの裏面側からハーフエッチングが施されている。この吊りリードＬＬに保持され、ハーフエッチングが施されていない導電性部材が、後のモールド工程において、その裏面が樹脂封止体の裏面から露出する識別用目印ＰＰとなる。ハーフエッチングが施された吊りリードＬＬは、後のモールド工程において、樹脂封止体により封止される。その厚さは、例えば０．０６５ｍｍである。
また、保持部においては、第１保持部ＬＨ１と第２保持部ＬＨ２とが交差する角部、第２保持部ＬＨ２と第３保持部ＬＨ３とが交差する角部、第３保持部ＬＨ３と第４保持部ＬＨ４とが交差する角部、第４保持部ＬＨ４と第１保持部ＬＨ１とが交差する角部を除いて、第１保持部ＬＨ１、第２保持部ＬＨ２、第３保持部ＬＨ３、および第４保持部ＬＨ４には、これらの裏面側からハーフエッチングが施されている。ハーフエッチングが施された第１保持部ＬＨ１、第２保持部ＬＨ２、第３保持部ＬＨ３、および第４保持部ＬＨ４の厚さは、例えば０．０６５ｍｍである。
次に、リードフレームＬＦ１の製作工程について図１０〜図２２を用いて説明する。図１０はリードフレームＬＦ１の製作方法を説明する工程図である。図１１（ａ）、図１３（ａ）、図１５（ａ）、図１７（ａ）、図１９（ａ）、および図２１（ａ）はリードフレームＬＦ１の表面を示す要部平面図、図１１（ｂ）、図１３（ｂ）、図１５（ｂ）、図１７（ｂ）、図１９（ｂ）、および図２１（ｂ）はリードフレームＬＦ１の裏面を示す要部平面図である。図１２、図１４、図１６、図１８、図２０、および図２２はリードフレームＬＦ１の断面を示す要部断面図である。
・Ｐ６−（１）銅生材準備工程
図１１および図１２に示すように、導電性部材、例えば銅生材６を準備する。銅生材６は、表面（上面）６ｘと、表面６ｘと反対側の裏面（下面）６ｙとを有し、その厚さは、例えば０．１２５ｍｍである。
・Ｐ６−（２）レジスト塗布工程
図１３および図１４に示すように、銅生材６の表面６ｘおよび裏面６ｙにそれぞれレジスト膜７を塗布する。
・Ｐ６−（３）露光工程
図１５および図１６に示すように、レジスト膜７を残す領域（リードフレームが形成される領域）に銅生材６の表面６ｘ側および裏面６ｙ側からそれぞれ露光（ＵＶ（Ultra Violet）光）を照射して、レジスト膜７を硬化させる。図１６中、レジスト膜７の硬化部分を符号７Ａで示す。
・Ｐ６−（４）現像工程
図１７および図１８に示すように、レジスト膜７，７Ａに現像処理を施して、硬化したレジスト膜７Ａを銅生材６の表面６ｘおよび裏面６ｙに残す。銅生材６の表面６ｘに形成されたレジスト膜７Ａの形状と、銅生材６の裏面６ｙに形成されたレジスト膜７Ａの形状とは互いに異なっている。その異なる領域がハーフエッチングが施される領域となる。
すなわち、銅生材６の表面６ｘ側から透視したときに、銅生材６の表面６ｘに形成されたレジスト膜７Ａが覆う領域は、銅生材６の裏面６ｙに形成されたレジスト膜７Ａが覆う領域よりも広いが、銅生材６の裏面６ｙに形成されたレジスト膜７Ａが覆う領域は全て銅生材６の表面６ｘに形成されたレジスト膜７Ａが覆う領域と重なる。
・Ｐ６−（５）エッチング工程
図１９および図２０に示すように、銅生材６の表面６ｘ側および裏面６ｙ側からそれぞれ溶解液８を銅生材６にスプレーして、レジスト膜７Ａに覆われていない銅生材６をエッチングする。表面６ｘおよび裏面６ｙともにレジスト膜７Ａが形成されていない領域の銅生材６は厚さ方向に全てエッチングされる。一方、表面６ｘにはレジスト膜７Ａは形成されているが裏面６ｙにはレジスト膜７Ａが形成されていない領域の銅生材６は、裏面６ｙから厚さ方向に約半分がエッチング（ハーフエッチング）される。
すなわち、銅生材６の表面６ｘ側から透視したときに、銅生材６の表面６ｘに形成されたレジスト膜７Ａと銅生材６の裏面６ｙに形成されたレジスト膜７Ａとが重なっている領域では、銅生材６はエッチングされない。しかし、銅生材６の表面６ｘ側から透視したときに、銅生材６の表面６ｘにレジスト膜７Ａは形成されているが、銅生材６の裏面６ｙにレジスト膜７Ａは形成されていない領域では、銅生材６は表面６ｘ側に一部を残して、裏面６ｙ側から厚さ方向にエッチングされる。
従って、識別用目印ＰＰが形成される領域では、銅生材６の表面６ｘ側から透視したときに、銅生材６の表面６ｘに形成されたレジスト膜７Ａと銅生材６の裏面６ｙに形成されたレジスト膜７Ａとが重なっており、銅生材６はエッチングされない。しかし、吊りリードＬＬが形成される領域では、銅生材６の表面６ｘ側から透視したときに、銅生材６の表面６ｘにレジスト膜７Ａは形成されているが、銅生材６の裏面６ｙにレジスト膜７Ａは形成されておらず、銅生材６は表面６ｘ側に一部を残して、裏面６ｙ側から厚さ方向にエッチングされる。
・Ｐ６−（６）剥離工程
図２１および図２２に示すように、レジスト膜７Ａを除去することにより、リードフレームＬＦ１が完成する。
なお、本実施の形態では、平面視における識別用目印ＰＰの形状を円形としたが、これに限定されるものではなく、例えば四角形であってもよい。
次に、リードフレームＬＦ１にめっき処理を施して、リードフレームＬＦ１の表面および裏面に、例えばパラジウム膜（図示は省略）をめっき法により形成する。
＜ダイボンディング工程Ｐ７＞
ダイシングテープ４の下面側から紫外線を照射して、ダイシングテープ４の上面に形成された接着層の接着力を、例えば１０〜２０ｇ／２５ｍｍ程度に低下させることにより、接着層を硬化させる。これにより、各半導体チップ５がダイシングテープ４から剥がれやすくなる。
次に、図２３に示すように、リードフレームＬＦ１の裏面と、熱源を有するヒートステージ９の表面（上面）９ｘとを対向させて、ヒートステージ９の表面９ｘ上にフレームテープ１０を介してリードフレームＬＦ１を配置する。ヒートステージ９は、例えばステンレス（ＳＵＳ４３０）などの導電性部材から成り、例えば４０〜８０℃に加熱されている。
次に、半導体チップ５の表面を円筒コレット１１によって吸着し、保持した後、半導体チップ５をダイシングテープ４から引き剥がしてピックアップする。ダイシングテープ４の上面に形成された接着層の接着力が弱められているので、薄く強度が低下している半導体チップ５であっても確実にピックアップすることができる。半導体チップ５の裏面には、樹脂シート３が接着している。
次に、ピックアップされた半導体チップ５は、フレームテープ１０の所定のチップ搭載領域に搬送される。続いて、半導体チップ５の裏面に接着している樹脂シート３を介して、フレームテープ１０のチップ搭載領域に半導体チップ５を配置し、熱（例えば４０〜８０℃）を加えることで、フレームテープ１０のチップ搭載領域に半導体チップ５を固定する。
＜ワイヤボンディング工程Ｐ８＞
図２４に示すように、半導体チップ５の表面の縁辺に配置された複数の電極パッド２と、チップ搭載領域の周囲に位置する複数のリードＬＥの表面とを、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法（ボールボンディング法）により、複数の導電性ワイヤ１２を用いてそれぞれ電気的に接続する。具体的には、導電性ワイヤ１２の先端をアーク放電により溶融して表面張力でボールを形成し、それをキャピラリ（円筒状の接続治具）１３により電極パッド２およびリードＬＥの表面に、例えば１２０ｋＨｚの超音波振動を加えながら熱圧着する。
また、主として、正ボンディング方式（半導体チップ５の電極パッド２と導電性ワイヤ１２の一部を接続した後に、リードＬＥと導電性ワイヤ１２の他部を接続する方式）を用いるが、逆ボンディング方式（リードＬＥと導電性ワイヤ１２の一部を接続した後に、半導体チップ５の電極パッド２と導電性ワイヤ１２の他部を接続する方式）を用いても良い。
＜モールド工程Ｐ９＞
図２５に示すように、複数の半導体チップ５が搭載されたリードフレームＬＦ１およびフレームテープ１０を金型成型機にセットし、温度を上げて液状化した封止樹脂を金型成型機に圧送して流し込み、フレームテープ１０の半導体チップ等が搭載された面側を封止樹脂で封入して、１つの樹脂封止体（封止体）ＭＯを形成する。樹脂封止体ＭＯは、低応力化を図ることを目的として、例えばフェノール系硬化剤、シリコーンゴム、および多数のフィラー（例えばシリカ）などが添加されたエポキシ系の熱硬化性絶縁樹脂からなる。
＜ベーク工程Ｐ１０＞
例えば１７５℃の温度で５時間の熱処理（ポストキュアベーク）を施す。この熱処理は、例えばエア（Ａｉｒ）ベークである。これにより、複数の半導体チップ５、複数のリードＬＥのそれぞれの一部（表面と、側面の一部）、複数の導電性ワイヤ１２、および識別用目印ＰＰの一部（表面（上面）と、側面）などが樹脂封止体ＭＯによって封止される。樹脂封止体ＭＯの厚さは、例えば３００μｍである。
＜レーザーマーク工程Ｐ１１＞
図２６に示すように、フレームテープ１０を除去した後、レーザー１４を用いて樹脂封止体ＭＯの上面に品名などを捺印する。
＜パッケージダイシング工程Ｐ１３＞
図２７に示すように、ダイシングテープ１５を準備する。続いて、ダイシングテープ１５の上面に、複数の半導体チップ５、複数のリードＬＥのそれぞれの一部（表面と、側面の一部）、および複数の導電性ワイヤ１２などを被覆した樹脂封止体ＭＯを固定する。
次に、例えばダイヤモンド微粒を貼り付けた極薄の円形刃を用いて、樹脂封止体ＭＯの裏面側から樹脂封止体ＭＯ、複数のリードＬＥ、および吊りリードＬＬをスクライブ領域に沿って縦、横に切断する。樹脂封止体ＭＯは半導体装置（半導体パッケージ）ＳＤ１に個片化されるが、個片化された後も半導体装置ＳＤ１はダイシングテープ１５を介して固定されているため、整列した状態を維持している。続いて、樹脂封止体ＭＯを切断する際に発生した屑などを除去するために、半導体装置ＳＤ１を洗浄する。
＜バラ落とし工程Ｐ１４＞
図２８〜図３０に示すように、ダイシングテープ１５を除去することにより、個々の半導体装置ＳＤ１に分ける。図２８に示すように、半導体装置ＳＤ１の表面には、レーザマークが印字されている。また、図２９に示すように、半導体装置ＳＤ１の裏面には、１２個のリードＬＥのそれぞれの裏面、および半導体チップ５の裏面に貼られた樹脂シート３が露出している。従って、半導体チップ５の裏面は、樹脂シート３に保護されている。また、半導体装置ＳＤ１の側面には、１２個のリードの側面の一部が樹脂封止体ＭＯから露出している。なお、樹脂シート３は樹脂封止体ＭＯと区別して視認することが難しいため、後述する１ｐｉｎの位置認識では樹脂シート３は認識されない。
個々に分けられた複数の半導体装置ＳＤ１は、後の工程において検査され、良品と判断された半導体装置ＳＤ１のみが梱包される。本実施の形態では、図３１に示す自動部品供給装置ＡＦを用いて検査および梱包を行う。従って、複数の半導体装置ＳＤ１は、自動部品供給装置ＡＦのパーツフィーダー部ＡＦＰにバラバラの状態で投入される。パーツフィーダー部ＡＦＰに投入された複数の半導体装置ＳＤ１は、自動部品供給装置ＡＦにおいて、順次検査され（テスト（特性選別）工程Ｐ１５）、良品と判断された半導体装置ＳＤ１は梱包される（テーピング工程Ｐ１６）。
＜テスト（特性選別）工程Ｐ１５＞
図３２に示すパーツフィーダー方式の特性選別の工程に従って、半導体装置ＳＤ１を自動部品供給装置ＡＦのパーツフィーダー部ＡＦＰから検査部ＡＦＴに搬送し、製品規格に沿って選別する。自動部品供給装置ＡＦのパーツフィーダー部ＡＦＰにバラバラに投入した複数の半導体装置ＳＤ１を一個ずつ自動部品供給装置ＡＦの検査部ＡＦＴへ搬送する。
検査部ＡＦＴでは、まず、半導体装置ＳＤ１の形状および面積を判別して、樹脂封止体ＭＯから露出している１２個のリードＬＥおよび識別用目印ＰＰを認識し、識別用目印ＰＰから１ｐｉｎの位置認識を行う。続いて、１ｐｉｎの位置を基に半導体装置ＳＤ１を９０°、１８０°、または−９０°回転させて、整列させる。続いて、半導体装置ＳＤ１のテスト（特性選別）を行う。テストにおいて不良と判断された半導体装置ＳＤ１は取り除かれる。
＜テーピング工程Ｐ１６＞
テストにおいて良と判断された半導体装置ＳＤ１を自動部品供給装置ＡＦのテーピング部ＡＦＣにおいて、キャリアテープＣＴに収納する。その後、キャリアテープＣＴに収納された半導体装置ＳＤ１の外観、例えばレーザマークおよび傷の有無等が検査される。その後、例えばキャリアテープＣＴをリールに巻き取り、防湿された袋にリールを収納し、この状態で出荷する。
このように、本実施の形態１によれば、識別用目印ＰＰにより１ｐｉｎの位置を容易に認識できることから、タブレスパッケージであってもパーツフィーダ方式の特性選別を採用することができる。
（実施の形態の第１変形例）
前述した実施の形態では、例えば前述の図８および図９に示したように、識別用目印ＰＰは、第１方向に延在する第１保持部ＬＨ１と第２方向に延在する第４保持部ＬＨ４とが交差する角部とインデックス１のリードＬＥ（１ｐｉｎ）との間の第１保持部ＬＨ１に連結し、上記角部とインデックス１２のリードＬＥとの間の第４保持部ＬＨ４に連結した吊りリードＬＬに保持されている。しかし、第１方向に延在する第１保持部ＬＨ１または第２方向に延在する第４保持部ＬＨ４のどちらか一方に連結する吊りリードによって識別用目印ＰＰを保持しても良い。
リードフレームの第１変形例を図３４および図３５を用いて説明する。図３４はリードフレームの表面を示す要部平面図、図３５はリードフレームの裏面を示す要部平面図である。
図３４および図３５に示すように、リードフレームＬＦ２は、前述の図８および図９に示したリードフレームＬＦ１と同様に、第１保持部ＬＨ１、第２保持部ＬＨ２、第３保持部ＬＨ３、および第４保持部ＬＨ４を有し、単位フレームの中央部（チップ搭載領域）を囲むように、１２個のリードＬＥが配置されている。また、１２個のリードＬＥには、インデックス（識別番号、通し番号、指標）が付けられており、インデックス１に該当するリードＬＥが１ｐｉｎである。また、１ｐｉｎの傍に１ｐｉｎと離間して、後のモールド工程において、その裏面が樹脂封止体の裏面から露出する識別用目印ＰＰが形成されている。図３４中に、リードＬＥと重ねて付した数字がインデックスである。
しかし、このリードフレームＬＦ２では、識別用目印ＰＰは、第１保持部ＬＨ１と第４保持部ＬＨ４とが交差する角部とインデックス１のリードＬＥ（１ｐｉｎ）との間の第１保持部ＬＨ１のみに繋がる吊りリードＬＬに保持されている。すなわち、吊りリードＬＬの一端が第１保持部ＬＨ１に連結し、吊りリードＬＬの他端が識別用目印ＰＰを保持している。
（実施の形態の第２変形例）
前述した実施の形態では、例えば前述の図３０に示したように、１個の半導体チップを樹脂封止する構成の半導体装置ＳＤ１を例示したが、２個または３個の半導体チップを樹脂封止する構成の半導体装置にも、本実施の形態は適用することができる。
半導体装置の第２変形例の構造を図３６および図３７を用いて説明する。図３６は半導体装置の断面を示す要部断面図、図３７は半導体装置の裏面を示す要部平面図である。
図３６に示すように、半導体装置（半導体パッケージ）ＳＤ２は、２個の半導体チップ５Ａ，５Ｂ、半導体チップ５Ａ，５Ｂのそれぞの裏面に形成された樹脂シート（接着接着シート、接着フィルム、封止材）３Ａ，３Ｂ、半導体チップ５Ａ，５Ｂの周囲に設けられた複数のリードＬＥ、および半導体チップ５Ａ，５Ｂのそれぞれの表面に配置された複数の電極パッド（ボンディングパッド）と複数のリードＬＥとを電気的に接続する複数の導電性ワイヤ１２から構成されている。半導体チップ５Ａ，５Ｂ、樹脂シート３Ａ，３Ｂの側面、複数のリードＬＥのそれぞれの一部（表面（上面）と、側面の一部）、および複数の導電性ワイヤ１２は樹脂封止体（封止体）ＭＯによって封止されている。
また、図３７に示すように、樹脂封止体ＭＯの下面からは半導体チップ５Ａ，５Ｂのそれぞれの裏面は露出しておらず、半導体チップ５Ａ，５Ｂのそれぞれの裏面に接着された樹脂シート３Ａ，３Ｂ、複数のリードＬＥのそれぞれの他部（裏面（下面、実装面））、および識別用目印ＰＰの裏面が露出した構造となっている。なお、樹脂シート３は樹脂封止体ＭＯと区別して視認することが難しいため、１ｐｉｎの位置認識では樹脂シート３は認識されない。
（実施の形態の第３変形例）
前述した実施の形態では、半導体装置のリード（外部接続端子、外部端子、端子）をリードフレームにより形成したが、電解めっき法により形成したリードを用いても良い。
≪半導体装置≫
半導体装置の第３変形例の構造を図３８〜図４０を用いて説明する。ここでは、１２個の電解めっき法により形成したリード（外部接続端子、外部端子、端子）を備えるタブレスパッケージを例示する。
図３８は半導体装置の裏面を示す要部平面図、図３９は半導体装置の１ｐｉｎ（インデックス１のリード）が配置された外側側面を示す要部側面図、図４０は半導体装置の最終番目のインデックスが付されたリード（インデックス１２のリード）が配置された外側側面を示す要部側面図である。
図３８に示すように、前述の図１に示した半導体装置（半導体パッケージ）ＳＤ１と同様に、電解めっき法により形成したリードＬＥＥを用いた半導体装置（半導体パッケージ）ＳＤ３も、その裏面（下面、底面）には、複数のリードＬＥＥの裏面（下面、実装面）が露出する。ここでは１２個のリードＬＥＥを有する半導体装置ＳＤ３を例示しているので、樹脂封止体ＭＯの裏面には１２個のリードＬＥＥの裏面が露出している。
そして、１ｐｉｎに最も近い樹脂封止体ＭＯの角部には、１ｐｉｎに隣接して画像認識エリアＰＲＡが設けられており、この画像認識エリアＰＲＡにおいて、樹脂封止体ＭＯの裏面に識別用目印ＰＰの裏面が露出している。この識別用目印ＰＰは、複数のリードＬＥＥと同じ製造工程において形成され、１２個のリードＬＥＥと同一の導電性部材からなる。なお、図３９および図４０に示すように、樹脂封止体ＭＯの側面には、１２個のリードＬＥＥの側面の一部のみが露出する。
このように、電解めっき法により形成したリードを採用した半導体装置ＳＤ３においても、１ｐｉｎの傍に識別用目印ＰＰを設けることができる。これにより、１ｐｉｎを認識して半導体装置ＳＤ３の向きを揃えることができるので、半導体装置ＳＤ３の検査において、パーツフィーダー方式の特性選別を採用することができる。
≪半導体装置の製造方法≫
次に、半導体装置の第３変形例の製造方法を図４１〜図５７を用いて工程順に説明する。ここでは、電解めっき法により形成した１２個のリード（外部接続端子、外部端子、端子）を備えるタブレスパッケージを例示する。
図４１は１個のリードを拡大して示すリードの要部断面図である。図４２は複数のリードを有する基材の製造方法を説明する工程図、図４３〜図４９は複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図、図５０〜図５４は半導体装置の製造方法を説明する製造工程中における半導体装置の要部断面図である。図５５は半導体装置の裏面を示す要部平面図、図５６は半導体装置の断面を示す要部断面図である。図５７は半導体装置の製造方法を説明する工程図である。
ここでは、１２個の電解めっき法により形成したリードを備える半導体装置の製造方法について説明するが、これに限定されるものではなく、例えば２０個または２４個のリードを有する半導体装置の製造方法にも適用することができる。
＜ウエハ準備工程Ｐ１０１＞から＜ウエハダイシング工程Ｐ１０５＞までは、前述した半導体装置ＳＤ１の製造方法の＜ウエハ準備工程Ｐ１＞から＜ウエハダイシング工程Ｐ５＞と同様であるので、ここでの説明は省略する。従って、＜基板準備工程Ｐ１０６＞以降の工程について、以下に説明する。
＜基材準備工程Ｐ１０６＞
まず、リードＬＥＥおよび識別用目印ＰＰの形状について説明する。
図４１に示すように、リードＬＥＥおよび識別用目印ＰＰは、例えば電解めっき法により金（Ａｕ）膜ＬＥＥ１、ニッケル（Ｎｉ）膜ＬＥＥ２、および銀（Ａｇ）膜ＬＥＥ３（または金膜）を下から順次形成した積層膜により構成され、ニッケル膜ＬＥＥ２がひさし状に張り出した迫り出し部を有するマッシュルーム形状を有している。リードＬＥＥおよび識別用目印ＰＰの表面（上面）は、母基板２１の上面よりも高い位置にあるが、電解めっき法により形成するリードＬＥＥおよび識別用目印ＰＰは、導電性基板（金属板）をパターニングすることで形成されたリードフレームの一部からなるリードの厚さの約半分以下の厚さで形成することができる。また、リードＬＥＥおよび識別用目印ＰＰの形状をマッシュルーム形状とすることにより、後の製造工程であるモールド工程（Ｐ１１０）において、リードＬＥＥおよび識別用目印ＰＰのアンカー効果が期待できる。リードＬＥＥおよび識別用目印ＰＰを構成する金膜ＬＥＥ１の厚さは、例えば０．０３μｍ、ニッケル膜ＬＥＥ２Ｂの厚さは、例えば６０μｍ、銀膜ＬＥＥ３（または金膜）の厚さは、例えば３μｍである。
次に、図４２〜図４９を用いて複数のリードＬＥＥが形成された基材の製造方法について説明する。図４２は複数のリードを有する基材の製造方法を説明する工程図、図４３〜図４９は複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図である。
（Ｐ１０６−１：レジスト貼り付け工程〜露光工程）
図４３に示すように、母基板２１の上面（表面）にレジスト膜２２を塗布した後、このレジスト膜２２に、所定のパターンが形成されたフィルムマスク２３を介して紫外線を露光する。同様に、母基板２１の上面と反対側の下面（裏面）にレジスト膜２４を塗布した後、このレジスト膜２４に、所定のパターンが形成されたフィルムマスク２５を介して紫外線を露光する。
（Ｐ１０６−２：現像工程）
図４４に示すように、フィルムマスク２３，２５を除去した後に現像処理を施して、母基板２１の上面に塗布されたレジスト膜２２および母基板２１の下面に塗布されたレジスト膜２４をそれぞれパターニングする。これにより、母基板２１の上面に塗布されたレジスト膜２２に複数のリードＬＥＥおよび識別用目印ＰＰを形成するための複数のリード用の穴２６を形成し、母基板２１の下面に塗布されたレジスト膜２４に複数のガイド用の穴２７を形成する。
（Ｐ１０６−３：金めっき工程）
図４５に示すように、母基板２１の下面に形成されたレジスト膜２４の表面を保護フィルム２８で覆った後、電解めっき法により母基板２１の上面に形成された複数のリード用の穴２６の底部にそれぞれ金膜ＬＥＥ１を形成（堆積）する。金膜ＬＥＥ１の厚さは、例えば０．０３μｍである。
（Ｐ１０６−４：ニッケルめっき工程）
図４６に示すように、さらに、電解めっき法により母基板２１の上面に形成された複数のリード用の穴２６の内部に、金膜ＬＥＥ１に接続してニッケル膜ＬＥＥ２をそれぞれ形成（堆積）する。このニッケル膜ＬＥＥ２は、複数のリード用の穴２６の内部のみでなく、レジスト膜２２の表面にも拡がって形成されるので、オーバーハング（庇のようにはみ出した部位）を有するマッシュルーム形状に形成される。ニッケル膜ＬＥＥ２の厚さは、例えば６０μｍである。
（Ｐ１０６−５：銀（または金）めっき工程）
図４７に示すように、さらに、電解めっき法により母基板２１の上面に形成された複数のニッケル膜ＬＥＥ２の表面に、ニッケル膜ＬＥＥ２に接続して銀膜ＬＥＥ３（または金膜）をそれぞれ形成（堆積）する。銀膜ＬＥＥ３（または金膜）の厚さは、例えば３μｍである。なお、本実施の形態では、金膜ＬＥＥ１、ニッケル膜ＬＥＥ２、および銀膜ＬＥＥ３（または金膜）を電解めっき法により形成することについて説明したが、無電解めっき法により形成してもよい。ただし、これらめっき膜の形成速度（堆積速度）を考慮した場合には、電解めっき法を用いることが好ましい。
（Ｐ１０６−６：フレームエッチング工程）
図４８に示すように、母基板２１の下面に形成されたレジスト膜２４の表面を覆う保護フィルム２８を除去した後、レジスト膜２４をマスクとして母基板２１をエッチングする。これにより、レジスト膜２４に形成されたガイド用の穴２７に対応して母基板２１の外枠２９を形成する。
（Ｐ１０６−７：除去工程）
図４９に示すように、レジスト膜２２，２４を除去し、余分な母基板２１の一部を除去することにより、複数のリードＬＥＥおよび識別用目印ＰＰを有する母基板２１が略完成する。
＜ダイボンディング工程Ｐ１０７＞
ダイシングテープ４の下面側から紫外線を照射して、ダイシングテープ４の上面に形成された接着層の接着力を、例えば１０〜２０ｇ／２５ｍｍ程度に低下させることにより、接着層を硬化させる。これにより、各半導体チップ５がダイシングテープ４から剥がれやすくなる。
次に、図５０に示すように、母基板２１の下面と、熱源を有するヒートステージ９の表面（上面）９ｘとを対向させて、ヒートステージ９の表面９ｘ上に複数のリードＬＥＥを有する母基板２１を配置する。ヒートステージ９は、例えばステンレス（ＳＵＳ４３０）などの導電性部材から成り、例えば４０〜８０℃に加熱されている。ヒートステージ９の表面９ｘ上に配置された母基板２１にヒートステージ９の熱が伝わり、母基板２１はヒートステージ９の温度と同等の温度に加熱されている。
次に、半導体チップ５の表面を円筒コレット１１によって吸着し、保持した後、半導体チップ５をダイシングテープ４から引き剥がしてピックアップする。半導体チップ５の裏面には、樹脂シート３が接着している。ピックアップされた半導体チップ５は、フレームテープ１０の所定のチップ搭載領域に搬送される。
次に、半導体チップ５の裏面に接着している樹脂シート３を介して、母基板２１の上面のチップ搭載領域に半導体チップ５を配置し、熱（例えば４０〜８０℃）を加えることで、母基板２１の上面のチップ搭載領域に半導体チップ５を固定する。
＜樹脂シートベーク工程Ｐ１０８＞
次に、複数の半導体チップ５が貼り付けられた母基板２１に対して、圧力を加えることなく例えば１５０℃で６０分程度の熱処理を施す。この熱処理は、例えばベーク炉（複数の半導体チップ５が貼り付けられた母基板２１を収納する加熱された室内）を用いたエア（Ａｉｒ）ベークである。これにより、樹脂シート３の硬化反応を促進させて、樹脂シート３を介した半導体チップ５と母基板２１との接着力が強くなり、また、樹脂シート３の硬度が高くなる。
＜ワイヤボンディング工程Ｐ１０９＞
図５１に示すように、半導体チップ５の表面の縁辺に配置された複数の電極パッド２と、母基板２１の上面のチップ搭載領域の周囲に位置する複数のリードＬＥＥの表面とを、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法（ボールボンディング法）により、複数の導電性ワイヤ１２を用いてそれぞれ電気的に接続する。
主として、正ボンディング方式（半導体チップ５の電極パッド２と導電性ワイヤ１２の一部を接続した後に、リードＬＥＥと導電性ワイヤ１２の他部を接続する方式）を用いるが、逆ボンディング方式（リードＬＥＥと導電性ワイヤ１２の一部を接続した後に、半導体チップ５の電極パッド２と導電性ワイヤ１２の他部を接続する方式）を用いても良い。
＜モールド工程Ｐ１１０＞
図５２に示すように、複数の半導体チップ５が搭載された母基板２１を金型成型機にセットし、温度を上げて液状化した封止樹脂を金型成型機に圧送して流し込み、母基板２１の上面側を封止樹脂で封入して、１つの樹脂封止体（封止体）ＭＯを形成する。樹脂封止体ＭＯは、低応力化を図ることを目的として、例えばフェノール系硬化剤、シリコーンゴム、および多数のフィラー（例えばシリカ）などが添加されたエポキシ系の熱硬化性絶縁樹脂からなる。
＜ベーク工程Ｐ１１１＞
例えば１７５℃の温度で５時間の熱処理（ポストキュアベーク）を施す。この熱処理は、例えばエア（Ａｉｒ）ベークである。これにより、複数の半導体チップ５、複数のリードＬＥＥのそれぞれの一部（表面と、側面の一部）、複数の導電性ワイヤ１２、および識別用目印ＰＰの一部（表面（上面）と、側面）などが樹脂封止体ＭＯによって封止される。樹脂封止体ＭＯの厚さは、例えば３００μｍである。
＜ＳＵＳ剥がし工程Ｐ１１２＞
樹脂封止体ＭＯから母基板２１を折り曲げながら引き剥がす。これにより、樹脂封止体ＭＯの裏面（下面）から樹脂シート３および複数のリードＬＥＥのそれぞれの他部（裏面（下面、実装面））および認識用目印ＰＰの裏面（下面）を露出させる。母基板２１を引き剥がした後も、半導体チップ５の裏面には樹脂シート３が接着している。
＜レーザーマーク工程Ｐ１１３＞
図５３に示すように、レーザー１４を用いて樹脂封止体ＭＯの上面に品名などを捺印する。
＜パッケージダイシング工程Ｐ１１４＞
図５４に示すように、ダイシングテープ１５を準備する。続いて、ダイシングテープ１５の上面に、複数の半導体チップ５、複数のリードＬＥＥのそれぞれの一部（表面と、側面の一部）、および複数の導電性ワイヤ１２などを被覆した樹脂封止体ＭＯを固定する。
次に、例えばダイヤモンド微粒を貼り付けた極薄の円形刃を用いて、樹脂封止体ＭＯの裏面側から樹脂封止体ＭＯ、複数のリードＬＥＥ、および吊りリードＬＬをスクライブ領域に沿って縦、横に切断する。樹脂封止体ＭＯは半導体装置（半導体パッケージ）ＳＤ３に個片化されるが、個片化された後も半導体装置ＳＤ３はダイシングテープ１５を介して固定されているため、整列した状態を維持している。続いて、樹脂封止体ＭＯを切断する際に発生した屑などを除去するために、半導体装置ＳＤ３を洗浄する。
＜バラ落とし工程Ｐ１１５＞
図５５および図５６に示すように、ダイシングテープ１５を除去することにより、個々の半導体装置ＳＤ３に分ける。半導体装置ＳＤ３の表面には、レーザマークが印字されている。また、半導体装置ＳＤ３の裏面には、１２個のリードＬＥＥのそれぞれの裏面、および半導体チップ５の裏面に貼られた樹脂シート３が露出している。従って、半導体チップ５の裏面は、樹脂シート３に保護されている。また、半導体装置ＳＤ３の側面には、１２個のリードＬＥＥの側面の一部が樹脂封止体ＭＯから露出している。なお、樹脂シート３は樹脂封止体ＭＯと区別して視認することが難しいため、１ｐｉｎの位置認識では樹脂シート３は認識されない。
個々に分けられた複数の半導体装置ＳＤ３は、前述した半導体装置ＳＤ１と同様に、前述の図３１に示す自動部品供給装置ＡＦを用いて検査および梱包を行う。従って、複数の半導体装置ＳＤ１は、自動部品供給装置ＡＦのパーツフィーダー部ＡＦＰにバラバラの状態で投入される。
そして、前述した半導体装置ＳＤ１の製造方法と同様に、＜テスト（特性選別）工程Ｐ１１６＞および＜テーピング工程Ｐ１１７＞を経て、良品と判断された半導体装置ＳＤ３は出荷される。
このように、電解めっき法により形成したリードを採用した半導体装置ＳＤ３においても、識別用目印ＰＰにより１ｐｉｎの位置を容易に認識できることから、タブレスパッケージであってもパーツフィーダ方式の特性選別を採用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体ウエハ
１ＣＡ チップ領域
１ＳＡ 切断領域（スクライブ領域、ダイシング領域、ダイシングライン）
１ｘ 第１主面（表面）
１ｙ 第２主面（裏面）
２ 電極パッド（ボンディングパッド、表面電極）
３，３Ａ，３Ｂ 樹脂シート（接着シート、接着フィルム、封止材）
４ ダイシングテープ
５，５Ａ，５Ｂ 半導体チップ
６ 銅（Ｃｕ）生材
６ｘ 表面（上面）
６ｙ 裏面（下面）
７ レジスト膜
７Ａ レジスト膜（硬化部分）
８ 溶解液
９ ヒートステージ
９ｘ 表面（上面）
１０ フレームテープ
１１ 円筒コレット
１２ 導電性ワイヤ
１３ キャピラリ（円筒状の接続治具）
１４ レーザー
１５ ダイシングテープ
２１ 母基板
２２ レジスト膜
２３ フィルムマスク
２４ レジスト膜
２５ フィルムマスク
２６ リード用の穴
２７ ガイド用の穴
２８ 保護フィルム
２９ 外枠
ＡＦ 自動部品供給装置
ＡＦＣ テーピング部
ＡＦＰ パーツフィーダー部
ＡＦＴ 検査部
ＣＴ キャリアテープ
ＬＥ リード（外部接続端子、外部端子、端子）
ＬＥ１，ＬＥ２，ＬＥ３，ＬＥ４ リード（外部接続端子、外部端子、端子）
ＬＥ５ タブ（アイランド）
ＬＥＥ リード（外部接続端子、外部端子、端子）
ＬＥＥ１ 金（Ａｕ）膜
ＬＥＥ２ ニッケル（Ｎｉ）膜
ＬＥＥ３ 銀（Ａｇ）膜
ＬＦ１，ＬＦ２ リードフレーム
ＬＨ１ 第１保持部
ＬＨ２ 第２保持部
ＬＨ３ 第３保持部
ＬＨ４ 第４保持部
ＬＬ 吊りリード
ＭＯ 樹脂封止体（封止体）
ＭＯ１，ＭＯ２，ＭＯ３，ＭＯ４ 封止体
ＰＰ 識別用目印
ＰＲＡ 画像認識エリア
Ｓ１ 第１側面
Ｓ２ 第２側面
Ｓ３ 第３側面
Ｓ４ 第４側面
ＳＤ１，ＳＤ２，ＳＤ３ 半導体装置（半導体パッケージ）

Claims (13)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）チップ搭載領域を囲む導電性部材からなる四角形の保持枠、前記保持枠に連結保持された前記導電性部材からなる第１厚さの複数のリード、前記保持枠に連結保持された前記導電性部材からなる前記第１厚さよりも薄い第２厚さの吊りリード、および前記吊りリードに保持された前記導電性部材からなる前記第１厚さの識別用目印を有する単位フレームを複数配列したリードフレームを準備する工程；
    （ｂ）第１主面、前記第１主面に設けられた複数のチップ領域、前記複数のチップ領域のうちの互いに隣り合うチップ領域間に設けられた切断領域、および前記第１主面とは反対側の第２主面を有する半導体ウエハを準備する工程；
    （ｃ）前記半導体ウエハの前記第２主面に樹脂シートを貼り付ける工程；
    （ｄ）前記工程（ｃ）の後、前記切断領域に沿って前記半導体ウエハおよび前記樹脂シートを切断し、前記樹脂シートの一部を有する半導体チップを取得する工程；
    （ｅ）前記工程（ｄ）の後、ヒートステージの表面に配置されたフレームテープの上面に前記リードフレームを固定し、前記リードフレームを構成する前記単位フレームの前記チップ搭載領域に前記樹脂シートの前記一部を介して前記半導体チップを配置し、前記半導体チップを前記フレームテープの前記上面に固定する工程；
    （ｆ）前記工程（ｅ）の後、前記半導体チップの複数の電極パッドと前記複数のリードの表面とを複数の導電性ワイヤを介してそれぞれ電気的に接続する工程；
    （ｇ）前記工程（ｆ）の後、前記半導体チップ、前記複数の導電性ワイヤ、前記複数のリードの前記表面および側面、前記吊りリード、前記識別用目印の表面および側面、ならびに前記フレームテープの前記上面を樹脂で封止することで、封止体を形成する工程；
    （ｈ）前記工程（ｇ）の後、前記封止体から前記フレームテープを剥離し、前記封止体の裏面から前記複数のリードの裏面および前記識別用目印の裏面を露出する工程；
    （ｉ）前記工程（ｈ）の後、前記封止体、前記複数のリード、および前記吊りリードを切断し、個々の前記半導体装置を取得する工程。
  2. 請求項１記載の半導体装置の製造方法において、
    前記保持枠は、互いに離間して第１方向に延在する第１保持部と第３保持部、および互いに離間して前記第１方向と直交する第２方向に延在する第２保持部と第４保持部により構成され、
    前記第１保持部と前記第２保持部、前記第２保持部と前記第３保持部、前記第３保持部と前記第４保持部、前記第４保持部と前記第１保持部とがそれぞれ互いに連結し、
    前記吊りリードは前記第１方向に沿って延在する第１部分と、前記第２方向に沿って延在する第２部分とから構成され、前記吊りリードの前記第１部分の一端が前記第４保持部に連結し、前記吊りリードの前記第２部分の一端が前記第１保持部に連結し、前記吊りリードの前記第１部分の他端と前記吊りリードの前記第２部分の他端とが前記識別用目印を保持している。
  3. 請求項１記載の半導体装置の製造方法において、
    前記保持枠は、互いに離間して第１方向に延在する第１保持部と第３保持部、および互いに離間して前記第１方向と直交する第２方向に延在する第２保持部と第４保持部により構成され、
    前記第１保持部と前記第２保持部、前記第２保持部と前記第３保持部、前記第３保持部と前記第４保持部、前記第４保持部と前記第１保持部とがそれぞれ互いに連結し、
    前記吊りリードの一端が前記第１保持部に連結し、前記吊りリードの他端が前記識別用目印を保持している。
  4. 請求項１記載の半導体装置の製造方法において、
    前記封止体の前記裏面から露出する前記識別用目印の前記裏面の平面視における形状は、円形または四角形である。
  5. 請求項１記載の半導体装置の製造方法において、
    前記導電性部材は銅であり、前記複数のリードの前記裏面および前記識別用目印の前記裏面にはパラジウム膜が形成されている。
  6. 請求項１記載の半導体装置の製造方法において、
    前記工程（ａ）は、さらに以下の工程を含む：
    （ａ１）表面、および前記表面と反対側の裏面を有する前記導電性部材を準備する工程；
    （ａ２）前記導電性部材の前記表面に第１レジスト膜を塗布し、前記導電性部材の前記裏面に第２レジスト膜を塗布する工程；
    （ａ３）前記第１レジスト膜の一部領域および前記第２レジスト膜の一部領域にそれぞれ露光光を照射して、前記第１レジスト膜の前記一部領域および前記第２レジスト膜の前記一部領域を硬化させる工程；
    （ａ４）前記第１レジスト膜および前記第２レジスト膜に現像処理を施して、前記第１レジスト膜の前記一部領域および前記第２レジスト膜の前記一部領域を前記導電性部材の前記表面および前記裏面にそれぞれ残す工程；
    （ａ５）前記第１レジスト膜の前記一部領域および前記第２レジスト膜の前記一部領域をマスクとして前記導電性部材をエッチングし、前記導電性部材を加工する工程；
    （ａ６）前記第１レジスト膜の前記一部領域および前記第２レジスト膜の一部領域を除去する工程、
    ここで、前記導電性部材の前記表面側から透視したときに、前記第１レジスト膜の前記一部領域が覆う領域は前記第２レジスト膜の前記一部領域が覆う領域よりも広いが、前記第２レジスト膜の前記一部領域が覆う領域は全て前記第１レジスト膜の前記一部領域が覆う領域と重なる。
  7. 請求項６記載の半導体装置の製造方法において、
    前記工程（ａ５）では、前記導電性部材の前記表面側から透視したときに、前記第１レジスト膜の前記一部領域と前記第２レジスト膜の前記一部領域とが重なって形成されている領域では、前記導電性部材はエッチングされず、
    前記導電性部材の前記表面側から透視したときに、前記第１レジスト膜の前記一部領域は形成されているが、前記第２レジスト膜の前記一部領域は形成されていない領域では、前記導電性部材は前記表面側に一部を残して、前記裏面側から厚さ方向にエッチングされる。
  8. 請求項６記載の半導体装置の製造方法において、
    前記工程（ａ５）では、前記識別用目印が形成される領域では、前記導電性部材の前記表面側から透視したときに、前記第１レジスト膜の前記一部領域と前記第２レジスト膜の前記一部領域とが重なって形成されており、前記導電性部材はエッチングされず、
    前記吊りリードが形成される領域では、前記導電性部材の前記表面側から透視したときに、前記第１レジスト膜の前記一部領域は形成されているが、前記第２レジスト膜の前記一部領域は形成されておらず、前記導電性部材は前記表面側に一部を残して、前記裏面側から厚さ方向にエッチングされる。
  9. 請求項８記載の半導体装置の製造方法において、
    前記識別用目印の前記第１厚さは、前記吊りリードの前記第２厚さの半分である。
  10. 樹脂封止された半導体装置であって、
    前記半導体装置は、
    半導体チップと、
    前記半導体チップの周囲に設けられた導電性部材からなる複数のリードと、
    前記半導体チップの複数の電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数の導電性ワイヤと、
    前記複数のリードのうち１個のリードの傍に設けられた前記導電性部材からなる識別用目印と、
    前記識別用目印に連結する吊りリードと、
    前記半導体チップ、前記複数のリードの表面および側面の一部、前記複数の導電性ワイヤ、前記識別用目印の表面および側面、ならびに前記吊りリードの表面、裏面、および側面の一部を樹脂により封止する封止体と、
    を有し、
    前記封止体の裏面に、前記複数のリードの裏面および前記識別用目印の裏面が露出している。
  11. 請求項１０記載の半導体装置において、
    前記封止体の側面に、前記吊りリードの前記側面の他部が露出している。
  12. 請求項１０記載の半導体装置において、
    前記導電性部材は銅であり、前記封止体の前記裏面から露出する前記複数のリードの前記裏面および前記識別用目印の前記裏面にはパラジウム膜が形成されている。
  13. 請求項１０記載の半導体装置において、
    前記複数のリードのインデックスを前記識別用目印によって認識する。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085487A (ja) * 2016-11-25 2018-05-31 マクセルホールディングス株式会社 半導体装置の製造方法および半導体装置
JP2020004991A (ja) * 2019-08-26 2020-01-09 マクセルホールディングス株式会社 半導体装置用基板及びその製造方法、半導体装置
TWI692069B (zh) * 2015-07-07 2020-04-21 日商青井電子股份有限公司 半導體裝置及半導體裝置之製造方法
JP2020123641A (ja) * 2019-01-30 2020-08-13 新日本無線株式会社 半導体装置およびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6526463B2 (ja) * 2015-03-31 2019-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017045944A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
CN106653955B (zh) * 2015-11-02 2019-02-01 上海博恩世通光电股份有限公司 一种识别芯片及其制作方法
CN105489542B (zh) * 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
JP6961337B2 (ja) * 2016-11-25 2021-11-05 ルネサスエレクトロニクス株式会社 半導体装置
US10629519B2 (en) * 2016-11-29 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
JP2018164056A (ja) * 2017-03-27 2018-10-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device
CN108183091A (zh) * 2017-12-28 2018-06-19 江苏长电科技股份有限公司 一种封装结构及其工艺方法
CN110473857A (zh) * 2018-05-10 2019-11-19 Oppo广东移动通信有限公司 半导体元件、贴片机及贴片系统
CN112768368A (zh) * 2021-02-26 2021-05-07 艾极倍特(上海)半导体设备有限公司 一种半导体大功率器件封装设备的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001035460A1 (fr) * 1999-11-10 2001-05-17 Hitachi Chemical Co., Ltd. Film adhesif pour semi-conducteur, grille de connexion et dispositif semi-conducteur comportant une telle grille et procede de fabrication dudit dispositif semi-conducteur
JP2002231871A (ja) * 2001-02-06 2002-08-16 Toppan Printing Co Ltd リードフレームの製造方法及びリードフレーム
JP2005294443A (ja) * 2004-03-31 2005-10-20 Sony Corp 半導体装置及びその製造方法
JP2008153710A (ja) * 2008-03-17 2008-07-03 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2010080914A (ja) * 2008-08-29 2010-04-08 Sanyo Electric Co Ltd 樹脂封止型半導体装置とその製造方法、リードフレーム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833965B2 (ja) * 1993-07-27 1998-12-09 日本電気株式会社 Ｉｃリード用パッド
JPH11103005A (ja) * 1997-09-29 1999-04-13 Hitachi Cable Ltd リードフレームの製造方法
KR100607926B1 (ko) * 1999-04-13 2006-08-03 삼성전자주식회사 휴대용단말기의 전력제어장치
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001358276A (ja) * 2000-06-12 2001-12-26 Mitsui High Tec Inc 半導体装置およびリードフレーム
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
JP2002226796A (ja) * 2001-01-29 2002-08-14 Hitachi Chem Co Ltd ウェハ貼着用粘着シート及び半導体装置
JP4095827B2 (ja) * 2002-05-10 2008-06-04 株式会社ルネサステクノロジ 半導体装置
TWI520269B (zh) * 2002-12-03 2016-02-01 Hamamatsu Photonics Kk Cutting method of semiconductor substrate
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
JP4373122B2 (ja) 2003-04-28 2009-11-25 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法
JP2006287073A (ja) * 2005-04-04 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4624170B2 (ja) * 2005-04-25 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007165740A (ja) * 2005-12-16 2007-06-28 Hitachi Ulsi Systems Co Ltd 半導体装置の製造方法
JP2006229263A (ja) 2006-06-05 2006-08-31 Renesas Technology Corp 半導体装置
KR101166615B1 (ko) * 2007-04-06 2012-07-18 히다치 가세고교 가부시끼가이샤 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법
JP5034670B2 (ja) 2007-05-16 2012-09-26 株式会社デンソー モールドパッケージ
JP2009188423A (ja) * 2009-04-16 2009-08-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2011091145A (ja) 2009-10-21 2011-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5798834B2 (ja) * 2011-08-08 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001035460A1 (fr) * 1999-11-10 2001-05-17 Hitachi Chemical Co., Ltd. Film adhesif pour semi-conducteur, grille de connexion et dispositif semi-conducteur comportant une telle grille et procede de fabrication dudit dispositif semi-conducteur
JP2002231871A (ja) * 2001-02-06 2002-08-16 Toppan Printing Co Ltd リードフレームの製造方法及びリードフレーム
JP2005294443A (ja) * 2004-03-31 2005-10-20 Sony Corp 半導体装置及びその製造方法
JP2008153710A (ja) * 2008-03-17 2008-07-03 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2010080914A (ja) * 2008-08-29 2010-04-08 Sanyo Electric Co Ltd 樹脂封止型半導体装置とその製造方法、リードフレーム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692069B (zh) * 2015-07-07 2020-04-21 日商青井電子股份有限公司 半導體裝置及半導體裝置之製造方法
US10854560B2 (en) 2015-07-07 2020-12-01 Aoi Electronics Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US10854557B2 (en) 2015-07-07 2020-12-01 Aoi Electronics Co., Ltd. Semiconductor device packaging with metallic shielding layer
JP2018085487A (ja) * 2016-11-25 2018-05-31 マクセルホールディングス株式会社 半導体装置の製造方法および半導体装置
JP2020123641A (ja) * 2019-01-30 2020-08-13 新日本無線株式会社 半導体装置およびその製造方法
JP7243016B2 (ja) 2019-01-30 2023-03-22 日清紡マイクロデバイス株式会社 半導体装置およびその製造方法
JP2020004991A (ja) * 2019-08-26 2020-01-09 マクセルホールディングス株式会社 半導体装置用基板及びその製造方法、半導体装置

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