JP6526463B2 - 半導体装置の製造方法 - Google Patents
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
以下の実施の形態で説明する技術は、半導体チップを封止する封止体から、複数のリードが突出する、半導体装置に広く適用することができる。本実施の形態では、一例として、平面視において四角形を成す封止体が有する四辺のそれぞれからリードが突出する、QFP(Quad Flat Package)型の半導体装置に適用した実施態様について説明する。
まず、本実施の形態の半導体装置PKG1の構成の概要について、図1〜図4を用いて説明する。図1は本実施の形態の半導体装置の上面図である。また、図2は、図1のA−A線に沿った断面図である。また、図3は、図1に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。また、図4は、図2に示す半導体装置を実装基板上に実装した状態を示す拡大断面図である。
次に、図1〜図4を用いて説明した半導体装置PKG1の製造方法について、図5に示すフロー図を用いて説明する。図5は、図1〜図4を用いて説明した半導体装置の組立工程のフローを示す説明図である。
図5に示す基材準備工程では、図6に示すリードフレームLFを準備する。図6は、図5に示す基材準備工程で準備するリードフレームを示す平面図である。また、図7は、図6に示すデバイス領域の一個分を拡大して示す拡大平面図である。
次に、図5に示すダイボンド工程(半導体チップ搭載工程)では、図8に示すように、ダイパッドDPに半導体チップCPを搭載する。図8は、図7に示すリードフレームのダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。
次に、図5に示すワイヤボンド工程では、図9に示すように、半導体チップCPの表面CPtに形成された複数のパッドPDと、半導体チップCPの周囲に配置された複数のリードLDとを、複数のワイヤ(導電性部材)BWを介して、それぞれ電気的に接続する。図9は、図8に示す半導体チップと複数のリードとを、ワイヤを介して電気的に接続した状態を示す拡大平面図である。
次に、図5に示す封止工程では、図9に示す半導体チップCP、複数のワイヤBW、および複数のリードLDのそれぞれのインナリード部ILDを樹脂により封止し、図10に示す封止体MRを形成する。図10は、図9に示す複数のデバイス領域のそれぞれに半導体チップを封止する封止体を形成した状態を示す拡大平面図である。
次に、図5に示すめっき工程では、図10に示す複数のリードLDの露出面に金属膜MC(図2参照)をめっき法により形成する。本工程で形成する金属膜MCは、図4に例示するように、半導体装置PKG1を実装基板MB1に実装する際に、複数のリードLDのそれぞれと、実装基板側の複数の端子TMとを、それぞれ電気的に接続する半田材SDが、リードLDに濡れ易くするために形成される。
次に、図5に示すリードカット工程では、図11に示すように、複数のリードLDのそれぞれのアウタリード部OLDを切断し、リードフレームLFから複数のリードLDのそれぞれを切り離す。また、本実施の形態では、リードLDを切断した後、複数のリードLDを成形し、図2に示すような曲げ加工を施す。図11は、図10に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。
次に、図5に示す個片化工程では、図12に示すように、複数の吊りリードHLをそれぞれ切断して、複数のデバイス領域LFaのそれぞれにおいて半導体パッケージを分離する。図12は、図11に示す吊りリードを切断して、デバイス領域毎に個片化した状態を示す拡大平面図である。
次に、図5に示す封止工程の詳細について説明する。上記したように、本実施の形態の封止工程では、キャビティCBT(図13参照)により形成される空間内に樹脂MRp(図17参照)を供給した後、樹脂MRpを硬化させることにより封止体MR(図10参照)を形成する、トランスファモールド方式を採用する。そこで、本実施の形態の封止工程では、まず、図13および図14に示す成形金型を準備する(成形金型準備工程)。図13は、図5に示す封止工程で使用する成形金型の内側面(成形面)の例を示す拡大平面図である。また、図14は、図13のA−A線に沿った拡大断面図、図15は、図13のB−B線に沿った拡大断面図である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
BW ワイヤ(導電性部材)
CBT キャビティ(凹部)
CP 半導体チップ
CPb 裏面
CPt 表面(主面)
DB ダイボンド材(接着材)
DGH ディゲートホール(貫通孔、開口部)
DM1 ダム部
DP ダイパッド
DPt 上面(チップ搭載面)
DRC1 方向(第1方向)
DRC2 方向(第2方向)
HL 吊りリード
HL2 引出部分
ILD インナリード部
LD、LD1、LD2、LD3、LD4 リード
LDt 上面
LF、LF2、LF3、LFh、LFh2 リードフレーム
LFa デバイス領域
LFb 下面
LFf 枠部
LFt 上面
MB1 実装基板
MC 金属膜(外装めっき膜)
MD 成形金型
MD1 上型(第1金型)
MD2 下型(第2金型)
MDc クランプ部
MDc1、MDc2 クランプ面(金型面、押し付け面、面)
MDg ゲート部
MDv ベント部
MR 封止体(樹脂体、封止部)
MRb 下面(裏面、被実装面)
MRc 角部
MRg ゲート樹脂
MRp 樹脂
MRs 側面
MRt 上面
MRv ベント樹脂
OLD アウタリード部
OSP オフセット部
Pd パラジウム
PD パッド(ボンディングパッド)
PKG1 半導体装置
S1、S2、S3、S4 辺(主辺)
SD 半田材
TB タイバー
TM 端子
VDv ベント部
VTh、VTh1、VTh2、VTh3、VTh4、VTh5、VTh6 貫通孔(開口部)
WBR ボンディング部
WDTh (開口幅)
WDTv 溝幅(長さ)
WDTh1、WDTh2、WDTh3、WDTh4、WDTh6 長さ(開口幅)
Claims (14)
- (a)半導体チップが搭載されたチップ搭載部と、前記半導体チップの主面に形成された複数の電極パッドと複数のワイヤを介して電気的に接続された複数のリードと、を備えるリードフレームを準備する工程と、
(b)前記半導体チップを樹脂により封止し、封止体を形成する工程と、を有し、
前記(b)工程は、
(b1)キャビティ、前記キャビティに連通するゲート部、および前記キャビティを介して前記ゲート部の反対側に前記キャビティに連通するように設けられ、第1方向に延びるベント部、を有する成形金型を準備する工程と、
(b2)前記成形金型の前記キャビティ内に前記半導体チップが位置するように、前記成形金型を構成する第1金型と第2金型の間に前記リードフレームを配置し、前記リードフレームを前記第1金型と前記第2金型とでクランプする工程と、
(b3)前記(b2)工程の後、前記キャビティ内に前記樹脂を供給する工程と、
(b4)前記(b3)工程の後、前記第1金型と前記第2金型とを引き離し、前記リードフレームを前記成形金型から取り出す工程と、を有し、
前記リードフレームは、前記(b2)工程で前記キャビティと重なる位置に設けられる第1貫通孔、および前記チップ搭載部を基準にして前記第1貫通孔よりも外側に、前記第1貫通孔と分離して設けられ、前記(b2)工程で前記ベント部と重なる位置に設けられる第2貫通孔、を有し、
前記第1方向に交差する第2方向において、前記第2貫通孔の長さは、前記ベント部の長さよりも大きい、半導体装置の製造方法。 - 請求項1において、
前記リードフレームは、前記(b2)工程で前記ベント部と重なる位置で、かつ、前記チップ搭載部を基準にして前記第1貫通孔よりも外側に、互いに分離した複数の前記第2貫通孔を有する、半導体装置の製造方法。 - 請求項2において、
前記複数の第2貫通孔のそれぞれの前記第1方向の長さは、前記複数の第2貫通孔のそれぞれの前記第2方向の長さよりも小さい、半導体装置の製造方法。 - 請求項1において、
前記第2貫通孔の前記第2方向の長さは、前記第2貫通孔の前記第1方向の長さよりも大きい、半導体装置の製造方法。 - 請求項4において、
前記第2方向において、前記第2貫通孔の長さは、前記ベント部の長さの3倍以下である、半導体装置の製造方法。 - 請求項1において、
前記リードフレームは、前記第1貫通孔と前記第2貫通孔との間に設けられた第3貫通孔を有し、
前記第2方向において、前記第3貫通孔の長さは、前記第2貫通孔の長さよりも小さい、半導体装置の製造方法。 - 請求項6において、
前記リードフレームは、前記チップ搭載部を基準にして前記第2貫通孔よりも外側に設けられた第4貫通孔を有し、
前記第2方向において、前記第4貫通孔の長さは、前記ベント部の長さよりも大きい、半導体装置の製造方法。 - 請求項7において、
前記第2貫通孔の前記第1方向の長さは、前記第2貫通孔の前記第2方向の長さよりも小さく、
前記第4貫通孔の前記第1方向の長さは、前記第4貫通孔の前記第2方向の長さよりも小さい、半導体装置の製造方法。 - 請求項7において、
前記リードフレームは、前記チップ搭載部を基準にして前記第4貫通孔よりも外側に設けられた第5貫通孔を有し、
前記第2方向において、前記第5貫通孔の長さは、前記第2貫通孔の長さよりも小さい、半導体装置の製造方法。 - 請求項1において、
前記キャビティは、平面視において四角形を成し、
前記ゲート部は、前記キャビティが有する四つの角部のうちの、第1角部に接続され、
前記ベント部は、前記第1角部の対角に位置する第2角部に接続される、半導体装置の製造方法。 - 請求項1において、
前記キャビティは、平面視において四角形を成し、
前記ゲート部は、前記キャビティが有する四つの角部のうちの、第1角部に接続され、
前記キャビティが有する四つの角部のうちの、前記第1角部以外の第2角部、第3角部、および第4角部のそれぞれに前記ベント部が接続される、半導体装置の製造方法。 - (a)半導体チップが搭載されたチップ搭載部と、前記半導体チップの主面に形成された複数の電極パッドと複数のワイヤを介して電気的に接続された複数のリードと、を備えるリードフレームを準備する工程と、
(b)前記半導体チップを樹脂により封止し、封止体を形成する工程と、を有し、
前記(b)工程は、
(b1)キャビティ、前記キャビティに連通するゲート部、および前記キャビティを介して前記ゲート部の反対側に前記キャビティに連通するように設けられ、第1方向に延びるベント部、を有する成形金型を準備する工程と、
(b2)前記成形金型の前記キャビティ内に前記半導体チップが位置するように、前記成形金型を構成する第1金型と第2金型の間に前記リードフレームを配置し、前記リードフレームを前記第1金型と前記第2金型とでクランプする工程と、
(b3)前記(b2)工程の後、前記キャビティ内に前記樹脂を供給する工程と、
(b4)前記(b3)工程の後、前記第1金型と前記第2金型とを引き離し、前記リードフレームを前記成形金型から取り出す工程と、を有し、
前記リードフレームは、
前記(b2)工程で前記キャビティと重なる位置に設けられる第1貫通孔と、
前記チップ搭載部を基準にして前記第1貫通孔よりも外側に前記第1貫通孔と分離して設けられ、前記(b2)工程で前記ベント部と重なる位置に設けられる第2貫通孔と、
前記第1貫通孔と前記第2貫通孔との間に設けられ、前記(b3)工程で樹脂の流れを堰き止めるダム部と、
を有し、
前記第1方向に交差する第2方向において、前記第2貫通孔の長さは、前記第1貫通孔の長さよりも大きく、
前記第2貫通孔の前記第2方向の長さは、前記第2貫通孔の前記第1方向の長さよりも大きい、半導体装置の製造方法。 - 請求項12において、
前記リードフレームは、前記チップ搭載部を基準にして前記第2貫通孔よりも外側に前記第2貫通孔と分離して設けられた第3貫通孔を有し、
前記第1方向に交差する第2方向において、前記第3貫通孔の長さは、前記第1貫通孔の長さよりも大きく、
前記第3貫通孔の前記第2方向の長さは、前記第3貫通孔の前記第1方向の長さよりも大きい、半導体装置の製造方法。 - 請求項12において、前記複数のワイヤは、金製であり、かつ、線径が20μm以下である、半導体装置の製造方法。
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