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JP2013033917A - 半導体装置 - Google Patents

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JP2013033917A
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semiconductor
semiconductor device
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bypass capacitor
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晋也 櫻井
Akira Yamada
山田　　明
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Abstract

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。
【選択図】図５

Description

本発明は、埋込絶縁膜を有するＳＯＩ（Silicon on insulator）構造の導体基板（以下、ＳＯＩ基板という）もしくはシリコン等からなる半導体基板に対してエピタキシャル層を成長させたエピ基板に対して、例えば低電位基準回路、高電位基準回路などを構成する半導体素子が設けられた半導体装置に関するものである。
従来、例えば特許文献１、２に、埋込絶縁膜を有するＳＯＩ基板の活性層に対して、低電位基準回路や高電位基準回路を設けた構造の半導体装置が開示されている。この半導体装置は、例えばモータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる。
従来では、インバータの駆動には、図１３に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト素子１０５ａ、１０５ｂおよび制御回路１０６が備えられたＨＶＩＣ（High Voltage Integrated Circuit）が用いられている。このＨＶＩＣでは、レベルシフト素子１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣでは、インバータの小型化のために１チップ化が進められている。さらに、ＩＧＢＴと還流ダイオードまで１チップ内に備えた１チップインバータ化も進められている。
しかしながら、このように１チップ化したＨＶＩＣでは、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴを駆動するための出力部の電位を高電位側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
特開２００６−０９３２２９号公報 特開２００９−１４７１１９号公報
上述した素子分離手法の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図１４は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位から埋込酸化膜を介して支持基板に流れたのち、再び埋込酸化膜を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
このような回路の誤作動の問題は、埋込酸化膜を厚くして寄生容量を低減したり、支持基板側の不純物濃度を下げて高抵抗にして変位電流の伝播を低減することで抑制可能である。しかしながら、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
そこで、本出願人は、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制し、回路誤動作を防止できる構造として、半導体素子と半導体素子の周囲を囲むトレンチ分離構造との間にｎ型ガードリングを備え、かつ、半導体素子をｎ型ガードリングと異なる導電型であるｐ型ウェル内に形成する構造について出願している（特願２０１０−１０８５２９）。
このように、ｎ型ガードリングを備えることにより、低インピーダンスな電流経路を構成しているため、埋込酸化膜による寄生容量を起因とした変位電流をｎ型ガードリングに接続される端子（以下、ガードリング端子という）から容易に引き抜くことが可能になる。また、半導体素子をｐ型ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。したがって、変位電流が素子領域に流れ込むことによる回路の誤作動を防止することが可能となる。
上記の構造を採用する場合、ガードリング端子を回路内最高電位に接続するために、例えば外部電源に接続することになる。このため、上記の構造とすることで、変位電流による回路誤動作については防止できるものの、ガードリング端子に接続されている外部電源にノイズが乗った場合、半導体素子内部に電流が流れ込み、アナログ回路などが誤動作するという問題が発生し得る。
このような問題を解決するためには、次のような回路構成を採用することが考えられる。図１５は、ｐチャネル型ＭＯＳＦＥＴに対して回路誤動作を防止する構成を採用したときの図である。この図に示すように、ＤＣ−ＤＣ電源などの外部電源１１０から抵抗１１１を介して定電圧を生成するためのレギュレータ１１２とガードリング端子１１３に電源電圧が印加されるようにし、レギュレータ１１２やガードリング端子１１３に対して並列的にバイパスコンデンサ１１４を接続する。そして、レギュレータ１１２を介してコレクタ端子１１５にレギュレータ１１２が生成する電圧（例えば５Ｖ）を印加すると共に、ガードリング端子１１３に外部電源１１０の電圧（例えば１５Ｖ）を印加する。このような回路構成とすることにより、抵抗１１１とバイパスコンデンサ１１４とによるＲＣ回路により、外部電源１１０にノイズが乗っても、ＲＣ回路の時定数に応じてノイズを抑制できるため、回路誤動作を防止することが可能となる。
しかし、電源供給ラインには大きな電流が流れ、電圧ドロップを起こすので抵抗１１１を大きな抵抗値のものにすることができない。このため、大容量のバイパスコンデンサ１１４が必要になり、バイパスコンデンサ１１４を外付けのディスクリート部品で構成するなどによって対策しなければならなくなり、部品点数の増加ひいてはコスト増大を招くという問題がある。
なお、ここでは、ＳＯＩ基板を用いる場合に埋込絶縁膜にて構成される寄生容量を要因とする変位電流について説明した。しかしながら、第１導電型の基板上に該基板とは異なる第２導電型の半導体層をエピタキシャル成長させたエピ基板でも、基板と半導体層とのＰＮ接合によって構成される接合容量について、変位電流が発生するという問題が発生し得る。
本発明は上記点に鑑みて、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、ＲＣ回路により外部電源にノイズが乗ったときの回路誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、半導体素子（３２、４２、４３）を形成した半導体基板に対して、半導体素子の外周全体または外周の一部にガードリング（３２ｃ、４２ｃ、４３ｃ）を形成した構造において、電源（６１）が発生する電圧に基づいて半導体素子に対して第１定電圧（ＶＣ）を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子（６０）に対して第２定電圧（ＧＲ）を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインにカードリングに並列にバイパスコンデンサ（６４）が備えられていると共に、ガードリング端子固定ラインにおける電源からバイパスコンデンサ間に抵抗（６３）が備えられていることを特徴としている。
このように、半導体素子の外周全体または外周の一部にガードリングを備えることで、埋込絶縁膜による寄生容量もしくは接合容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。また、電源から電源供給ラインとガードリング端子固定ラインとを分岐させ、分岐したガードリング端子固定ラインに抵抗およびバイパスコンデンサを備え、ガードリング端子の電位が抵抗とバイパスコンデンサの間の電位に固定されるようにしている。このため、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。したがって、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。
よって、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、ＲＣ回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置とすることができる。
請求項２に記載の発明では、電源供給ラインにおける電源から半導体素子の間よりもガードリング端子固定ラインにおける電源からバイパスコンデンサ間の方が抵抗によって抵抗値が高くされていることを特徴としている。
このように、抵抗値を大きくすることで、バイパスコンデンサの容量を小さくすることができる。
具体的には、請求項３に記載の発明では、ＳＯＩ基板（２）の活性層（２ｃ）に対して半導体素子（３２、４２、４３）を形成すると共に、該半導体素子を絶縁分離領域（３）によって囲んだ構造において、活性層内に、活性層とは異なる導電型の第１導電型の第１ウェル（３２ｄ、４２ｄ、４３ｄ）を有し、半導体素子は、第１ウェル内に形成されており、第１ウェルの外周全体または外周の一部に、かつ、活性層よりも導電率が高く形成されたガードリング（３２ｃ、４２ｃ、４３ｃ）を有すると共に、電源（６１）が発生する電圧に基づいて半導体素子に対して第１定電圧（ＶＣ）を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子（６０）に対して第２定電圧（ＧＲ）を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインに抵抗（６３）およびバイパスコンデンサ（６４）が備えられ、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されることを特徴としている。
このように、活性層よりも導電率が高いガードリングを備え、さらに、半導体素子を第１ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。また、電源から電源供給ラインとガードリング端子固定ラインとを分岐させ、分岐したガードリング端子固定ラインに抵抗およびバイパスコンデンサを備え、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されるようにしている。このため、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。したがって、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。
よって、寄生容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、ＲＣ回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置とすることができる。
また、請求項４に記載の発明では、第１導電型の第１半導体層と、第１半導体層上に形成される第２導電型の第２半導体層から構成される基板を用いて、第２半導体層（２ｅ）に対して半導体素子（３２、４２、４３）を形成すると共に、該半導体素子を絶縁分離領域（３）によって囲んだ構造において、第２半導体層内に、該第２半導体層とは異なる導電型である第１導電型の第１ウェル（３２ｄ、４２ｄ、４３ｄ）を有し、半導体素子は、第１ウェル内に形成され、第１ウェルの外周全体または外周の一部に、かつ、第２半導体層よりも導電率が高く形成されたガードリング（３２ｃ、４２ｃ、４３ｃ）を有すると共に、電源（６１）が発生する電圧に基づいて半導体素子に対して第１定電圧（ＶＣ）を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子（６０）に対して第２定電圧（ＧＲ）を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインに抵抗（６３）およびバイパスコンデンサ（６４）が備えられ、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されることを特徴としている。
このように、第１導電型の基板上に第２導電型の半導体層を形成した半導体基板を用いる場合においても、請求項３に記載の場合と同様に、接合容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。また、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできるため、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。したがって、請求項３と同様の効果を得ることができる。
請求項５に記載の発明では、半導体素子を囲むように半導体層に形成したトレンチ内に絶縁膜を配置することで半導体素子が形成される素子形成領域を形成し、該素子形成領域を該素子形成領域の外部から絶縁分離するトレンチ分離構造（３）を備え、該トレンチ分離構造によってバイパスコンデンサが構成されていることを特徴としている。
このように、トレンチ分離構造によってバイパスコンデンサを構成することもできる。このような構成とすれば、半導体装置を構成するＩＣチップ内部にバイパスコンデンサを構成することも可能となる。
この場合、例えば、請求項６に記載したように、トレンチ分離構造を少なくとも２重構造で形成し、半導体層のうちトレンチ分離構造の間に配置される部分の表面に第１コンタクト領域（６６）を備え、抵抗からガードリング端子、ガードリング、トレンチ分離構造にて構成されるバイパスコンデンサ、半導体層のうちトレンチ分離構造の間に配置される部分、第１コンタクト領域を順に通じる経路を含んでガードリング端子固定ラインが構成されるようにすることができる。
請求項７に記載の発明では、トレンチ分離構造は、多重構造で構成されており、バイパスコンデンサは、多重構造とされた該トレンチ分離構造が並列接続された構造とされていることを特徴としている。
このように、バイパスコンデンサを複数個のトレンチ分離構造によって構成し、各トレンチ分離構造を並列接続する回路構成とすることで、バイパスコンデンサの容量値をより大きくすることができる。
請求項８に記載の発明では、トレンチ分離構造は、トレンチ側面に形成された酸化膜（３ａ）と該酸化膜（３ａ）よりも誘電率の高い高誘電率膜（３ｂ）とを絶縁膜として用いて、トレンチ内を埋め込んだ構造とされていることを特徴としている。
このようなトレンチ分離構造によってバイパスコンデンサを構成すれば、よりバイパスコンデンサの容量値を大きくすることが可能となる。
請求項９に記載の発明では、トレンチ分離構造は、絶縁膜としてトレンチの両側面に形成された酸化膜（３ａ）と、該酸化膜（３ａ）の表面に配置されたＰｏｌｙ−Ｓｉ（３ｃ）とを有し、酸化膜およびＰｏｌｙ−Ｓｉによってトレンチ内が埋め込まれた構造とされており、Ｐｏｌｙ−Ｓｉの表面に第２コンタクト領域（６７）が形成され、該第２コンタクト領域を通じた経路でガードリング端子固定ラインが構成され、トレンチの両側面に形成された酸化膜によって２つの容量を構成することでバイパスコンデンサが構成されていることを特徴としている。
このように、トレンチ分離構造に含まれるトレンチ両側面の酸化膜を容量とすることで二つの容量を構成することができ、それを用いてバイパスコンデンサを構成するようにしても良い。このようにすれば、トレンチ分離構造３によって１つの容量を構成する場合と同面積でも、より大きな容量値を得ることが可能となる。
なお、トレンチ分離構造については、請求項１０に記載したように、例えば、上面形状が四角形、八角形および円形などとすることができる。八角形や円形とすれば、トレンチ分離構造を角部の角度をより鈍角にした形状や、角部を失くした形状にできるため、電界集中を緩和することが可能となり、トレンチ分離構造の絶縁破壊を抑制することが可能となる。
また、請求項１１に記載したように、ポリシリコンキャパシタ、もしくはメタルキャパシタによってバイパスコンデンサを構成することもでき、その場合にも、請求項１２に記載したように、ポリシリコン間もしくはメタル間に配置された絶縁膜が酸化膜よりも誘電率の高い高誘電率膜によって構成されるようにすることができる。
このようなバイパスコンデンサについては、複数の半導体素子に対して共通のものとして備えられるようにしても良いが、請求項１３に記載したように、半導体素子毎に個々に備えられるようにすることもできる。
また、抵抗についても、請求項１４に記載したように、配線抵抗と積層した薄膜抵抗もしくは拡散抵抗のいずれか１つもしくはいずれか複数の組み合わせによって構成されていることができる。
請求項１５に記載の発明では、ガードリング（３２ｃ、４２ｃ、４３ｃ）は、第１ウェルよりも深く形成されていることを特徴としている。このように、ガードリング（３２ｃ、４２ｃ、４３ｃ）については第１ウェルよりも深くなるように形成することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。 図１に示す半導体装置のＡ−Ａ’断面図である。 図１に示す半導体装置のＢ−Ｂ’断面図である。 図１に示す半導体装置のＣ−Ｃ’断面図である。 （ａ）は、高耐圧ＭＯＳＦＥＴ３２の上面レイアウト図、（ｂ）は、ｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図、（ｃ）は、キャパシタ４３の上面レイアウト図である。 ｐチャネル型ＭＯＳＦＥＴ４２の回路構成を示した図である。 図４に示した回路構成とする場合の素子との具体的な接続形態を示した図である。 本発明の第２実施形態にかかる半導体装置１を示した図であり、（ａ）は回路構成を示した断面図、（ｂ）は上面レイアウト図である。 第２実施形態の変形例で説明する半導体装置１を示した図であり、（ａ）は回路構成を示した断面図、（ｂ）は上面レイアウト図である。 本発明の第３実施形態にかかる半導体装置１を示した図であり、（ａ）は回路構成を示した断面図、（ｂ）は上面レイアウト図である。 本発明の第４実施形態にかかる半導体装置１を示した図であり、（ａ）は回路構成を示した断面図、（ｂ）は上面レイアウト図である。 他の実施形態で説明するｐチャネル型ＭＯＳＦＥＴ４２の回路構成を示した図である。 半導体基板としてエピ基板を用いた場合の半導体装置の断面図である。 他の実施形態で説明するｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。 ＨＶＩＣを用いたインバータ駆動回路の模式図である。 変位電流が発生する様子を示したＨＶＩＣの断面図である。 ｐチャネル型ＭＯＳＦＥＴに対して回路誤動作を防止する回路構成を採用したときの図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、半導体装置として、モータ等を駆動するためのインバータドライバＩＣが１チップ上に構成された場合を例に挙げて説明する。
図１は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図２−ａ〜図２−ｃは、それぞれ、図１に示す半導体装置のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面に相当する断面図である。
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図２の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
図１に示した本実施形態の半導体装置１は、図示しない三相モータを駆動するためのインバータ回路を構成するものである。この半導体装置１は、直列接続した上下アームが三相分並列接続されると共に、三相分の上下アーム、つまり６個分のアームを制御する回路が備えられた構成とされている。三相分の上アームと三相分の下アームは、交互にレイアウトされ、本実施形態では図１の紙面左から順に上アームと下アームが交互に配置されている。
具体的には、半導体装置１には、第１〜第６還流ダイオード１１ａ〜１１ｆ、第１〜第６ＩＧＢＴ２１ａ〜２１ｆ、第１〜第６ドライバ３１ａ〜３１ｆ、第１〜第６論理回路４１ａ〜４１ｆおよび制御回路５０が備えられている。そして、制御回路５０によって各構成要素に備えられる半導体素子を制御することで、上アームと下アームとの中間電位を三相モータのＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加し、三相モータを駆動する。
上アームと下アームに備えられる各構成要素は基本的には同じであるが、上アームに備えられる第１〜第３ドライバ３１ａ〜３１ｃおよび第１〜第３論理回路４１ａ〜４１ｃは、高電位を基準として作動する高電位基準回路部ＨＶを構成し、下アームに備えられる第４〜第６ドライバ３１ｄ〜３１ｆおよび第４〜第６論理回路４１ｄ〜４１ｆは、低電位を基準として作動する低電位基準回路部ＬＶを構成している。これらに関しては、基準とする電位が大きく異なっているため、基準とする電位をシフトすることが必要となる。このため、各上下アームの間には、第１〜第３レベルシフト素子５１ａ〜５１ｃが備えられている。
図２−ａ〜図２−ｃに示されるように、半導体装置１は、ＳＯＩ基板２を用いて形成されている。ＳＯＩ基板２は、シリコン基板などで構成された支持基板２ａの表面に埋込酸化膜２ｂを介してシリコン層にて構成される活性層２ｃが備えられた構成とされている。活性層２ｃには、埋込酸化膜２ｂまで達するトレンチ分離構造３が形成されており、このトレンチ分離構造３によって半導体装置１の各構成要素に備えられる各種半導体素子が電気的に絶縁分離されている。トレンチ分離構造３は、例えばトレンチ内を酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ構造によって構成されている。なお、ここではトレンチ分離構造３によって絶縁分離領域を構成しているが、他の素子分離構造を採用することもできる。
図２−ａに示されるように、第１還流ダイオード１１ａは、活性層２ｃにて構成されるｎ-型ドリフト層１２内に形成されている。ｎ-型ドリフト層１２の表層部には、ｐ+型アノード層１３およびｎ+型カソード層１４が互いに離間して備えられている。ｐ+型アノード層１３は、ｐ+型アノード層１３よりも低不純物濃度とされたｐ型層１５によって囲まれており、ｎ+型カソード層１４は、ｎ+型カソード層１４よりも低不純物濃度とされたｎ型層１６によって囲まれている。このような構造により、第１還流ダイオード１１ａが構成されている。なお、ここでは、第１還流ダイオード１１ａについて説明したが、第２〜第６還流ダイオード１１ｂ〜１１ｆはすべて同じ断面構造であり、図２−ａに示す構造となっている。
第１ＩＧＢＴ２１ａも、活性層２ｃにて構成されるｎ-型ドリフト層２２内に形成されている。ｎ-型ドリフト層２２の表層部には、ｐ型ベース領域２３とｐ+型コレクタ領域２４が互いに離間して形成されていると共に、ｐ型ベース領域２３に囲まれるようにｎ+型エミッタ領域２５が形成されている。ｐ型ベース領域２３の表面にはｐ+型コンタクト領域２６が形成されており、ｐ+型コレクタ領域２４の周囲にはこのｐ+型コレクタ領域２４を囲むようにｎ型バッファ層２７を形成してある。また、ｐ型ベース領域２３のうちｎ+型エミッタ領域２５とｐ+型コレクタ領域２４の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜２８を介してゲート電極２９が形成されている。そして、図示しないが、ｎ+型エミッタ領域２５およびｐ+型コンタクト領域２６に電気的に接続されるエミッタ電極が形成されていると共に、ｐ+型コレクタ領域２４と電気的に接続されるコレクタ電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極２９と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第１ＩＧＢＴ２１ａが構成されている。なお、ここでは、第１ＩＧＢＴ２１ａについて説明したが、第２〜第６ＩＧＢＴ２１ｂ〜２１ｆはすべて同じ断面構造であり、図２−ａに示す構造となっている。
第１ドライバ３１ａおよび第１論理回路４１ａは、高電位基準回路部ＨＶを構成する部分であり、第１ドライバ３１ａはハイサイドドライバとして働く。第１ドライバ３１ａには高耐圧ＭＯＳＦＥＴ３２が備えられており、第１論理回路４１ａには、ＭＯＳＦＥＴ４２およびキャパシタ４３が備えられている。図３（ａ）〜（ｃ）に、高耐圧ＭＯＳＦＥＴ３２、ＭＯＳＦＥＴ４２およびキャパシタ４３の上面レイアウト図を示し、図２−ａおよび図３（ａ）〜（ｃ）を用いて、これらの構造について説明する。
高耐圧ＭＯＳＦＥＴ３２は、活性層２ｃにて構成されるｎ-型ドリフト層３２ａ内に形成される。ｎ-型ドリフト層３２ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域３２ｂが形成されている。また、図３（ａ）に示すようにｎ-型ドリフト層３２ａのうち高耐圧ＭＯＳＦＥＴ３２を形成する領域を囲み、かつ、図２−ａに示すようにｎ-型ドリフト層３２ａの表面からｎ+型埋込領域３２ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング３２ｃが形成されている。ｎ型ガードリング３２ｃは、例えば、ピーク濃度が８×１０19ｃｍ-3、幅が７．４μｍ、接合深さ８．０μｍで構成されている。これらｎ+型埋込領域３２ｂおよびｎ型ガードリング３２ｃは、後述する電圧ＧＲが印加されている。そして、これらｎ+型埋込領域３２ｂおよびｎ型ガードリング３２ｃにて囲まれたｎ-型ドリフト層３２ａ内において、ｐ型ウェル３２ｄが形成され、このｐ型ウェル３２ｄ内に高耐圧ＭＯＳＦＥＴ３２を構成する各部が形成されている。
すなわち、ｐ型ウェル３２ｄの表層部には、互いに分離されたｎ+型ソース領域３２ｅおよびｎ+型ドレイン領域３２ｆが形成されている。ｎ+型ドレイン領域３２ｆの周囲は、ｎ+型ドレイン領域３２ｆよりも低不純物濃度とされたバッファ層として機能するｎ型ウェル３２ｇにて囲まれている。また、ｎ+型ソース領域３２ｅの周囲は、ｐ型ウェル３２ｄよりも高不純物濃度とされたｐ型領域３２ｈにて囲まれている。そして、ｐ型ウェル３２ｄのうちｎ+型ソース領域３２ｅとｎ型ウェル３２ｇとの間に配置された部分の表層部をチャネル領域として、このチャネル領域の表面にゲート絶縁膜３２ｉを介してゲート電極３２ｊが形成されている。
また、図示しないが、ｎ+型ソース領域３２ｅおよびｐ型領域３２ｈに電気的に接続されるソース電極が形成されていると共に、ｎ+型ドレイン領域３２ｆと電気的に接続されるドレイン電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極３２ｊと電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。さらに、ｐ型ウェル３２ｄの外縁部の一部にｐ+型ウェルコンタクト領域３２ｋが形成されており、このｐ+型ウェルコンタクト領域３２ｋを通じてｐ型ウェル３２ｄがＧＮＤ電位に固定されている。このような構造により、高耐圧ＭＯＳＦＥＴ３２が構成されている。
ｐチャネル型ＭＯＳＦＥＴ４２は、活性層２ｃにて構成されるｎ-型層４２ａ内に形成される。ｎ-型層４２ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４２ｂが形成されている。また、図３（ｂ）に示すように、ｎ-型層４２ａのうちｐチャネル型ＭＯＳＦＥＴ４２を形成する領域を囲み、かつ、ｎ-型層４２ａの表面からｎ+型埋込領域４２ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング４２ｃが形成されている。これらｎ+型埋込領域４２ｂおよびｎ型ガードリング４２ｃは、後述する電圧ＧＲが印加されている。そして、これらｎ+型埋込領域４２ｂおよびｎ型ガードリング４２ｃにて囲まれたｎ-型層４２ａ内において、ｐ型ウェル４２ｄが形成され、このｐ型ウェル４２ｄ内にｐチャネル型ＭＯＳＦＥＴ４２を構成する各部が形成されている。
すなわち、ｐ型ウェル４２ｄの表層部には、ｎ型ウェル４２ｅが形成され、このｎ型ウェル４２ｅ内に、互いに離間したｐ+型ソース領域４２ｆとｐ+型ドレイン領域４２ｇが形成されている。また、ｎ型ウェル４２ｅのうちｐ+型ソース領域４２ｆとｐ+型ドレイン領域４２ｇの間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜４２ｈを介してゲート電極４２ｉが形成されている。さらに、ｎ型ウェル４２ｅの外縁部には、ｎ型ウェル４２ｅよりも高不純物濃度とされたｎ+型ウェルコンタクト領域４２ｊが形成され、このｎ+型ウェルコンタクト領域４２ｊを通じてｎ型ウェル４２ｅにも電源電圧ＶＣが印加されている。また、ｐ型ウェル４２ｄの外縁部にはｐ+型ウェルコンタクト領域４２ｋが形成されており、このｐ+型ウェルコンタクト領域４２ｋを通じてｐ型ウェル４２ｄがＧＮＤ電位に固定されている。このような構造により、ｐチャネル型ＭＯＳＦＥＴ４２が構成されている。
キャパシタ４３は、ドープトＰｏｌｙ−Ｓｉにて構成される二層ｐｏｌｙ型キャパシタである。活性層２ｃにて構成されるｎ-型層４３ａ内に形成される。ｎ-型層４３ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４３ｂが形成されている。また、図３（ｃ）に示すように、ｎ-型層４３ａのうちキャパシタ４３を形成する領域を囲み、かつ、ｎ-型層４３ａの表面からｎ+型埋込領域４３ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング４３ｃが形成されている。これらｎ+型埋込領域４３ｂおよびｎ型ガードリング４３ｃは、後述する電圧ＧＲが印加されている。そして、これらｎ+型埋込領域４３ｂおよびｎ型ガードリング４３ｃにて囲まれたｎ-型層４３ａ内において、ｐ型ウェル４３ｄが形成され、このｐ型ウェル４３ｄ内にキャパシタ４３を構成する各部が形成されている。
すなわち、ｐ型ウェル４３ｄの表層部には、ｎ型ウェル４３ｅが形成され、このｎ型ウェル４３ｅ内に、ＬＯＣＯＳ酸化膜４３ｆを介してドープトＰｏｌｙ−Ｓｉで構成された第１電極４３ｇと絶縁膜４３ｈおよびドープトＰｏｌｙ−Ｓｉで構成された第２電極４３ｉが積層された構造とされている。また、ｎ型ウェル４３ｅの外縁部には、ｎ型ウェル４３ｅよりも高不純物濃度とされたｎ+型ウェルコンタクト領域４３ｊが形成され、このｎ+型ウェルコンタクト領域４３ｊを通じてｎ型ウェル４３ｅにも電源電圧ＶＣが印加されている。また、ｐ型ウェル４３ｄの外縁部にはｐ+型ウェルコンタクト領域４３ｋが形成されており、このｐ+型ウェルコンタクト領域４３ｋを通じてｐ型ウェル４３ｄがＧＮＤ電位に固定されている。このような構造により、絶縁膜４３ｈを容量膜とし、第１、第２電極４３ｇ、４３ｉを両電極とするキャパシタ４３が構成されている。
なお、ここでは、第１ドライバ３１ａおよび第１論理回路４１ａについて説明したが、第２、第３ドライバ３１ｂ、３１ｃおよび第２、第３論理回路４１ｂ、４１ｃはすべて同じ断面構造であり、図２−ａに示す構造となっている。
図２−ｂに示されるように、第１レベルシフト素子５１ａは、高耐圧ＬＤＭＯＳにて構成されており、活性層２ｃにて構成されるｎ-型ドリフト層５２内に形成されている。ｎ-型層５２の表層部には、ｐ型ベース領域５３とｎ+型ドレイン領域５４が互いに離間して形成されていると共に、ｐ型ベース領域５３に囲まれるようにｎ+型ソース領域５５が形成されている。ｐ型ベース領域５３の表面にはｐ+型コンタクト領域５６が形成されており、ｎ+型ドレイン領域５４の周囲にはこのｎ+型ドレイン領域５４を囲むようにｎ型バッファ層５７を形成してある。また、ｐ型ベース領域５３のうちｎ+型ソース領域５５とｎ+型ドレイン領域５４の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜５８を介してゲート電極５９が形成されている。そして、図示しないが、ｎ+型ソース領域５５およびｐ+型コンタクト領域５６に電気的に接続されるソース電極が形成されていると共に、ｎ+型ドレイン領域５４と電気的に接続されるドレイン電極が形成されている。これらソース電極およびドレイン電極は、層間絶縁膜によってゲート電極５９と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第１レベルシフト素子５１ａが構成されている。なお、ここでは、第１レベルシフト素子５１ａについて説明したが、第２、第３レベルシフト素子５１ｂ、５１ｃはすべて同じ断面構造であり、図２−ｂに示す構造となっている。
また、第４ドライバ３１ｄおよび第４論理回路４１ｄは、図２−ｃに示される低電位基準回路部ＬＶを構成する部分であり、第４ドライバ３１ｄはローサイドドライバとして働く。これら第４ドライバ３１ｄおよび第４論理回路４１ｄを構成する各素子は、第１ドライバ３１ａおよび第１論理回路４１ａと同様である。なお、図２−ｃでは、第４ドライバ３１ａおよび第１論理回路４１ａについて説明したが、第５、第６ドライバ３１ｅ、３１ｆおよび第５、第６論理回路４１ｅ、４１ｆはすべて同じ断面構造であり、図２−ｃに示す構造となっている。
このような構造により、本実施形態の半導体装置１の素子構造が構成されている。このような半導体装置１では、高電位基準回路部ＨＶおよび低電位基準回路部ＬＶを構成する各素子に備えられたｎ+型埋込領域３２ｂ、４２ｂ、４３ｂやｎ型ガードリング３２ｃ、４２ｃ、４３ｃにより、低インピーダンスな電流経路を構成することできる。このため、埋込酸化膜２ｂによる寄生容量を起因とした変位電流をｎ型ガードリング３２ｃ、４２ｃ、４３ｃに接続される端子（以下、ガードリング端子という）から容易に引き抜くことができる。
さらに、高耐圧ＭＯＳＦＥＴ３２やｐチャネル型ＭＯＳＦＥＴ４２およびキャパシタ４３がｎ+型埋込領域３２ｂ、４２ｂ、４３ｂやｎ型ガードリング３２ｃ、４２ｃ、４３ｃとは異なる導電型のｐ型ウェル３２ｄ、４２ｄ、４３ｄ内に形成されている。このため、活性層２ｃとｐ型ウェル３２ｄ、４２ｄ、４３ｄの間に接合容量が形成される。この接合容量により、変位電流がＭＯＳＦＥＴ等の内部に流れ込む経路のインピーダンスが高くなるため、高耐圧ＭＯＳＦＥＴ３２やｐチャネル型ＭＯＳＦＥＴ４２およびキャパシタ４３の内部への変位電流の流入をより抑制することができる。
また、ｐ型ウェル４２ｄ、４３ｄと、その中に形成されたｎ型ウェル４２ｅ、４３ｅとの間にももう一つ接合容量が形成されるため、２つの接合容量が形成されることでより変位電流の流入を抑制することができる。
そして、このような素子構造を有する半導体装置１において、次のような回路構成を採用している。図４は、上記素子構造のうちのｐチャネル型ＭＯＳＦＥＴ４２の回路構成を示した図である。図５は、図４に示した回路構成とする場合の素子との具体的な接続形態を示した図である。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２を例に上げて説明するが、ガードリング構造が備えられた他の半導体素子の回路構成についても同様である。
図４に示すように、ｐチャネル型ＭＯＳＦＥＴ４２は、ソース端子が接地されると共にドレイン端子がＤＣ−ＤＣ電源などの外部電源６１からの電源供給が行われる電源供給ラインに接続され、ゲート端子に制御回路５０からのゲート電圧が印加されることで制御される。このような構成のｐチャネル型ＭＯＳＦＥＴ４２において、外部電源６１に繋がるラインとして、電源供給ラインとは別に、ガードリング構造を構成するｎ型ガードリング４２ｃに接続されるガードリング端子固定ラインを備えてある。つまり、外部電源６１から電源供給ラインとガードリング端子固定ラインとを分岐させている。そして、分岐したガードリング端子固定ラインに抵抗６３およびバイパスコンデンサ６４を備え、抵抗６３とバイパスコンデンサ６４との間がガードリング端子に接続されるようにすることで、ガードリング構造に対してバイパスコンデンサ６４が並列に接続されている。これにより、電源供給ラインにおける外部電源６１とｐチャネル型ＭＯＳＦＥＴ４２との間よりもガードリング端子固定ラインにおける外部電源６１とバイパスコンデンサ６４との間の方の抵抗値が抵抗６３によって高くされるようにしている。これにより、バイパスコンデンサ６４の容量を小さくできるようにしている。このような構成により、ガードリング端子の電位が抵抗６４とバイパスコンデンサとの間の電位に固定されるようにしている。
具体的には、図３（ｂ）および図５に示すように、ｐチャネル型ＭＯＳＦＥＴ４２のｎ型ガードリング４２ｃの表面にｎ+型コンタクト領域４２ｍを備えてある。そして、このｎ+型コンタクト領域４２ｍに対して電極材料などが接触させられることでガードリング端子６０が構成され、ｎ+型コンタクト領域４２ｍを介してガードリング端子６０がｎ型ガードリング４２ｃに電気的に接続された構造とされている。
そして、外部電源６１から分岐する２つのラインを設け、一方を電源供給ライン、他方をガードリング端子固定ラインとして、電源供給ラインにレギュレータ６２が接続され、ガードリング端子固定ラインにガードリング端子６０が接続されるようにしている。具体的には、電源供給ラインを通じて外部電源６１に対してレギュレータ６２が直接接続されており、レギュレータ６２で第１定電圧に相当する電源電圧ＶＣ（例えば５Ｖ）を生成し、この電源電圧ＶＣをｎ+型ウェルコンタクト領域４２ｊに印加する。また、ガードリング端子固定ラインには抵抗６３およびバイパスコンデンサ６４が備えられており、これら抵抗６３とバイパスコンデンサ６４が直接接続されていると共に、これらの接続点にガードリング端子６０が接続されることでガードリング端子６０に外部電源６１の発生する第２定電圧に相当する電圧ＧＲ（例えば１５Ｖ）を印加する。つまり、ガードリング端子６０に対して並列的にバイパスコンデンサ６４を接続し、バイパスコンデンサ６４によってガードリング端子６０が電圧ＧＲに固定されるようにしている。なお、ここではレギュレータ６２を備えるようにしているが、図４に示したように、レギュレータ６２が備えられていない構成であっても構わない。
このような回路構成とすることにより、抵抗６３とバイパスコンデンサ６４とによるＲＣ回路により、外部電源６１にノイズが乗っても、ＲＣ回路の時定数に応じてノイズを抑制できるため、回路誤動作を防止することが可能となる。
そして、このような回路構成では、電源供給ラインとガードリング端子固定ラインとに分けることができ、ガードリング端子固定ラインに備えられた抵抗６３には、電源供給ラインに流れる大電流が流れないようにできる。つまり、電源供給ラインとガードリング端子固定ラインとは外部電源６１と抵抗６３との間において分岐しているため、抵抗６３には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。このため、ガードリング端子６０の電位を固定するラインに備えられる抵抗６３の抵抗値を大きくすることが可能となり、抵抗６２が電源供給ラインに備えられる場合と比較して、バイパスコンデンサ６４の容量を小さくしてもノイズ抑制のために必要なＲＣ回路の時定数を得ることができる。したがって、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とすることが可能となる。
以上説明したように、本実施形態では、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えるようにしている。このため、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とすることが可能となる。よって、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、ＲＣ回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置１とすることができる。
なお、各ＭＯＳＦＥＴなどのゲートに対してサージ保護のための保護ダイオードを接続するようにする場合があるが、この保護ダイオードのキャパシタ成分では十分な容量を得ることができず、バイパスコンデンサとすることはできない。このことから、本実施形態のようにバイパスコンデンサ６４を構成することで、保護ダイオードのキャパシタ成分では得られない十分な容量を得ることができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してバイパスコンデンサ６４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６は、本実施形態にかかる半導体装置１を示した図であり、図６（ａ）は回路構成を示した断面図、図６（ｂ）は上面レイアウト図である。図６（ａ）は、図６（ｂ）のＤ−Ｄ’断面に相当する。本図でも、半導体素子として、ｐチャネル型ＭＯＳＦＥＴ４２を例に挙げて、ｐチャネル型ＭＯＳＦＥＴ４２の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
この図に示すように、本実施形態では、トレンチ分離構造３を容量として機能させ、バイパスコンデンサ６４としている。具体的には、半導体素子を囲むように配置されるトレンチ分離構造３を２重に配置し、トレンチ分離構造３を挟んで半導体素子に隣接している領域、つまり２重のトレンチ分離構造３によって挟まれた領域において、活性層２ｃの表面に第１コンタクト領域に相当するｎ+型コンタクト領域６６を備えている。そして、ｎ+型コンタクト領域６６がガードリング端子固定ラインを通じて接地されるようにしている。これにより、ガードリング端子固定ラインが抵抗６３→ガードリング端子６０→ｎ+型コンタクト領域４２ｍ→ｎ型ガードリング４２ｃ→トレンチ分離構造３にて構成されるバイパスコンデンサ６４→活性層２ｃ→ｎ+型コンタクト領域６６を通る経路で構成されるようにしている。
このように、トレンチ分離構造３によってバイパスコンデンサ６４を構成することもできる。このような構成とすれば、半導体装置１を構成するＩＣチップ内部にバイパスコンデンサ６４を構成することも可能となる。なお、トレンチ分離構造３は、一般的にはトレンチ内を酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ構造によって構成されるが、例えばこのような構造によりバイパスコンデンサ６４を構成できる。
（第２実施形態の変形例）
上記第２実施形態では、トレンチ分離構造３がトレンチ内の酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ構造によって構成される場合について説明したが、より大きな容量を得るためにトレンチ分離構造３を構成する材料を変更しても良い。
図７は、トレンチ分離構造３を構成する材料を変更する場合の半導体装置１を示した図であり、図７（ａ）は回路構成を示した断面図、図７（ｂ）は上面レイアウト図である。図７（ａ）は、図７（ｂ）のＥ−Ｅ’断面に相当する。
この図に示すように、トレンチ表面を酸化膜３ａで覆うと共に、酸化膜３ａの表面に高誘電率膜３ｂを形成し、トレンチ内をこれら酸化膜３ａおよび酸化膜３ａよりも誘電率の高い高誘電率膜３ｂで埋め込むことで、トレンチ分離構造３を構成している。このようなトレンチ分離構造３によってバイパスコンデンサ６４を構成すれば、よりバイパスコンデンサ６４の容量値を大きくすることが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してバイパスコンデンサ６４の構成を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図８は、本実施形態にかかる半導体装置１を示した図であり、図８（ａ）は回路構成を示した断面図、図８（ｂ）は上面レイアウト図である。本図でも、半導体素子として、ｐチャネル型ＭＯＳＦＥＴ４２を例に挙げて、ｐチャネル型ＭＯＳＦＥＴ４２の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
この図に示すように、本実施形態でも、トレンチ分離構造３をバイパスコンデンサ６４として用いているが、トレンチ分離構造３を複数個用いてバイパスコンデンサ６４を構成することで、バイパスコンデンサ６４の容量値を大きくしている。具体的には、半導体素子を囲むように多重（本実施形態では３重）のトレンチ分離構造３を配置し、各トレンチ分離構造３によって区画される各領域において、活性層２ｃの表面にｎ+型コンタクト領域６６を備え、各トレンチ分離構造３を容量として、各容量が並列接続されるようにしている。このように、バイパスコンデンサ６４を複数個のトレンチ分離構造３によって構成し、各トレンチ分離構造３を並列接続する回路構成とすることで、バイパスコンデンサ６４の容量値をより大きくすることができる。
なお、本実施形態のような構造について、図７に示したように、トレンチ分離構造３がトレンチ内を酸化膜３ａと高誘電率膜３ｂで埋め込んだ構造としても良い。このようにすれば、バイパスコンデンサ６４の容量値をさらに大きくすることができる。また、図８（ａ）、（ｂ）に示した数以上のトレンチ分離構造３を並列的に接続してバイパスコンデンサ６４を構成すれば、さらにバイパスコンデンサ６４の容量値を大きくすることも可能である。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第２実施形態に対してバイパスコンデンサ６４の構成を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図９は、本実施形態にかかる半導体装置１を示した図であり、図９（ａ）は回路構成を示した断面図、図９（ｂ）は上面レイアウト図である。本図でも、半導体素子として、ｐチャネル型ＭＯＳＦＥＴ４２を例に挙げて、ｐチャネル型ＭＯＳＦＥＴ４２の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
この図に示すように、本実施形態でも、トレンチ分離構造３をバイパスコンデンサ６４として用いているが、トレンチ分離構造３を酸化膜３ａとＰｏｌｙ−Ｓｉ３ｃにて構成し、かつ、Ｐｏｌｙ−Ｓｉ３ｃの両側に位置するトレンチ両側面の酸化膜３ａを容量として機能させ、バイパスコンデンサ６４が構成されるようにしている。具体的には、トレンチ分離構造３を挟んで半導体素子に隣接している領域の活性層２ｃの表面にｎ+型コンタクト領域６６を備えるのに加えて、トレンチ分離構造３の内部のＰｏｌｙ−Ｓｉ３ｃの表面にも第２コンタクト領域に相当するｎ+型コンタクト領域６７を形成し、各酸化膜３ａが並列接続されるようにすることでバイパスコンデンサ６４を構成するようにしている。
このように、トレンチ分離構造３に含まれるトレンチ両側面の酸化膜３ａを容量とすることで二つの容量を構成することができ、それを用いてバイパスコンデンサ６４を構成するようにしても良い。このようにすれば、第１実施形態のようにトレンチ分離構造３によって１つの容量を構成する場合と同面積でも、より大きな容量値を得ることが可能となる。
（他の実施形態）
上記各実施形態では、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃとして、半導体素子の外周全体を囲む構造を例に挙げたが、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。
上記各実施形態では、ｎ+型埋込領域４２ｂを形成したｐチャネル型ＭＯＳＦＥＴ４２を例に挙げて説明したが、図１０に示すようにｎ+型埋込領域無しでｎ型ガードリング４２ｃのみを備えた構成としてもよく、あるいは、低電位基準回路部ＬＶおよび高電位基準回路部ＨＶ内に形成される素子の一部がｎ+型埋込領域を備えた構造としていても良い。また、半導体装置１に備えられた各半導体素子については一例を示したに過ぎず、他の半導体素子についても本発明を適用することができる。例えば、第１導電型をｎ型、第２導電型をｐ型とすると、ｐチャネル型ＭＯＳＦＥＴ４２の場合には、第２導電型であるｐ型チャネルを構成する半導体素子となるが、各構成の導電型を反対にし、第１導電型をｐ型、第２導電型をｎ型として、ｎ型チャネルを構成するＮチャネル型ＭＯＳＦＥＴについても本発明を適用できる。
さらに、上記各実施形態では、ＳＯＩ基板２を用いて半導体装置１を構成する場合について説明したが、ＳＯＩ基板２に代えて、シリコン基板に対してエピタキシャル層を成長させたエピ基板などを用いて半導体装置１を構成しても良い。図１１は、半導体基板としてエピ基板を用いた場合の半導体装置１の断面図である。この図に示すように、第１導電型の基板２ｄの上に、第２導電型の半導体層２ｃを形成した半導体基板を用いて、上記の構造を構成しても良い。この場合にも、トレンチ分離構造３によって絶縁分離された素子形成領域を構成すれば、トレンチ分離構造３にて上記第２〜第４実施形態で説明したようなバイパスコンデンサ６４を構成することができる。
また、上記各実施形態では、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃを第１ウェルとなるｐ型ウェル３２ｄ、４２ｄ、４３ｄよりも深くなるようにしたが、必ずしも深くなくても良い。
また、上記各実施形態では、バイパスコンデンサ６４をトレンチ分離構造によって構成している場合について説明したが、トレンチ分離構造以外の構造のキャパシタンスであっても構わない。例えば、基板表面に絶縁膜を介してポリシリコンを成膜し、更にポリシリコンの上に絶縁膜を介してポリシリコンを成膜することで構成するポリシリコンキャパシタを適用することができる。また、ポリシリコンキャパシタと同様の構造をポリシリコンの代わりにメタルを使用して構成したメタルキャパシタを適用することもできる。これらの場合についても、ポリシリコン間もしくはメタル間の絶縁膜を高誘電率膜によって構成することでよりバイパスコンデンサの容量値を大きくすることが可能となる。
なお、バイパスコンデンサ６４については、複数の半導体素子に対して１つ設けられるような共通のものであっても良いし、半導体素子毎に個々に備えられるものであっても構わない。
同様に、抵抗６３についても、様々な形態のものを適用することができる。例えば、基板表面の配線パターンにより構成した配線抵抗、層間絶縁膜などを介して積層した薄膜抵抗、半導体基板内に形成される拡散抵抗など、どのようなものであっても構わない。また、抵抗６３は、配線抵抗、薄膜抵抗、半導体基板内に形成される拡散抵抗のいずれか１つによって構成されていても良いし、これらのうちのいずれか複数の組み合わせによって構成されていても良い。
さらに、上記各実施形態では、半導体素子を囲むトレンチ分離構造３を上面形状が四角形となるようにしたが、四角形以外の形状とすることもできる。例えば、ｐチャネルＭＯＳＦＥＴ４２を囲むトレンチ分離構造３を図１２（ａ）に示すように八角形としたり、図１２（ｂ）に示すように円形とすることもできる。このような形状にすると、トレンチ分離構造３を角部の角度をより鈍角にした形状や、角部を失くした形状にできるため、電界集中を緩和することが可能となり、トレンチ分離構造３の絶縁破壊を抑制することが可能となる。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２を例に上げて説明したが、他の半導体素子の回路構成についても同様の構造を適用できる。
１ 半導体装置
２ ＳＯＩ基板
２ｃ 活性層
３ トレンチ分離構造
３２ 高耐圧ＭＯＳＦＥＴ
３２ｃ ｎ型ガードリング
３２ｄ ｐ型ウェル
４２ ｐチャネル型ＭＯＳＦＥＴ
４３ キャパシタ
４２ｃ、４３ｃ ｎ型ガードリング
６０ ガードリング端子
６１ 外部電源
６２ レギュレータ
６３ 抵抗
６４ バイパスコンデンサ
６６、６７ ｎ+型コンタクト領域

Claims (15)

  1. 半導体基板に備えられた半導体素子（３２、４２、４３）と、
    前記半導体基板に形成され、前記半導体素子の外周全体または外周の一部に形成されたガードリング（３２ｃ、４２ｃ、４３ｃ）を有すると共に、
    電源（６１）が発生する電圧に基づいて前記半導体素子に対して第１定電圧（ＶＣ）を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子（６０）に対して第２定電圧（ＧＲ）を印加するガードリング端子固定ラインとを有し、
    前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに前記カードリングに並列にバイパスコンデンサ（６４）が備えられていると共に、前記ガードリング端子固定ラインにおける前記電源から前記バイパスコンデンサ間に抵抗（６３）が備えられていることを特徴とする半導体装置。
  2. 前記電源供給ラインにおける前記電源から前記半導体素子の間よりも前記ガードリング端子固定ラインにおける前記電源から前記バイパスコンデンサ間の方が前記抵抗によって抵抗値が高くされていることを特徴とする請求項１に記載の半導体装置。
  3. 半導体層（２ｃ）と支持基板（２ａ）と埋込絶縁膜（２ｂ）から構成されるＳＯＩ基板（２）からなる半導体基板を有し、
    前記半導体層内に半導体素子（３２、４２、４３）が形成されていると共に、該半導体素子が絶縁分離領域（３）によって囲まれた素子形成領域に形成された半導体装置において、
    前記半導体層内に、前記半導体層とは異なる導電型の第１導電型の第１ウェル（３２ｄ、４２ｄ、４３ｄ）を有し、
    前記半導体素子は、前記第１ウェル内に形成されており、
    前記第１ウェルの外周全体または外周の一部に、前記半導体層よりも導電率が高いガードリング（３２ｃ、４２ｃ、４３ｃ）を有すると共に、
    電源（６１）が発生する電圧に基づいて前記半導体素子に対して第１定電圧（ＶＣ）を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子（６０）に対して第２定電圧（ＧＲ）を印加するガードリング端子固定ラインとを有し、
    前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに抵抗（６３）およびバイパスコンデンサ（６４）が備えられ、前記ガードリング端子の電位が前記抵抗と前記バイパスコンデンサとの間の電位に固定されることを特徴とする半導体装置。
  4. 第１導電型の基板上に第２導電型の半導体層が形成された半導体基板を有し、
    前記半導体層内に半導体素子（３２、４２、４３）が形成された半導体装置において、
    前記半導体層内に、該半導体層とは異なる導電型である第１導電型の第１ウェル（３２ｄ、４２ｄ、４３ｄ）を有し、
    前記半導体素子は、前記第１ウェル内に形成され、
    前記第１ウェルの外周全体または外周の一部に、かつ、前記半導体層よりも導電率が高いガードリング（３２ｃ、４２ｃ、４３ｃ）を有すると共に、
    電源（６１）が発生する電圧に基づいて前記半導体素子に対して第１定電圧（ＶＣ）を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子（６０）に対して第２定電圧（ＧＲ）を印加するガードリング端子固定ラインとを有し、
    前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに抵抗（６３）およびバイパスコンデンサ（６４）が備えられ、前記ガードリング端子の電位が前記抵抗と前記バイパスコンデンサとの間の電位に固定されることを特徴とする半導体装置。
  5. 前記半導体素子を囲むように前記半導体層に形成したトレンチ内に絶縁膜を配置することで前記半導体素子が形成される素子形成領域を形成し、該素子形成領域を該素子形成領域の外部から絶縁分離するトレンチ分離構造（３）を備え、該トレンチ分離構造によって前記バイパスコンデンサが構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記トレンチ分離構造は、少なくとも２重構造で形成されており、
    前記半導体層のうち前記トレンチ分離構造の間に配置される部分の表面に第１コンタクト領域（６６）が備えられ、前記抵抗から前記ガードリング端子、前記ガードリング、前記トレンチ分離構造にて構成される前記バイパスコンデンサ、前記半導体層のうち前記トレンチ分離構造の間に配置される部分、前記第１コンタクト領域を順に通じる経路を含んで前記ガードリング端子固定ラインが構成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記トレンチ分離構造は、多重構造で構成されており、
    前記バイパスコンデンサは、多重構造とされた該トレンチ分離構造が並列接続された構造とされていることを特徴とする請求項５または６に記載の半導体装置。
  8. 前記トレンチ分離構造は、前記トレンチ側面に形成された酸化膜（３ａ）と該酸化膜（３ａ）よりも誘電率の高い高誘電率膜（３ｂ）とを前記絶縁膜として用いて、前記トレンチ内を埋め込んだ構造とされていることを特徴とする請求項５ないし７のいずれか１つに記載の半導体装置。
  9. 前記トレンチ分離構造は、前記絶縁膜として前記トレンチの両側面に形成された酸化膜（３ａ）と、該酸化膜（３ａ）の表面に配置されたＰｏｌｙ−Ｓｉ（３ｃ）とを有し、前記酸化膜および前記Ｐｏｌｙ−Ｓｉによって前記トレンチ内が埋め込まれた構造とされており、
    前記Ｐｏｌｙ−Ｓｉの表面に第２コンタクト領域（６７）が形成され、該第２コンタクト領域を通じた経路で前記ガードリング端子固定ラインが構成され、前記トレンチの両側面に形成された前記酸化膜によって２つの容量を構成することで前記バイパスコンデンサが構成されていることを特徴とする請求項５ないし７のいずれか１つに記載の半導体装置。
  10. 前記トレンチ分離構造は、上面形状が四角形、八角形および円形のいずれか１つの形状とされていることを特徴とする請求項５ないし９のいずれか１つに記載の半導体装置。
  11. 前記半導体基板上に形成された、ポリシリコンと絶縁膜およびポリシリコンの積層構造により構成されるポリシリコンキャパシタ、もしくはメタルと絶縁膜およびメタルの積層構造により構成されるメタルキャパシタによって前記バイパスコンデンサが構成されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 前記ポリシリコン間もしくは前記メタル間に配置された絶縁膜が酸化膜よりも誘電率の高い高誘電率膜によって構成されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記半導体基板上に前記半導体素子が複数備えられており、
    前記バイパスコンデンサは、複数の前記半導体素子毎に個々に備えられていることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置。
  14. 前記抵抗は、配線抵抗と薄膜抵抗および拡散抵抗のいずれか１つもしくはいずれか複数の組み合わせによって構成されていることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体装置。
  15. 前記ガードリング（３２ｃ、４２ｃ、４３ｃ）は、前記第１ウェルよりも深く形成されていることを特徴とする請求項１ないし１４のいずれか１つに記載の半導体装置。
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