JP4415808B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1は、本実施形態における半導体装置100の模式的な断面図である。尚、図1の半導体装置100において、図12の半導体装置(高耐圧IC)92と同様の部分については、同じ符号を付した。
第1実施形態では、SOI構造半導体基板の埋め込み酸化膜上に高不純物濃度の第1不純物層が形成され、これにより、いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置およびその製造方法を示した。本実施形態は、SOI構造半導体基板の埋め込み酸化膜下に、高不純物濃度の第2不純物領域が形成された半導体装置およびその製造方法に関する。以下、本実施形態について、図に基づいて説明する。
上記実施形態の半導体装置100〜103は、いずれも、第1半導体層1と第2半導体層2がn導電型のSOI構造半導体基板10〜12を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、p導電型のSOI構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
10〜12 SOI構造半導体基板
1 第1半導体層
1a 第1不純物層
2 第2半導体層(支持基板)
2a,2b 第2不純物領域
3 埋め込み酸化膜
3a 第2埋め込み酸化膜
4 (第1)トレンチ
4s 側壁酸化膜
5 第2トレンチ
5s 側壁絶縁膜(酸化膜)
5u 多結晶シリコン
Claims (9)
- 埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、
前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成され、
前記第2埋め込み酸化膜により、前記第1半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第1不純物層とが、互いに絶縁分離されてなることを特徴とする半導体装置。 - 前記第2埋め込み酸化膜が形成される回路が、前記レベルシフト回路であることを特徴とする請求項1に記載の半導体装置。
- 前記レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第2埋め込み酸化膜に達していることを特徴とする請求項2に記載の半導体装置。
- 前記第1半導体層が、n導電型であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記低電位基準回路が、GND基準回路であり、前記高電位基準回路が、浮遊基準回路であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記半導体装置が、インバータ駆動用の高耐圧ICであることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなり、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、
前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成されてなる半導体装置の製造方法であって、
前記第2埋め込み酸化膜を、酸素イオン注入により形成することを特徴とする半導体装置の製造方法。 - 前記酸素イオン注入を、前記第1トレンチの形成前に行うことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記酸素イオン注入を、前記第1トレンチの形成後に行うことを特徴とする請求項7に記載の半導体装置の製造方法。
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