JP2013003058A - 信号処理装置 - Google Patents

Abstract

【課題】短周期で繰り返し大量に発生するデータ等に対する信号処理に際し、高速な入出力及び信号処理をを行いつつ、汎用品を適用可能にして低コストかつ容易に構成することのできる信号処理装置を得る。
【解決手段】ＰＲＩの周期で繰り返し発生するデータを受信し一時記憶する際に、毎回のデータ受信で発生する受信完了割込みをとりまとめ、一回の一括肯定応答に代表させてＣＰＵに通知することにより、受信完了の応答処理に要する処理負荷を軽減する。また、各信号処理器は、自器の識別情報と一致する識別情報が付加された一連のデータをそれぞれに選択受信することにより、信号処理装置を複数の信号処理器によるラウンドロビン型に構成し、各信号処理器単位のパイプライン処理を行うことで、（処理対象データの受信時間）＜（信号処理時間）となる場合でも、すべてのデータに対して漏れなく信号処理を行う。
【選択図】 図１

Description

本発明の実施形態は、信号処理装置に関する。

信号処理の分野においては、処理対象のデータの特性に合わせてその処理システムを種々に構成し、所期の処理結果を得ている。例えば、レーダ装置で取得したレーダ画像等を処理するレーダ信号処理の分野においては、所定の繰り返し間隔（Ｐｕｌｓｅ Ｒｅｐｅｔｉｔｉｏｎ Ｉｎｔｅｒｖａｌ、以下ＰＲＩと表す）で送信されるパルス状の送信波に対する反射波をデジタル信号に変換し、これを各ＰＲＩ期間内に信号処理装置等に取り込んで各種の処理を施す。ここで、ＰＲＩは、例えば数ｍｓｅｃ程度であり、またこの１ＰＲＩの期間内に発生する大量のデータを取り込むには、数十〜数百Ｍｂｙｔｅｓ／ｓｅｃでの転送レートを必要とする。すなわち、短い繰り返し間隔で連続して大量に発生するデータを高速で転送し欠落なく取り込むとともに、取り込んだデータを滞留させることのない速度で処理することが求められる。

このような特性を有するデータの信号処理に適用可能な信号処理装置が開示されている（例えば、特許文献１参照。）。この特許文献１に開示された事例では、高速で発生するレーダ装置からのデータに対して、遅滞なく、また取りこぼすことなく、必要な処理を行うことができるよう、それぞれにプロセッサを有する複数の処理回路を直・並列に接続した処理装置を構成している。そして、それぞれの処理回路は、例えば高速な演算処理が可能なＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等により特化された処理を実行するとともに、処理装置全体としては、処理対象のデータの特性に適合させた専用装置として構成されている。

特開２０１０−２８６４３５号公報（第６ページ、図１）

ところで、汎用のＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）を搭載した汎用のＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）が容易かつ安価に入手可能となり、各種の入出力インターフェイスを接続して信号処理分野にも採用されている。しかしながら、この種の汎用ＯＳと汎用ＰＣとを組み合わせて上述したようなレーダ画像処理やレーダ信号処理に適用する場合には、これら汎用品の動作の特徴を考慮すると、次のような事象に対処する必要があった。

すなわち、各ＰＲＩ毎に繰り返し発生する大量のデータを信号処理装置側に取り込む場合に、リアルタイム性が必ずしも十分ではないために、そのデータ受信完了の応答処理が、ＰＲＩと同期した所定の時間内に完了せず、転送レートの低下やデータの欠落等を誘発することがある。また、ＤＳＰのように、特定の信号処理に特化して処理の高速化を図るよう構成することが困難なため、大量のデータ取り込み後の信号処理については自ずとその処理負荷が高くなり、所定の周期内に応答を得るのに十分な処理速度を得ることが難しい。

従って、レーダ画像処理やレーダ信号処理に代表される、短周期かつ１周期でのデータ発生量が大量なデータ処理など、高速な入出力とデータ処理を必要とする信号処理装置は、汎用性の高い構成品を用いて構成することが難しいため、専用の処理用途向けに構成せざるを得ず、その結果、汎用性の低い構成となるとともに、十分な維持整備性も確保できず、ローコスト化も困難であった。

本発明は、上述の事情を考慮してなされたものであり、短周期で繰り返し大量に発生するデータ等の信号処理に際し、高速な入出力及び信号処理を行いつつ、汎用品を適用可能にして低コストかつ容易に構成することのできる信号処理装置を提供することを目的とする。

上記目的を達成するために、本実施例の信号処理装置は、所定の繰り返し間隔毎に取得されたデータに、あて先の識別情報として連続する所定のデータ取得回数分は同一の識別情報が付され、前記所定の繰り返し間隔で送出されるシリアルデータを分配受信する複数台の信号処理器を備えた信号処理装置であって、前記信号処理器は、内部バスを介して互いに接続された揮発性の記憶部と不揮発性の記憶部とこれらにアクセスするプロセッサと、この内部バスとバスプロトコル変換部を介して接続された入出力バスとを有する信号処理部と、前記入出力バスに接続されてこの入出力バスを介して前記プロセッサと通信可能にされるとともに、前記分配されたシリアルデータを選択受信して前記揮発性の記憶部に転送するシリアル通信部とを備え、前記シリアル通信部は、あらかじめ自部に設定された識別情報と前記シリアルデータに付されたあて先の識別情報とに基づき前記シリアルデータを選択受信するとともに、前記所定のデータ取得回数分につき同一の識別情報が付された一連のシリアルデータの受信完了時に、各回の受信完了割込み肯定応答を１回にまとめた一括肯定応答を前記プロセッサに送出する受信制御部と、前記選択受信したシリアルデータを一時記憶する受信バッファと、前記プロセッサの制御のもと、前記受信バッファに一時記憶した内容を所定のタイミングで前記揮発性の記憶部にＤＭＡ転送するＤＭＡコントローラとを備え、前記複数台のそれぞれの信号処理器は、自器あての識別情報を有する前記一連のシリアルデータを選択受信して前記受信バッファに一時記憶し、これら一連のシリアルデータの受信完了時に発生する前記一括肯定応答により、前記受信バッファに一時記憶したデータを前記揮発性の記憶部にＤＭＡ転送し、この揮発性の記憶部に転送されたデータに対して所定の信号処理を施して出力することを特徴とする。

本実施形態の信号処理装置を含む信号処理システムの構成の一例を示すブロック図。 シリアル通信部３０の構成の一例を示すブロック図。 信号処理器１１単体の１サイクル分の信号処理タイミングをモデル化して例示したタイミングチャート。 シリアル通信部３０における一括肯定応答を説明するためのタイミングチャート。 シリアル通信部３０におけるデータの選択受信の動作を説明するための機能的なブロック図。 信号処理装置１の信号処理タイミングをモデル化して例示したタイミングチャート。 デバイスドライバによる処理を説明するためのフローチャート。 外部記憶装置（２）２３への受信データの入出力の流れを説明するための説明図。 信号処理プログラムによる処理を説明するためのフローチャート。

以下に、本実施形態の信号処理装置について、図１〜図９を参照して説明する。

図１は、本実施形態の信号処理装置を含む信号処理システムの一例を示すブロック図である。この信号処理システムは、信号処理装置１、データ出力装置４、回線データ複製装置５、スイッチングハブ６、及び統合処理装置７から構成されている。信号処理装置１は、例えば外部装置であるレーダ受信部等のアナログ信号出力装置（図示せず）からの複数（ｍ）チャネルの信号をデジタル信号に変換してシリアルデータとして出力するデータ出力装置４からの出力データを回線データ複製装置５経由で受け取り、所望の信号処理を施した上で、その処理結果をスイッチングハブ６経由で後段の機器である統合処理装置７に送出する。この信号処理装置１の詳細な構成については後述する。

データ出力装置４は、レーダ受信部等で受信した複数（ｍ）チャネルのアナログ信号をデジタル信号に変換後、あて先となる信号処理装置１内の信号処理器を特定するための識別情報を付加し、さらにシリアルデータにしてＰＲＩに同期した所定のタイミングで送出する。外部のレーダ受信部等からのアナログ信号は、所定のＰＲＩに同期した周期で連続的にデータ出力装置４に送られてくる。データ出力装置４では、この１ＰＲＩ分のアナログ信号を１回分のＡ／Ｄ変換の単位ブロックとして順次変換するとともに、各回毎にデータのあて先となる信号処理器の識別情報を付加するが、その際に、本実施形態においては、連続する所定の変換回数であるｋ回分のデータについては同一の識別情報が付加されるものとしている。

このときの連続する所定の変換回数ｋとしては、例えばレーダ信号処理の場合には、信号処理の１単位となる１ＣＰＩ（Ｃｏｈｅｒｅｎｔ Ｐｒｏｃｅｓｓｉｎｇ Ｉｎｔｅｒｖａｌ）期間内のＰＲＩ数とすることができ、このＰＲＩ数を回数ｋとしてあらかじめデータ出力装置４側で設定される。すなわち、例えば１ＣＰＩ＝１０ＰＲＩであれば、ｋ＝１０であり、連続する１０ＰＲＩ分のデータについては同一の識別情報が付加された上で、シリアルデータにしてＰＲＩに同期した所定のタイミングで送出される。

このデータ出力装置４は、Ａ／Ｄ変換部４１、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）４２、外部記憶装置（１）４３、及びシリアル通信装置４４を備えている。Ａ／Ｄ変換部４１は、アナログ信号出力装置からの複数（ｍ）チャネルのアナログ信号を各チャネル毎にＡ／Ｄ変換し、デジタルデータにしてＦＰＧＡ４２に送出する。ＦＰＧＡ４２は、このデータ出力装置４全体を制御する。外部記憶装置（１）４３は揮発性の記憶装置であり、ＦＰＧＡ４２の制御のもと、Ａ／Ｄ変換部４１からのｍチャネル分のデジタルデータ等を一時記憶する。シリアル通信装置４４は、ＦＰＧＡ４２のデータバスに接続され、このデータバスを介して外部記憶装置（１）４３に一時記憶されたデジタルデータに識別情報を付加してシリアルデータに変換し、所定のタイミングで出力する。

回線データ複製装置５は、データ出力装置４から出力されるシリアルデータを、後述する信号処理装置１内の各信号処理器１１〜１ｎに分配する装置であり、例えば、高速伝送プロトコルの一つであるＳｅｒｉａｌ Ｒａｐｉｄ ＩＯのマルチキャスト機能等が適用できる。スイッチングハブ６は、信号処理装置１と統合処理装置７とをＬＡＮ接続する際に、ＬＡＮ信号の中継を行う。統合処理装置７は、本実施例においては信号処理装置１の後段の機器として位置づけられており、例えば信号処理装置１での処理結果に対するデータ統合等を行う。

次に、信号処理装置１の構成について説明する。この信号処理装置１は、複数（ｎ）個の信号処理器（＃１）１１〜信号処理器（＃ｎ）１ｎから構成されている。以下では信号処理器（＃１）１１を取り上げて詳述するが、これらｎ個の信号処理器はいずれも同一に構成されている。信号処理器（＃１）１１は、信号処理部２０、及びシリアル通信部３０を備えており、これらの間は高速のデータバスで接続されている。高速のデータバスとしては、例えばＰＣＩバスや、シリアル転送型のＰＣＩＥｘｐｒｅｓｓ等を用いることができる。

信号処理部２０は、データ出力装置４から送られてくる処理対象のデータをシリアル通信部３０経由で受け取り、所定の信号処理を施した上で、統合処理装置７等の後段の機器に送出する。ここに、信号処理部２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２１、バスプロトコル変換器２２、外部記憶装置（２）２３、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）制御カード２４、ＨＤＤ２５、及びＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）カード２６を備えている。ＣＰＵ２１は、信号処理部２０及びシリアル通信部３０を含む信号処理器１１全体を制御する。バスプロトコル変換器２２は、この信号処理部２０内で用いられる内部データバス及び入出力用の高速のデータバスを含むプロトコルの異なるデータバス間を接続する。

外部記憶装置（２）２３は揮発性の記憶装置であり、シリアル通信部３０で受け取ったデータ出力装置４からのデータや各種の信号処理プログラム動作中の処理データ等を含む各種のデータが記憶される。ＨＤＤ制御カード２４は内部データバスに接続され、ＣＰＵ２１の管理のもと、ＨＤＤ２５へのデータの入出力を制御する。ＨＤＤ２５は不揮発性の記憶装置であり、本器がコンピュータシステムとして動作するために必要なＯＳやデバイスドライバに加え、本装置の信号処理機能に対応した信号処理プログラムを含む各種のプログラムやデータ等が記憶される。ＬＡＮカード２６も内部データバスに接続され、本装置と統合処理装置７を含む外部の機器とをネットワーク接続するためのインターフェイスを担う。

シリアル通信部３０は、データ出力装置４からＰＲＩに同期して送られてくるシリアルデータの中から、あて先の識別情報が自器と一致する一連のデータを選択的に受信して一時記憶するとともに、一連のデータ受信において毎回発生する受信完了割込み肯定応答を一括し、一連のデータの受信完了時に一括肯定応答としてＣＰＵ２１に通知することによって、一時記憶したデータを信号処理部２０の外部記憶装置（２）２３にＤＭＡ転送する。なお、このときに一括肯定応答としてまとめられる受信完了割込み肯定応答の回数（とりまとめ回数と表す）は、データ出力装置４において、データに連続して同一のあて先の識別情報が付加される変換回数であるｋに一致させている。また、シリアル通信部３０は、信号処理部２０と高速のデータバスで接続されており、このデータバスを介してＣＰＵ２１から制御することによって、このシリアル通信部３０を信号処理部２０の一構成品として機能させることができる。

図２は、シリアル通信部３０の構成の一例を示すブロック図である。シリアル通信部３０は、受信制御部３１、受信バッファ３２、及びＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）３３を備えている。受信制御部３１は、バスインターフェイス３１１を介してＣＰＵ２１と通信可能に接続されており、ＣＰＵ２１から送られてくる各種の制御情報を内部のＩ／Ｏレジスタ３１２に保持するとともに、これら制御情報に基づきデータの選択的な受信制御、及びシリアル受信部３１３を経由しての受信バッファ３２への一時記憶・読み出し制御、ならびに一括肯定応答制御を含むシリアル通信部３０全体を制御する制御機能３１４を有する。

受信バッファ３２は、データ出力装置４からのチャネル数に対応した複数の受信データバッファ３２１〜３２ｍを備えている。各受信データバッファは、連続して受信されるｋ回分（すなわち１ＣＰＩ分に相当）、あるいはそれ以上のデータを記憶可能な記憶領域を有している。本実施例においては、各受信データバッファの記憶領域全体を、１ＰＲＩ分のデータを記憶可能な複数の領域に分割するとともに、これらをリング型に構成している。ＤＭＡＣ３３は、ＣＰＵ２１の制御により、受信バッファ３２に一時記憶されたデータを、データバスを経由して信号処理部２０内の外部記憶装置（２）２３にＤＭＡ転送する。

このように、信号処理器１１は、信号処理部２０とシリアル通信部３０とで構成されるが、この信号処理器には、汎用のＯＳが搭載された汎用のＰＣを適用することが可能である。すなわち、信号処理部２０は、例えば、汎用のＯＳが搭載された、カード型形状のスロット部を有するマザーボード型の汎用ＰＣで構成するとともに、シリアル通信部３０は、このスロット部に適合する形状に構成する。そして、シリアル通信部３０をカードスロット部に実装することにより、１台の信号処理器として構成することができる。

次に、信号処理器１１単体での信号処理タイミングを説明する。図３は、信号処理器１１単体における信号処理タイミングの１サイクル分をモデル化して例示したタイミングチャートである。この図３では、信号処理装置１１は、データ出力装置４から、例えばＰＲＩのｋ回分を１ＣＰＩとして、連続するｋ回分に自器あての識別情報が付加された一連のシリアルデータを受け取って処理し、その結果を後段の機器に出力する場合を取り上げている。

まず、データ出力装置４においては、各ＰＲＩ毎のｍチャネル分のアナログ信号がデジタル信号に変換され（３Ａ）、連続するｋ回分（１ＣＰＩに相当）については同一の信号処理器の識別情報が付加された上で、シリアルデータにしてＰＲＩに同期した周期で出力される（３Ｂ）。このシリアルデータは、信号処理器１１内のシリアル通信部３０で受信されると、シリアル通信部３０では、この中から自器あての識別情報が付加されたデータが選択されて受信バッファ３２に一時記憶される。この事例では、連続するｋ回のＰＲＩに対応するデータが順次、リング上に構成された受信バッファ３２に取り込まれる（３Ｃ）。ｋ回分の一連の受信が完了すると、毎回の受信で発生する受信完了割込み肯定応答をｋ回分一括した、一括肯定応答がＣＰＵ２１に送出される（３Ｄ）。なお、この一括肯定応答、及び上記した自器あての識別情報が付加されたデータの選択受信のそれぞれの詳細については後述する。

次いで、この一括肯定応答の通知を受けてＣＰＵ２１によりＤＭＡＣ３３が起動され、受信バッファ３２の内容が外部記憶装置（２）２３にＤＭＡ転送される（３Ｅ）。そして、この外部記憶装置（２）２３に転送されたデータを対象に所定の信号処理が施され（３Ｆ）、その結果が後段の統合処理装置７等に送出される（３Ｇ）。

次に、シリアル通信部３０がＣＰＵ２１に対して送出する一括肯定応答について、図４を参照して詳述する。図４は、図３においてｋ＝４とした場合の一括肯定応答を説明するためのタイミングチャートである。データ出力装置４からＰＲＩに同期して出力されるシリアルデータ（３Ｂ）は、信号処理器１１のシリアル通信部３０で受信され（３Ｃ）、その都度、受信完了割込みが発生するが（４Ａ）、一括肯定応答では、これら毎回発生する受信完了割込みを一連の受信回数分（この事例では４回分）とりまとめ、１回の肯定応答により代表させてＣＰＵ２１に通知している（３Ｄ）。なお、このとりまとめ回数ｋは、あらかじめＣＰＵ２１から通知され、ＩＯレジスタ３１２に保持されている。

通常、ＰＲＩは数ｍｓｅｃのことが多く、この周期で毎回の受信完了割込みの肯定応答を行うには高速での処理負荷を伴うために、汎用ＰＣ環境下では十分な応答特性を得られない場合がある。本実施形態では、このように複数回（４回分）の応答を１回の応答にまとめることにより、応答処理の負荷を１／４に減少させることができ、信号処理部２０に汎用ＯＳを搭載した汎用ＰＣを適用する場合においても、十分な応答特性を得ることができる。

次に、シリアル通信部３０での選択受信について、図５を参照して詳述する。図５は、自器あての識別情報が付加されたシリアルデータを選択して受信バッファ３２に一時記憶する際の動作を説明するための、シリアル通信部３０内における機能的なブロック図である。データ出力装置４からのシリアルデータ中には、毎回、あて先となる信号処理器の識別情報が、例えば送信データ内の受信対象アドレス領域の特定位置（例えばデータの先頭から４バイト目など）に設定されて送信される。一方、ＩＯレジスタ３１２にはあらかじめ、識別情報が含まれる受信対象アドレス領域を指定する指定アドレス、その領域内から識別情報の位置を特定するための受信フラグマスク、及び自器に固有の識別情報に相当する受信可データパターンが、ＣＰＵ２１から送られ保持されている。

ここで、データ出力装置４からのシリアルデータが受信されると、ＩＯレジスタ３１２に保持された指定アドレスに基づきその受信データが抽出され、抽出された受信データと受信フラグマスクとの論理積により識別情報が抽出される。そして、この抽出結果と自器の識別情報である受信可データパターンとを比較し、一致した場合には、受信中のシリアルデータは自器あてのデータであるとして、受信バッファ３２へ保存される。受信完了後は、受信完了割込みが発生する。

このようにして、信号処理器１１は、図３のタイミングチャートに例示したように、データ出力装置４からのシリアルデータの中から、自器あての識別情報を有する一連のシリアルデータを選択受信し、受信完了時には受信完了割込みの一括肯定応答により受信データをＤＭＡ転送するとともに、所定の信号処理を行う。ここで、連続して発生するデータ出力装置４からのデータを遅滞なく信号処理するためには、信号処理器１１において、（処理対象データの受信時間：図３の３Ｃ）≧（信号処理時間：図３の３Ｄ〜３Ｇ）となることが必要であるが、信号処理演算の規模が大きい場合には、（処理対象データの受信時間）＜（信号処理時間）となる場合がある。また、信号処理部２０に信号処理専用のプロセッサ等を用いずに、汎用ＯＳを搭載した汎用ＰＣ等で構成した場合にも、演算処理負荷等を考慮すると同様の事象が起こり得る。従って、本実施例の信号処理装置１においては図１に例示したように、上述した信号処理器１１を複数（ｎ）個用いた構成とするとともに、それぞれの信号処理器１１（＃１）〜１ｎ（＃ｎ）にはあらかじめ異なる識別情報を設定してデータ出力装置４からのシリアルデータをそれぞれに選択受信させることによって、これら複数の信号処理器１１（＃１）〜１ｎ（＃ｎ）による信号処理をラウンドロビン型に構成している。

次に、上記したように複数の信号処理器１１（＃１）〜１ｎ（＃ｎ）によりラウンドロビン型に構成された信号処理装置１の信号処理タイミングを説明する。図６は、信号処理装置１の信号処理タイミングをモデル化して説明するためのタイミングチャートである。この図６では、信号処理装置１は、それぞれに固有の識別情報を有する４個の信号処理器１１（＃１）〜１４（＃４）で構成され、データ出力装置４から出力される識別情報の付加されたシリアルデータをそれぞれに選択受信して処理し、その結果を後段の機器である統合処理装置７に出力する場合を取り上げている。また、データの受信時間と処理時間の関係については、（処理対象データの受信時間）＜（信号処理時間）としている。

まず、データ出力装置４からは、連続するｋ回分（１ＣＰＩに相当）のＰＲＩのデータに対して、同一の信号処理器の識別情報が付加されたシリアルデータが継続的に出力され、回線データ複製装置５を経由して各信号処理器１１（＃１）〜１４（＃４）に分配される。図６では、各信号処理器の識別情報として＃１〜＃４が、１ＣＰＩ毎に循環するように順次付加されている場合を例示している。（６Ａ）。各信号処理器はそれぞれに固有の識別情報を有しており、このシリアルデータは、付加された識別情報と一致する識別情報を有する信号処理器で選択受信され、自器内の受信バッファに取り込まれる（６Ｂ）。

（＃１）の識別情報が付加されたシリアルデータは、信号処理器（＃１）１１で選択受信され、ｋ回分の一連のデータ受信が完了すると、受信完了割込みの一括肯定応答が発せられて受信したデータがＤＭＡ転送されるとともに、これらデータに対する信号処理が施されてその結果が統合処理装置７に送出される（６Ｃ）。この信号処理器（＃１）１１の処理動作と同時並行して、データ出力装置４から継続して送られてくる（＃２）の識別情報が付加されたシリアルデータは、信号処理器（＃２）１２で取りこぼされることなく選択受信される。そして、受信完了後は、信号処理器（＃１）１１と同様にデータの処理動作が開始される（６Ｄ）。さらにこの後は、信号処理器（＃３）１３、及び信号処理器（＃４）１４が順次データ受信及び信号処理を担い（６Ｅ、及び６Ｆ）、信号処理装置として所望の動作を継続する。

このように、各信号処理器が自器あての識別情報が付加されたシリアルデータを選択受信することによって、複数の信号処理器１１（＃１）〜１４（＃４）をラウンドロビン型に構成し動作させることができる。図６に例示した４個の信号処理器１１による構成では、１ＣＰＩの４倍の信号処理可能時間を持つ。これにより、（処理対象データの受信時間）＜（信号処理時間）の場合でも、各信号処理器単位のパイプライン処理を行うことで、データ出力装置４からのすべてのデータに対して漏れなく信号処理を行うことができ、汎用ＯＳを搭載した汎用ＰＣ等による構成が可能となる。

次に、前出の図１〜図６、ならびに図７〜図９のフローチャート及び説明図を参照して、上述のように構成された信号処理装置１の動作を、ＣＰＵ２１の動作を中心に説明する。図８は、ＣＰＵ２１のメモリである外部記憶装置（２）２３への受信データの入出力の流れを示した説明図である。図８に例示したように、データ出力装置４からのシリアルデータは、各信号処理器１１のシリアル通信部３０で選択受信され、外部記憶装置（２）２３に転送された後に信号処理が施されるが、シリアルデータが受信バッファ３２に一時記憶されるまでは、シリアル通信部３０のハードウェアが処理し、受信バッファに３２から外部記憶装置（２）２３への転送はデバイスドライバが、さらにその後の外部記憶装置（２）２３にバッファリングされたデータについては、アプリケーションプログラムである信号処理プログラムが、それぞれＨＤＤ２５からロードされ、これらが必要な処理を実行する。

図７は、上記したデバイスドライバによる処理を説明するためのフローチャートである。まず、装置の電源が投入され、ＨＤＤ２５からロードされたデバイスドライバが組み込まれる（ＳＴ７０１）。ＣＰＵ２１は、ＰＲＩに同期して順次送られてくるｍチャネル分のシリアルデータの受信を監視するとともに、とりまとめ回数（ｋ）分の一連のデータ受信完了時に発生する受信完了割込みの一括肯定応答を待つ（ＳＴ７０３のＮＯ）。

次いで、一括肯定応答が発生すると（ＳＴ７０３のＹＥＳ）、ＤＭＡＣ３３を起動して受信したｍチャネル分のデータを各チャネル毎に順次外部記憶装置（２）２３の所定の領域に転送するとともに（ＳＴ７０４〜ＳＴ７０６）、信号処理プログラムに通知するための受信フラグをセットする（ＳＴ７０７）。そしてこの後、装置の動作継続中は上記したＳＴ７０３のステップからの動作を繰り返す（ＳＴ７０９）。

また、図９は、アプリケーションプログラムとしての信号処理プログラムによる処理を説明するためのフローチャートである。装置の電源が投入されてＨＤＤ２５から信号処理プログラムがロードされると（ＳＴ９０１）、ＣＰＵ２１は、一連の初期設定として、まず受信フラグ、及び終了フラグをクリアする（ＳＴ９０２）。次いで、有効チャネル数（ｍ）等を含む通信条件の設定を行い、シリアル通信部３０による通信を可能にする（ＳＴ９０３）。さらに、シリアル通信部３０内のＩＯレジスタに、識別情報が含まれる受信対象アドレス領域を指定する指定アドレス、その領域内から識別情報の位置を特定するための受信フラグマスク、自器に固有の識別情報である受信可データパターン、及び一括肯定応答としてまとめられる受信完了割込み肯定応答の回数であるとりまとめ回数を設定する（ＳＴ９０４）。

次いで、受信フラグが１にセットされるまで待機する。すなわち、ＤＭＡＣ３３により処理対象の受信データが外部記憶装置（２）２３の所定の領域に転送されるまで待機する（ＳＴ９０６のＮＯ）。なお、本実施例においては受信データが転送される外部記憶装置（２）２３の領域内に複数の受信用バッファを設け、これらに対してリングバッファ制御を行うものとしている。次いで、受信フラグがセットされると（ＳＴ９０６のＹＥＳ）、このセットされた受信フラグをクリアするとともに、転送された受信用バッファ内のデータに対して所定の信号処理を実行する（ＳＴ９０８）。そして、その処理結果をＬＡＮカード２６経由で統合処理装置７に送出する（ＳＴ９０９）。この後は、装置動作が継続されている間、上記したＳＴ９０６のステップからの動作を繰り返し実行する（ＳＴ９１０）。

以上説明したように、本実施形態の信号処理装置１においては、ＰＲＩの周期で繰り返し発生するデータを受信し一時記憶する際に、毎回のデータ受信で発生する受信完了割込みを一連の受信回数分とりまとめ、一回の一括肯定応答に代表させてＣＰＵに通知している。これにより、受信完了の応答処理に要する処理負荷を軽減することができ、信号処理装置１を構成する複数の信号処理器１１に汎用ＯＳを搭載した汎用ＰＣを適用する場合においても、十分な応答特性を得ることができる。

また、各信号処理器１１はあらかじめ設定された自器に固有の識別情報を有しており、ＰＲＩの周期で繰り返し送られてくる処理対象のデータの中から、自器の識別情報と一致する識別情報が付加された一連のデータをそれぞれに選択受信し、一時記憶している。これにより、信号処理装置１を複数の信号処理器１１によるラウンドロビン型に構成し、各信号処理器単位のパイプライン処理を行うことで、（処理対象データの受信時間）＜（信号処理時間）となる場合でも、ＰＲＩの周期で繰り返し発生するすべてのデータに対して漏れなく信号処理を行うことができ、汎用ＯＳを搭載した汎用ＰＣの適用が可能となる。従って、本実施例によれば、短周期で繰り返し大量に発生するデータを信号処理する際に、高速な入出力及び所望する信号処理を行いつつ、汎用品を適用可能にして低コストかつ容易に構成することのできる信号処理装置を得ることができる。

なお、本発明は、上記した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

１ 信号処理装置
４ データ出力装置
５ 回線データ複製装置
６ スイッチングハブ
７ 統合処理装置
１１〜１ｎ 信号処理器（＃１）〜信号処理器（＃ｎ）
２０ 信号処理部
２１ ＣＰＵ
２２ バスプロトコル変換器
２３ 外部記憶装置（２）
２４ ＨＤＤ制御カード
２５ ＨＤＤ
２６ ＬＡＮカード
３０ シリアル通信部
３１ 受信制御部
３２ 受信バッファ
３３ ＤＭＡＣ
４１ Ａ／Ｄ変換部
４２ ＦＰＧＡ
４３ 外部記憶装置（１）
４４シリアル通信装置
３１１ バスインターフェイス
３１２ ＩＯレジスタ
３１３ シリアル受信部
３１４ 制御機能
３２１〜３２ｍ 受信データバッファ

Claims (3)

1. 所定の繰り返し間隔毎に取得されたデータに、あて先の識別情報として連続する所定のデータ取得回数分は同一の識別情報が付され、前記所定の繰り返し間隔で送出されるシリアルデータを分配受信する複数台の信号処理器を備えた信号処理装置であって、
   前記信号処理器は、
   内部バスを介して互いに接続された揮発性の記憶部と不揮発性の記憶部とこれらにアクセスするプロセッサと、この内部バスとバスプロトコル変換部を介して接続された入出力バスとを有する信号処理部と、
   前記入出力バスに接続されてこの入出力バスを介して前記プロセッサと通信可能にされるとともに、前記分配されたシリアルデータを選択受信して前記揮発性の記憶部に転送するシリアル通信部とを備え、
   前記シリアル通信部は、
   あらかじめ自部に設定された識別情報と前記シリアルデータに付されたあて先の識別情報とに基づき前記シリアルデータを選択受信するとともに、前記所定のデータ取得回数分につき同一の識別情報が付された一連のシリアルデータの受信完了時に、各回の受信完了割込み肯定応答を１回にまとめた一括肯定応答を前記プロセッサに送出する受信制御部と、
   前記選択受信したシリアルデータを一時記憶する受信バッファと、
   前記プロセッサの制御のもと、前記受信バッファに一時記憶した内容を所定のタイミングで前記揮発性の記憶部にＤＭＡ転送するＤＭＡコントローラとを備え、
   前記複数台のそれぞれの信号処理器は、
   自器あての識別情報を有する前記一連のシリアルデータを選択受信して前記受信バッファに一時記憶し、
   これら一連のシリアルデータの受信完了時に発生する前記一括肯定応答により、前記受信バッファに一時記憶したデータを前記揮発性の記憶部にＤＭＡ転送し、
   この揮発性の記憶部に転送されたデータに対して所定の信号処理を施して出力する
   ことを特徴とする信号処理装置。
2. 前記複数の信号処理器は、前記シリアルデータをラウンドロビン方式で処理することを特徴とする請求項１に記載の信号処理装置。
3. 前記シリアル通信部の受信バッファは、前記一連のシリアルデータを記憶可能な複数の記憶領域を有するとともに、これら記憶領域をリング型に構成したことを特徴とする請求項１または請求項２に記載の信号処理装置。

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