JP2013080875A - Electrode structure for electronic component - Google Patents
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Abstract
Description
本発明は、電子部品の電極構造に関する。 The present invention relates to an electrode structure of an electronic component.
従来、電子部品の中には、電極の比抵抗を小さくする等の目的で電極部にCu(銅)メッキを行う場合がある。このような電子部品を基板上に実装する場合は、電極部の最外層に半田層をメッキ等で形成するが、半田はSnを主成分としているので、半田層を形成したときに、SnがCuと合金化し、Cuが半田層に容易に取り込まれるという、いわゆる半田食われが発生する。 Conventionally, in some electronic parts, Cu (copper) plating may be performed on an electrode part for the purpose of reducing the specific resistance of the electrode. When such an electronic component is mounted on a substrate, a solder layer is formed on the outermost layer of the electrode portion by plating or the like. However, since the solder is mainly composed of Sn, when the solder layer is formed, Sn is formed. So-called solder erosion occurs in which Cu is alloyed and Cu is easily taken into the solder layer.
そこで、例えば、特許文献1に示されるように、Cuメッキ層上にNiメッキ層を形成し、Niメッキ層上にSnメッキを行うようにしている。このように、電極部のメッキ層をCu/Ni/Snの多層構造とすることにより、半田食われを防止している。
Therefore, for example, as disclosed in
しかし、Cu−Ni界面では、メッキ時に合金層の形成がなく、さらにCu表面の酸化等もあり、Cuメッキ層とNiメッキ層間で密着不良を起こし、外部からのストレスが加わるとCuメッキ層とNiメッキ層間が剥離することがあった。 However, at the Cu-Ni interface, there is no formation of an alloy layer at the time of plating, there is also oxidation of the Cu surface, etc., causing adhesion failure between the Cu plating layer and the Ni plating layer, and when external stress is applied, The Ni plating layer sometimes peeled off.
本発明は、上述した課題を解決するために創案されたものであり、電極部にCuメッキ層と半田層やSnメッキ層を形成する場合に、半田食われを防ぐとともに、密着性を向上させた電子部品の電極構造を提供することを目的としている。 The present invention was devised to solve the above-described problems. When a Cu plating layer, a solder layer, and an Sn plating layer are formed on an electrode portion, it prevents solder erosion and improves adhesion. Another object of the present invention is to provide an electrode structure for an electronic component.
上記目的を達成するために、本発明の電子部品の電極構造は、電極層と前記電極層上に積層されたメッキ電極層とを備えた電子部品の電極構造であって、前記メッキ電極層は、銅メッキ層と前記銅メッキ層上に形成されたスズメッキ層と前記スズメッキ層上に形成されたニッケルメッキ層と前記ニッケルメッキ層上に形成されたスズを含むメッキ層とによる積層構造を含むことを主要な特徴とする。 In order to achieve the above object, an electrode structure of an electronic component according to the present invention is an electrode structure of an electronic component comprising an electrode layer and a plated electrode layer laminated on the electrode layer, wherein the plated electrode layer is A laminated structure including a copper plating layer, a tin plating layer formed on the copper plating layer, a nickel plating layer formed on the tin plating layer, and a plating layer containing tin formed on the nickel plating layer Is the main feature.
本発明の電子部品の電極構造は、電極層上にメッキ電極層が積層されており、メッキ電極層は最下層の銅メッキ層から順にスズメッキ層、ニッケルメッキ層、スズを含むメッキ層が積層された積層構造を有している。このように、スズメッキ層を銅メッキ層とニッケルメッキ層で挟む構成とすることで、銅メッキ層とスズメッキ層との接触領域は合金化されて密着性が向上し、一方、スズメッキ層とニッケルメッキ層との接触領域は合金化されて密着性が向上する。したがって、銅メッキ層とニッケルメッキ層の接合が強固なものとなり、剥離を防止することができる。同時に、ニッケルメッキ層により銅メッキ層の銅食われも防止することができる。 In the electrode structure of the electronic component of the present invention, a plating electrode layer is laminated on the electrode layer, and the plating electrode layer is formed by sequentially laminating a tin plating layer, a nickel plating layer, and a plating layer containing tin. Have a laminated structure. In this way, by adopting a structure in which the tin plating layer is sandwiched between the copper plating layer and the nickel plating layer, the contact area between the copper plating layer and the tin plating layer is alloyed to improve adhesion, while the tin plating layer and the nickel plating layer are improved. The contact area with the layer is alloyed to improve adhesion. Therefore, the bonding between the copper plating layer and the nickel plating layer becomes strong, and peeling can be prevented. At the same time, the copper plating layer can be prevented from being eroded by the nickel plating layer.
以下、図面を参照して本発明の一実施形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。図面は模式的なものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. The drawings are schematic, and there may be a case where portions having different dimensional relationships and ratios are included between the drawings.
図1は、本発明に係る電極構造を有する電子部品の構造例を示す断面図である。電子部品としてチップ抵抗器を例に説明する。チップ抵抗器は、チップ状の抵抗体1の裏面10bに、互いに間隔を隔てた一対の電極部50が設けられ、かつ一対の電極部50間には絶縁層2Aが設けられた構成となる。抵抗体1は金属製であり、単一元素の金属又は合金からなる。
FIG. 1 is a cross-sectional view showing a structural example of an electronic component having an electrode structure according to the present invention. A chip resistor will be described as an example of the electronic component. The chip resistor has a configuration in which a pair of
電極部50は、電極層3と電極層3上に積層されたメッキ電極層とで構成される。メッキ電極層は、銅(Cu)メッキ層31、スズ(Sn)メッキ層32、ニッケル(Ni)メッキ層33、スズ(Sn)を含むメッキ層34を有している。なお、電極層3は設けられなくても良く、その場合は、抵抗体1の下面において絶縁層2Aで覆われていない領域にメッキ電極層が直接積層される。
The
ここで、メッキ電極層は、メッキ処理により形成されるもので、最下層の銅メッキ層31から順に、スズメッキ層32、ニッケルメッキ層33、スズを含むメッキ層34が積層された積層構造を有している。また、スズを含むメッキ層34は、具体的には、スズメッキ層又は半田メッキ層等で構成される。
Here, the plating electrode layer is formed by plating, and has a laminated structure in which a
電極層3は、導電体層により構成されており、この導電体層は、例えば、Ag等の導電体を含む導電体ペーストを印刷することにより形成することができる。また、Cuメッキにより構成しても良く、あるいは、スパッタリングによるニクロム(Ni−Cr)等の導電体薄膜で構成しても良い。
The
各電極部50の厚みは、絶縁層2Aの厚みよりも大きいものとなっている。抵抗体1の表面10aは、絶縁層2Cにより覆われているとともに、抵抗体1の各側面10cは、絶縁層2Bにより覆われている。抵抗体1の両端面10dは非被覆状態の露出面である。
The thickness of each
電極部50を図1のような積層構造にすると、メッキ処理時に、銅メッキ層31とスズメッキ層32との接触領域はCuとSnの合金層が形成されて、銅メッキ層31とスズメッキ層32の密着性が良くなる。他方、スズメッキ層32とニッケルメッキ層33との接触領域にはSnとNiの合金層が形成されて、スズメッキ層32とニッケルメッキ層33の密着性が良くなる。このように、スズメッキ層32を介して銅メッキ層31とニッケルメッキ層33との接合を強固なものとしているので、剥離を防止することができる。
When the
また、銅メッキ層31は、メッキ電極の厚さを稼ぐとともに、電極部の抵抗値を低減する。ニッケルメッキ層33は、スズを含むメッキ層34による銅食われを防止する。スズを含むメッキ層34は、半田の付着性を向上させる。
Moreover, the
以上のように、銅メッキ層31とニッケルメッキ層33との間にスズメッキ層32を介在させることで、銅メッキ層31とニッケルメッキ層33の密着性を向上させ、かつ半田による銅食われを防止することができる。
As described above, by interposing the
ここで、スズメッキ層32の膜厚を厚くすると、銅食われの影響を銅メッキ層31が受けてしまう恐れがあるので、スズメッキ層32の膜厚は、銅メッキ層31及びニッケルメッキ層33のいずれの膜厚よりも小さくしておくことが好ましい。また、スズメッキ層32の膜厚は10μm以下であることが望ましい。
Here, if the thickness of the
図2は、厚膜型のチップ抵抗器に、本発明の電極構造を適用した例を示す。基板11は、例えば、Al2O3などの絶縁材料からなり、矩形状に形成される。
FIG. 2 shows an example in which the electrode structure of the present invention is applied to a thick film type chip resistor. The
1対の電極部51は、電極層12と電極層12上に積層されたメッキ電極層とで構成される。メッキ電極層は、銅メッキ層21、スズメッキ層22、ニッケルメッキ層23、スズを含むメッキ層24を有している。電極層12は、例えば、Ag等の導電体層からなる。
The pair of
1対の電極部51の電極層12は、基板11の表面の両端部を覆っており、基板11の側面及び裏面に渡って形成されている。
The
電極層12上に、銅メッキ層21が積層されている。銅メッキ層21上にはスズメッキ層22が、スズメッキ層22上にはニッケルメッキ層23が積層されている。ニッケルメッキ層23上には最上層としてスズを含むメッキ層24が積層される。
A
電極部51における銅メッキ層21、スズメッキ層22、ニッケルメッキ層23、スズを含むメッキ層24の役割や膜厚の関係は、図1と同じであるので説明を省略する。
Since the roles and film thicknesses of the
抵抗体13は、例えば酸化ルテニウムなどの抵抗体材料からなり、チップ抵抗器の抵抗値を決定する部分である。抵抗体13は、1対の電極層12の間に跨って形成され、その両端部が1対の電極層12の端部を覆っている。
The
保護層14は、1対の電極12の一部ずつ、及び抵抗体13を覆っており、例えばガラス製である。保護層14は、基板11の奥行き方向の全体に渡り形成されている。
The
次に、電極構造を含む電子部品の製造方法を、図1に例示されたチップ抵抗器を用いて説明する。製造工程が図3〜図6に示されている。まず、あらかじめフレームFを用意する。フレームFは、矩形枠状の支持部19と、この支持部19に支持された複数の板状部1Aとを有している。
Next, a method for manufacturing an electronic component including an electrode structure will be described using the chip resistor illustrated in FIG. The manufacturing process is shown in FIGS. First, a frame F is prepared in advance. The frame F has a rectangular frame-shaped
各板状部1Aは、最終的にはチップ抵抗器の抵抗体となる部分であり、その長手方向の略全長域にわたって各所の幅および厚みが一定とされた帯状あるいは長矩形状である。複数の板状部1Aは、フレームFに形成された複数のスリットのそれぞれを介して各板状部1Aの幅方向に略平行に並んでいる。
Each plate-
図3(a)においては、説明を容易にするためフレームFに4つの板状部1Aが設けられているに過ぎないが、実際には、1つのフレームFに多数の板状部1Aが設けられる。
In FIG. 3 (a), only four plate-
最初に、図3(a)に示すように、各板状部1Aの上向きの片面10aの全体に絶縁層2C´を形成する。図面においては、支持部19上にも絶縁層2C´が形成されているが、この支持部19上には形成する必要はない。絶縁層2C´の形成は、たとえばエポキシ樹脂をベタ塗り状に厚膜印刷して行なう。
First, as shown in FIG. 3A, an insulating
次いで、図3(b)に示すように、フレームFを表裏反転させてから、各板状部1Aの上向きとなった面10bに、複数の絶縁層2Aを各板状部1Aの長手方向に一定間隔で並ぶように形成する。各絶縁層2Aは、各板状部1Aと同一幅を有する矩形状である。各絶縁層2Aの形成は、絶縁層2C’の形成に用いたのと同一の樹脂および装置を用いて厚膜印刷により行なう。
Next, as shown in FIG. 3B, after the frame F is turned upside down, a plurality of insulating
板状部1Aの一対の側面10cには、後述するように絶縁層2B’を形成するが、そのための前準備として、図4(c) に示すように、各板状部1Aをその長手方向に延びる軸線C1周りの矢印N1方向に略90度回転させる。この回転は、連接部17を捩じり変形させることにより行なう。ただし、連接部17は、板状部1Aと比較して幅狭であるため、この連接部17は捩じり変形し易く、板状部1Aを簡単に回転させることが可能である。
As will be described later, an insulating
このように各板状部1Aを回転させると、一対の側面10cのそれぞれは、その向きが変わり、しかも支持部19の表面よりも上方、または裏面よりも下方に位置することとなる。このため、例えば図4(d)に示すように、絶縁膜形成用の液状の塗料2B”に板状部1Aの側面10cを接触させることによってこの側面10cに塗料2B”を塗布するといった作業が簡単に、かつ適切に行なえることとなる。塗布された塗料2B”の乾燥硬化により、図5(e)に示すように、各板状部1Aの一対の側面10cには、絶縁層2B’が適切に形成される。
When each plate-
もちろん、絶縁層2B’は、塗料を塗布するのとは異なる手法で形成することができる。絶縁層2B’の形成後には、各板状部1Aを逆回転させて元の姿勢に戻しておく。ただし、以降の電極形成や各板状部1Aの切断作業は、各板状部1Aが図4(c)に示されたような回転状態であっても実施可能であり、各板状部1Aを元の姿勢に戻す工程を省略し、全体の工程数の減少を図ってもかまわない。
Of course, the insulating layer 2 </ b> B ′ can be formed by a method different from that of applying a paint. After the formation of the insulating
次いで、図5(f)に示すように、各板状部1Aの片面10bのうち、絶縁層2A同士の間の領域に、導電体層3A’を積層し、次に、メッキ電極層のうち銅メッキ層31A’とスズメッキ層32A’からなる第1メッキ電極層39A’を積層する。導電体層3A’の形成は、例えば、銅メッキにより行われる。銅メッキ処理であれば、導電体層3A’と絶縁層2Aとの間に隙間を生じさせないようにして、隣り合う絶縁層2A間の領域に導電体層3A’を均一に形成することが可能である。
Next, as shown in FIG. 5 (f), a
導電体層3A’が銅メッキ処理により形成された場合は、銅メッキ層31A’も連続的に形成する。すなわち、導電体層3A’の形成時に、導電体層3A’の厚さが電極層3と銅メッキ層31の合計膜厚になるように作製する。この次に、スズメッキ層32A’を積層する。
When the
スズメッキ層32A’は、メッキ処理によって形成される。このように、導電体層3A’と第1メッキ電極層39A’とを形成することにより、チップ抵抗器が板状部1Aの長手方向に一体的に繋がった構成に相当するバー状の抵抗器集合体A’が得られることとなる。
The tin plating layer 32A 'is formed by a plating process. Thus, by forming the
その後は、図6に示すように、バー状の各抵抗器集合体A’を仮想線C2で示す箇所において切断し、複数のチップ抵抗器Aに分割する。各チップ抵抗器Aは、板状部1Aが切断されたチップ状の抵抗体1と、導電体層3A’および第1メッキ電極層39A’が切断された電極3および銅メッキ層31、スズメッキ層32からなる第1メッキ電極層39と、絶縁層2Aと、絶縁層2B’,2C’が切断された絶縁層2B、2Cとを備えたものとなる。
Thereafter, as shown in FIG. 6, each bar-shaped resistor aggregate A ′ is cut at a location indicated by an imaginary line C <b> 2 and divided into a plurality of chip resistors A. Each chip resistor A includes a chip-
次に、分割された各チップ抵抗器Aの第1メッキ電極層39におけるスズメッキ層32上にメッキ処理によりニッケルメッキ層33、スズを含むメッキ層34を順に積層する。このようにして、図1のチップ抵抗器が完成する。
Next, the
以上のように、本発明の電子部品の電極構造では、チップ抵抗器により例示したが、チップ抵抗器に限定されるものではなく、半田メッキやSnメッキを施す必要のある電極構造を有する電子部品すべてに適用することができる。 As described above, the electrode structure of the electronic component of the present invention is exemplified by the chip resistor, but is not limited to the chip resistor, and the electronic component having an electrode structure that needs to be subjected to solder plating or Sn plating. Can be applied to all.
1 抵抗体
2A 絶縁層
2C 絶縁層
3 電極層
4 抵抗体
31 銅メッキ層
32 スズメッキ層
33 ニッケルメッキ層
34 スズを含むメッキ層
DESCRIPTION OF
Claims (3)
前記メッキ電極層は、銅メッキ層と前記銅メッキ層上に形成されたスズメッキ層と前記スズメッキ層上に形成されたニッケルメッキ層と前記ニッケルメッキ層上に形成されたスズを含むメッキ層とによる積層構造を含むことを特徴とする電子部品の電極構造。 An electrode structure of an electronic component comprising an electrode layer and a plated electrode layer laminated on the electrode layer,
The plating electrode layer includes a copper plating layer, a tin plating layer formed on the copper plating layer, a nickel plating layer formed on the tin plating layer, and a plating layer containing tin formed on the nickel plating layer. An electrode structure of an electronic component comprising a laminated structure.
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