JP2012164084A - 定電圧回路とその半導体装置 - Google Patents

Abstract

【課題】 ツェナーダイオードと同等の動作を行える回路ないしは半導体装置を提供することを目的とする。
【解決手段】 実施形態の基準電圧発生回路は、第１のＦＥＴと、第２のＦＥＴと、一方を電源に接続し他方を前記第1のＦＥＴのドレインに接続した第1の抵抗と、前記第１のＦＥＴのドレイン−ゲート間に接続した第２の抵抗とを有し、前記第２のＦＥＴのゲート−ソース間を接続し、前記第２のＦＥＴのドレインを前記第1のＦＥＴのゲートに接続し、前記第１のＦＥＴのドレインが基準電圧を出力し、前記第１のＦＥＴのソースと前記第１のＦＥＴのソースがグランド又は他の回路と接続していることを特徴とする。
【選択図】 図１

Description

定電圧回路とその半導体装置に関する。

ワイドギャップ半導体による高速化に現状では対応できていない電子部品がいくつかあり問題となっている。そのひとつがツェナーダイオードである。ツェナーダイオードは逆方向に所定電圧以上の電圧を加えると電流が流れ始め、その結果ツェナーダイオードの両端は一定電圧に保たれる。そのため、基準電圧発生回路やＦＥＴなどのゲート保護としての用途、電源ラインから混入するサージの除去など多岐の用途に用いられる。

しかしながら、ツェナーダイオードは自身に流す電流によっても基準電圧が変化してしまう。これは、ツェナーダイオードはリップルを含む電源に接続すると電源変動によりツェナーダイオードに流れる電流が変化し、基準電圧が変動してしまうことを意味する。ツェナーダイオードによる基準電圧出力に接続する負荷のインピーダンスが変化する場合には、ツェナーダイオードに流れる電流が変化するため、やはり基準電圧の出力が不安定になる。また、アバランシェ動作によって基準電圧を作るためにノイズも大きく問題となることがある。ツェナーダイオードはＳｉ半導体で主に作られており接合容量やＰＮ接合によって発生するホールの移動度の遅さなどの要因により高速動作を行うことが出来ない。

特開２０１０−６７０３１号公報

実施形態は、ツェナーダイオードと同等の動作を行える回路ないしは半導体装置を提供することを目的とする。

実施形態の基準電圧発生回路は、第１のＦＥＴと、第２のＦＥＴと、一方を電源に接続し他方を前記第1のＦＥＴのドレインに接続した第1の抵抗と、前記第１のＦＥＴのドレイン−ゲート間に接続した第２の抵抗とを有し、第２のＦＥＴのゲート−ソース間を接続し、前記第２のＦＥＴのドレインを前記第1のＦＥＴのゲートに接続し、前記第１のＦＥＴのドレインが基準電圧を出力し、前記第１のＦＥＴのソースと前記第１のＦＥＴのソースがグランド又は他の回路と接続していることを特徴とする。

第１の実施形態にかかる基準電圧発生回路の回路図である。 ツェナーダイオードの一般的な使用方法を示した参考図である。 ＦＥＴのドレイン電流とゲート−ソース間電圧の関係図である。 デプレッション型ＦＥＴのドレイン電流とゲート−ソース間電圧の関係図である。 第２の実施形態にかかる基準電圧発生回路の回路図である。 第３の実施形態にかかる基準電圧発生回路の回路図である。 第３の実施形態の変形例にかかる基準電圧発生回路の回路図である。 第４の実施形態にかかる基準電圧発生回路の回路図である。 第４の実施形態の変形例にかかる基準電圧発生回路の回路図である。 第５の実施形態にかかる基準電圧発生回路の回路図である。 第５の実施形態の変形例にかかる基準電圧発生回路の回路図である。 第６の実施形態にかかる基準電圧発生回路の回路図である。 第６の実施形態の変形例にかかる基準電圧発生回路の回路図である。

次に、図面を参照して、本発明の実施の形態を説明する。
（第１の実施形態）
図１に示す回路は、電源電圧Ｖｄｄから所定の基準電圧Ｖｒｅｆを出力する基準電圧出力回路である。図１の基準電圧発生回路は第１のＦＥＴ（Ｑ１）と、第２のＦＥＴ（Ｑ２）と、一方を電源（Ｖｄｄ）に接続し他方を第1のＦＥＴ（Ｑ１）のドレインに接続した第1の抵抗（Ｒ１）と、第１のＦＥＴ（Ｑ１）のドレイン−ゲート間に接続した第２の抵抗（Ｒ２）とを有し、第２のＦＥＴ（Ｑ２）のゲート−ソース間を接続し、第２のＦＥＴ（Ｑ２）のドレインを第1のＦＥＴ（Ｑ１）のゲートに接続し、第１のＦＥＴ（Ｑ１）のドレインが基準電圧（Ｖｒｅｆ）を出力し、第１のＦＥＴのソースと前記第１のＦＥＴのソースがグランド又は他の回路と接続している構成である。基準電圧発生回路１のＱ１はエンハンスメント型のＦＥＴを用いることが好ましい。基準電圧発生回路１のＱ２はデプレッション型ＦＥＴであれば良いが、定電流動作を行うことが目的であるので同等の機能を有する素子であれば特に限定されない。このＱ２のドレインに抵抗Ｒ２を接続し、Ｒ２の他方をＱ１のドレインに接続している。図１において、便宜的に、Ｑ１およびＱ２のソースはグランド電位に落としているが、実用上はグランド電位である必要は無く各々別の電位（他の回路）に接続しても良い。抵抗Ｒ１は電源電圧ＶｄｄとＱ１のドレインに接続している。

このように図１に示す基準電圧出力回路は、定電流回路をなすＱ２、定電流回路への電流パスと基準電圧をフィードバックする帰還抵抗の役割を持つＲ２、電流制限の役割を持つＲ１、基準電圧を出力するＱ１で構成されている。

これらの動作を詳細に説明する前に、まず従来のツェナーダイオードの一般的な使用方法を簡単に述べる。図２はツェナーダイオードの一般的な使用方法を示した参考図である。ツェナーダイオードＺＤ１と抵抗Ｒ１で構成されている。ＺＤ１は逆方向に所定の電圧以上の電圧をかけるとＰＮ接合によるアバランシェ動作を起こし、急激に電流が流れるようになる。ここでインピーダンスの小さい電源（Ｖｄｄ）に接続していれば過剰な電流によりＺＤ１は焼損してしまうが、Ｒ１を直列に挿入してＺＤ１から見た電源のインピーダンスを大きくする。そうすると、所定電圧以上の電圧が加わった時に、電流が流れ始めてもＲ１によって電圧降下が起きて所定電圧以上の電圧がＺＤ１には印加されなくなる。別の言い方をするとＲ１によってＺＤ１への電流制限をかけているともいえる。そのため、ＺＤ１とＲ１によって定電圧出力が出来るのである。実施形態の回路図である図１と図５以降に示すＲ１は同様の効果を持っている。すなわち基準電圧を出力するＱ１に対して電流を制限するためのＲ１である。

次にＱ２による定電流動作を説明する。Ｑ２はデプレッション型ＦＥＴを想定して説明する。図３はＮチャンネルＦＥＴのドレイン電流Ｉｄ（以下、Ｉｄ）とドレイン−ソース間電圧Ｖｄｓと（以下、Ｖｄｓ）ゲート−ソース間電圧Ｖｇｓ（以下、Ｖｇｓ）の関係を示した図である。図３のＶｇｓの関係はＶｇｓ４＞Ｖｇｓ３＞Ｖｇｓ２＞Ｖｇｓ１＞Ｖｇｓ１としている。あるＶｇｓに着目するとＶｄｓがある一定以上の電圧をとると、Ｉｄが一定になる。この領域のことを飽和領域と言う。

図４はデプレッション型ＦＥＴのＶｄｓを飽和領域でＦＥＴを動作させるように設定した時のＩｄとＶｇｓの関係である。飽和領域においては、Ｖｄｓにかかわらず、Ｖｇｓの値によってＩｄが決まる。例えばＶｇｓ＝０Ｖとした時には、図４のＩｄｓｓという固有の電流値がＦＥＴに流れることになる。そのため、Ｖｇｓを固定すれば飽和領域においては定電流動作となるのである。これを利用し、図１のＱ２ではゲート−ソース間を接続しＶｇｓ＝０Ｖの状態にして定電流源を作っている。Ｑ１はＦＥＴであるので入力インピーダンスは非常に大きく、Ｑ２で作った電流はほぼＲ２を通る。この電流をＩ２とする。Ｉ２は一定であり、Ｒ２にかかる電圧はＩ２×Ｒ２となる。

ここでＱ１の閾値電圧をＶｔｈ(Ｑ１)、Ｑ１に流れる電流をＩ１とする。基準出力電圧は結果的にＶｒｅｆ＝Ｒ２×Ｉ２＋Ｖｔｈ（Ｑ１）となるのであるが、何らかの理由でＱ１のドレイン電圧がＶｒｅｆよりも高くなったとする。この誤差を＋ΔＶとする。Ｉ２は一定であるのでＲ２の電圧降下もＲ２×Ｉ２で一定であるため、Ｑ１のＶｇｓが＋ΔＶだけ上昇する。Ｖｇｓが高くなるとＱ１に流れる電流であるＩ１が大きくなる。Ｑ１の相互コンダクタンスをｇｍ１とする。＋ΔＶだけＶｇｓが増えるとＩ１はΔＶ×ｇｍ１だけ増えようとするので、Ｒ１での電圧降下がΔＶ×ｇｍ１だけ生じることになり、Ｑ１のドレイン電圧を下げる方向に働く。これは、最初の何らかの理由で生じた＋ΔＶの誤差を相殺する方向に働くことを意味する。次は、逆に何らかの理由でＱ１のドレイン電圧がＶｒｅｆよりも低くなったとする。このときの誤差を−ΔＶとする。

先ほどと同様の理由により、Ｑ１のゲート電圧は−ΔＶだけ下がることになり、Ｉ１はΔＶ×ｇｍ１だけ減ることとなる。そのため、Ｒ１での電圧降下がΔＶ×ｇｍ１だけ減ることになるため、Ｑ１のドレイン電圧を高くする方向に働く。これは、理由で生じたΔＶの誤差を相殺する方向に働くことを意味する。以上のように、Ｖｒｅｆ以外の電圧をとろうとすると、それを相殺するように働くため、結局釣り合いから基準電圧はＶｒｅｆ＝Ｒ２×Ｉ２＋Ｖｔｈ（Ｑ１）で与えられることになる。このことは、Ｒ２が増幅器で言う帰還抵抗の役割を果たしており、負帰還になっている。そのため、Ｑ１のドレインにつなぐ負荷のインピーダンスが変化しても安定して所定の基準電圧を出力できる。Ｖｒｅｆの決定因子であるＲ２、Ｉ２、Ｖｔｈ（Ｑ１）は固定値ないし設計値で決定できる。そのため、Ｖｒｅｆは自在に設計者が決定できる。そして、Ｖｒｅｆ＝Ｒ２×Ｉ２＋Ｖｔｈ（Ｑ１）の式には電源電圧Ｖｄｄの項が入っていない。これはすなわちＶｄｄがリップルのある電源であっても安定して所定の基準電圧を出力できることを意味する。このように、図１に示す形態であれば、電源電圧Ｖｄｄが不安定で、Ｑ１のドレインに接続する負荷インピーダンスが変化しても安定して所定の基準電圧を出力できる。この回路にはＰＮ接合に起因するアバランシェ動作を行っていないため低ノイズであり、使用する半導体のキャリアは移動度に優れる電子のみであるため高速に動作することが出来る。

また、Ｒ１は基本的には基準電圧出力を決定する要素ではないが、Ｒ１の抵抗値が小さすぎれば基準電圧発生回路の消費電力が大きくなり、Ｒ１の抵抗値が大きすぎればＱ２を飽和領域で動作させることが出来なくなるためＩ２を一定に保てなくなることや、Ｑ１のドレインに接続する負荷のインピーダンス変化に対応するだけの電流を吐き出せなくなり、出力する基準電圧が不安定になる可能性がある。このため、Ｒ１≦（Ｖｄｄ−Ｖｒｅｆ）／Ｉ２となるようにＲ１の抵抗値を決定するべきである。

（第２の実施形態）
図５に示す回路は、第１の実施形態の基準電圧発生回路に、第２のＦＥＴ（Ｑ２）のゲート−ソース間であり、かつ、第１のＦＥＴ（Ｑ１）のソースと第２のＦＥＴ（Ｑ２）のソース間に接続した第３の抵抗（Ｒ３）をさらに備える。Ｑ２のドレイン電流がＲ３を経由するように構成した基準電圧発生回路である。ただし、Ｒ３は必ずしも第１の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にＲ３を挿入しても良い。

ここで、一般的に抵抗は温度係数が正であるため、かかる回路の環境温度が上昇するとＲ２の抵抗値が上昇する。そのため、Ｖｒｅｆに温度ドリフトを生じる可能性がある。Ｑ１もまた、環境温度の上昇により閾値電圧が上昇しＶｒｅｆが所定電圧よりも上昇してしまう。しかし、ＦＥＴの温度特性が一般に電流に対して負であるため、温度が上昇するとＦＥＴの電流は減少する。そのため、Ｑ２においても温度上昇により電流が減少する。これもＶｒｅｆに温度ドリフトを生じさせる要因となるが、Ｒ２とＱ１による温度ドリフトの効果と相殺する方向にある。そのため、Ｒ２とＱ１とＱ２の温度特性を相殺するように第２から第６の実施形態及びその変形例の様に回路を組めば、Ｖｒｅｆの温度ドリフトを抑制できる。

基本的な動作原理は第１の実施形態と同様である。Ｒ３が挿入されることにより、Ｒ３の値によってＱ２で作る定電流値を自在に変えることができる。Ｒ３に電流が流れると、Ｑ２から見たＶｇｓは負電圧になっていると考えることが出来る。そのため、図４からわかるように低電流値はＩｄｓｓよりも小さな値に設定することが出来る。その結果、回路全体の省電力化が可能となる。また、一般に抵抗の温度係数は正であるため、回路の環境温度が上昇するとＲ３の抵抗値は増加する。そのため、Ｖｇｓはより負側にシフトすることとなり定電流値は小さくなる。これはＶｒｅｆが小さくなることを意味する。しかし、環境温度が上昇すれば同時にＲ２の抵抗値が大きくなり、これはＶｒｅｆが大きくなる方向に働く。Ｑ１もまた、環境温度の上昇により閾値電圧が上昇しＶｒｅｆが所定電圧よりも上昇してしまう。以上から、Ｑ１とＲ２とＲ３が互いに温度係数を相殺するために、Ｖｒｅｆの温度ドリフトを抑制できる。

（第３の実施形態）
図６に示す回路は、第１の実施形態の基準電圧発生回路に、第１のＦＥＴ（Ｑ１）のソースにアノードを接続し、かつ、グランド又は他の回路にカソードを接続した第１のダイオード（Ｄ１）をさらに備える。Ｑ１のドレイン電流がＤ１に流れるように構成した基準電圧発生回路である。ただし、Ｄ１は必ずしも第１の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にＤ１を挿入しても良い。

基本的な動作原理は第１の実施形態と同様である。前述したように、環境温度の上昇によりＲ２の抵抗値が上昇しＶｒｅｆが所定電圧よりも上昇してしまう可能性がある。Ｑ１もまた、環境温度の上昇により閾値電圧が上昇しＶｒｅｆが所定電圧よりも上昇してしまう。これを相殺するために、Ｄ１を挿入している。ダイオードは一般的に温度上昇すると、ダイオードの順方向電圧は低下する。その結果、Ｑ１のＶｇｓは上昇したことと等価であるため、Ｑ１のドレイン電流は増大し、Ｑ１のドレイン電圧を下げるように働く。そのため、環境温度の上昇にともなうＲ２とＱ１によるＶｒｅｆの上昇とＤ１の順方向電圧の低下によるＱ１のドレイン電圧低下の効果を互いに相殺するようにすればＶｒｅｆの温度ドリフトを抑制できる。Ｄ１は高速動作や寄生容量の観点からショットキー・バリア・ダイオード（以下、ＳＢＤ）が望ましいが、設計や用途によってはＰＮ接合ダイオードやＰＩＮダイオードなどであっても良い。

（第３の実施形態の変形例）
図７に示す回路は、第３の実施形態の基準電圧発生回路に、第２のＦＥＴ（Ｑ２）のゲート−ソース間であり、かつ、第１のＦＥＴ（Ｑ１）のソースと第１のＦＥＴのソース間に接続した第３の抵抗（Ｒ３）をさらに備える。Ｑ２のドレイン電流がＲ３を経由するように構成した基準電圧発生回路である。第２と第３の実施形態を組み合わせることで、Ｖｒｅｆの温度ドリフトをより抑制できる。

（第４の実施形態）
図８に示す回路は、第１の実施形態の基準電圧発生回路に、第１のＦＥＴ（Ｑ１のドレインにカソードを接続し、第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）にアノードを接続した第２のダイオード（Ｄ２）をさらに備える。Ｑ１のドレイン電流がＤ２に流れるように構成した基準電圧発生回路である。ただし、Ｄ２は必ずしも第１の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にＤ２を挿入しても良い。

基本的な動作原理は第１の実施形態と同様である。前述したように、環境温度の上昇によりＲ２の抵抗値が上昇しＶｒｅｆが所定電圧よりも上昇してしまう可能性がある。Ｑ１もまた、環境温度の上昇により閾値電圧が上昇しＶｒｅｆが所定電圧よりも上昇してしまう。これを相殺するために、Ｄ２を挿入している。ダイオードは一般的に温度上昇すると、ダイオードの順方向電圧は低下する。そのため、環境温度の上昇にともなうＲ２とＱ１によるＶｒｅｆの上昇とＤ２の順方向電圧の低下の効果を互いに相殺するようにすればＶｒｅｆの温度ドリフトを抑制できる。Ｄ２は高速動作や寄生容量の観点からＳＢＤが望ましいが、設計や用途によってはＰＮ接合ダイオードやＰＩＮダイオードなどであっても良い。

（第４の実施形態の変形例）
図９に示す回路は、第４の実施形態の基準電圧発生回路に、第２のＦＥＴ（Ｑ２）のゲート−ソース間であり、かつ、第１のＦＥＴ（Ｑ１）のソースと第１のＦＥＴのソース間に接続した第３の抵抗（Ｒ３）をさらに備える。Ｑ２のドレイン電流がＲ３を経由するように構成した基準電圧発生回路である。第２と第４の実施形態を組み合わせることで、Ｖｒｅｆの温度ドリフトをより抑制できる。

（第５の実施形態）
図１０に示す回路は、第１の実施形態の基準電圧発生回路に、第１のＦＥＴ（Ｑ１）のドレインと第１の抵抗（Ｒ１）にアノードを接続し、第２の抵抗（Ｒ２）にカソードを接続した第３のダイオード（Ｄ３）をさらに備える。Ｑ２のドレイン電流がＤ３に流れるように構成した基準電圧発生回路である。ただし、Ｄ３は必ずしも第１の実施形態にのみ挿入するわけではなく、他の実施形態及びこれらの変形例の基準電圧発生回路にＤ３を挿入しても良い。また、Ｒ２とＤ３は直列であるので適宜逆にしても良い。

基本的な動作原理は第１の実施形態と同様である。前述したように、環境温度の上昇によりＲ２の抵抗値が上昇しＶｒｅｆが所定電圧よりも上昇してしまう可能性がある。Ｑ１もまた、環境温度の上昇により閾値電圧が上昇しＶｒｅｆが所定電圧よりも上昇してしまう。これを相殺するために、Ｄ３を挿入している。ダイオードは一般的に温度上昇すると、ダイオードの順方向電圧は低下する。そのため、環境温度の上昇にともなうＲ２とＱ１によるＶｒｅｆの上昇とＤ３の順方向電圧の低下の効果を互いに相殺するようにすればＶｒｅｆの温度ドリフトを抑制できる。Ｄ３は高速動作や寄生容量の観点からＳＢＤが望ましいが、設計や用途によってはＰＮ接合ダイオードやＰＩＮダイオードなどであっても良い。

（第５の実施形態の変形例）
図１１に示す回路は、第５の実施形態の基準電圧発生回路に、第２のＦＥＴ（Ｑ２）のゲート−ソース間であり、かつ、第１のＦＥＴ（Ｑ１）のソースと第１のＦＥＴのソース間に接続した第３の抵抗（Ｒ３）をさらに備える。Ｑ２のドレイン電流がＲ３を経由するように構成した基準電圧発生回路である。第２と第５の実施形態を組み合わせることで、Ｖｒｅｆの温度ドリフトをより抑制できる。

（第６の実施形態）
図１２に示す回路は、第１の実施形態の基準電圧発生回路に、第２のＦＥＴ（Ｑ２）のゲート−ソース間を接続せず、かつ、第２のＦＥＴ（Ｑ２）のゲートの外部入力端子をさらに備える。ただし、この形態は第１の実施形態にのみに適用できるわけではなく第２の実施形態を除く他の実施形態及びこれらの変形例の基準電圧発生回路に外部入力の構成回路を適用しても良い。Ｑ２は、デプレッション型ＦＥＴでも良いし、エンハスメント型ＦＥＴであっても良い。
基本的な動作原理は第１の実施形態と同様である。しかし、Ｑ２のゲートを外部入力にすることにより、外部からの信号に対応してＱ２の定電流値の値を自在に変化させることが出来るため、所定の基準電圧を外部信号によって制御できるようになる。

（第６の実施形態の変形例）
図１３に示す回路は、第６の実施形態の基準電圧発生回路に第２のＦＥＴ（Ｑ２）のソースと第１のＦＥＴ（Ｑ１）のソース間であり、かつ、第２のＦＥＴ（Ｑ２）のソースとグランド又は他の回路間に接続した第３の抵抗とをさらに備える。Ｑ２のドレイン電流がＲ３を経由するように構成した基準電圧発生回路である。第２の実施形態のＲ３と第６の実施形態を組み合わせることで、所定の基準電圧を外部信号によって制御でき、かつ、Ｖｒｅｆの温度ドリフトを抑制できる。

（第７の実施形態）
第７の実施形態は、例えば図１、図５から図１１に示すように、第１から第５の実施形態においてＲ１を除いた回路部分を同一ウェハ上にオンチップで形成するものである。図中の点線領域１，２，３，４，５（３’，４’，５’）をオンチップ化するものである。点線領域１，２，３，４，５（３’，４’，５’）をオンチップ化することによりそれ単体では２端子構造とみなすことが出来る。この点線領域は、ツェナーダイオードそのものと同等の機能を有するため、従来のツェナーダイオードと全く同じ使用方法を適用できる。つまり図２のＺＤ１と全く同じように使用することが出来るようになる。オンチップ化により寄生抵抗、寄生インダクタンス、寄生キャパシタンスなどが漸減できるため本発明回路の動作が安定に高速になる。また、同一ウェハ上で作成することにより、回路を構成する各部分の温度係数などをそろえることが出来るため、温度ドリフトの抑制が容易となる。Ｒ１は外部回路として、使用条件などから適宜Ｒ１≦（Ｖｄｄ−Ｖｒｅｆ）／Ｉ２の範囲で決定するべきであるが、Ｒ１も含めてオンチップ化したとしても電力損失の問題が無ければＲ１も含めてオンチップ化しても良い。

（第８の実施形態）
第８の実施形態は、例えば図１２、１３に示すように、第６の実施形態においてＲ１を除いた回路部分を同一ウェハ上にオンチップで形成するものである。図中の点線領域６（６’）をオンチップ化するものである。点線領域６をオンチップ化することによりそれ単体では３端子構造とみなすことが出来る。オンチップ化により寄生抵抗、寄生インダクタンス、寄生キャパシタンスなどが漸減できるため本発明回路の動作が安定に高速になる。また、同一ウェハ上で作成することにより、回路を構成する各部分の温度係数などをそろえることが出来るため、温度ドリフトの抑制が容易となる。Ｒ１は外部回路として、使用条件などから適宜Ｒ１≦（Ｖｄｄ−Ｖｒｅｆ）／Ｉ２の範囲で決定するべきであるが、Ｒ１も含めてオンチップ化したとしても電力損失の問題が無ければＲ１も含めてオンチップ化しても良い。

（第９の実施形態）
第９の実施形態は、第７または第８の実施形態において、オンチップ化する半導体ウェハをＧａＮあるいはＳｉＣあるいはダイヤモンドあるいはＺｎＯなどのワイドギャップ半導体とするものである。

これらは、低オン抵抗、高耐圧の特徴を持つことからＦＥＴを形成した際にＦＥＴの入力容量を小さくできると言う利点がある。そのため、本発明の回路をより高速に動作させることが可能となる。また、高速動作が可能なツェナーダイオードを作ることが現状では難しいため、ツェナーダイオードと同様の機能を持つ回路は有用である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態そのままに限定解釈されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、変形例の様に異なる実施形態にわたる構成要素を適宜組み合わせても良い

Ｑ１,Ｑ２・・・ＮチャンネルＦＥＴ
Ｒ１,Ｒ２,Ｒ３・・・抵抗
Ｄ１,Ｄ２,Ｄ３・・・ダイオード
１,２,３,４,５・・・２端子入出力回路
６・・・３端子入出力回路
Ｄ・・・ＦＥＴのドレインを表す
ＺＤ１・・・ツェナーダイオード

Claims (5)

1. 第１のＦＥＴと、
   第２のＦＥＴと、
   一方を電源に接続し他方を前記第1のＦＥＴのドレインに接続した第1の抵抗と、
   前記第１のＦＥＴのドレイン−ゲート間に接続した第２の抵抗とを有し、
   前記第２のＦＥＴのゲート−ソース間を接続し、
   前記第２のＦＥＴのドレインを前記第1のＦＥＴのゲートに接続し、
   前記第１のＦＥＴのドレインが基準電圧を出力し、
   前記第１のＦＥＴのソースと前記第１のＦＥＴのソースがグランド又は他の回路と接続していることを特徴とする基準電圧発生回路。
2. 下記（１）から（６）のうち少なくともいずれかの特徴（ただし、（１）と（５）、（１）と（６）を組み合わせるものを除く）をさらに備えたことを特徴とする請求項１に記載の基準電圧発生回路。
   （１） 前記第２のＦＥＴのゲート−ソース間であり、かつ、前記第１のＦＥＴのソースと前記第２のＦＥＴのソース間に接続した第３の抵抗を備える。
   （２） 前記第１のＦＥＴのソースにアノードを接続し、かつ、前記グランド又は前記他の回路にカソードを接続した第１のダイオードを備える。
   （３） 前記第１のＦＥＴのドレインにカソードを接続し、前記第１の抵抗と前記第２の抵抗にアノードを接続した第２のダイオードを備える。
   （４） 前記第１のＦＥＴのドレインと前記第１の抵抗にアノードを接続し、前記第２の抵抗にカソードを接続した第３のダイオードを備える。
   （５） 前記第２のＦＥＴのゲート−ソース間を接続せず、かつ、前記第２のＦＥＴのゲートの外部入力端子を備える。
   （６） 前記第２のＦＥＴのゲート−ソース間を接続せず、かつ、前記第２のＦＥＴのゲートの外部入力端子と、
   前記第２のＦＥＴのソースと前記第１のＦＥＴのソース間であり、かつ、前記第２のＦＥＴのソースと前記グランド又は前記他の回路間に接続した第３の抵抗とを備える。
3. 請求項１又は２に記載の基準電圧発生回路の前記第1の抵抗を省略した回路を、電気的に２端子又は３端子となるように同一ウェハ上でオンチップ化したことを特徴とする半導体装置。
4. 請求項１又は２に記載の基準電圧発生回路を、電気的に２端子又は３端子となるように同一ウェハ上でオンチップ化したことを特徴とする半導体装置。
5. 前記ウェハがＧａＮ、ＳｉＣ、ダイヤモンドとＺｎＯのいずれかの半導体であることを特徴とする請求項３又は４に記載の半導体装置。