JP2000284842A - バイアス電圧回路および定電流回路およびｍｏｓ高抵抗素子 - Google Patents
バイアス電圧回路および定電流回路およびｍｏｓ高抵抗素子Info
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- JP2000284842A JP2000284842A JP11094097A JP9409799A JP2000284842A JP 2000284842 A JP2000284842 A JP 2000284842A JP 11094097 A JP11094097 A JP 11094097A JP 9409799 A JP9409799 A JP 9409799A JP 2000284842 A JP2000284842 A JP 2000284842A
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【課題】従来のバイアス電圧回路、定電流回路、ＭＯＳ
高抵抗素子は集積回路が微細化し、ゲート膜厚が非常に
薄くなると消費電力が増加するか、もしくは前記各回路
が占めるチップ面積が異状に増大するという課題があっ
た。 【解決手段】前記各回路に共通するバイアス電圧回路に
おいて、シリコン・オン・インシュレータを用い、同一
導電型の２個のＭＯＳＦＥＴのボディ電位を異ならせて
実効的なスレッショルド電圧の差を作り、かつ回路を構
成する４個のＭＯＳＦＥＴのゲート電極には必ずバイア
ス電圧が加わるようにした。 【効果】スレッショルド電圧に近いバイアス電圧を用い
るので小さなチップ面積で低消費電力、かつ追加のコス
ト上昇もなしに前記各回路を提供できるという効果があ
る。
高抵抗素子は集積回路が微細化し、ゲート膜厚が非常に
薄くなると消費電力が増加するか、もしくは前記各回路
が占めるチップ面積が異状に増大するという課題があっ
た。 【解決手段】前記各回路に共通するバイアス電圧回路に
おいて、シリコン・オン・インシュレータを用い、同一
導電型の２個のＭＯＳＦＥＴのボディ電位を異ならせて
実効的なスレッショルド電圧の差を作り、かつ回路を構
成する４個のＭＯＳＦＥＴのゲート電極には必ずバイア
ス電圧が加わるようにした。 【効果】スレッショルド電圧に近いバイアス電圧を用い
るので小さなチップ面積で低消費電力、かつ追加のコス
ト上昇もなしに前記各回路を提供できるという効果があ
る。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート電界効果
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半
導体集積回路装置において、バイアス電圧回路、またバ
イアス電圧を使用する定電流回路、およびバイアス電圧
を使用するＭＯＳ高抵抗素子を製造上のバラツキが少な
く、コストアップの要因となる余計なプロセス工程を追
加せず、かつ低消費電力を小さなチップ面積で実現する
為の回路構成に関する。殊にバイアス電圧を作り出す回
路構成に関する。
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半
導体集積回路装置において、バイアス電圧回路、またバ
イアス電圧を使用する定電流回路、およびバイアス電圧
を使用するＭＯＳ高抵抗素子を製造上のバラツキが少な
く、コストアップの要因となる余計なプロセス工程を追
加せず、かつ低消費電力を小さなチップ面積で実現する
為の回路構成に関する。殊にバイアス電圧を作り出す回
路構成に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置におけるＭＯ
ＳＦＥＴを用いたバイアス電圧回路、またバイアス電圧
を使用した定電流回路、およびバイアス電圧を使用した
ＭＯＳ高抵抗素子におけるバイアス電圧発生回路は図
６、図７、図８に代表されるような回路を用いていた。
ここで図６ではＰ型ＭＯＳＦＥＴ６０１のゲート電極に
−ＶSSを加えている。また、図７ではＰ型ＭＯＳＦＥＴ
７０１とＰ型ＭＯＳＦＥＴ７０２では片方にチャネルド
ープを行いスレッショルド電圧を異ならせている。ま
た、図８においては抵抗素子８０５を用いている。な
お、図６の回路は特許公開Ｓ６００６４５０７にあり、
これをはじめ、よく用いられるバイアス電圧回路であ
る。また、図７の回路は特許公開昭５６−１２１１１４
にある。また、図８の回路は特許公開Ｈ０１０４２７１
７や特許公開Ｈ０５１９１１６６に見受けられる。
ＳＦＥＴを用いたバイアス電圧回路、またバイアス電圧
を使用した定電流回路、およびバイアス電圧を使用した
ＭＯＳ高抵抗素子におけるバイアス電圧発生回路は図
６、図７、図８に代表されるような回路を用いていた。
ここで図６ではＰ型ＭＯＳＦＥＴ６０１のゲート電極に
−ＶSSを加えている。また、図７ではＰ型ＭＯＳＦＥＴ
７０１とＰ型ＭＯＳＦＥＴ７０２では片方にチャネルド
ープを行いスレッショルド電圧を異ならせている。ま
た、図８においては抵抗素子８０５を用いている。な
お、図６の回路は特許公開Ｓ６００６４５０７にあり、
これをはじめ、よく用いられるバイアス電圧回路であ
る。また、図７の回路は特許公開昭５６−１２１１１４
にある。また、図８の回路は特許公開Ｈ０１０４２７１
７や特許公開Ｈ０５１９１１６６に見受けられる。
【０００３】
【発明が解決しようとする課題】さて、近年においては
集積回路の微細化が進んでいるが、それに伴いゲート膜
厚も非常に薄くなり、ＭＯＳＦＥＴのコンダクタンス定
数が大きくなっている。これは高速性にとっては良いこ
とであるが、他方、需要が増大しつつある携帯機器等に
おいては、低消費電力、低消費電流化が求められてお
り、これは必ずしも望ましいことではない。つまり、全
体の消費電流を低減する一環としてアナログ回路、特に
該回路のなかで常時使用され、電流を流しつづけるバイ
アス電圧回路の電流も低減する必要がある。このとき前
述したようにＭＯＳＦＥＴのコンダクタンス定数が大き
くなっているので、図６の回路の従来例ではＰ型ＭＯＳ
ＦＥＴ６０１のゲートとソース間に大きな電位差があっ
て電流が流れやすく、消費電流を少なくするにはＭＯＳ
ＦＥＴの駆動能力を低下させる必要があり、Ｐ型ＭＯＳ
ＦＥＴ６０１のチャネル長を異状に増大させることにな
る。しかしながら、これは微細化の流れの中でロジック
回路の占めるチップ面積、領域が小さくなる一方で、特
定のアナログ回路は逆にチップ面積、領域が増大するこ
とも引き起こすという新たな課題が顕著となってきた。
集積回路の微細化が進んでいるが、それに伴いゲート膜
厚も非常に薄くなり、ＭＯＳＦＥＴのコンダクタンス定
数が大きくなっている。これは高速性にとっては良いこ
とであるが、他方、需要が増大しつつある携帯機器等に
おいては、低消費電力、低消費電流化が求められてお
り、これは必ずしも望ましいことではない。つまり、全
体の消費電流を低減する一環としてアナログ回路、特に
該回路のなかで常時使用され、電流を流しつづけるバイ
アス電圧回路の電流も低減する必要がある。このとき前
述したようにＭＯＳＦＥＴのコンダクタンス定数が大き
くなっているので、図６の回路の従来例ではＰ型ＭＯＳ
ＦＥＴ６０１のゲートとソース間に大きな電位差があっ
て電流が流れやすく、消費電流を少なくするにはＭＯＳ
ＦＥＴの駆動能力を低下させる必要があり、Ｐ型ＭＯＳ
ＦＥＴ６０１のチャネル長を異状に増大させることにな
る。しかしながら、これは微細化の流れの中でロジック
回路の占めるチップ面積、領域が小さくなる一方で、特
定のアナログ回路は逆にチップ面積、領域が増大するこ
とも引き起こすという新たな課題が顕著となってきた。
【０００４】また、以上の問題を軽減する為に図７の従
来回路例のように各ＭＯＳＦＥＴのゲート電極には中間
電位をかけたものもあるが、図７のＰ型ＭＯＳＦＥＴ７
０１とＰ型ＭＯＳＦＥＴ７０２の間でスレッショルド電
圧に差をつける為にＭＯＳＦＥＴにチャネルドープを施
すと、プロセスコストが増大する課題があった。
来回路例のように各ＭＯＳＦＥＴのゲート電極には中間
電位をかけたものもあるが、図７のＰ型ＭＯＳＦＥＴ７
０１とＰ型ＭＯＳＦＥＴ７０２の間でスレッショルド電
圧に差をつける為にＭＯＳＦＥＴにチャネルドープを施
すと、プロセスコストが増大する課題があった。
【０００５】また、図８の従来回路例のように、ＭＯＳ
ＦＥＴ以外の抵抗素子８０５を用いたりしている例があ
るが、これは近年、微細化、高速化とともにサリサイド
を使用する機会が増えたなかで、適度な抵抗値の抵抗素
子を特別に作ることは、プロセス工程の増加によるコス
トの増大や、チップ面積の増大や、特性バラツキの要因
がＭＯＳＦＥＴと抵抗素子の両方に関わり、その結果、
製造上の安定度や歩留まりが低下するという課題があっ
た。
ＦＥＴ以外の抵抗素子８０５を用いたりしている例があ
るが、これは近年、微細化、高速化とともにサリサイド
を使用する機会が増えたなかで、適度な抵抗値の抵抗素
子を特別に作ることは、プロセス工程の増加によるコス
トの増大や、チップ面積の増大や、特性バラツキの要因
がＭＯＳＦＥＴと抵抗素子の両方に関わり、その結果、
製造上の安定度や歩留まりが低下するという課題があっ
た。
【０００６】そこで本発明はこのような課題・問題点を
解決するもので、その目的とするところはアナログ回路
に必要なバイアス電圧を低消費電力、低消費電流で作り
だすことであり、かつ、比較的小さなチップ面積で、バ
ラツキ要因の少ない、また余計なプロセス工程の追加を
必要としないバイアス回路を提供することである。
解決するもので、その目的とするところはアナログ回路
に必要なバイアス電圧を低消費電力、低消費電流で作り
だすことであり、かつ、比較的小さなチップ面積で、バ
ラツキ要因の少ない、また余計なプロセス工程の追加を
必要としないバイアス回路を提供することである。
【０００７】また、そのバイアス電圧回路のバイアス電
圧を用いて、前述した同様の効果を有する定電流回路や
ＭＯＳＦＥＴの高抵抗素子を提供することを目的とす
る。
圧を用いて、前述した同様の効果を有する定電流回路や
ＭＯＳＦＥＴの高抵抗素子を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明のバイアス電圧回
路は、２個の第１導電型のＭＯＳＦＥＴにおいて、一方
のＭＯＳＦＥＴのボディは第１電源端子に接続し、他方
のＭＯＳＦＥＴのボディは第２電源端子に接続して、バ
ックゲートバイアス効果により実質的にスレッショルド
電圧に差をつけたこと、また、２個の第１導電型のＭＯ
ＳＦＥＴと２個の第２導電型のＭＯＳＦＥＴを用いて第
１導電型のＭＯＳＦＥＴのスレッショルド電圧に近いバ
イアス電圧と、第２導電型のＭＯＳＦＥＴのスレッショ
ルド電圧に近いバイアス電圧とを作りだし、前記計４個
の各ＭＯＳＦＥＴのゲート電極には前記のバイアス電圧
のいずれかを与えるように接続したことを特徴とする。
路は、２個の第１導電型のＭＯＳＦＥＴにおいて、一方
のＭＯＳＦＥＴのボディは第１電源端子に接続し、他方
のＭＯＳＦＥＴのボディは第２電源端子に接続して、バ
ックゲートバイアス効果により実質的にスレッショルド
電圧に差をつけたこと、また、２個の第１導電型のＭＯ
ＳＦＥＴと２個の第２導電型のＭＯＳＦＥＴを用いて第
１導電型のＭＯＳＦＥＴのスレッショルド電圧に近いバ
イアス電圧と、第２導電型のＭＯＳＦＥＴのスレッショ
ルド電圧に近いバイアス電圧とを作りだし、前記計４個
の各ＭＯＳＦＥＴのゲート電極には前記のバイアス電圧
のいずれかを与えるように接続したことを特徴とする。
【０００９】また、本発明の定電流回路は、前記バイア
ス電圧回路の出力したバイアス電圧を負荷に直列に接続
したＭＯＳＦＥＴのゲート電極に接続したことを特徴と
する。
ス電圧回路の出力したバイアス電圧を負荷に直列に接続
したＭＯＳＦＥＴのゲート電極に接続したことを特徴と
する。
【００１０】また、本発明のＭＯＳ高抵抗素子は、前記
バイアス回路の出力した第１のバイアス電圧と第２バイ
アス電圧を第１導電型のＭＯＳＦＥＴと第２導電型のＭ
ＯＳＦＥＴを並列に接続したトランスミッションゲート
のそれぞれのＭＯＳＦＥＴのゲート電極にそれぞれ加え
るように接続したことを特徴とする。
バイアス回路の出力した第１のバイアス電圧と第２バイ
アス電圧を第１導電型のＭＯＳＦＥＴと第２導電型のＭ
ＯＳＦＥＴを並列に接続したトランスミッションゲート
のそれぞれのＭＯＳＦＥＴのゲート電極にそれぞれ加え
るように接続したことを特徴とする。
【００１１】
【作用】本発明のバイアス電圧回路の上記の構成によれ
ば、バイアス電圧回路を構成する各ＭＯＳＦＥＴのゲー
ト電極は第１導電型ＭＯＳＦＥＴのスレッショルド電圧
に近い電圧、もしくは第２導電型ＭＯＳＦＥＴのスレッ
ショルド電圧に近い電圧のいずれかの中間電位が接続さ
れるので、ＭＯＳＦＥＴのオフ（ＯＦＦ）に近い状態で
の動作となり、容易に電流を低減でき、ＭＯＳＦＥＴの
チャネル長を異状に長く設定する必要もなく、小さなチ
ップ面積で低消費電力、低消費電流のバイアス電圧回路
が実現する。また、該回路動作には前記２個の第１導電
型のＭＯＳＦＥＴの間にはスレッショルド電圧の差が必
要となるが、２個の第１導電型のＭＯＳＦＥＴのボディ
を異なる電源端子に接続することにより、バックゲート
バイアス効果に差が生じ、プロセス工程の余計な追加も
なく、スレッショルド電圧の差が作り出せる。
ば、バイアス電圧回路を構成する各ＭＯＳＦＥＴのゲー
ト電極は第１導電型ＭＯＳＦＥＴのスレッショルド電圧
に近い電圧、もしくは第２導電型ＭＯＳＦＥＴのスレッ
ショルド電圧に近い電圧のいずれかの中間電位が接続さ
れるので、ＭＯＳＦＥＴのオフ（ＯＦＦ）に近い状態で
の動作となり、容易に電流を低減でき、ＭＯＳＦＥＴの
チャネル長を異状に長く設定する必要もなく、小さなチ
ップ面積で低消費電力、低消費電流のバイアス電圧回路
が実現する。また、該回路動作には前記２個の第１導電
型のＭＯＳＦＥＴの間にはスレッショルド電圧の差が必
要となるが、２個の第１導電型のＭＯＳＦＥＴのボディ
を異なる電源端子に接続することにより、バックゲート
バイアス効果に差が生じ、プロセス工程の余計な追加も
なく、スレッショルド電圧の差が作り出せる。
【００１２】また、本発明の定電流回路の上記の構成に
よれば、前述したバイアス電圧回路の出力したバイアス
電圧で定電流源となるＭＯＳＦＥＴのゲート電極を制御
するので、スレッショルド電圧のバラツキは相殺され、
安定した特性を持つとともに、バイアス電圧回路を含む
定電流回路自体が低消費電力、低消費電流となる。
よれば、前述したバイアス電圧回路の出力したバイアス
電圧で定電流源となるＭＯＳＦＥＴのゲート電極を制御
するので、スレッショルド電圧のバラツキは相殺され、
安定した特性を持つとともに、バイアス電圧回路を含む
定電流回路自体が低消費電力、低消費電流となる。
【００１３】また、本発明のＭＯＳ高抵抗素子の上記の
構成によれば、前述したバイアス電圧回路の出力したバ
イアス電圧でＭＯＳ抵抗となるトランスミッションゲー
トのそれぞれのＭＯＳＦＥＴのゲート電極を制御するの
で、電源電位を該ＭＯＳＦＥＴのゲート電極に加えた場
合に比較して容易に高抵抗を構成でき、小さなチツプ面
積で実現するとともに、バイアス電圧回路を含むＭＯＳ
高抵抗素子自体が低消費電力、低消費電流となる。
構成によれば、前述したバイアス電圧回路の出力したバ
イアス電圧でＭＯＳ抵抗となるトランスミッションゲー
トのそれぞれのＭＯＳＦＥＴのゲート電極を制御するの
で、電源電位を該ＭＯＳＦＥＴのゲート電極に加えた場
合に比較して容易に高抵抗を構成でき、小さなチツプ面
積で実現するとともに、バイアス電圧回路を含むＭＯＳ
高抵抗素子自体が低消費電力、低消費電流となる。
【００１４】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の第１の実施例を示す回路図であ
る。なお、図１においては製造プロセスで使用するウェ
ハーがシリコン基板の中に二酸化珪素（ＳiＯ2）の絶縁
層を有するシリコン・オン・インシュレータ（ＳＯＩ）
基板を用いている。したがって、ＭＯＳＦＥＴのチャネ
ル直下の基板は各ＭＯＳＦＥＴで電位的に独立してい
る。一般的に各ＭＯＳＦＥＴの基板が共通となる従来バ
ルクと区別するために、ＳＯＩにおけるＭＯＳＦＥＴの
チャネル直下の従来の基板に相当する部分を慣例にした
がって「ボディ」と表現する。
を示す。図１は本発明の第１の実施例を示す回路図であ
る。なお、図１においては製造プロセスで使用するウェ
ハーがシリコン基板の中に二酸化珪素（ＳiＯ2）の絶縁
層を有するシリコン・オン・インシュレータ（ＳＯＩ）
基板を用いている。したがって、ＭＯＳＦＥＴのチャネ
ル直下の基板は各ＭＯＳＦＥＴで電位的に独立してい
る。一般的に各ＭＯＳＦＥＴの基板が共通となる従来バ
ルクと区別するために、ＳＯＩにおけるＭＯＳＦＥＴの
チャネル直下の従来の基板に相当する部分を慣例にした
がって「ボディ」と表現する。
【００１５】さて、図１において１と２はＰ型ＭＯＳＦ
ＥＴである。３と４はＮ型ＭＯＳＦＥＴである。Ｐ型Ｍ
ＯＳＦＥＴ１のソース電極は正極の電源であるＶDDに接
続されている。Ｐ型ＭＯＳＦＥＴ１のドレイン電極はＮ
型ＭＯＳＦＥＴ３のドレイン電極に接続されている。Ｎ
型ＭＯＳＦＥＴ３のソース電極は負極の電源であるＶSS
に接続されている。Ｐ型ＭＯＳＦＥＴ２のソース電極は
ＶDDに接続されている。Ｐ型ＭＯＳＦＥＴ２のドレイン
電極はＮ型ＭＯＳＦＥＴ４のドレイン電極に接続されて
いる。Ｎ型ＭＯＳＦＥＴ４のソース電極はＶSSに接続さ
れている。Ｐ型ＭＯＳＦＥＴ１とＰ型ＭＯＳＦＥＴ２の
ゲート電極はともにＰ型ＭＯＳＦＥＴ２のドレイン電極
に接続されている。Ｎ型ＭＯＳＦＥＴ３とＮ型ＭＯＳＦ
ＥＴ４のゲート電極はともにＮ型ＭＯＳＦＥＴ３のドレ
イン電極に接続されている。Ｐ型ＭＯＳＦＥＴ２のボデ
ィはＶDDに接続されている。Ｐ型ＭＯＳＦＥＴ１のボデ
ィ、およびＮ型ＭＯＳＦＥＴ３と４のボディはＶSSに接
続されている。また、Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯＳ
ＦＥＴ４のドレイン電極の互いの接続点が第１バイアス
電圧出力端子となっている。また、Ｐ型ＭＯＳＦＥＴ１
とＮ型ＭＯＳＦＥＴ３のドレイン電極の互いの接続点が
第２バイアス電圧出力端子となっている。
ＥＴである。３と４はＮ型ＭＯＳＦＥＴである。Ｐ型Ｍ
ＯＳＦＥＴ１のソース電極は正極の電源であるＶDDに接
続されている。Ｐ型ＭＯＳＦＥＴ１のドレイン電極はＮ
型ＭＯＳＦＥＴ３のドレイン電極に接続されている。Ｎ
型ＭＯＳＦＥＴ３のソース電極は負極の電源であるＶSS
に接続されている。Ｐ型ＭＯＳＦＥＴ２のソース電極は
ＶDDに接続されている。Ｐ型ＭＯＳＦＥＴ２のドレイン
電極はＮ型ＭＯＳＦＥＴ４のドレイン電極に接続されて
いる。Ｎ型ＭＯＳＦＥＴ４のソース電極はＶSSに接続さ
れている。Ｐ型ＭＯＳＦＥＴ１とＰ型ＭＯＳＦＥＴ２の
ゲート電極はともにＰ型ＭＯＳＦＥＴ２のドレイン電極
に接続されている。Ｎ型ＭＯＳＦＥＴ３とＮ型ＭＯＳＦ
ＥＴ４のゲート電極はともにＮ型ＭＯＳＦＥＴ３のドレ
イン電極に接続されている。Ｐ型ＭＯＳＦＥＴ２のボデ
ィはＶDDに接続されている。Ｐ型ＭＯＳＦＥＴ１のボデ
ィ、およびＮ型ＭＯＳＦＥＴ３と４のボディはＶSSに接
続されている。また、Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯＳ
ＦＥＴ４のドレイン電極の互いの接続点が第１バイアス
電圧出力端子となっている。また、Ｐ型ＭＯＳＦＥＴ１
とＮ型ＭＯＳＦＥＴ３のドレイン電極の互いの接続点が
第２バイアス電圧出力端子となっている。
【００１６】さて、Ｐ型ＭＯＳＦＥＴ１と２の通常のス
レッショルド電圧、つまり、ソースとボディ（従来の基
板に相当）が同電位の場合のスレッショルド電圧をＶT
P、Ｎ型ＭＯＳＦＥＴ３と４の通常のスレッショルド電
圧をＶTNとする。また、Ｐ型ＭＯＳＦＥＴ１とＰ型ＭＯ
ＳＦＥＴ２のコンダクタンス定数βをそれぞれβP1、β
P2とする。また、Ｎ型ＭＯＳＦＥＴ３とＮ型ＭＯＳＦＥ
Ｔ４のコンダクタンス定数βをそれぞれβN3、βN4とす
る。また、Ｐ型ＭＯＳＦＥＴ１のソース電位が＋ＶDDに
対し、ボディは−ＶSSに接続されているのでバックゲー
トバイアス効果が生じる。このバックゲートバイアス効
果により、スレッショルド電圧が実効的に低く（電流が
流れ易い方向）なり、この低下分をαとする。また、第
１バイアス電圧出力端子１１の電圧をＶG1、第２バイア
ス電圧出力端子１２の電圧をＶG2とする。また、負極の
電源であるＶSSを基準電位の０とする。このとき、Ｐ型
ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ３を流れる電流をＩ
1とし、Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯＳＦＥＴ４を流
れる電流をＩ2とすれば、各ＭＯＳＦＥＴが飽和領域で
動作するとして、以下の各式が成り立つ。
レッショルド電圧、つまり、ソースとボディ（従来の基
板に相当）が同電位の場合のスレッショルド電圧をＶT
P、Ｎ型ＭＯＳＦＥＴ３と４の通常のスレッショルド電
圧をＶTNとする。また、Ｐ型ＭＯＳＦＥＴ１とＰ型ＭＯ
ＳＦＥＴ２のコンダクタンス定数βをそれぞれβP1、β
P2とする。また、Ｎ型ＭＯＳＦＥＴ３とＮ型ＭＯＳＦＥ
Ｔ４のコンダクタンス定数βをそれぞれβN3、βN4とす
る。また、Ｐ型ＭＯＳＦＥＴ１のソース電位が＋ＶDDに
対し、ボディは−ＶSSに接続されているのでバックゲー
トバイアス効果が生じる。このバックゲートバイアス効
果により、スレッショルド電圧が実効的に低く（電流が
流れ易い方向）なり、この低下分をαとする。また、第
１バイアス電圧出力端子１１の電圧をＶG1、第２バイア
ス電圧出力端子１２の電圧をＶG2とする。また、負極の
電源であるＶSSを基準電位の０とする。このとき、Ｐ型
ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ３を流れる電流をＩ
1とし、Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯＳＦＥＴ４を流
れる電流をＩ2とすれば、各ＭＯＳＦＥＴが飽和領域で
動作するとして、以下の各式が成り立つ。
【００１７】 Ｉ1 ＝ (１／２)・βP1・(ＶDD− ＶG1−ＶTP＋α)2 ＝ (１／２)・βN3・(ＶG2−ＶTN)2 また、 Ｉ2 ＝ (１／２)・βP2・(ＶDD− ＶG1−ＶTP)2 ＝ (１／２)・βN4・(ＶG2−ＶTN)2 となる。
【００１８】これらを解くとバイアス電圧ＶG1、 ＶG2
については ＶG1 ＝ ＶDD − ＶTP − α／(ａ・ｂ−１) ・・・・・・ （１０１）式 ＶG2 ＝ ＶTN ＋ α・ｃ／(ａ・ｂ−１) ・・・・・・ （１０２）式 となる。ただし、 ａ ＝ (βP2／βP1)1/2 ｂ ＝ (βN3／βN4)1/2 ｃ ＝ (βP2／βN4)1/2 とする。
については ＶG1 ＝ ＶDD − ＶTP − α／(ａ・ｂ−１) ・・・・・・ （１０１）式 ＶG2 ＝ ＶTN ＋ α・ｃ／(ａ・ｂ−１) ・・・・・・ （１０２）式 となる。ただし、 ａ ＝ (βP2／βP1)1/2 ｂ ＝ (βN3／βN4)1/2 ｃ ＝ (βP2／βN4)1/2 とする。
【００１９】また、電流 Ｉ1 、Ｉ2 について解けば Ｉ1 ＝ (１／２)・βP1・(ａ・ｂ・α)2／(ａ・ｂ−１) 2 ・・・・・・ （１０３）式 Ｉ2 ＝ (１／２)・βP2・α2／(ａ・ｂ−１) 2 ・・・・・・ （１０４）式 となる。
【００２０】また、このときの前提である各ＭＯＳＦＥ
Ｔの飽和条件であるが、Ｐ型ＭＯＳＦＥＴ１については ＶDD− ＶG2 ＞ ＶDD − ＶG1 − ＶTP ＋ α が成立する必要があるが、前述の解いた結果を代入して
整理すれば ＶDD ＞ ＶTN ＋｛ (ｃ＋１)／(ａ・ｂ−１) ＋１｝・α ・・・・・・ （１０５）式 となる。
Ｔの飽和条件であるが、Ｐ型ＭＯＳＦＥＴ１については ＶDD− ＶG2 ＞ ＶDD − ＶG1 − ＶTP ＋ α が成立する必要があるが、前述の解いた結果を代入して
整理すれば ＶDD ＞ ＶTN ＋｛ (ｃ＋１)／(ａ・ｂ−１) ＋１｝・α ・・・・・・ （１０５）式 となる。
【００２１】また、Ｎ型ＭＯＳＦＥＴ４の飽和条件であ
るが ＶG1 ＞ ＶG2 − ＶTN が成立する必要があるが、前述の解いた結果を代入して
整理すれば ＶDD ＞ ＶTP ＋｛ (ｃ＋１)／(ａ・ｂ−１) ｝・α ・・・・・・ （１０６）式 となる。
るが ＶG1 ＞ ＶG2 − ＶTN が成立する必要があるが、前述の解いた結果を代入して
整理すれば ＶDD ＞ ＶTP ＋｛ (ｃ＋１)／(ａ・ｂ−１) ｝・α ・・・・・・ （１０６）式 となる。
【００２２】また、Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯＳＦ
ＥＴ３についてはゲートとドレインが接続されているの
で、スレッショルド電圧が正の値であるかぎり、飽和条
件は必ず成立する。
ＥＴ３についてはゲートとドレインが接続されているの
で、スレッショルド電圧が正の値であるかぎり、飽和条
件は必ず成立する。
【００２３】さて、（１０１）式、（１０２）式によ
り、 ａ・ｂ ≫ １ かつ、 ｃ ≒ １ となるようにβP1、βP2、βN3、βN4を設定すればバイ
アス電圧にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴをそれ
ぞれぎりぎりに動作させるＶG1とＶG2が得られる。な
お、このとき（１０５）式、（１０６）式は電源電圧が
あまり低くなければ成立する。また、このときのバイア
ス電圧回路としての消費電流は（１０３）式、（１０
４）式でそれぞれ表されるＩ1 とＩ2 であるが、これら
はスレッショルド電圧関連の項としてはバックゲートバ
イアス効果のαが占めている。このαの値は電源電圧Ｖ
DDよりかなり小さいのが一般的であるので、ゲートに電
源電位を加える従来回路（図６）より電流値としてはか
なり小さくなる。したがって同一の消費電流で比較すれ
ば、ＭＯＳＦＥＴの駆動能力を異状な形状にしてまでも
落とす必要がなくなるので、チップ面積は小さくてす
む。また、本実施例ではシリコン・オン・インシュレー
タを用いているが、微細化、低電圧化、低消費電力化、
高速化がＭＯＳ集積回路装置の主流になりつつあるなか
ではよく使われる方式となって来ている。このシリコン
・オン・インショレータを用いる場合には特別のプロセ
ス工程の増加なしに前述したバイアス電圧回路を構成で
きることが解る。
り、 ａ・ｂ ≫ １ かつ、 ｃ ≒ １ となるようにβP1、βP2、βN3、βN4を設定すればバイ
アス電圧にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴをそれ
ぞれぎりぎりに動作させるＶG1とＶG2が得られる。な
お、このとき（１０５）式、（１０６）式は電源電圧が
あまり低くなければ成立する。また、このときのバイア
ス電圧回路としての消費電流は（１０３）式、（１０
４）式でそれぞれ表されるＩ1 とＩ2 であるが、これら
はスレッショルド電圧関連の項としてはバックゲートバ
イアス効果のαが占めている。このαの値は電源電圧Ｖ
DDよりかなり小さいのが一般的であるので、ゲートに電
源電位を加える従来回路（図６）より電流値としてはか
なり小さくなる。したがって同一の消費電流で比較すれ
ば、ＭＯＳＦＥＴの駆動能力を異状な形状にしてまでも
落とす必要がなくなるので、チップ面積は小さくてす
む。また、本実施例ではシリコン・オン・インシュレー
タを用いているが、微細化、低電圧化、低消費電力化、
高速化がＭＯＳ集積回路装置の主流になりつつあるなか
ではよく使われる方式となって来ている。このシリコン
・オン・インショレータを用いる場合には特別のプロセ
ス工程の増加なしに前述したバイアス電圧回路を構成で
きることが解る。
【００２４】さて、図２は本発明の第２の実施例であ
り、定電流回路に用いたものである。
り、定電流回路に用いたものである。
【００２５】図２においてＰ型ＭＯＳＦＥＴ１と２，Ｎ
型ＭＯＳＦＥＴ３と４からなる回路は図１で説明したバ
イアス電圧回路である。５はＰ型ＭＯＳＦＥＴであり、
ソース電極はＶDDに接続され、ドレイン電極は負荷２２
に接続されている。Ｐ型ＭＯＳＦＥＴ５のゲート電極に
は前述したバイアス電圧回路の第１バイアス電圧出力端
子１１が接続されている。さてＰ型ＭＯＳＦＥＴ５のス
レッショルド電圧をＶTP、コンダクタンス定数をβP5と
し、負荷２２つまりはＰ型ＭＯＳＦＥＴ５に流れる電流
ＩLは ＩL ＝ (１／２)・βP5・(ＶDD− ＶG1−ＶTP)2 ＝ (１／２)・βP5・α2／(ａ・ｂ−１) 2 ・・・・・・ （１０７）式 となる。（１０７）式に含まれている要素は比較的安定
した項目であり、かつ負荷の変動要因は含んでいないの
で、図２の回路は製造上においても、使用上においても
安定した定電流回路となっていることが解る。また、バ
イアス電圧は前述したバイアス電圧回路から形成してい
るので、低消費電力、小さいチップ面積、低コスト等の
特徴を持った定電流回路であることが解る。
型ＭＯＳＦＥＴ３と４からなる回路は図１で説明したバ
イアス電圧回路である。５はＰ型ＭＯＳＦＥＴであり、
ソース電極はＶDDに接続され、ドレイン電極は負荷２２
に接続されている。Ｐ型ＭＯＳＦＥＴ５のゲート電極に
は前述したバイアス電圧回路の第１バイアス電圧出力端
子１１が接続されている。さてＰ型ＭＯＳＦＥＴ５のス
レッショルド電圧をＶTP、コンダクタンス定数をβP5と
し、負荷２２つまりはＰ型ＭＯＳＦＥＴ５に流れる電流
ＩLは ＩL ＝ (１／２)・βP5・(ＶDD− ＶG1−ＶTP)2 ＝ (１／２)・βP5・α2／(ａ・ｂ−１) 2 ・・・・・・ （１０７）式 となる。（１０７）式に含まれている要素は比較的安定
した項目であり、かつ負荷の変動要因は含んでいないの
で、図２の回路は製造上においても、使用上においても
安定した定電流回路となっていることが解る。また、バ
イアス電圧は前述したバイアス電圧回路から形成してい
るので、低消費電力、小さいチップ面積、低コスト等の
特徴を持った定電流回路であることが解る。
【００２６】さて、図３は本発明の第３の実施例であ
り、定電流回路に用いたものである。
り、定電流回路に用いたものである。
【００２７】図３は図２の定電流回路において定電流源
となるＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴ６で構成し、バ
イアス電圧回路の第２バイアス電圧出力端子１２をゲー
ト電極に接続したものである。
となるＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴ６で構成し、バ
イアス電圧回路の第２バイアス電圧出力端子１２をゲー
ト電極に接続したものである。
【００２８】さてＮ型ＭＯＳＦＥＴ６のスレッショルド
電圧をＶTN、コンダクタンス定数をβN6とし、負荷２２
つまりはＮ型ＭＯＳＦＥＴ６に流れる電流ＩLは ＩL ＝ (１／２)・βN6・(ＶG2−ＶTN)2 ＝ (１／２)・βN6・α2・ｃ／(ａ・ｂ−１) 2 ・・・・・・ （１０８）式 となる。この式からも図３は図２と同様に前述した特徴
を持つ定電流回路であることが解る。
電圧をＶTN、コンダクタンス定数をβN6とし、負荷２２
つまりはＮ型ＭＯＳＦＥＴ６に流れる電流ＩLは ＩL ＝ (１／２)・βN6・(ＶG2−ＶTN)2 ＝ (１／２)・βN6・α2・ｃ／(ａ・ｂ−１) 2 ・・・・・・ （１０８）式 となる。この式からも図３は図２と同様に前述した特徴
を持つ定電流回路であることが解る。
【００２９】さて、図４は本発明の第４の実施例であ
り、ＭＯＳ高抵抗素子に用いたものである。図４におい
てＰ型ＭＯＳＦＥＴ１と２，Ｎ型ＭＯＳＦＥＴ３と４か
らなる回路は図１で説明したバイアス電圧回路である。
８はＰ型ＭＯＳＦＥＴであり、９はＮ型ＭＯＳＦＥＴで
ある。Ｐ型ＭＯＳＦＥＴ８とＮ型ＭＯＳＦＥＴ９は並列
に接続されドレイン電極もしくはソース電極が、抵抗端
子４３，４４に接続され、Ｐ型ＭＯＳＦＥＴ８のゲート
電極には前記バイアス電圧回路の第１バイアス電圧出力
端子１１が接続され、Ｎ型ＭＯＳＦＥＴ９のゲート電極
には前記バイアス電圧回路の第２バイアス電圧出力端子
１２が接続されている。ゲート電極に加わるバイアス電
圧ＶG1、 ＶG2はともにＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳ
ＦＥＴのそれぞれのスレッショルド電圧に近く、動作さ
せるぎりぎりの電圧であるので容易にＭＯＳＦＥＴによ
る高抵抗素子が抵抗端子４３と４４の間に得られる。こ
のＭＯＳ高抵抗素子には前述したバイアス電圧回路のバ
イアス電圧を用いるので、低消費電力、小さいチップ面
積、低コスト等の特徴を持ったＭＯＳ高抵抗素子である
ことが解る。
り、ＭＯＳ高抵抗素子に用いたものである。図４におい
てＰ型ＭＯＳＦＥＴ１と２，Ｎ型ＭＯＳＦＥＴ３と４か
らなる回路は図１で説明したバイアス電圧回路である。
８はＰ型ＭＯＳＦＥＴであり、９はＮ型ＭＯＳＦＥＴで
ある。Ｐ型ＭＯＳＦＥＴ８とＮ型ＭＯＳＦＥＴ９は並列
に接続されドレイン電極もしくはソース電極が、抵抗端
子４３，４４に接続され、Ｐ型ＭＯＳＦＥＴ８のゲート
電極には前記バイアス電圧回路の第１バイアス電圧出力
端子１１が接続され、Ｎ型ＭＯＳＦＥＴ９のゲート電極
には前記バイアス電圧回路の第２バイアス電圧出力端子
１２が接続されている。ゲート電極に加わるバイアス電
圧ＶG1、 ＶG2はともにＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳ
ＦＥＴのそれぞれのスレッショルド電圧に近く、動作さ
せるぎりぎりの電圧であるので容易にＭＯＳＦＥＴによ
る高抵抗素子が抵抗端子４３と４４の間に得られる。こ
のＭＯＳ高抵抗素子には前述したバイアス電圧回路のバ
イアス電圧を用いるので、低消費電力、小さいチップ面
積、低コスト等の特徴を持ったＭＯＳ高抵抗素子である
ことが解る。
【００３０】さて、図５は本発明の第５の実施例であ
り、図１のバイアス電圧回路をＰ型ＭＯＳＦＥＴとＮ型
ＭＯＳＦＥＴを逆に構成したものである。ＰとＮを対称
に交換して逆に構成したので図１と同様の特徴を持った
バイアス電圧回路であることが解る。
り、図１のバイアス電圧回路をＰ型ＭＯＳＦＥＴとＮ型
ＭＯＳＦＥＴを逆に構成したものである。ＰとＮを対称
に交換して逆に構成したので図１と同様の特徴を持った
バイアス電圧回路であることが解る。
【００３１】また、図１の回路におけるＮ型ＭＯＳＦＥ
Ｔ３と４のボディはＶSSの電位をとったが、Ｎ型ＭＯＳ
ＦＥＴ３と４のスレッショルド電圧の特性が同一であれ
ばバイアス電圧回路は正常に動作するのでＮ型ＭＯＳＦ
ＥＴ３と４のボディ電位を共に浮かしたままでもよい。
また、より低電圧動作をさせるためにＮ型ＭＯＳＦＥＴ
３と４のボディを共にＶDDに接続してもよい。
Ｔ３と４のボディはＶSSの電位をとったが、Ｎ型ＭＯＳ
ＦＥＴ３と４のスレッショルド電圧の特性が同一であれ
ばバイアス電圧回路は正常に動作するのでＮ型ＭＯＳＦ
ＥＴ３と４のボディ電位を共に浮かしたままでもよい。
また、より低電圧動作をさせるためにＮ型ＭＯＳＦＥＴ
３と４のボディを共にＶDDに接続してもよい。
【００３２】なお、以上においては絶縁層として二酸化
シリコン（ＳiＯ2）を基板に持つシリコン・オン・イン
シュレータ（ＳＯＩ）で説明したが、絶縁層によってボ
ディが分離されればよいので、インシュレータ（絶縁
層）がサファイアであるシリコン・オン・サファイア
（ＳＯＳ）でもよいし、絶縁層がより高温に適したダイ
ヤモンドで形成されていてもよい。
シリコン（ＳiＯ2）を基板に持つシリコン・オン・イン
シュレータ（ＳＯＩ）で説明したが、絶縁層によってボ
ディが分離されればよいので、インシュレータ（絶縁
層）がサファイアであるシリコン・オン・サファイア
（ＳＯＳ）でもよいし、絶縁層がより高温に適したダイ
ヤモンドで形成されていてもよい。
【００３３】
【発明の効果】以上、述べたように本発明のバイアス電
圧回路によれば、スレッショルド電圧に近いバイアス電
圧を低消費電力、低消費電流で作り出すという効果があ
る。
圧回路によれば、スレッショルド電圧に近いバイアス電
圧を低消費電力、低消費電流で作り出すという効果があ
る。
【００３４】また、上記バイアス電圧を比較的小さなチ
ップ面積で、バラツキ要因が少なく、かつ余計なプロセ
ス工程の追加を必要とせずに発生できるという効果があ
る。
ップ面積で、バラツキ要因が少なく、かつ余計なプロセ
ス工程の追加を必要とせずに発生できるという効果があ
る。
【００３５】また、以上、述べたように本発明の定電流
回路によれば、低消費電力、低消費電流、かつ比較的小
さなチップ面積で、バラツキ要因が少なく、また余計な
プロセス工程の追加を必要とせずに定電流源を構成でき
るという効果がある。
回路によれば、低消費電力、低消費電流、かつ比較的小
さなチップ面積で、バラツキ要因が少なく、また余計な
プロセス工程の追加を必要とせずに定電流源を構成でき
るという効果がある。
【００３６】また、以上、述べたように本発明のＭＯＳ
高抵抗素子によれば、安定したＭＯＳＦＥＴによる高抵
抗素子を低消費電力、低消費電流、かつ比較的小さなチ
ップ面積で、バラツキ要因が少なく、また余計なプロセ
ス工程の追加を必要とせずに構成できるという効果があ
る。
高抵抗素子によれば、安定したＭＯＳＦＥＴによる高抵
抗素子を低消費電力、低消費電流、かつ比較的小さなチ
ップ面積で、バラツキ要因が少なく、また余計なプロセ
ス工程の追加を必要とせずに構成できるという効果があ
る。
【図１】本発明のバイアス電圧回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】本発明の定電流回路の第１の実施例を示す回路
図である。
図である。
【図３】本発明の定電流回路の第２の実施例を示す回路
図である。
図である。
【図４】本発明のＭＯＳ高抵抗素子の第１の実施例を示
す回路図である。
す回路図である。
【図５】本発明のバイアス電圧回路の第２の実施例を示
す回路図である。
す回路図である。
【図６】従来のバイアス電圧回路の第１の例を示す回路
図である。
図である。
【図７】従来のバイアス電圧回路の第２の例を示す回路
図である。
図である。
【図８】従来のバイアス電圧回路の第３の例を示す回路
図である。
図である。
【符号の説明】 １、２、５、８、５３、５４、６０１、６０２、７０
１、７０２、８０１、８０２ ・・・Ｐ型ＭＯＳＦＥＴ ３、４、６、９、５１、５２、６０３、６０４、７０
３、７０４、８０３、８０４ ・・・Ｎ型ＭＯＳＦＥＴ １１、１２、６１、６２、６１１、６１２、７１１、７
１２、８１１、８１２ ・・・バイアス電圧出力端子 ２２ ・・・負荷 ４３、４４ ・・・抵抗端子 ８０５ ・・・抵抗素子
１、７０２、８０１、８０２ ・・・Ｐ型ＭＯＳＦＥＴ ３、４、６、９、５１、５２、６０３、６０４、７０
３、７０４、８０３、８０４ ・・・Ｎ型ＭＯＳＦＥＴ １１、１２、６１、６２、６１１、６１２、７１１、７
１２、８１１、８１２ ・・・バイアス電圧出力端子 ２２ ・・・負荷 ４３、４４ ・・・抵抗端子 ８０５ ・・・抵抗素子
Claims (3)
- 【請求項１】ａ）基板に絶縁層を有するシリコン・オン
・インシュレータを用いた半導体集積回路装置におい
て、 ｂ）第１の導電型を有する第１の絶縁ゲート電界効果型
トランジスタと第２の絶縁ゲート電界効果型トランジス
タと、第２の導電型を有する第３の絶縁ゲート電界効果
型トランジスタと第４の絶縁ゲート電界効果型トランジ
スタと、 ｃ）第１バイアス電圧出力端子と第２バイアス電圧出力
端子とからなり、 ｄ）前記第１の絶縁ゲート電界効果型トランジスタのソ
ース電極は第１電源端子に接続され、ドレイン電極は前
記第３の絶縁ゲート電界効果型トランジスタのドレイン
電極に接続され、第３の絶縁ゲート電界効果型トランジ
スタのソース電極は第２電源端子に接続され、前記第２
の絶縁ゲート電界効果型トランジスタのソース電極は第
１電源端子に接続され、ドレイン電極は前記第４の絶縁
ゲート電界効果型トランジスタのドレイン電極に接続さ
れ、第４の絶縁ゲート電界効果型トランジスタのソース
電極は第２電源端子に接続され、 ｅ）前記第３の絶縁ゲート電界効果型トランジスタのド
レイン電極を第３の絶縁ゲート電界効果型トランジスタ
のゲート電極と前記第４の絶縁ゲート電界効果型トラン
ジスタのゲート電極に接続し、また前記第２の絶縁ゲー
ト電界効果型トランジスタのドレイン電極を第２の絶縁
ゲート電界効果型トランジスタのゲート電極と前記第１
の絶縁ゲート電界効果型トランジスタのゲート電極に接
続し、 ｆ）前記第２の絶縁ゲート電界効果型トランジスタのボ
ディを第１電源端子に接続し、前記第１の絶縁ゲート電
界効果型トランジスタのボディを第２電源端子に接続
し、 ｇ）前記第２の絶縁ゲート電界効果型トランジスタのド
レイン電極を前記第１バイアス電圧出力端子に接続し、
前記第３の絶縁ゲート電界効果型トランジスタのドレイ
ン電極を前記第２バイアス電圧出力端子に接続したこと
を特徴とするバイアス電圧回路。 - 【請求項２】ａ）基板に絶縁層を有するシリコン・オン
・インシュレータを用いた半導体集積回路装置におい
て、 ｂ）第１の導電型を有する第１の絶縁ゲート電界効果型
トランジスタと第２の絶縁ゲート電界効果型トランジス
タと、第２の導電型を有する第３の絶縁ゲート電界効果
型トランジスタと第４の絶縁ゲート電界効果型トランジ
スタと、 ｃ）第１バイアス電圧出力端子と第２バイアス電圧出力
端子とからなり、 ｄ）前記第１の絶縁ゲート電界効果型トランジスタのソ
ース電極は第１電源端子に接続され、ドレイン電極は前
記第３の絶縁ゲート電界効果型トランジスタのドレイン
電極に接続され、第３の絶縁ゲート電界効果型トランジ
スタのソース電極は第２電源端子に接続され、前記第２
の絶縁ゲート電界効果型トランジスタのソース電極は第
１電源端子に接続され、ドレイン電極は前記第４の絶縁
ゲート電界効果型トランジスタのドレイン電極に接続さ
れ、第４の絶縁ゲート電界効果型トランジスタのソース
電極は第２電源端子に接続され、 ｅ）前記第３の絶縁ゲート電界効果型トランジスタのド
レイン電極を第３の絶縁ゲート電界効果型トランジスタ
のゲート電極と前記第４の絶縁ゲート電界効果型トラン
ジスタのゲート電極に接続し、また前記第２の絶縁ゲー
ト電界効果型トランジスタのドレイン電極を第２の絶縁
ゲート電界効果型トランジスタのゲート電極と前記第１
の絶縁ゲート電界効果型トランジスタのゲート電極に接
続し、 ｆ）前記第２の絶縁ゲート電界効果型トランジスタのボ
ディを第１電源端子に接続し、前記第１の絶縁ゲート電
界効果型トランジスタのボディを第２電源端子に接続
し、 ｇ）前記第２の絶縁ゲート電界効果型トランジスタのド
レイン電極を前記第１バイアス電圧出力端子に接続し、
前記第３の絶縁ゲート電界効果型トランジスタのドレイ
ン電極を前記第２バイアス電圧出力端子に接続した以上
の構成によるバイアス電圧回路と、 ｈ）更に、負荷に第５の絶縁ゲート電界効果型トランジ
スタを直列に接続した回路からなり、該回路を前記第１
電源端子と第２電源端子からなる電源に対して並列に接
続し、前記第５の絶縁ゲート電界効果型トランジスタの
ゲート電極を前記バイアス電圧回路の第１バイアス電圧
出力端子、もしくは第２バイアス電圧出力端子に接続し
たことを特徴とする定電流回路。 - 【請求項３】ａ）基板に絶縁層を有するシリコン・オン
・インシュレータを用いた半導体集積回路装置におい
て、 ｂ）第１の導電型を有する第１の絶縁ゲート電界効果型
トランジスタと第２の絶縁ゲート電界効果型トランジス
タと、第２の導電型を有する第３の絶縁ゲート電界効果
型トランジスタと第４の絶縁ゲート電界効果型トランジ
スタと、 ｃ）第１バイアス電圧出力端子と第２バイアス電圧出力
端子とからなり、 ｄ）前記第１の絶縁ゲート電界効果型トランジスタのソ
ース電極は第１電源端子に接続され、ドレイン電極は前
記第３の絶縁ゲート電界効果型トランジスタのドレイン
電極に接続され、第３の絶縁ゲート電界効果型トランジ
スタのソース電極は第２電源端子に接続され、前記第２
の絶縁ゲート電界効果型トランジスタのソース電極は第
１電源端子に接続され、ドレイン電極は前記第４の絶縁
ゲート電界効果型トランジスタのドレイン電極に接続さ
れ、第４の絶縁ゲート電界効果型トランジスタのソース
電極は第２電源端子に接続され、 ｅ）前記第３の絶縁ゲート電界効果型トランジスタのド
レイン電極を第３の絶縁ゲート電界効果型トランジスタ
のゲート電極と前記第４の絶縁ゲート電界効果型トラン
ジスタのゲート電極に接続し、また前記第２の絶縁ゲー
ト電界効果型トランジスタのドレイン電極を第２の絶縁
ゲート電界効果型トランジスタのゲート電極と前記第１
の絶縁ゲート電界効果型トランジスタのゲート電極に接
続し、 ｆ）前記第２の絶縁ゲート電界効果型トランジスタのボ
ディを第１電源端子に接続し、前記第１の絶縁ゲート電
界効果型トランジスタのボディを第２電源端子に接続
し、 ｇ）前記第２の絶縁ゲート電界効果型トランジスタのド
レイン電極を前記第１バイアス電圧出力端子に接続し、
前記第３の絶縁ゲート電界効果型トランジスタのドレイ
ン電極を前記第２バイアス電圧出力端子に接続した以上
の構成によるバイアス電圧回路と、 ｈ）更に、第１の導電型の絶縁ゲート電界効果型トラン
ジスタと第２の導電型の絶縁ゲート電界効果型トランジ
スタを並列に接続したトランスミッションゲートからな
り、該トランスミッションゲートを構成する前記第１の
導電型の絶縁ゲート電界効果型トランジスタのゲート電
極には前記バイアス電圧回路の第１バイアス電圧出力端
子を、前記第２の導電型の絶縁ゲート電界効果型トラン
ジスタのゲート電極には前記バイアス電圧回路の第２バ
イアス電圧出力端子を、それぞれ接続したことを特徴と
するＭＯＳ高抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094097A JP2000284842A (ja) | 1999-03-31 | 1999-03-31 | バイアス電圧回路および定電流回路およびｍｏｓ高抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094097A JP2000284842A (ja) | 1999-03-31 | 1999-03-31 | バイアス電圧回路および定電流回路およびｍｏｓ高抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000284842A true JP2000284842A (ja) | 2000-10-13 |
Family
ID=14100958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094097A Withdrawn JP2000284842A (ja) | 1999-03-31 | 1999-03-31 | バイアス電圧回路および定電流回路およびｍｏｓ高抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000284842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164084A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 定電圧回路とその半導体装置 |
-
1999
- 1999-03-31 JP JP11094097A patent/JP2000284842A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164084A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 定電圧回路とその半導体装置 |
| US8604870B2 (en) | 2011-02-04 | 2013-12-10 | Kabushiki Kaisha Toshiba | Constant-voltage circuit and semiconductor device thereof |
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