JP2011524732A - 電力入力を備えた回路構成及び電力入力回路を制御する動作方法 - Google Patents

Abstract

本発明は、電力入力（２）及び電子装置を動作させるためのＤＣ電圧を生成する少なくとも１つの電源ユニット（３Ａ、３Ｂ）を備えた回路構成（１）に関する。回路構成（１）は、前記電力入力（２）と前記少なくとも１つの電源ユニット（３Ａ、３Ｂ）との間に接続され、前記電力入力（２）を介して前記少なくとも１つの電源（３Ａ、３Ｂ）に供給されるＡＣ電圧を選択的に切断又は整流する電力入力回路（１）により特徴付けられる。本発明は、このような電力入力回路（４）を作動させる動作の方法に更に関する。

Description

本発明は、電力入力及び電子装置を動作させるためのＤＣ電圧を生成する少なくとも１つの電源ユニットを備えた回路構成に関する。本発明は、このような回路構成への一体化に適しているような電力入力回路を駆動する動作方法に更に関する。

電力入力を備えた回路構成及び電子装置を動作させるためのＤＣ電圧を生成する少なくとも１つの電源ユニットは、広く知られている。特に、通信及び娯楽電子機器において従来よりも多くの装置が、通常２３０ＶＡＣ幹線電圧から１〜２４Ｖの範囲の整流低電圧を生成するための少なくとも１つの電源ユニットを必要とする。この場合に使われる電源ユニットは、異なる、ある程度相反する要件を満たさなければならない。

第一に、電源ユニットは、電子的にオンとオフとを切り替えられなければならない。つまり、機械的なスイッチを作動させることなしに切り替えられなければならない。これは、特に、高電圧耐性、比較的高価なスイッチ、並びに高価なケーブル及び装置筐体の電磁遮蔽をなしで済ませることが可能であるという利点をもたらす。更に、このような装置は、タイマ又は他の電子制御装置によって、オンに切り替えることができる。

第二に、電源ユニット及びそれに接続された装置は、停止又はスタンバイ状態において、不必要な電力消費を避けるために、電力供給網からの電力消費をわずかにすべきである。現在利用可能な装置は、通常、いわゆるスタンバイ・モードにおいて数ワットの電力を消費する。これにより、電力生成のために温室効果ガスの不必要な排出をもたらしている。

第三に、電源ユニットの効率は、可能な限り高くなければならず、電源ユニットから幹線網へ供給される雑音電力は、可能な限り少なくなければならない。この目的のために、電源ユニットは、規制当局や電力供給網運営者の益々厳しい要件に従う必要がある。

上流網フィルタ及び力率を補正する回路を備えたスイッチング電源ユニットは、通常、比較的大きく急速に変化する負荷を供給するために用いられる。クロック周波数又は制御信号の時間負荷率は、通常、負荷を制御するために用いられる。このような回路の不利点は、電力損失が比較的高いことであり、特に、いわゆるスタンバイ・モードや、非常に低い出力電力の動作モードにおいて、比較的高い。

本発明は、上述の要件を特によく満たす回路構成を記載するという課題に基づく。特に、回路構成及び省電力状態において電力供給網からの電力消費が最小限である電力入力回路を制御する動作方法が説明される。省電力状態において、回路構成は、電力供給網からの電気的エネルギを一切消費しないのが望ましい。更に、回路構成は、可能な限り、機械的又は電気機械的なスイッチング素子を含まないようにすべきであり、比較的簡素に構成されるべきである。

本発明の第１の態様によると、この一般的な種類の回路構成は、電力入力と少なくとも１つの電源ユニットとの間に挿入され、該電力入力を介して前記少なくとも１つの電源ユニットに供給されるＡＣ電圧を選択的に切断及び整流する電力入力回路を有する。電力入力回路は、電流制限素子を有する少なくとも１つの第１の電気負荷経路を電力入力から前記少なくとも１つの電源ユニットに切り替える少なくとも１つの第１の半導体スイッチング素子、及び少なくとも１つの第２の電気負荷経路を前記電力入力から前記少なくとも１つの電源ユニットに切り替える少なくとも１つの第２の半導体スイッチング素子を有する。

電力入力は少なくとも１つの電源ユニットを格子電圧から選択的に切断しうるという事実により、省電力状態における少なくとも１つの電源ユニットの電力損失は、回避されうる。電力入力回路により供給されるＡＣ電圧を選択的に整流することにより、少なくとも１つの電源ユニット内又はその上流に追加の整流器を使用せずに済ませることができる。

少なくとも１つの電源ユニットの負荷電流は、電流制限素子を有する第１の電気負荷経路又は電力入力から電源ユニットへの第２の電気負荷経路を選択的に流れる。第１の負荷経路内で電流制限素子を用いることにより、オンに切り替えている間に電源ユニットにより供給されるＡＣ電圧の過負荷は、防止されうる。第２の電気負荷経路を切り替えることにより、電源ユニットの通常動作における電流制限素子による電力損失は、防止されうる。

本発明の有利な構成によると、前記少なくとも１つの第１の半導体スイッチング素子及び／又は前記第２の半導体スイッチング素子は、サイリスタである。サイリスタの使用は、比較的単純な回路構成により供給されるＡＣ電圧の選択的な切断又は整流を可能にする。

ある有利な構成によると、前記電力入力回路は、半導体ブリッジ整流器を有する少なくとも１つの整流回路、該半導体ブリッジ整流器の一部を形成する少なくとも１つの第２の半導体スイッチング素子を有する。第２の半導体スイッチング素子における選択的な切断又は整流の機能を組み合わせることにより、電力入力回路の電力損失は低減される。

別の有利な構成によると、当該回路構成は電力入力フィルタにより特徴付けられ、該電力入力フィルタは、前記電力入力と前記電力入力回路との間に配置された第１のフィルタ回路、及び前記電力入力回路と前記少なくとも１つの電源ユニットとの間に配置された第２のフィルタ回路、を有する。電力入力フィルタを、入力又はグリッド側に配置された第１のフィルタ回路と、出力又は電源ユニット側に配置された第２のフィルタ回路とに分けることにより、省電力状態における当該回路構成の無効電力又は損失電力は、更に低減されうる。

別の有利な構成によると、当該回路構成の回路は過電圧フィルタにより特徴付けられ、該過電圧フィルタは、前記電力入力回路と前記少なくとも１つの電源ユニットとの間に配置される。過電圧フィルタを電力入力回路の下流に配置することにより、省電力状態において如何なる電気エネルギも使用されない。

別の有利な構成によると、当該回路構成は、前記少なくとも１つの第１の半導体スイッチング素子及び前記少なくとも１つの第２の半導体スイッチング素子を駆動する駆動回路により特徴付けられ、該駆動回路は、省電力状態において、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子を開き、動作状態において、少なくとも一時的に少なくとも１つの前記第２の半導体スイッチング素子を閉じ、前記省電力状態から前記動作状態への遷移期間において、少なくとも一時的に前記第１の半導体スイッチング素子のみを閉じ、前記第２の半導体スイッチング素子は開いたままである、よう設定される。

省電力状態における当該回路構成の電力消費は、省電力状態において半導体スイッチング素子を開く又はオフに切り替えることにより、完全に又はほぼ完全に回避されうる。遷移期間において第１の半導体スイッチング素子のみを閉じる又はオンに切り替え、且つ第２の半導体スイッチング素子を開いたままにすることにより、回路構成が動作状態に切り替えられるときの電流サージは、電流制限素子により制限される。動作状態において第２のスイッチング素子を閉じることにより、電流制限素子において不要な電力損失の生成が回避される。

別の有利な構成によると、当該回路構成は、前記省電力状態及び／又は前記遷移期間において、望ましくは前記電子機器内に配置されたエネルギ蓄積装置により、前記駆動回路に電力を供給する。遷移期間及び／又は省電力状態においてエネルギ蓄積装置から駆動回路に電力を供給することにより、これらの状態における電力入力からの電気出力の引き出しは、忘れられうる。

別の有利な構成によると、当該回路構成は、前記動作状態において、前記少なくとも１つの電源ユニットにより、前記駆動回路にエネルギを供給するよう設定される。動作状態において少なくとも１つの電源ユニットにより駆動回路に電力を供給することにより、エネルギ蓄積装置の負荷は低減されうる。

別の有利な構成によると、前記駆動回路は、少なくとも１つの第３の半導体スイッチング素子を有し、該少なくとも１つの第３の半導体スイッチング素子により、前記少なくとも１つの第１の半導体スイッチング素子を駆動する第１の駆動回路及び前記少なくとも１つの第２の半導体スイッチング素子を駆動する第２の駆動回路は、互いに結合されうる。第１の駆動回路と第２の駆動回路の選択的な結合により、第１及び第２の半導体スイッチング素子を駆動する回路は単純化されうる。

本発明の第１の態様によると、動作方法が記載される。当該方法は電力入力回路を駆動し、該電力入力回路は、電流制限素子を有する第１の電気負荷経路を電力入力から前記少なくとも１つの電源ユニットに切り替える少なくとも１つの第１の半導体スイッチング素子、及び第２の電気負荷経路を前記電力入力から前記電源ユニットに切り替える少なくとも１つの第２の半導体スイッチング素子を有する。当該方法は、−省電力状態において前記第１及び第２の半導体スイッチング素子を開く段階、−前記省電力状態から動作状態への遷移期間に、前記第１の半導体スイッチング素子を少なくとも一時的に閉じ、前記少なくとも１つの第２の半導体スイッチング素子を開いたままにする段階、−前記動作状態において、前記少なくとも１つの第２の半導体スイッチング素子を少なくとも一時的に閉じる段階、を有する。

このような動作方法により、第１の電力入力と電源ユニットとの間の電気的接続は、電力消費を防ぐ又は最小限にするために、省電力状態において最初に中断される。追加の段階で、電源ユニットへの少なくとも１つの電気負荷経路を介して初期動作電流を提供するために、半導体スイッチング素子は閉じられる。ここで、電流制限素子は、電力消費の増大を制限する。最後に、電流制限素子により引き起こされる動作状態における電力損失は、第２の半導体スイッチング素子を閉じることにより回避される。

本発明の更に有利な構成は、従属請求項及び以下の詳細な説明で開示される。本発明は、例である実施形態及び以下の図面を参照して詳細に説明される。

電力入力回路を有する回路構成の概略図を示す。 従来の電力入力回路を示す。 本発明の第１の例である実施形態による電力入力回路を示す。 電力入力回路を制御する動作方法の状態図を示す。 本発明の第２の例である実施形態による電力入力回路を示す。

図１は、電子装置に作動電圧を供給するための回路構成１の概略図を示す。図１に従った回路構成１は、電力入力２、電力入力回路４並びに第１電源ユニット３Ａ及び第２電源ユニット３Ｂを有する。

電力入力２は、電源供給網、例えば２３０Ｖの電圧を有するＡＣ電力網のＡＣ電圧に、回路構成１を結合するために用いられる。電力入力回路４は、下流の電源ユニット３Ａ及び３Ｂのために、電力入力２で受けたＡＣ電圧を準備し、フィルタするために用いられる。

２つの電源ユニット３Ａ及び３Ｂを有する構成は、図１に示される。例えば、第１電源ユニットは、動作モードの電子機器に低減された消費電力を供給する補助電源ユニット３Ａであり、標準電源ユニット３Ｂは、電子機器の通常動作のための主電源ユニットである。第１電源ユニット３Ａは、任意的に、例えば、第１電源ユニット３Ａによって第２電源ユニット３Ｂを起動させる起動処理を可能とするために、第２電源ユニット３Ｂに接続される。

２つの異なる特質の電源ユニットを使用することは、低消費電力の動作モードにおいてさえ、回路構成の比較的高い効率が達成されうるという利点を有する。勿論、本願明細書に記載された電力入力回路は、１つのみの電源ユニットの回路構成にも適している。

図１に従った概略図において、電力入力回路４は、電力入力フィルタ５及び整流回路６を有する。電力入力フィルタは、電源供給網からの雑音及び／又は電源ユニット３Ａ及び３Ｂで生じる雑音を除去する。特に、スイッチング電源では、スイッチングのため比較的大きい高周波の電流が電源ユニット３Ａ及び３Ｂで現れる。これは、電源供給網の誤動作の原因となりうる。従って、電力入力フィルタ５は、例えば、低域通過フィルタを有する。

この根本的な問題を解決する種々の実施形態を検討する前に、まず、従来の回路構成について説明する。

図２は、従来技術による回路構成１’を示す。回路構成１’は、単相入力ＬＩＮＥの形式の電力入力２及び中性線ＮＥＵＴＲＡＬを有する。電力入力２及び中性線は、電力入力フィルタ５を介してブリッジ整流器ＢＤＩ形式の整流回路６と結合されている。電力入力フィルタ５は、単相線ＬＩＮＥと中性線ＮＥＵＴＲＡＬの間に配置されたｘキャパシタＣｘ１及びＣｘ２、中性線ＮＥＵＴＲＡＬと電気的接地との間に配置されたｙキャパシタＣｙ１、Ｃｙ２、Ｃｙ３、Ｃｙ４、単相線ＬＩＮＥ及び中性線ＮＥＵＴＲＡＬにそれぞれ配置された抑制用コイルＬ１及びＬ２、並びに単相線ＬＩＮＥと中性線ＮＥＵＴＲＡＬの間に挿入された抵抗器Ｒｄｉｓを有する。ブリッジ整流器ＢＤＩは、いわゆるグレーツ・ブリッジに構成され、端子ＡＣ１及びＡＣ２のＡＣ電圧を端子＋及び−の脈動DC電圧に変換する４つのダイオードを有する。実際の電源ユニットは、図２には示されていない。図２の回路構成１’において、電源ユニットは、Ｃ１と付された電荷蓄積キャパシタに並列に接続されていた。

電源ユニットが、スイッチＳｗによってオンに切り替えられたときの単相線ＬＩＮＥでの大きな突入電流を避けるために、ＮＴＣ抵抗器Ｒｎｔｃ形式の電流制限素子が、整流器ＢＤＩと電荷蓄積キャパシタの間に挿入されている。ＮＴＣ抵抗器は、オンになったときに、キャパシタＣ１の突入電流を制限する。回路構成１の動作において、ＮＴＣ抵抗器Ｒｎｔｃの寄生負荷を避けるために、単安定リレーが設けられている。電流制限素子Ｒｎｔｃは、電圧を、例えば、リレーＲＥＬの制御端子Ａ及びＢの間に１２Ｖの電圧を、印加することによってブリッジされうる。

図２に示される回路構成１’の１つの不利点は、電流制限素子をブリッジするために、リレーＲＥＬには、動作状態において常に供給電圧が供給されなければならないことである。別の不利点は、スイッチＳｗが閉じられているとき、電力入力フィルタ５及び電荷蓄積キャパシタＣ１が常に電源供給網に接続されていることである。たとえ電源ユニットが電荷蓄積キャパシタＣ１から電荷を一切引き出さないとしても、電力入力フィルタ５は、回路構成１によって、無効電力及び損失電力をもたらす。電力入力フィルタ５の放電抵抗器Ｒｄｉｓは、電源ユニット３の電源オフ又は省電力状態における回路構成１’の電力損失の一因ともなる。これは、電源がオフに切り替えられたときに、制御された方法で、１００ｎＦを超える静電容量を有しうるｘキャパシタＣｘ１、Ｃｘ２を放電するために、安全上の理由で必要である。最後に、スイッチＳｗは、回路構成１’の安全に繰り返されるオンとオフの切り替えを保証するため、電流サージに耐性があるよう設計されなければならない。

図３は、本発明のある構成による回路構成１を示す。再び、回路構成１は、単相線ＬＩＮＥ及び中性線ＮＥＵＴＲＡＬを有する電力入力２を有する。更に、電力入力２は、２つの非常に小さな大きさのフィルタ素子Ｌ１及びＬ１’を有する。例えば、後者は、環状フェライト素子でありうる。回路構成１の電力入力線は、該環状フェライトを通される。回路構成１は、更に、４つのダイオードＢＲ１−ＢＲ４及び３つのサイリスタＳＣＲ１−ＳＣＲ３を有する電力入力回路４を有する。電力入力回路４は、更に、ＮＴＣ抵抗器Ｒｎｔｃ形式の電流制限素子及びサイリスタＳＣＲ１をブリッジするためのスイッチＳｗ１を有する。スイッチＳｗ１は、電力消費が無い省電力状態と電源供給網から電力が引き出される従来型のスタンバイ状態との間の短時間スイッチングのために用いられる。このブリッジングは、例えば、電荷蓄積キャパシタＣ１を充電するために用いられる。それにより、例えば、この目的のために設けられた電池が完全に放電してしまったために、サイリスタＳＣＲ１の起動が２次側ではもはや可能ではないときでさえ、電源ユニット３の起動が可能となる。

電圧依存抵抗器ＶＤＲ形式の過電圧フィルタ７が電力入力回路４の出力に配置されている。しかしながら、抵抗器ＶＤＲは、回路構成１の機能としては必須というわけではない。最後に、回路構成１は、電力入力回路４と電荷蓄積キャパシタＣ１の間に配置されている電力入力フィルタ５を有する。図３には示されていない電源ユニット３は、電荷蓄積キャパシタＣ１に並列に接続されている。

電力入力回路４は、２つの変圧器Ｔ１及びＴ２により駆動される。しかしながら、このために必要とされる駆動回路は、図３には示されていない。

図３に従った回路の動作は、図４に従った状態図を使って詳細に説明される。

電源オフ又は省電力状態Ｚ０において、サイリスタＳＣＲ１−ＳＣＲ３は遮断される。従って、電力入力ＬＩＮＥから中性線ＮＥＵＴＲＡＬへの導電性パスはない。その結果、図３において、電流は流れておらず、損失電力や無効電力も生じない。

送信機Ｔ１に信号シーケンスのパルスを印加することにより、パルス列が、サイリスタＳＣＲ１の制御端子に送信される。図３に従った回路において、ゼロ交差は認識されないので、不変のＤＣ電圧が、サイリスタＳＣＲ１に制御信号として第１の構成に従って印加される。しかしながら、この回路の機能にとって、約２ｍｓ毎に駆動パルスを生成するには５０Ｈｚの周波数で十分である。その結果、サイリスタは、電源波周期に約１０回、動作させられる。これにより、サイリスタＳＣＲ１は、一方向に導電性のある状態になる。このように、サイリスタは、半導体スイッチング素子の役割を果たす。これは、図４の段階３１として示されている。

単相線ＬＩＮＥ上に正の半波があるならば、単相入力線ＬＩＮＥから、フィルタ素子Ｌ１、ダイオードＢＲ３、電流制限素子Ｒｎｔｃ及びサイリスタＳＣＲ１を介して、電力入力フィルタ５及び電荷蓄積キャパシタＣ１へと、電流が図３に従った回路に流れる。電力入力フィルタ５及び電荷蓄積キャパシタＣ１から中性線ＮＥＵＴＲＡＬへの戻りの流れは、ダイオードＢＲ２及びフィルタ素子Ｌ１’を介して起こる。この逆の場合、例えば、単相入力ＬＩＮＥに負の半波がある場合、中性線ＮＥＵＴＲＡＬから、フィルタ素子Ｌ１’、ダイオードＢＲ１、ＮＴＣ抵抗器Ｒｎｔｃ及びサイリスタＳＣＲ１を介して、電力入力フィルタ５及び電荷蓄積キャパシタＣ１へと電流は流れ、ダイオードＢＲ４及びフィルタ素子Ｌ１を介して、単相入力ＬＩＮＥへとそこから戻る。

従って、単相線ＬＩＮＥ及び中性線ＮＥＵＴＲＡＬをダイオードＢＲ１、ＢＲ２、ＢＲ３及びＢＲ４を介して接続することによって、サイリスタＳＣＲ１は、回路構成１を起動又は動作停止させるために両方の経路で使われうる。従って、回路構成１では、１つのみのスイッチング素子が、電荷蓄積キャパシタＣ１を充電するために必要である。

電荷蓄積キャパシタＣ１が充電され、接続されている電源ユニット３が動作し始めたならば、サイリスタＳＣＲ２及びＳＣＲ３も、更なる段階３２ａにおいて駆動される。図３によると、第２制御信号は、この目的のために、第２変圧器Ｔ２に印加される。第２変圧器Ｔ２の出力は、サイリスタＳＣＲ２及びＳＣＲ３の両方に接続されている。その結果、図示された例である実施形態では、サイリスタＳＣＲ２及びＳＣＲ３は、一緒に駆動される。任意的に、サイリスタＳＣＲ１は、段階３２ｂにおいて、例えば如何なる追加の制御信号も第１変圧器Ｔ１に送信しないことにより、同時に又は後で開かれうる。しかしながら、回路構成１の機能及び効率にとって必要不可欠というわけではない。なぜならば、サイリスタＳＣＲ２及びＳＣＲ３が動作させられるとき、電流は、常に、最も電気抵抗の小さいパスを選ぶからである。

サイリスタＳＣＲ２及びＳＣＲ３は、有利なことに、サイリスタＳＣＲ１の駆動よりも高い周波数、例えば１ｋＨｚの周波数で駆動される。しかし、電源電圧の位相位置及び電力入力フィルタの品質に依存して、比較的大きな電流サージ及び／又はホイッスリング・ノイズの生成が起こりうる。これを避けるためには、約３ｋＨｚ又は更に改善するには５ｋＨｚの駆動周波数を使用することが望ましい。電源供給網の周波数に対してより高い周波数は、供給電圧のゼロ交差の後、大きな充電中断が生じない、従って回路構成の雑音レベルは更に下げられるという利点を有する。駆動回路の更なる改善のため、変圧器Ｔ２を駆動するために使われるデューティ・レシオは、より短い駆動時間を補償するため及びサイリスタＳＣＲ２及びＳＣＲ３の確実な作動を保証するため、変圧器Ｔ１のデューティ・レシオよりも大きなものが選ばれうる。

単相線ＬＩＮＥ上に正の半波がある場合、電流は、フィルタ素子Ｌ１及びサイリスタＳＣＲ３を介して、電力入力フィルタ５及び電荷蓄積キャパシタＣ１へと流れる。そこから、その電流は、ダイオードＢＲ２及びフィルタ素子Ｌ１’を介して、中性線ＮＥＵＴＲＡＬへと戻って流れる。この逆の場合、つまり負の半波の場合、電流は、中性線ＮＥＵＴＲＡＬから、フィルタ素子Ｌ１’とサイリスタＳＣＲ２を介して、電力入力フィルタ５及び電荷蓄積キャパシタＣ１へと流れる。その電力は、そこから、ダイオードＢＲ４及びフィルタ素子Ｌ１を介して、単相入力ＬＩＮＥへと戻って流れる。

第１電源ユニット３ａ及び第２電源ユニット３ｂを備えた図１に従った回路構成においては、多段式スイッチ・オン方式も使われうる。例えば、電荷蓄積キャパシタＣ１の初期充電の後、この例では比較的低電力の補助電源ユニットである第１電源ユニット３ａのみ開始させ、サイリスタＳＣＲ２及びＳＣＲ３を駆動させるために第１電源ユニット３ａの出力電流を使うことも可能である。そのときになって初めて、マイクロコントローラのような対応する制御装置が開始され、例えば、より大きい電源ユニットである第２電源ユニット３ｂも起動される。

図４で更に図示されているように、基本的に逆のスイッチング・シーケンスが、動作状態Ｚ１から省電力状態Ｚ０へ回路構成１を切り替えるのに用いられうる。最初の段階３３では、サイリスタ３３が開かれる。このとき、サイリスタＳＣＲ１がまだ閉じられている場合、電源ユニット３を動作させる電流は、再び電流制限素子Ｒｎｔｃを介して流れる。もし、サイリスタＳＣＲ１が既に開かれている場合は、電流は、すぐに止められる。例えば、対応する駆動信号を動作停止にすることによって、サイリスタＳＣＲ１をサイリスタＳＣＲ２及びＳＣＲ３と同時に動作停止にすることも、勿論、可能である。

第１半導体スイッチング素子を閉じること又は、例えば、継続的な駆動信号をサイリスタＳＣＲ１に供給することによって、第１半導体スイッチング素子を閉じたままにすることは、電力入力２へ接続された電源供給網の障害又は誤動作の場合、特に利点を有する。電力網電圧がほんの短い時間失われた場合、供給電圧の再準備の期間中の電力サージは、電流制限素子Ｒｎｔｃによって特徴づけられた負荷経路によって避けられうる。同時に、その誤動作が、電荷蓄積キャパシタＣ１によってブリッジされうるほどの短い時間だけ続くのであれば、電源ユニット又は複数の電源ユニットの連続動作は維持される。

別の任意の段階３４では、サイリスタＳＣＲ１も開かれ、又はもはや駆動されない。その結果、電源ユニット３及び電力フィルタ５は、電力入力回路４によって電源供給網から切断される。従って、回路構成は、動作状態Ｚ０へと戻る。この状態では、回路構成はもはや電力を一切消費しない。

図３に従った回路構成１は、図２の回路構成１’と比較して、いくつかの利点を有する。第一に、リレーを使用しないで済ませることが可能である。電源ユニット３を電力入力２から切断又は接続するために、半導体の構成要素のみを用いることによって、回路構成１の動作安全性が高められている。

更に、ブリッジ回路のサイリスタＳＣＲ２及びＳＣＲ３を配置することが、同時に整流機能を提供している。電源供給網切断及び整流の機能を結合することによって、回路構成１によって達成される効率は、全体的に増大される。確かに、サイリスタＳＣＲ２及びＳＣＲ３では、従来型のブリッジ整流器のダイオードよりもわずかに高い電圧が降下するが、この追加の電力損失は、ＮＴＣ抵抗器Ｒｎｔｃをブリッジするための追加の整流器又はリレーを避けることによって補償されるよりも多い。

例えば、１．０Ｖの電圧降下を有する１つのサイリスタを備えた整流回路及び相当たり０．８Ｖの電圧降下を有する１つのダイオードでは、１．８Ｖの電圧降下が起きる。一方、相ごとに２つのダイオードを有する整流回路では、１．６Ｖのみの電圧降下が起こる。０．５Ａの平均負荷電流では、０．２Ｖの追加電圧降下は、動作中の０．１Ｗの追加消費に相当する。この追加消費は、動作中に追加リレーを駆動しなくて済むことでの節約及び省電力状態での追加の節電よって相殺される。その結果、全体的に見れば、正のエネルギ収支となっている。

更に、図３に従った回路構成１は、１次側、つまり、電力入力２と電力入力回路４の間に抑制用キャパシタを有しない。同様に、電荷蓄積キャパシタＣ１を放電させるために必要な抵抗器Ｒｄｉｓは、電力入力回路４によって、電力入力２から切断されている。従って、サイリスタＳＣＲ１−ＳＣＲ３が開いている電力入力２では、損失電力又は無効電力が生じない。

最後に、電力供給のための従来型の回路構成と比較して、構成要素に対して有意に増加した要件がない。本回路構成は、確かに、半導体スイッチング素子ＳＣＲ１−ＳＣＲ３を必要とする。しかし、機械的なリレーやスイッチはもはや必要ではない。更に、スイッチング素子として用いられているサイリスタＳＣＲ２及びＳＣＲ３が、従来の回路で用いられている整流ダイオードに取って代わっている。

図５は、本発明に基づく回路構成１の更なる例である実施形態を示す。図５に従った回路構成１は、電力入力２と電力入力回路４の間に配置された第１フィルタ回路５Ａを有する。回路構成１は、更に、過電圧フィルタ７及び電力入力回路４の電気的下流に配置された第２フィルタ回路５Ｂを有する。同時に、フィルタ回路５Ａ及び５Ｂは、電力入力フィルタ５を形成する。第２電力入力フィルタ５Ｂの下流には、アクティブ力率補正回路ＰＦＣが配置されている。力率補正回路ＰＦＣは、スイッチング電源ユニットによって生成された電源供給網での干渉を削減するために用いられる。図５には示されていない電荷蓄積キャパシタ及びスイッチング電源ユニット３は、力率補正回路ＰＦＣの下流に接続されている。

電力入力回路４は、図３に示された電力入力回路４と非常に似ている。電力入力回路４もまた、３つのサイリスタＳＣＲ１−ＳＣＲ３及び４つのダイオードＤ１−Ｄ４を有している。それらは、同時に、切断可能整流回路６を形成している。電力入力回路４は、第１電気負荷経路にＮＴＣ抵抗器Ｒｎｔｃ形式の電流制限素子を追加的に有する。サイリスタＳＣＲ２及びＳＣＲ３を介した第２電気負荷経路は、そのような電流制限手段を何ら有していない。

スイッチＳｗ１が、図５に従った回路を起動させるためにこの場合も設けられている。この場合でも、例えば、下流の装置のエネルギ蓄積装置が消耗しているという理由で、サイリスタＳＣＲ１の２次側での駆動は、もはや可能ではない。図３に従った構成とは異なり、スイッチＳｗ１は、サイリスタＳＣＲ１をアノードからカソードへとブリッジしない。しかし、その代わり、サイリスタＳＣＲ１の制御端子又は直列抵抗Ｒ２を介したゲートへトリガー電圧を供給する。この目的のため、直列抵抗Ｒ２は、ダイオードＤ３とＤ４の間に接続される。従って、電力入力２での位相位置とは独立して、常に、正の制御電圧を供給する。代替として、駆動電圧は、ＮＴＣ抵抗器Ｒｎｔｃと第１サイリスタＳＣＲ１との間から取り出されうる。この回路構成は、スイッチＳｗ１が、電流サージに耐性があるよう構成される必要がないという利点を有している。特に、サイリスタＳＣＲ１を動作開始させるために、数ミリアンペアのみの制御電流で十分である。

図５は、更に、サイリスタＳＣＲ１−ＳＣＲ３を駆動するための駆動回路８を示している。図３の回路構成と異なり、駆動回路８は、１つの変圧器Ｔ０のみ有する。

変圧器Ｔ０は、ＭＯＳＦＥＴトランジスタＱ１によって、制御信号ＳＣＲを用いてパルス信号を供給されている。図５に従った例である実施形態では、変圧器Ｔ０は、第１駆動周波数、例えば５００Ｈｚの矩形波パルスで第１サイリスタＳＣＲ１を駆動するために用いられている。代替として、全ての位相状態においてサイリスタＳＣＲ１の動作開始を確実に保証するため、可変の、より高い密度の一連の駆動パルスが、生成されうる。そのような比較的低周波数の駆動信号は、第２の電圧源によって生成されうる。回路構成１に設置された電池又はコンピュータ又はラップトップのＣＭＯＳ電池のような回路構成１に接続された電子装置は、この目的に適している。

変圧器Ｔ０に矩形波パルスを印加することによって、変圧器Ｔ０は、まず、再び磁化される。励起電圧が下がると、Ｔ０からの磁化電流によって、ダイオードＤ５を介して、キャパシタＣ３が充電され、キャパシタＣ１は、ダイオードＤ６を介して充電され続ける。それから、サイリスタＳＣＲ１が、直列抵抗Ｒ１を介して動作開始される。その結果、電圧は、サイリスタＳＣＲ１の制御電圧、抵抗器Ｒ１の電圧降下及びダイオードＤ６の追加の順電圧、例えば、１．４から２Ｖと一致するキャパシタＣ３の電圧となる。

駆動回路８のトランジスタＱ２を閉じることにより、サイリスタＳＣＲ２及びＳＣＲ３は、変圧器Ｔ０によって追加的に駆動されうる。この目的のために、光カプラＵ１の制御入力ＯＰＴＯは、トランジスタＱ２の制御信号を生成するために、接地電位に引き下げられている。抵抗器Ｒ３５及びＲ３６は、トランジスタＱ２がベース電流を十分に供給され、Ｑ２のコレクタ−エミッタ間の電圧降下が低く、例えば、０．４Ｖになるよう、大きさを決定される。

このように、変圧器Ｔ０によって生成されたパルス信号は、サイリスタＳＣＲ２及びＳＣＲ３に対しても供給される。上述のように、変圧器Ｔ０は、この目的のために高いクロック周波数、例えば、１ｋＨｚ及び高いデューティ・レシオで駆動されるのが望ましい。ダイオードＤ６は、ＳＣＲ１の動作開始と比較して、サイリスタＳＣＲ２及びＳＣＲ３を動作開始させるための電圧蓄積を有するように、キャパシタＣ１の電圧に対してキャパシタＣ３の耐電電圧を人為的に上げるために用いられる。このように、通常動作状態Ｚ１において、サイリスタＳＣＲ２及びＳＣＲ３は、常に確実に動作開始し、電流制限素子Ｒｎｔｃをブリッジすることによる電力損失がないことが保証されている。同時に、サイリスタＳＣＲ１は、引き下げられた駆動電圧しか制御端子で得られないので、もはや駆動されていない。

図５に従った回路構成１は、スイッチング電源の非常に良好な干渉抑制が可能になるという利点を有している。しかしながら、電力入力フィルタ５の一部だけは、省電力状態Ｚ０において、電源供給網に接続されている。第１フィルタ回路５Ａは、抵抗器もｘキャパシタも有していない。その結果、第１フィルタ回路５Ａにおいて、有効電力はなく、少量の無効電力が生じるのみである。抵抗器の除去は、特に、第１フィルタ回路５Ａ内にｘキャパシタ無しで済まされており、更には、ｙキャパシタの静電容量が約１ｎＦであるという事実によって可能となっている。その結果、放電抵抗器の必要がない。

更に、駆動回路８は、特に簡素に構成されている。当然のことながら、各半導体スイッチング素子ＳＣＲ１−ＳＣＲ３は、個別に駆動される。しかし、サイリスタＳＣＲ２及びＳＣＲ３は、いずれにせよ望ましい方向にのみ伝導するので、その２つのサイリスタは、共通の制御信号で駆動されうる。任意的に、サイリスタＳＣＲ１の駆動回路とサイリスタＳＣＲ２及びＳＣＲ３の駆動回路を結合することによって、構成要素及び駆動のための費用がさらに削減される。

Claims (15)

1. 電力入力と、電子機器を動作させるためのＤＣ電圧を生成する少なくとも１つの電源ユニットとを有し、
   該電力入力と該少なくとも１つの電源ユニットとの間に挿入され、該電力入力を介して該少なくとも１つの電源ユニットのために供給されるＡＣ電圧を選択的に切断又は整流する電力入力回路により特徴付けられ、
   前記電力入力回路は、
   電流制限素子を有する第１の電気負荷経路を前記電力入力から前記少なくとも１つの電源ユニットへ切り替える少なくとも１つの第１の半導体スイッチング素子、及び
   第２の電気負荷経路を前記電力入力から前記少なくとも１つの電源ユニットへ切り替える少なくとも１つの第２の半導体スイッチング素子、
   を有する、
   ことを特徴とする回路構成。
2. 前記少なくとも１つの第１の半導体スイッチング素子及び／又は前記第２の半導体スイッチング素子は、サイリスタである、
   ことを特徴とする請求項１に記載の回路構成。
3. 前記電力入力回路は、半導体ブリッジ整流器を有する少なくとも１つの整流回路、該半導体ブリッジ整流器の一部を形成する少なくとも１つの第２の半導体スイッチング素子を有する、
   ことを特徴とする請求項１又は２に記載の回路構成。
4. 電力入力フィルタにより特徴付けられ、
   該電力入力フィルタは、
   前記電力入力と前記電力入力回路との間に配置された第１のフィルタ回路、及び
   前記電力入力回路と前記少なくとも１つの電源ユニットとの間に配置された第２のフィルタ回路、
   を有する、
   ことを特徴とする請求項１乃至３の何れか一項に記載の回路構成。
5. 前記第１のフィルタ回路は、６８ｎＦより小さい、特に１ｎＦより小さいキャパシタンスを有する、
   ことを特徴とする請求項４に記載の回路構成。
6. 過電圧フィルタにより特徴付けられ、
   該過電圧フィルタは、前記電力入力回路と前記少なくとも１つの電源ユニットとの間に配置される、
   ことを特徴とする請求項１乃至５の何れか一項に記載の回路構成。
7. 前記少なくとも１つの第１の半導体スイッチング素子及び前記少なくとも１つの第２の半導体スイッチング素子を駆動する駆動回路により特徴付けられ、
   該駆動回路は、
   省電力状態において、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子を開き、
   動作状態において、少なくとも一時的に少なくとも１つの前記第２の半導体スイッチング素子を閉じ、
   前記省電力状態から前記動作状態への遷移期間において、少なくとも一時的に前記第１の半導体スイッチング素子のみを閉じ、前記第２の半導体スイッチング素子は開いたままである、
   よう設定される、
   ことを特徴とする請求項１乃至６の何れか一項に記載の回路構成。
8. 当該回路構成は、前記省電力状態及び／又は前記遷移期間において、前記電子機器のエネルギ蓄積装置により、前記駆動回路に電力を供給する、
   ことを特徴とする請求項７に記載の回路構成。
9. 前記エネルギ蓄積装置は、望ましくは前記電子機器内に配置される、
   ことを特徴とする請求項８に記載の回路構成。
10. 当該回路構成は、前記動作状態において、前記少なくとも１つの電源ユニットにより、前記駆動回路にエネルギを供給する、
    ことを特徴とする請求項８に記載の回路構成。
11. 前記駆動回路は、前記電子機器を前記電力入力回路からガルバニ絶縁する少なくとも１つの変圧器を有する、
    ことを特徴とする請求項７乃至１０の何れか一項に記載の回路構成。
12. 前記駆動回路は、少なくとも１つの第３の半導体スイッチング素子を有し、
    該少なくとも１つの第３の半導体スイッチング素子により、前記第１の半導体スイッチング素子を駆動する第１の駆動回路及び前記少なくとも１つの第２の半導体スイッチング素子を駆動する第２の駆動回路は、互いに結合されうる、
    ことを特徴とする請求項７乃至１１の何れか一項に記載の回路構成。
13. 前記駆動回路は、
    前記遷移期間において、第１の低い周波数でクロック供給される制御信号を生成し、
    前記動作状態において、第１の高い駆動周波数でクロック供給される制御信号を生成する、
    ことを特徴とする請求項７乃至１２の何れか一項に記載の回路構成。
14. 動作方法であって、
    電力入力回路を駆動し、
    該電力入力回路は、
    電流制限素子を有する第１の電気負荷経路を電力入力から少なくとも１つの電源ユニットに切り替える少なくとも１つの第１の半導体スイッチング素子、及び
    第２の電気負荷経路を前記電力入力から前記電源ユニットに切り替える少なくとも１つの第２の半導体スイッチング素子、
    を有し、
    当該方法は、
    −省電力状態において、前記第１及び第２の半導体スイッチング素子を開く段階、
    −前記省電力状態から動作状態への遷移期間において、前記第１の半導体スイッチング素子を少なくとも一時的に閉じ、前記少なくとも１つの第２の半導体スイッチング素子を開いたままにする段階、
    −前記動作状態において、前記少なくとも１つの第２の半導体スイッチング素子を少なくとも一時的に閉じる段階、
    を有する動作方法。
15. 動作状態から前記省電力状態への遷移期間において、特に前記電力入力に接続された電源網の誤動作が認識されているとき、前記第１の半導体スイッチング素子を少なくとも一時的に閉じ、前記少なくとも１つの第２の半導体スイッチング素子を開く段階、
    により特徴付けられる請求項１４に記載の動作方法。

Images