JP2011139055A - 半導体素子、半導体装置及びそれらの作製方法 - Google Patents

Abstract

【課題】チャネル長Ｌが短く微細化が可能な、酸化物半導体を用いたトップゲート型の半導体素子を提供することを課題とする。また、該半導体素子の作製方法を提供することを課題とする。
【解決手段】絶縁表面上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、ソース電極層及びドレイン電極層は側壁を有し、側壁は前記酸化物半導体層の上面と接する半導体素子である。
【選択図】図１

Description

酸化物半導体を用いた半導体素子、及び当該半導体素子を用いた半導体装置に関する。例えば、半導体集積回路を部品として搭載した電子機器に関する。また、それらの作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路、電子部品、及び電子機器は全て半導体装置である。

近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリとして用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。

ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。

また、データの送受信が可能な半導体装置の開発が進められており、このような半導体装置は、無線タグ、ＲＦＩＤタグなどと呼ばれる。実用化されているものは、アンテナと半導体基板を用いて形成された半導体回路（ＩＣチップ）とを有しているものが多い。

また、トランジスタに適用可能な半導体としてシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が１０^１８／ｃｍ^３未満である非晶質酸化物（酸化物半導体）なるもので形成されたトランジスタが開示されている（特許文献１乃至３）。

特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報

酸化物半導体を用いた半導体素子で作製する半導体集積回路において、回路の動作速度を高速化し、消費電力の低減を図るために、半導体素子のチャネル長Ｌを短くし、半導体素子を微細化する方法がある。

酸化物半導体を用いたトップゲート型の半導体素子において、チャネル長Ｌを短くして微細化するためには、酸化物半導体層上に形成されたソース電極層とドレイン電極層の間隙を狭くする必要がある。しかし、フォトプロセスにより、ソース電極層とドレイン電極層の間隙を狭くすることには限界があるため、微細な半導体素子を作製することは難しい。

そこで、本発明の一態様は、チャネル長Ｌが短く微細化が可能な、酸化物半導体を用いたトップゲート型の半導体素子を提供することを課題とする。また、本発明の一態様は、該半導体素子の作製方法を提供することを課題とする。

また、チャネル長Ｌが短い微細な半導体素子を、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いることによって、回路の動作速度を高速化し、さらには消費電力の低減を図ることも課題の一とする。

また、ゲート絶縁層による、ソース電極層及びドレイン電極層のカバレッジを向上させ、ゲート電極層と、ソース電極層又はドレイン電極層の間のショートを防止することによって、信頼性の高い半導体素子、及び該半導体素子を用いた半導体装置を提供することを課題とする。

酸化物半導体を用いたトップゲート型の半導体素子において、ソース電極層及びドレイン電極層に側壁を設けることによって、チャネル長Ｌの短い微細な半導体素子を作製できる。また、チャネル長Ｌの短い微細な半導体素子を、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いることによって、回路の動作速度を高速化し、さらには消費電力を低減させることができる。

また、酸化物半導体を用いたトップゲート型の半導体素子において、ソース電極層及びドレイン電極層に側壁を設けることにより、ソース電極層及びドレイン電極層の側面にテーパがつけられるので、ゲート絶縁層のカバレッジが向上し、ゲート電極層と、ソース電極層又はドレイン電極層のショートを防ぐことができ、信頼性の高い半導体素子を作製できる。

エネルギーギャップが大きく、水素や水分などの不純物を除去することにより水素濃度が十分に低減されて高純度化された酸化物半導体層を用いることで、オフ電流が少なく、ノーマリーオフの半導体素子を作製できる。該半導体素子を用いることで、リーク電流による消費電力の少ない半導体装置を実現できる。

本発明の一態様は、絶縁表面上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、ソース電極層及びドレイン電極層は側壁を有し、側壁は酸化物半導体層の上面と接する半導体素子である。

また、本発明の一態様は、絶縁表面上に酸化物半導体層を有し、酸化物半導体層上にソース電極層及びドレイン電極層を有し、ソース電極層は、第１のソース電極層と、第１のソース電極層上の第２のソース電極層からなり、ドレイン電極層は、第１のドレイン電極層と、第１のドレイン電極層上の第２のドレイン電極層からなり、第２のソース電極層に設ける側壁は、第１のソース電極層の上面と接し、第２のドレイン電極層に設ける側壁は、第１のドレイン電極層の上面と接し、酸化物半導体層、ソース電極層、ドレイン電極層、及び側壁上にゲート絶縁層を有し、ゲート絶縁層上にゲート電極層を有し、第１のソース電極層は、第２のソース電極層の端部から延在し、第１のドレイン電極層は、第２のドレイン電極層の端部から延在する半導体素子である。

上記各構成は、上記課題の少なくとも一つを解決する。

また、上記酸化物半導体層の下方に導電層を形成してもよく、他の発明の構成の一つは、上記各構成において、絶縁表面上に導電層と、導電層を覆う第１の絶縁層を有し、導電層は、第１の絶縁層を介して酸化物半導体層と重なる半導体素子である。

また、寄生容量を低減するため、他の発明の構成の一つは、上記各構成において、ゲート電極層と、ソース電極層又はドレイン電極層との間にゲート絶縁層及び第２の絶縁層を有する半導体素子である。言い換えると、ソース電極層又はドレイン電極層は、ゲート絶縁層及び第２の絶縁層を介してゲート電極層の一部と重なる半導体素子である。ゲート電極層と、ソース電極層又はドレイン電極層との間に、ゲート絶縁層及び第２の絶縁層を設けることによって、ゲート電極層とソース電極層との間、又はゲート電極層とドレイン電極層との間の間隙が広がり、寄生容量を小さくすることができる。

一方、該絶縁層を設けると、ソース電極層及びドレイン電極層にテーパをつけるためには、絶縁層と、ソース電極層及びドレイン電極層の選択比等のエッチング条件を調整する必要があり、エッチングによる加工が困難となる。ソース電極層及びドレイン電極層はテーパ加工しないと、上に積層するゲート絶縁層のカバレッジが低下するという問題が生じる。しかし、本発明の一態様の半導体素子は、ソース電極層及びドレイン電極層に側壁を設けることにより、ソース電極層及びドレイン電極層の側面にテーパがつけられるので、ソース電極層及びドレイン電極層の端部をテーパ加工する必要が無く、半導体素子の作製が容易となる。

また、上記各構成において、酸化物半導体層のキャリア濃度は１×１０^１２／ｃｍ^３未満であることが好ましい。また、上記各構成において、半導体素子のオフ電流値は、１×１０^−１３Ａ未満であることが好ましい。

また、本発明の一態様は、上記各構成の半導体素子を有する半導体装置である。

また、水素濃度が十分に低減された酸化物半導体層を用いた半導体素子を複数組み合わせて半導体回路を作製することができる。半導体回路としては、例えばＥＤＭＯＳ回路を形成することもでき、その構成は、絶縁表面上に第１の酸化物半導体層を有する第１の半導体素子と、第２の酸化物半導体層を有する第２の半導体素子とを有するＥＤＭＯＳ回路を有し、第１の酸化物半導体層及び第２の酸化物半導体層は、キャリア濃度が１×１０^１２／ｃｍ^３未満である半導体装置である。

ここで、ＥＤＭＯＳ回路とは、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせて構成したインバータ回路を指す。

また、ＬＳＩやＣＰＵやメモリの他に、電源回路、送受信回路、又は音声処理回路のアンプ、表示部の駆動回路、コントローラ、又は音声処理回路のコンバータなどを上記各構成の半導体素子を用いて作製することもできる。

また、複数の半導体集積回路を一つのパッケージに搭載し半導体装置の集積を高めたもの、所謂ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）としてもよい。

また、回路基板に半導体集積回路を実装する場合には、フェイスアップ形態であってもよいし、フリップチップ形態（フェイスダウン形態）としてもよい。

また、本発明の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に側壁となる膜を形成し、さらに、側壁となる膜をエッチングすることにより、酸化物半導体層の上面に接しているソース電極層及びドレイン電極層の側壁を形成し、酸化物半導体層、ソース電極層、ドレイン電極層、及び側壁上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成する半導体素子の作製方法である。

また、本発明の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電膜及び第２の導電膜を形成し、第２の導電膜をエッチングすることにより、第２のソース電極層及び第２のドレイン電極層を形成し、第１の導電膜、第２のソース電極層及び第２のドレイン電極層上に側壁となる膜を形成し、側壁となる膜をエッチングすることにより、第２のソース電極層及び第２のドレイン電極層の側壁を形成し、側壁をマスクに用いて第１の導電膜をエッチングすることにより、第１のソース電極層、及び第１のドレイン電極層を形成し、酸化物半導体層、第１のソース電極層、第２のソース電極層、第１のドレイン電極層、第２のドレイン電極層、及び側壁上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成する、第１のソース電極層が、第２のソース電極層の端部から延在し、第１のドレイン電極層が、第２のドレイン電極層の端部から延在し、側壁が、第１のソース電極層又は第１のドレイン電極層の上面と接する半導体素子の作製方法である。

また、本発明の一態様は、上記各構成において、絶縁表面上に導電層を形成し、導電層を覆う絶縁層を形成し、絶縁層を介して導電層に重ねて酸化物半導体層を形成する半導体素子の作製方法である。

なお、本明細書中において、チャネル長Ｌとは、ゲート電極層の下端部と酸化物半導体層が重なる領域において、ソース電極層とドレイン電極層を結ぶ方向の長さを指す。

また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極層」の表現であれば、ゲート絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

本発明の一態様は、ソース電極層及びドレイン電極層に側壁を設けることにより、チャネル長Ｌが短く微細化が可能な、酸化物半導体層を用いたトップゲート型の半導体素子を提供することができる。また、本発明の一態様は、該半導体素子の作製方法を提供することができる。

また、本発明の一態様のチャネル長Ｌが短い微細な半導体素子をＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いることによって、回路の動作速度を高速化し、さらには消費電力を低減させることができる。

また、本発明の一態様の半導体素子は、ソース電極層及びドレイン電極層に側壁を設けることにより、ソース電極層及びドレイン電極層の側面にテーパがつけられるので、ゲート絶縁層のカバレッジが向上し、ゲート電極層と、ソース電極層又はドレイン電極層のショートを防ぐことができ、信頼性の高い半導体素子を作製できる。

本発明の一態様を示す上面図及び断面図。 本発明の一態様の作製方法を示す断面図。 本発明の一態様の作製方法を示す断面図。 本発明の一態様を示す等価回路図。 本発明の一態様を示す断面図。 本発明の一態様を示す上面図及び断面図。 酸化物半導体を用いたトップゲート型のトランジスタの断面図。 図７に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 図７に示すＢ−Ｂ’間におけるエネルギーバンド図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 シリコン（Ｓｉ）において、ホットキャリア注入に要するエネルギーを示す図。 Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）において、ホットキャリア注入に要するエネルギーを示す図。 炭化シリコン（４Ｈ−ＳｉＣ）において、ホットキャリア注入に要するエネルギーを示す図。 短チャネル効果に関する計算（デバイスシミュレーション）の結果を示す図。 短チャネル効果に関する計算（デバイスシミュレーション）の結果を示す図。 Ｃ−Ｖ特性を示す図。 Ｖ_ｇと（１／Ｃ）^２との関係を示す図。 本発明の一態様を示すブロック図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 本発明の一態様を示す等価回路図。 本発明の一態様を示す等価回路図。 本発明の一態様を示す等価回路図。 電子機器の一例を示す図。 本発明の一態様を示す断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体素子の断面構造の一例について説明する。

本実施の形態の半導体素子を、図１、及び図２８を用いて説明する。図１（Ａ）に本発明の一態様の半導体素子の上面図を示す。図１（Ｂ）は図１（Ａ）におけるＡ１−Ｂ１間の断面図を示している。図１（Ｃ）、（Ｄ）は図１（Ｂ）における破線部１９９の拡大図を示している。また、図２８（Ａ）、（Ｂ）に本発明の一態様の半導体素子の断面構造の一例を示す。図１に示すトランジスタ２００と、図２８（Ａ）、（Ｂ）にそれぞれ示すトランジスタ２０１、３００は、トップゲート型のトランジスタの一つである。

図１（Ａ）、（Ｂ）に示すトランジスタ２００は、絶縁表面を有する基板１０１上に、第１の絶縁層１０３、第２の絶縁層１０５、酸化物半導体層１０７、ソース電極層１０９ａ、ドレイン電極層１０９ｂ、側壁１２１、ゲート絶縁層１１７、及びゲート電極層１１９を含む。

トランジスタ２００は、ソース電極層１０９ａ及びドレイン電極層１０９ｂの側壁１２１を有している。側壁１２１の下端部は、酸化物半導体層１０７の上面に接する。フォトプロセスによって、ソース電極層１０９ａとドレイン電極層１０９ｂの間隙を狭くすることには限界があるが、異方性エッチングを用いてその間隙に側壁１２１を設けることで、ソース電極層１０９ａとドレイン電極層１０９ｂの間に挟まれるゲート電極層１１９の幅を狭くすることができるので、チャネル長Ｌの短い微細なトランジスタを作製することができる。チャネル長Ｌを短くすることで、短チャネル効果が起こる可能性がある。酸化物半導体を用いたトランジスタにおける短チャネル効果については、本実施の形態の中で後述する。

なお、本明細書中において、チャネル長Ｌとは、ゲート電極層の下端部と酸化物半導体層が重なる領域において、ソース電極層とドレイン電極層を結ぶ方向の長さを指す（図１（Ｃ））。

また、トランジスタ２００は、側壁によって、ソース電極層及びドレイン電極層の側面にテーパがつけられるので、ゲート絶縁層のカバレッジが向上し、ゲート電極層と、ソース電極層又はドレイン電極層の間のショートを防ぐことができ、信頼性の高いトランジスタとすることができる。

また、側壁１２１は、絶縁材料を用いて形成すると、図１（Ｃ）に示すようにオフセット領域Ｌ_ｏｆｆが設けられる。この場合、オフセット領域Ｌ_ｏｆｆは、チャネル長Ｌと、ソース電極層又はドレイン電極層の端部が酸化物半導体層と重なる領域Ａの間の領域である。オフセット領域Ｌ_ｏｆｆを設けることによって、ゲート電極層と、ソース電極層又はドレイン電極層の間の距離が広がり、互いの電極間でショートが発生する現象をさらに防止することができる。また、ゲート電極層と、ソース電極層又はドレイン電極層の間の寄生容量を低減することができる。

一方、導電性を有する材料を用いて側壁１２１を形成する場合、側壁１２１は、ソース電極層又はドレイン電極層の一部としての働きをするため、オフセット領域Ｌ_ｏｆｆを小さくすることができる（図１（Ｄ））。この場合、オフセット領域Ｌ_ｏｆｆは、チャネル長Ｌと、側壁１２１の下端部と酸化物半導体層が重なる領域Ｂの間の距離である。よって、高いオン電流や、高い移動度を実現することができる。

つまり、側壁１２１に用いる材料を変えることによって、オフセット領域Ｌ_ｏｆｆを大きくすることも小さくすることも可能である。

また、トランジスタ２００は、チャネル領域として高純度化された酸化物半導体層１０７を有する。エネルギーギャップが大きく高純度化された酸化物半導体を用いたトランジスタ２００は、オフ電流が少なく、ノーマリーオフ（つまり、ゲート電圧が０Ｖのときに、ソース電極とドレイン電極の間に電流が流れない）の電気特性を有し、さらにトランジスタ特性の温度依存性が小さい。例えば、ドレイン電圧Ｖｄが＋１Ｖ又は＋１０Ｖの場合、ゲート電圧Ｖｇが正の領域では、ドレイン電流Ｉｄが十分大きく、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲において１×１０^−１３Ａ以下とすることができる。

なお、水素濃度が十分に低減され、高純度化された酸化物半導体層１０７のキャリア濃度は、１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３以下、さらに望ましくは１．４５×１０^１０／ｃｍ^３以下をとる。キャリア濃度の求め方については、本実施の形態の中で後述する。

また、酸化物半導体層１０７のエネルギーギャップは、２．０ｅＶ以上、望ましくは２．５ｅＶ以上、より望ましくは３．０ｅＶ以上である。他のエネルギーギャップの大きい材料との比較は後述する。また、高純度化されキャリア濃度が小さい酸化物半導体を用いたトランジスタは、ホットキャリア劣化耐性が高い。こちらも、詳細は後述する。

このように、エネルギーギャップが大きく、水素濃度が十分に低減されて高純度化された酸化物半導体層１０７を適用し、オフ電流が少なく、ノーマリーオフのトランジスタ２００を作製することにより、新たな構成の半導体装置を実現することができる。

図２８（Ａ）に示すトランジスタ２０１は、絶縁表面を有する基板１０１上に、電極層１０２、第１の絶縁層１０３、第２の絶縁層１０５、酸化物半導体層１０７、ソース電極層１０９ａ、ドレイン電極層１０９ｂ、側壁１２１、ゲート絶縁層１１７、及びゲート電極層１１９を含む。

つまり、トランジスタ２０１は、トランジスタ２００に電極層１０２を追加した構成である。

トランジスタ２０１の酸化物半導体層１０７の下方に設けられている電極層１０２はバックゲートとして機能させることができる。バックゲートの電位は、固定電位、例えば０Ｖや、接地電位とすることができ、実施者が適宜決定すればよい。また、酸化物半導体層の上下にゲート電極を設けることによって、トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。即ち、酸化物半導体層の上下にゲート電極を設けることによって、信頼性を向上することができる。

また、電極層１０２に加えるゲート電圧を制御することによって、しきい値電圧を制御することができる。しきい値電圧を正とすることで、エンハンスメント型トランジスタとして機能させることができる。また、しきい値電圧を負とすることで、デプレッション型トランジスタとして機能させることもできる。

例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせてインバータ回路（ＥＤＭＯＳ型のインバータ回路、以下、単にＥＤＭＯＳ回路という）を構成し、駆動回路に用いることができる。駆動回路は、論理回路部と、スイッチ部又はバッファ部を少なくとも有する。論理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部又はバッファ部は、オン電流を多く流すことができるトランジスタを用いることが好ましく、デプレッション型トランジスタ、又は酸化物半導体層の上下にゲート電極を有するトランジスタを用いる。

また、大幅に工程数を増やすことなく、同一基板上に異なる構造のトランジスタを作製することもできる。例えば、高速駆動させる集積回路には、図２８に示すような酸化物半導体層の上下にゲート電極を有するトランジスタを用いてＥＤＭＯＳ回路を構成し、図１に示すような酸化物半導体層の上にのみゲート電極を有するトランジスタを他の領域に形成することもできる。

なお、ｎチャネル型トランジスタのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、ｎチャネル型トランジスタのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。

図２８（Ｂ）に示すトランジスタ３００は、絶縁表面を有する基板３０１上に、第１の絶縁層３０３、第２の絶縁層３０５、酸化物半導体層３０７、ソース電極層（第１のソース電極層３０９ａ、第２のソース電極層３１１ａ）、ドレイン電極層（第１のドレイン電極層３０９ｂ、第２のドレイン電極層３１１ｂ）、第３の絶縁層３１５、側壁３２１、ゲート絶縁層３１７、及びゲート電極層３１９を含む。

トランジスタ３００は、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの側壁３２１を有している。側壁３２１の下端部は、第１のソース電極層３０９ａ又は第１のドレイン電極層３０９ｂの上面と接する。側壁３２１を有することで、チャネル長Ｌが短い微細なトランジスタを作製することができる。チャネル長Ｌを短くすることで、短チャネル効果が起こる可能性がある。酸化物半導体を用いたトランジスタにおける短チャネル効果については、本実施の形態の中で後述する。

トランジスタ３００は、第３の絶縁層３１５を有している。第３の絶縁層３１５を設けることで、ゲート電極層３１９と第２のソース電極層３１１ａとの間、又はゲート電極層３１９と第２のドレイン電極層３１１ｂとの間の寄生容量を小さくすることができる。一方、第３の絶縁層３１５を設けることで、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂにテーパをつけるためには、第３の絶縁層３１５と、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの選択比等のエッチング条件を調整する必要があり、エッチングによる加工が困難となる。第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂはテーパ加工しないと、上に積層するゲート絶縁層３１７のカバレッジが低下するという問題が生じる。しかし、本発明の一態様のトランジスタは、側壁３２１によって第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの側面にテーパがつけられるので、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの端部をテーパ加工する必要が無く、トランジスタの作製が容易となる。

トランジスタ３００は、トランジスタ２００、２０１と異なり、オフセット領域Ｌ_ｏｆｆが側壁の材料によらず、オフセット領域Ｌ_ｏｆｆはゲート絶縁層の膜厚で決定される。

ところで、前述したとおり、本実施の形態のトランジスタは、酸化物半導体中でキャリアの供与体（ドナー又はアクセプタ）となり得る不純物を極めて少ないレベルにまで除去することで、真性又は実質的に真性な半導体とした酸化物半導体を用いている。

以下、酸化物半導体を高純度化、真性化（ｉ型化）することの意義、酸化物半導体を用いて半導体装置を構成することのメリット、などについて簡単に説明する。

＜酸化物半導体の真性化＞
酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研究は多くなされているが、これらの研究は、局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中から除去することで、高純度化した酸化物半導体を作製する。これは、局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。

なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。このため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局在準位を減少させることにより、酸化物半導体をさらに高純度化（ｉ型化）するのは好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることができる。また、後述する第２の加熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第２の加熱処理に続けて、酸素雰囲気、又は水素や水を十分に除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することもできる。

酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下０．１〜０．２ｅＶの準位や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであろう。

なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。

また、酸化物半導体をｉ型化することにより、トランジスタの温度特性が良好であり、代表的には、−２５℃から１５０℃までの温度範囲において、トランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんどない。

本実施の形態の技術思想は、酸化物半導体中に、何らかの不純物をさらに加えることをせずに、逆に不本意に存在する水、水素という不純物を意図的に除去することにより、酸化物半導体自体を高純度化することである。すなわち、ドナー準位を構成する水または水素を除去し、さらに酸素欠損を低減し、酸化物半導体を構成する主成分材料の酸素を十分に供給することにより、酸化物半導体を高純度化することである。

酸化物半導体成膜時点では１０^２０／ｃｍ^３のレベルの水素が酸化物半導体中に存在することが二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される。このドナー準位の原因となる水または水素を意図的に除去し、さらに水または水素の除去に伴い同時に減少してしまう酸素（酸化物半導体の成分の一つ）を酸化物半導体に加えることにより、酸化物半導体を高純度化し、電気的にｉ型（真性）半導体とする。

また、本実施の形態においては、酸化物半導体中の水、水素の量は少なければ少ないほど好ましく、キャリアも少なければ少ないほど良い。すなわち、キャリア濃度は１×１０^１２／ｃｍ^３未満、さらに好ましくは１．４５×１０^１０／ｃｍ^３未満が求められる。更には、本実施の形態の技術思想的には、ゼロに近いまたはゼロが理想である。特に、酸化物半導体を、酸素、窒素、または超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気で、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理をすることにより、ｎ型不純物となる水、または水素を除去し、高純度化することができる。また、水、または水素等の不純物を除去することにより、酸化物半導体を高純度化することで、キャリア濃度を１×１０^１２／ｃｍ^３未満、さらに好ましくは１．４５×１０^１０／ｃｍ^３未満とすることができる。酸化物半導体のキャリアを低減し、好ましくは無くしてしまうことで、トランジスタにおいて酸化物半導体はキャリアを通過させる通路（パス）として機能する。

このように、酸化物半導体膜の主成分以外の不純物、代表的には水素、水、水酸基または水素化物などが極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。また、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を抑制することができ、高い信頼性を実現することができる。また、電気特性の温度依存性を抑制することができる。

＜他の半導体材料との比較＞
酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア濃度はその一例である。常温でのフェルミ・ディラック分布を用いると、酸化物半導体の少数キャリアは１０^−７／ｃｍ^３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０^−１１／ｃｍ^３と同様、極めて低い値である。シリコンの真性キャリア濃度（１．４５×１０^１０／ｃｍ^３程度）と比較すれば、その程度が並はずれていることが良く理解できる。

また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点においても、酸化物半導体と炭化珪素とは共通している。

一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素は一般に１５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００〜８００℃の熱処理で作製することができ、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することができる。

また、炭化珪素の場合と異なり、酸化物半導体は、ガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。さらに、炭化珪素は結晶欠陥や意図せずに混入した微量の不純物がキャリアを発生させる要因となる。このため、理論的には、炭化珪素で、本発明の一態様の酸化物半導体と同等な低キャリア濃度が得られるが、現実には、上記のような理由により１０^１２／ｃｍ^３以下のキャリア濃度を得ることは難しい。上記のことは、同じくワイドギャップ半導体として知られている窒化ガリウムと酸化物半導体との比較に関しても言える。

＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図７乃至図１０を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。

図７は、酸化物半導体を用いた逆スタガ型のトランジスタ（薄膜トランジスタ）の断面図を示す。酸化物半導体層（ＯＳ）上にソース電極層（Ｓ）及びドレイン電極層（Ｄ）が設けられ、その上にゲート絶縁層（ＧＩ）を介してゲート電極層（ＧＥ）が設けられている。

図８には、図７のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図８において、黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ、＋ｑ）を有している。ドレインに正の電圧（Ｖ_Ｄ＞０）を印加した上で、ゲートに電圧を印加しない場合（Ｖ_Ｇ＝０）を破線で示し、ゲートに正の電圧（Ｖ_Ｇ＞０）を印加した場合を実線で示す。ゲートに電圧を印加しない場合は、高いポテンシャル障壁のために、電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加すると、ポテンシャル障壁が低下し、電流を流すオン状態を示す。

このとき電子は、図９（Ａ）で示すようにゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。

また、図９（Ｂ）に示すように、ゲート電極（ＧＥ）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）又は実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅Ｗが１×１０^４μｍ、チャネル長Ｌが３μｍの場合には、常温で、１０^−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。

このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。

＜酸化物半導体を用いたトランジスタのホットキャリア劣化耐性＞
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図１１乃至図１３を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。

ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。なお、以下では簡単のため、電子のみを考慮する。

ＣＨＥ注入とは、半導体層中においてゲート絶縁層との障壁以上のエネルギーを有するようになった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与は、低電界で加速されることによって行われる。

ＤＡＨＣ注入とは、高電界により加速された電子の衝突によって生じる新たな電子がゲート絶縁層などに注入される現象を言う。ＤＡＨＣ注入とＣＨＥ注入との相違は、衝突イオン化によるアバランシェ降伏を伴うか否かにある。なお、ＤＡＨＣ注入では、半導体のバンドギャップ以上の運動エネルギーを持つ電子が必要となる。

図１１及び図１２に、シリコン（Ｓｉ）とＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す。図１１及び図１２においては、左がＣＨＥ注入、右がＤＡＨＣ注入を表す。

シリコンでは、ＣＨＥ注入よりもＤＡＨＣ注入による劣化が深刻となる。これは、シリコン中において衝突せずに加速されるキャリア（例えば電子）はごく僅かであるものの、シリコンはバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因している。アバランシェ降伏によりゲート絶縁層の障壁を越えられる電子の数は増加し、アバランシェ降伏を伴わない場合に比較して、ホットエレクトロンの発生確率が大きくなるのである。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では、ＣＨＥ注入に必要なエネルギーはシリコンの場合と大きく異ならず、シリコンと同様にその確率は低いものである。しかしながら、ＤＡＨＣ注入に必要なエネルギーは、バンドギャップの広さからＣＨＥ注入に必要なエネルギーと同程度となり、シリコンの場合よりも大きいので、そもそもＤＡＨＣ注入が起こりにくい。

つまり、ＣＨＥ注入とＤＡＨＣ注入の確率はいずれも低く、シリコンと比較してホットキャリア劣化の耐性は高い。

ところで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体のバンドギャップは高耐圧材料として注目される炭化シリコン（ＳｉＣ）と同程度である。図１３に、４Ｈ−ＳｉＣについての各種ホットキャリア注入に必要なエネルギーを示す。ＣＨＥ注入に関しては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体の方が若干そのしきいが高く、有利といえる。

以上、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体はシリコンと比較してホットキャリア劣化への耐性やソース−ドレイン破壊への耐性が非常に高いということが分かる。また、炭化シリコンと比較しても遜色のない耐圧が得られるといえる。

＜酸化物半導体を用いたトランジスタにおける短チャネル効果＞
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図１４及び図１５を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。

短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化をいう。短チャネル効果は、ドレイン近傍の電界分布の影響がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。

ここでは、計算結果（デバイスシミュレーション）を用い、短チャネル効果を抑制することができる構造に関して検証した。具体的には、キャリア濃度及び酸化物半導体層の厚さが異なる４種類のモデルを用意して、チャネル長（Ｌ）としきい値電圧（Ｖｔｈ）の関係を確認した。モデルとしては、ボトムゲート構造のトランジスタを採用し、キャリア濃度を１．７×１０^−８／ｃｍ^３、又は１．０×１０^１５／ｃｍ^３のいずれかとし、酸化物半導体層の厚さを１μｍ、又は３０ｎｍのいずれかとした。なお、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を、ゲート絶縁層として１００ｎｍの厚さの酸化窒化珪素膜を採用した。酸化物半導体のバンドギャップを３．１５ｅＶ、電子親和力を４．３ｅＶ、比誘電率を１５、電子移動度を１０ｃｍ^２／Ｖｓと仮定した。酸化窒化珪素膜の比誘電率を４．０と仮定した。計算にはシルバコ社製デバイスシミュレーションソフト「Ａｔｌａｓ」を使用した。

なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。

計算結果を図１４及び図１５に示す。図１４は、キャリア濃度が１．７×１０^−８／ｃｍ^３の場合、図１５は、キャリア濃度が１．０×１０^１５／ｃｍ^３の場合である。図１４及び図１５には、チャネル長（Ｌ）が１０μｍのトランジスタを基準とし、チャネル長（Ｌ）を１０μｍから１μｍまで変化させたときのしきい値電圧（Ｖｔｈ）の変化量（ΔＶｔｈ）を示している。図１４に示すとおり、酸化物半導体のキャリア濃度が１．７×１０^−８／ｃｍ^３であり、酸化物半導体層の厚さが１μｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）はΔＶｔｈ＝−３．６Ｖであった。また、図１４に示すとおり、酸化物半導体のキャリア濃度が１．７×１０^−８／ｃｍ^３であり、酸化物半導体層の厚さが３０ｎｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）はΔＶｔｈ＝―０．２Ｖであった。図１５に示すとおり、酸化物半導体のキャリア濃度が１．０×１０^１５／ｃｍ^３であり、酸化物半導体層の厚さが１μｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）はΔＶｔｈ＝−３．６Ｖであった。また、図１５に示すとおり、酸化物半導体のキャリア濃度が１．０×１０^１５／ｃｍ^３であり、酸化物半導体層の厚さが３０ｎｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）はΔＶｔｈ＝−０．２Ｖであった。当該結果は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体層の膜厚を小さくすることで、短チャネル効果を抑制できることを示すものといえる。例えば、チャネル長が１μｍ程度の場合、キャリア濃度が十分に小さい酸化物半導体層であっても、その厚さを３０ｎｍ程度とすれば、短チャネル効果を十分に抑制することができることが理解される。

＜キャリア濃度について＞
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし、できるだけ真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方、及び、実際に測定したキャリア濃度に関し、図１６及び図１７を参照して説明する。

まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、ＭＯＳキャパシタを作製し、ＭＯＳキャパシタのＣＶ測定（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ Ｍｅａｓｕｒｅｍｅｎｔ）の結果（ＣＶ特性）を評価することで求めることができる。

より具体的には、ＭＯＳキャパシタのゲート電圧Ｖｇと容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得し、当該Ｃ−Ｖ特性からゲート電圧Ｖｇと（１／Ｃ）^２との関係を表すグラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）^２の微分値を求め、当該微分値を式（１）に代入することによりキャリア濃度Ｎ_ｄの大きさが求められる。なお、式（１）において、ｑは電気素量、ε_０は真空の誘電率、εは酸化物半導体の比誘電率である。

次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガラス基板上にチタン膜を３００ｎｍの厚さで形成し、チタン膜上に窒化チタン膜を１００ｎｍの厚さで形成し、窒化チタン膜上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた酸化物半導体層を２μｍの厚さで形成し、酸化物半導体層上に銀膜を３００ｎｍの厚さで形成した試料（ＭＯＳキャパシタ）を用いた。なお、酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、又はＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有するターゲット）などを用いたスパッタリング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ_２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。

図１６にはＣ−Ｖ特性を、図１７にはＶｇと（１／Ｃ）^２との関係を、それぞれ示す。図１７の弱反転領域における（１／Ｃ）^２の微分値から式（１）を用いて得られたキャリア濃度は、６．０×１０^１０／ｃｍ^３であった。

このように、エネルギーギャップが大きく、ｉ型化又は実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１．４５×１０^１０／ｃｍ^３未満）を用いることで、極めて優れたオフ電流特性で、ノーマリーオフのトランジスタを得ることができる。

以上のことから、本発明の一態様の半導体素子は、酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル領域が形成されることが望ましい。エネルギーギャップが大きく、水素濃度が十分に低減されて高純度化された酸化物半導体を用いた半導体素子を作製することで、オフ電流が少なく、トランジスタ特性の温度依存性が小さいノーマリーオフの半導体装置を実現できる。また、該半導体素子を用いることで、リーク電流による消費電力の少ない半導体装置を実現できる。

本発明の一態様の半導体素子は、ソース電極層及びドレイン電極層に側壁を設けることにより、チャネル長Ｌが短く微細化が可能な、酸化物半導体層を用いたトップゲート型の半導体素子を実現することができる。

また、本発明の一態様の半導体素子は、チャネル長Ｌが短く微細化が可能なため、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いることによって、回路の動作速度を高速化し、さらには消費電力を低減させることができる。

また、本発明の一態様の半導体素子は、側壁によってソース電極層及びドレイン電極層の側面にテーパがつけられるので、ゲート絶縁層のカバレッジが向上し、ゲート電極層と、ソース電極層又はドレイン電極層のショートを防ぐことができ、信頼性の高い半導体素子、及び該半導体素子を用いた信頼性の高い半導体装置を実現することができる。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態２）
本実施の形態では、半導体素子の作製方法の一例について説明する。本実施の形態の半導体素子の作製方法の一形態を、図２を用いて説明する。

以下、図２を用い、絶縁表面を有する基板１０１上に実施の形態１で示したトランジスタ２００及び２０１を作製する工程を説明する。

絶縁表面を有する基板１０１に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、アルミノシリケートガラス、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。

また、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる。また、表面に絶縁層を有する半導体基板や、プラスチック基板等も適宜用いることができる。

まず、絶縁表面を有する基板１０１上に第１の絶縁層１０３を形成する。第１の絶縁層１０３は、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成する。

なお、実施の形態１で示したトランジスタ２０１を作製する場合は、絶縁表面を有する基板１０１上に導電膜を形成した後、フォトリソグラフィ工程により、電極層１０２を形成し、その後、電極層１０２を覆う第１の絶縁層１０３を形成する。電極層１０２の材料は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いることができる。本実施の形態では、電極層１０２は窒化タングステン層と、タングステン層の積層構造とする。

次いで、第１の絶縁層１０３上に第２の絶縁層１０５を形成する。酸化物半導体層と接する第２の絶縁層１０５は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。第２の絶縁層１０５の形成方法としては、プラズマＣＶＤ法又はスパッタリング法等を用いることができるが、第２の絶縁層１０５中に水素が多量に含まれないようにするためには、スパッタリング法で第２の絶縁層１０５を成膜することが好ましい。

本実施の形態では、第２の絶縁層１０５として、スパッタリング法により酸化シリコン層を形成する。基板１０１を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、基板１０１に第２の絶縁層１０５として、酸化シリコン層を成膜する。また基板１０１は室温でもよいし、加熱されていてもよい。

例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源電力１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを、酸化シリコン層を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。

この場合において、処理室内の残留水分を除去しつつ第２の絶縁層１０５を成膜することが好ましい。第２の絶縁層１０５に水素、水酸基又は水分が含まれないようにするためである。

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜し第２の絶縁層１０５に含まれる不純物の濃度を低減できる。

また、第２の絶縁層１０５は積層構造でもよく、例えば、基板１０１側から窒化シリコン層、窒化酸化シリコン層、又は窒化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。

例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。

窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。

第２の絶縁層１０５として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて窒化シリコン層を形成し、次にスパッタガスを、酸素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。

次いで、第２の絶縁層１０５上に、膜厚３ｎｍ以上５０ｎｍ以下の酸化物半導体膜を形成する。短チャネル効果を十分に抑制するために、特に膜厚３ｎｍ以上２０ｎｍ以下の酸化物半導体膜を形成することが好ましい。

酸化物半導体膜としては、エネルギーギャップが大きく、酸化物半導体中で電子供与体（ドナー）となる水素などの不純物を十分に除去することで、高純度化された酸化物半導体を用いる。

また、キャリア濃度は、ホール効果（Ｈａｌｌ ｅｆｆｅｃｔ）測定により測定することができる。ホール効果測定により測定される酸化物半導体のキャリア濃度は、シリコンの真性キャリア濃度１．４５×１０^１０／ｃｍ^３と同等、もしくはそれ以下である。なお、常温でのフェルミ・ディラック分布を用いると、シリコンの真性キャリア濃度は１０^１０／ｃｍ^３であるのに対し、エネルギーギャップが３ｅＶ以上ある酸化物半導体の真性キャリア濃度は１０^−７／ｃｍ^３である。即ち、酸化物半導体の真性キャリア濃度は、限りなくゼロに近い。

本実施の形態で用いる酸化物半導体層１０７のキャリア濃度は、１×１０^１２／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満であり、キャリア濃度を限りなくゼロに近くすることができる。

また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で第２の絶縁層１０５が形成された基板１０１を予備加熱し、基板１０１に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第２の絶縁層１０５の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。

酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、一元系金属酸化物であるＩｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導体膜にＳｉＯ_２を含んでもよい。

また、酸化物半導体膜は、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一又は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどがある。

本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ_２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットの例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。

成膜条件の一例としては、基板温度は室温、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。

次いで、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体層１０７に加工する。また、島状の酸化物半導体層１０７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。

ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。

また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。

ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。

所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。

本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層１０７に加工する。

本実施の形態では、酸化物半導体層１０７に、第１の加熱処理を行う。第１の加熱処理の温度は、３００℃以上８００℃以下、好ましくは４００℃以上７００℃以下とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層１０７に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によって酸化物半導体層１０７の脱水化又は脱水素化を行うことができる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。

なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。

酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及びドレイン電極層に側壁となる膜を設けた後、ソース電極層及びドレイン電極層上にゲート絶縁層を形成した後、などのいずれで行っても良い。

ただし、成膜時に水素や水分が十分低減され、高純度化された酸化物半導体層を得ることができれば、第１の加熱処理は特に行わなくともよい。成膜時に水素や水分が十分低減され、高純度化された酸化物半導体層を得る場合は、減圧状態に保持された処理室内に基板を保持し、基板を室温又は４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化物半導体層を成膜する。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体層を成膜する際の基板温度は室温から４００℃未満とすることができる。

次いで、第２の絶縁層１０５及び酸化物半導体層１０７上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一又は複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。本実施の形態では、導電膜としてチタン膜（膜厚１０ｎｍ以上１００ｎｍ以下）、アルミニウム膜（膜厚２０ｎｍ以上５００ｎｍ以下）及びチタン膜（膜厚１０ｎｍ以上１００ｎｍ以下）の積層膜を形成する。

次いで、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って、ソース電極層１０９ａ、ドレイン電極層１０９ｂを形成する（図２（Ａ））。

なお、導電膜のエッチングの際に、酸化物半導体層１０７が除去されて、その下の第２の絶縁層１０５が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する。

本実施の形態では、酸化物半導体層１０７にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチング液としてクエン酸やシュウ酸などの有機酸や、ＩＴＯ０７Ｎ（関東化学社製）などを用いることができる。

なお、第２のフォトリソグラフィ工程では、酸化物半導体層１０７の一部もエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層１０９ａ及びドレイン電極層１０９ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。

次いで、酸化物半導体層１０７、ソース電極層１０９ａ、及びドレイン電極層１０９ｂ上に絶縁層１２０を形成する（図２（Ｂ））。

絶縁層１２０としては、スパッタリング法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化チタン膜、酸化アルミニウム膜などを形成することができる。

次いで、全面エッチングを用いて、絶縁層１２０のほとんどを除去して、ソース電極層１０９ａ及びドレイン電極層１０９ｂの側面に、酸化物半導体層１０７の上面と接する側壁１２１を形成する（図２（Ｃ））。このとき、絶縁層１２０は、ソース電極層１０９ａ及びドレイン電極層１０９ｂに接している平面部に比べて、酸化物半導体層１０７に接している下端部の方が厚いため、エッチング条件を適宜選択することで、所望の形状の側壁１２１を残すことができる。エッチング条件としては、反応性イオンが基板に対して垂直に入射する異方性エッチングが可能な条件を用いる。絶縁層から形成した側壁１２１は、絶縁性の側壁となる。

また、側壁１２１は、導電性を有する材料、例えば金属材料を用いて形成しても良い。具体的には、ソース電極層１０９ａ及びドレイン電極層１０９ｂ上に、絶縁層１２０の代わりに、金属膜を形成する。金属膜はスパッタリング法により、チタン、アルミニウム、タングステン等の金属元素、又は金属元素を成分とする合金か、金属元素を組み合わせた合金等の金属材料を用いて形成することができる。

次いで、エッチングを行って、金属膜のほとんどを除去して、酸化物半導体層１０７の上面と接する、ソース電極層１０９ａ及びドレイン電極層１０９ｂの側壁１２１を形成する。導電性を有する材料から形成した側壁１２１は導電性の側壁となり、ソース電極層１０９ａ又はドレイン電極層１０９ｂの側面と電気的に接続する。また、それぞれの側壁は、自身の下端部を酸化物半導体層１０７に接して電気的に接続する。

次いで、ソース電極層１０９ａ、ドレイン電極層１０９ｂ、側壁１２１、及び酸化物半導体層１０７上に、ゲート絶縁層１１７を形成する。

ゲート絶縁層１１７は、スパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化ハフニウム層、酸化タンタル層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層１１７中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層１１７を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。

ゲート絶縁層１１７は、ソース電極層１０９ａ及びドレイン電極層１０９ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ_ｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態では、圧力０．４Ｐａ、高周波電源電力１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。

次に、ゲート絶縁層１１７上に導電膜を形成した後、第３のフォトリソグラフィ工程によりゲート電極層１１９を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

また、ゲート電極層１１９の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。

例えば、ゲート電極層１１９の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、又は銅層上にモリブデン層を積層した２層構造、又は銅層上に窒化チタン層若しくは窒化タンタルを積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層又は窒化タングステンと、アルミニウムとシリコンの合金又はアルミニウムとチタンの合金と、窒化チタン又はチタン層とを積層した３層構造とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。

本実施の形態ではゲート電極層１１９としてスパッタリング法により膜厚１５０ｎｍのタングステン膜を形成する。

次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、トランジスタ２００上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。

さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。

以上の工程で、ソース電極層及びドレイン電極層に側壁を有する、チャネル長Ｌが短く微細化が可能な、酸化物半導体層を用いたトップゲート型のトランジスタ２００、２０１を形成することができる（図２（Ｄ））。具体的に、チャネル長Ｌは、１０ｎｍ〜１μｍとすることができる。

また、トランジスタ２００、２０１上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。

また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。

平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。

また、トランジスタ２００、２０１は、ゲート絶縁層１１７と第１の絶縁層１０３との両方に、窒化シリコン膜を用いると、酸化物半導体層１０７の上下を窒化シリコン膜で挟むことができ、水素や水分が侵入することを効果的にブロックすることができる。このような構成とすることで、酸化物半導体層１０７に含まれる水や水素を究極にまで濃度を低くし、再び侵入しないようにすることができる。

また、トランジスタ２００、２０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造のトランジスタも形成することができる。

以上のように、ソース電極層及びドレイン電極層に側壁を設けることで、チャネル長Ｌが短く微細化が可能な、酸化物半導体層を用いたトップゲート型の半導体素子を実現することができる。また、本発明の一態様の半導体素子はチャネル長Ｌが短く微細化が可能なため、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いることによって、回路の動作速度を高速化し、さらには消費電力を低減させることができる。

また、本発明の一態様の半導体素子は、側壁によってソース電極層及びドレイン電極層の側面にテーパがつけられるので、ゲート絶縁層のカバレッジが向上し、ゲート電極層と、ソース電極層又はドレイン電極層のショートを防ぐことができ、信頼性の高い半導体素子、及び該半導体素子を用いた信頼性の高い半導体装置を実現することができる。

また、エネルギーギャップが大きく、水素や水分などの不純物を除去することにより水素濃度が十分に低減されて高純度化された酸化物半導体層を用いることで、オフ電流が少なく、ノーマリーオフの半導体素子を作製できる。該半導体素子を用いることで、リーク電流による消費電力の少ない半導体装置を実現できる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上記実施の形態と異なるトランジスタの作製方法について図面を用いて説明する。なお、本実施の形態で示す作製工程（適用できる材料等）は多くの部分で上記実施の形態２と共通している。したがって、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明する。

図２８（Ｂ）に示すトランジスタ３００は、絶縁表面を有する基板３０１上に、第１の絶縁層３０３、第２の絶縁層３０５、酸化物半導体層３０７、第１のソース電極層３０９ａ、第２のソース電極層３１１ａ、第１のドレイン電極層３０９ｂ、第２のドレイン電極層３１１ｂ、第３の絶縁層３１５、側壁３２１、ゲート絶縁層３１７、及びゲート電極層３１９を含む。

図２８（Ｂ）に示すトランジスタ３００の作製方法の一例に関して、図３を用いて説明する。

まず、絶縁表面を有する基板３０１上に第１の絶縁層３０３を形成する。次いで、第１の絶縁層３０３上に第２の絶縁層３０５を形成する。次いで、第２の絶縁層３０５上に、膜厚３ｎｍ以上５０ｎｍ以下、好ましくは膜厚３ｎｍ以上３０ｎｍ以下の酸化物半導体膜を形成し、第１のフォトリソグラフィ工程により島状の酸化物半導体層３０７に加工する。本実施の形態では、酸化物半導体層３０７に、第１の加熱処理を行う。

次いで、第２の絶縁層３０５及び酸化物半導体層３０７上に、第１の導電膜３０６及び第２の導電膜３０８を形成する。第１の導電膜３０６及び第２の導電膜３０８は、実施の形態２で示したソース電極層１０９ａ、ドレイン電極層１０９ｂと同じ材料を用い単層又は積層で形成することができる。

本実施の形態では、第１の導電膜３０６としてチタン膜（膜厚１０ｎｍ以上１００ｎｍ以下）上にタングステン膜（膜厚１０ｎｍ以上１００ｎｍ以下）を積層した積層膜を形成し、第２の導電膜３０８として、アルミニウム膜（膜厚２０ｎｍ以上５００ｎｍ以下）上にチタン膜（膜厚１０ｎｍ以上１００ｎｍ以下）を積層した積層膜を形成する。第１の導電膜３０６に、酸化物半導体を汚染する物質（具体的には水素など）を透過し難い材料を用いるとバリア膜として機能する。例えば、第１の導電膜３０６に水素を透過し難いタングステン膜を用いると、酸化物半導体層３０７を汚染しうる成膜法（具体的にはＣＶＤ法）を用いて、第２の導電膜３０８及び側壁となる絶縁層３２０を形成できる。

次いで、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、又は窒化酸化シリコン層を単層で又は積層して、第２の導電膜３０８上に膜厚２００ｎｍ以上２０００ｎｍ以下の絶縁層３１０を形成する（図３（Ａ））。絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシなどの、耐熱性を有する有機材料を用いることもできる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いても良い。

絶縁層の形成方法は、特に限定されず、その材料に応じてスパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷など）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーターなどを用いることもできる。

次いで、第２のフォトリソグラフィ工程により絶縁層３１０上にレジストマスクを形成し、選択的にエッチングを行って、第２のソース電極層３１１ａ、第２のドレイン電極層３１１ｂ、第３の絶縁層３１５を形成する（図３（Ｂ））。

第３の絶縁層３１５は、後に形成されるゲート電極層３１９と、第２のソース電極層３１１ａ又は第２のドレイン電極層３１１ｂとの間に形成される寄生容量を低減するために設けられている。一方、第３の絶縁層３１５を設けることで、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂにテーパをつけるためには、第３の絶縁層３１５と、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの選択比等のエッチング条件を調整する必要があり、エッチングによる加工が困難となる。第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂはテーパ加工しないと、上に積層するゲート絶縁層３１７のカバレッジが低下するという問題が生じる。しかし、本発明の一態様のトランジスタは、側壁３２１によって第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの側面にテーパがつけられるので、第２のソース電極層３１１ａ及び第２のドレイン電極層３１１ｂの端部をテーパ加工する必要が無く、トランジスタの作製が容易となる。

次いで、第１の導電膜３０６、第２のソース電極層３１１ａ、第２のドレイン電極層３１１ｂ、及び第３の絶縁層３１５上に絶縁層３２０を形成する（図３（Ｃ））。

絶縁層３２０としては、スパッタリング法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化チタン膜、酸化アルミニウム膜などを形成することができる。また、絶縁層３２０の他に、金属膜を用いても良い。また、第１の導電膜３０６に、酸化物半導体を汚染する物質（具体的には水素など）を透過し難い材料を用いる場合は、ＣＶＤ法を用いて絶縁層３２０を形成しても良い。ＣＶＤ法を用いて側壁となる絶縁層３２０を形成すると、絶縁層３２０が均一な膜厚で成膜できるため、好ましい。

次いで、全面エッチングを用いて、絶縁層３２０のほとんどを除去して、第２のソース電極層３１１ａ又は第２のドレイン電極層３１１ｂの側面に側壁３２１を形成する。このとき、側壁３２１の下端部は、第１の導電膜３０６の上面と接する（図３（Ｄ））。このとき、絶縁層３２０は、第３の絶縁層３１５に接している平面部に比べて、第１の導電膜３０６に接している下端部の方が厚いため、エッチング条件を適切に選択することで、側壁３２１として、所望の形状に残すことができる。エッチング条件としては、反応性イオンが基板に対して垂直に入射する異方性エッチングが可能な条件を用いる。また、側壁３２１は、さらに第３の絶縁層３１５の側面に接していても良い。

次いで、第３の絶縁層３１５、及び側壁３２１をハードマスクとして用い、第１の導電膜３０６をエッチングすることにより、第１のソース電極層３０９ａ、及び第１のドレイン電極層３０９ｂを形成する（図３（Ｅ））。側壁３２１をマスクに用いてエッチングを行うことで、チャネル長Ｌを短くすることができる。

次いで、第３の絶縁層３１５、側壁３２１、第１のソース電極層３０９ａ、第１のドレイン電極層３０９ｂ、及び酸化物半導体層３０７上に、ゲート絶縁層３１７を形成する。次に、ゲート絶縁層３１７上に導電膜を形成した後、第３のフォトリソグラフィ工程によりゲート電極層３１９を形成する。

次いで、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。以上の工程で、ソース電極層及びドレイン電極層に側壁を有するトランジスタ３００を形成することができる（図３（Ｆ））。

以上のように、本発明の一態様の半導体素子は、ソース電極層及びドレイン電極層に側壁を設けることにより、チャネル長Ｌが短く微細化が可能な、酸化物半導体層を用いたトップゲート型の半導体素子を実現することができる。

また、本発明の一態様の半導体素子は、チャネル長Ｌが短く微細化が可能なため、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いることによって、回路の動作速度を高速化し、さらには消費電力を低減させることができる。

また、本発明の一態様の半導体素子は、側壁によってソース電極層及びドレイン電極層の側面にテーパがつけられるので、ゲート絶縁層のカバレッジが向上し、ゲート電極層と、ソース電極層又はドレイン電極層のショートを防ぐことができ、信頼性の高い半導体素子、及び該半導体素子を用いた信頼性の高い半導体装置を実現することができる。

また、本発明の一態様の半導体素子は、エネルギーギャップが大きく、水素や水分などの不純物を除去することにより水素濃度が十分に低減されて高純度化された酸化物半導体層を用いるため、オフ電流が少なく、ノーマリーオフの半導体素子を作製できる。該半導体素子を用いることで、リーク電流による消費電力の少ない半導体装置を実現できる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、２つのｎチャネル型のトランジスタを用いて集積回路のインバータ回路を構成する例を基に以下に説明する。なお、実施の形態２とトランジスタの作製工程はほとんど同一であるため、異なる点のみを詳細に説明することとする。

また、集積回路は、インバータ回路、容量、抵抗などを用いて構成するため、インバータ回路に加えて、同一基板上に容量と、２種類の抵抗も形成する工程も説明する。

また、２つのｎチャネル型トランジスタを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成するＥＤＭＯＳ回路と、エンハンスメント型トランジスタ同士で形成するＥＥＭＯＳ回路がある。

本実施の形態では、ＥＤＭＯＳ回路の例を示す。ＥＤＭＯＳ回路の等価回路を図４に示す。また、インバータ回路の断面構造を図５（Ｂ）に示す。

図５（Ｂ）に示す回路接続は、図４に相当し、第１のトランジスタ４００をエンハンスメント型のｎチャネル型トランジスタとし、第２のトランジスタ４０１をデプレッション型のｎチャネル型トランジスタとする例である。

図５（Ｂ）において、基板４１１上には、電極層４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅを有する。電極層４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅは実施の形態２の電極層１０２と同じ工程、同じ材料で形成することができる。

電極層４１２ｂには電圧を印加し、しきい値電圧を負としてデプレッション型のトランジスタとして機能させる。また、電極層４１２ｃは容量を形成する一方の電極である。また、電極層４１２ｄは第１の抵抗体と接続する一方の電極である。また、電極層４１２ｅは第２の抵抗体と接続する一方の電極である。

また、電極層４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅを覆う第１の絶縁層４１３、第２の絶縁層４１５が形成される。また、容量部においては、電極層４１２ｃと重なる第１の絶縁層４１３、及び電極層４１２ｃと重なる第２の絶縁層４１５が誘電体となる。

また、第２の酸化物半導体層４１７ｂの膜厚を第１の酸化物半導体層４１７ａの膜厚よりも大きい構成としても良い。第２の酸化物半導体層４１７ｂの膜厚を第１の酸化物半導体層４１７ａよりも大きくするためには２回の成膜と２回のパターニングを行う。第２の酸化物半導体層４１７ｂの膜厚を大きくすることでデプレッション型のトランジスタとして機能させることができ、電極層４１２ｂにしきい値電圧を負とするための電圧を印加する必要がなくなるため、電極層４１２ｂを省略することもできる。

第３の酸化物半導体層４１７ｃは、第１の抵抗体として機能する。また、電極層４１２ｄと重なる第１の絶縁層４１３、及び第２の絶縁層４１５には開口が形成され、その開口を介して第３の酸化物半導体層４１７ｃと電極層４１２ｄとは電気的に接続される。また、第４の酸化物半導体層４１７ｄは、第２の抵抗体として機能する。また、電極層４１２ｅと重なる第１の絶縁層４１３、及び第２の絶縁層４１５には開口が形成され、その開口を介して第４の酸化物半導体層４１７ｄと電極層４１２ｅとは電気的に接続される。

また、第４の酸化物半導体層４１７ｄの膜厚を第３の酸化物半導体層４１７ｃの膜厚よりも大きい構成としても良い。第３の酸化物半導体層４１７ｃと第４の酸化物半導体層４１７ｄを異なる厚さとすることで、第１の抵抗体と第２の抵抗体の抵抗値を異なる値とすることができる。

第１のトランジスタ４００は、第１のゲート電極層４１９ａと、ゲート絶縁層４２７を介して第１のゲート電極層４１９ａと重なる第１の酸化物半導体層４１７ａとを有し、第１の酸化物半導体層４１７ａの一部と接する第１の電極層４２２ａは、第１配線４２９ａと電気的に接続する。第１配線４２９ａは、負の電圧ＶＤＬが印加される電源線（負電源線）である。この電源線は、接地電位の電源線（接地電源線）としてもよい。

本実施の形態において、第１の電極層４２２ａは、三層で構成されており、実施の形態２のソース電極層１０９ａ及びドレイン電極層１０９ｂと同じ材料で形成されている。本実施の形態では、導電膜をパターニングした後に、絶縁層を成膜し（図５（Ａ））さらに、導電層及び絶縁層膜を選択的にエッチングして、第１の電極層４２２ａ、第２の電極層４２２ｂ、第３の電極層４２２ｃ、第３の絶縁層４１６を形成する。（図５（Ｂ））。第３の絶縁層４１６は、後に形成される第２のゲート電極層４１９ｂと第２の電極層４２２ｂとの間に形成される寄生容量を低減するために設けられている。

また、容量部においては、第１の電極層４２２ａと同じ工程であり同じ材料で容量電極層である第４の電極層４２２ｄが形成される。第４の電極層４２２ｄは、電極層４１２ｃと重なる。

また、第１の電極層４２２ａと同じ工程であり同じ材料で第５の電極層４２２ｅが第２の抵抗体である第４の酸化物半導体層４１７ｄ上に接して形成される。

また、第１のトランジスタ４００は、第１の電極層４２２ａ及び第２の電極層４２２ｂの側壁４２１を有する。側壁４２１の下端部は、第１の酸化物半導体層４１７ａの上面と接する。同様に第２のトランジスタ４０１は、第２の電極層４２２ｂ及び第３の電極層４２２ｃの側壁４３１を有する。側壁４３１の下端部は、第２の酸化物半導体層４１７ｂの上面と接する。側壁を設けることで、チャネル長Ｌが短い微細なトランジスタを作製することができるため、回路の動作速度を高速化し、さらには消費電力を低減させることができる。

また、第２のトランジスタ４０１は、第２配線として機能する第２のゲート電極層４１９ｂと、ゲート絶縁層４２７を介して第２のゲート電極層４１９ｂと重なる第２の酸化物半導体層４１７ｂとを有し、第３配線４２９ｂは、正の電圧ＶＤＨが印加される電源線（正電源線）である。

また、第２のトランジスタ４０１は第２の酸化物半導体層４１７ｂに一部接して重なる第２の電極層４２２ｂ、第３の電極層４２２ｃを有する。なお、第２の電極層４２２ｂ及び第３の電極層４２２ｃは、第１の電極層４２２ａと同じ工程であり同じ材料で形成される。

また、第３の絶縁層４１６及びゲート絶縁層４２７には第２の電極層４２２ｂに達する開口が設けられ、第２の電極層４２２ｂは、第２配線として機能する第２のゲート電極層４１９ｂと電気的に接続して、第１のトランジスタ４００と第２のトランジスタ４０１を接続し、ＥＤＭＯＳ回路を構成する。

また、電極層４１２ｃと重なる領域の第３の絶縁層４１６及びゲート絶縁層４２７に開口を有し、第４の電極層４２２ｄと接続する第４配線４２９ｃは容量配線として機能する。

また、第５配線４２９ｄは、電極層４１２ｄと重なる領域の第３の絶縁層４１６及びゲート絶縁層４２７に開口を有し、第１の抵抗体として機能する第３の酸化物半導体層４１７ｃと接する。

本実施の形態では、実施の形態２のトランジスタを用いて、同一基板上に、ＥＤＭＯＳ回路と、容量部と、第１の抵抗体と、第２の抵抗体とを形成する例を示したが特に限定されず、実施の形態３のトランジスタも同一基板上に形成することができる。

また、本実施の形態で同一基板上に形成することのできる配線の端子部の断面構造を図６（Ａ）に示す。図６（Ａ）は図６（Ｂ）中のＣ１−Ｃ２線に沿った断面図に相当する。

図６（Ａ）において、第３の絶縁層４１６とゲート絶縁層４２７の積層上に形成される導電層４３９は、入力端子として機能する接続用の端子電極である。また、図６（Ａ）において、端子部では、電極層４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅと同じ材料で形成される電極層４１２ｆが、第１の電極層４２２ａと電気的に接続される端子電極層となる第６の電極層４２２ｆの下方に第１の絶縁層４１３、及び第２の絶縁層４１５を介して重なる。電極層４１２ｆは第６の電極層４２２ｆとは電気的に接続しておらず、電極層４１２ｆを第６の電極層４２２ｆと異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量又は静電気対策のための容量を形成することができる。また、第６の電極層４２２ｆは、その上に第３の絶縁層４１６及びゲート絶縁層４２７を介して導電層４３９と電気的に接続している。

また、第６の電極層４２２ｆは、第１の電極層４２２ａと同じ材料、同じ工程で形成することができる。また、導電層４３９は、第１のゲート電極層４１９ａ、及び第２のゲート電極層４１９ｂと同じ材料、同じ工程で形成することができる。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態５）
本実施の形態では、実施の形態４に示すＥＤＭＯＳ回路を用いてＣＰＵ（中央演算処理回路）を作製する例を示す。

ＣＰＵのブロック図の一例を図１８に示す。図１８に示されるＣＰＵ１００１は、タイミングコントロール回路１００２、命令解析デコーダ１００３、レジスタアレイ１００４、アドレスロジックバッファ回路１００５、データバスインターフェイス１００６、ＡＬＵ１００７、命令レジスタ１００８などより構成されている。

これらの回路は、実施の形態１〜実施の形態４で示したトランジスタ、インバータ回路、抵抗、容量などを用いて作製する。実施の形態１〜実施の形態４で示したトランジスタは、エネルギーギャップが大きく、水素濃度が十分に低減された酸化物半導体層を用いているため、オフ電流が極めて小さい値で、ノーマリーオフのトランジスタとすることができる。また、実施の形態１〜実施の形態４で示したトランジスタは、ソース電極層及びドレイン電極層に側壁を設けているため、チャネル長Ｌが短く微細化が可能であり、回路の動作速度を高速化することができる。したがって、ＣＰＵ１００１の少なくとも一部を本発明の一態様のトランジスタで構成することによって低消費電力を実現できる。

ここで、それぞれの回路について簡単に説明する。タイミングコントロール回路１００２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダ１００３は外部の命令を内部用の命令に変換する役割を持つ。レジスタアレイ１００４はデータを一時的に保管する揮発性メモリである。アドレスロジックバッファ回路１００５は外部メモリのアドレスを指定する回路である。データバスインターフェイス１００６は、外部のメモリ又はプリンタなどの機器にデータを出し入れする回路である。ＡＬＵ１００７は演算を行う回路である。命令レジスタ１００８は命令を一時的に記憶しておく回路である。このような回路の組み合わせによってＣＰＵは構成されている。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグ又は無線チップとも呼ばれる。

本実施の形態で示す半導体装置の上面構造の一例について、図２１を参照して説明する。図２１（Ａ）に示す半導体装置は、アンテナ（オンチップアンテナとも記す）が設けられた半導体集積回路チップ５００と、アンテナ５０５（ブースターアンテナとも記す）が設けられた支持基板５０６とを含んでいる。半導体集積回路チップ５００は、支持基板５０６及びアンテナ５０５上に形成された絶縁層５１０上に設けられている。絶縁層５１０により支持基板５０６及びアンテナ５０５上に半導体集積回路チップ５００を固定することができる。また、図２１（Ｂ）は、図２１（Ａ）に示した半導体集積回路チップ５００と支持基板５０６に形成されたアンテナ５０５が積層された半導体装置の斜視図に相当する。そして、図２１（Ｃ）は、図２１（Ｂ）の破線Ｘ−Ｙにおける断面図に相当する。

なお、半導体集積回路チップ５００表面には、静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止するために導電性遮蔽体が設けられており、導電性遮蔽体の抵抗が高く、アンテナ５０５のパターン間を導通させない場合には、アンテナ５０５と半導体集積回路チップ５００表面に設けられる導電性遮蔽体とは接して設けられてもよい。

半導体集積回路チップ５００内に設けられる半導体集積回路にはメモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられる。メモリ部やロジック部を構成するトランジスタとして、本発明の一態様のトランジスタを用いる。本実施の形態に係る半導体装置は、半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。

図２０（Ａ）に、図２１（Ａ）に示した半導体集積回路チップ５００に含まれるアンテナと半導体集積回路の拡大図を示す。図２０（Ａ）において、アンテナ５０１は巻き数が１である矩形のループアンテナであるが、この構成に限定されない。ループアンテナの形状は矩形を有することに限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は１に限定されず、複数であっても良い。ただしアンテナ５０１の巻き数が１の場合、半導体集積回路５０３とアンテナ５０１の間に生じる寄生容量を低減することができる。

また、図２０（Ａ）、図２１（Ｃ）において、アンテナ５０１は、半導体集積回路５０３の周囲を取り囲むように配置されており、破線で示す給電点５０８に相当する部分以外は、アンテナ５０１は半導体集積回路５０３とは異なる領域に配置されている。また、この構成に限定されず、図２０（Ｂ）に示すように、破線で示す給電点５０８に相当する部分以外において、アンテナ５０１が半導体集積回路５０３と少なくとも一部重なるように配置されていても良い。ただし、図２０（Ａ）、図２１（Ｃ）に示すように、アンテナ５０１が半導体集積回路５０３とは異なる領域に配置されていることで、半導体集積回路５０３とアンテナ５０１の間に生じる寄生容量を低減することができる。

図２１（Ａ）において、アンテナ５０５は、主に破線５０７で囲まれたループ状の部分において、アンテナ５０１と電磁誘導により信号の授受又は電力の供給を行うことができる。またアンテナ５０５は、主に、破線５０７で囲まれた部分以外の領域において、電波により質問器と信号の授受又は電力の供給を行うことができる。質問器と半導体装置との間において、キャリア（搬送波）として用いられる電波の周波数は、３０ＭＨｚ以上５ＧＨｚ以下程度が望ましく、例えば９５０ＭＨｚ、２．４５ＧＨｚなどの周波数帯を用いればよい。

また、アンテナ５０５は、破線５０７で囲まれた部分において巻き数１の矩形のループ状になっているが、この構成に限定されない。ループ状の部分は矩形を有することに限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は１に限定されず、複数であっても良い。

本実施の形態に示す半導体装置は、電磁誘導方式、電磁結合方式、マイクロ波方式を適用することもできる。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナ５０１、アンテナ５０５の形状を適宜決めればよい。

例えば、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよい。例えば、アンテナを線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ又はリボン型の形状）等に形成することができる。また、アンテナの形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状又はこれらを組み合わせた形状で設けてもよい。

図２２にアンテナ５０１、アンテナ５０５をコイル状に設け、電磁誘導方式又は電磁結合方式を適用する例を示す。

図２２においては、ブースターアンテナとしてコイル状のアンテナ５０５が設けられた支持基板５０６上に、コイル状のアンテナ５０１が設けられた半導体集積回路チップ５００が設けられている。

次に、半導体集積回路チップ５００とブースターアンテナの構造及びその配置について説明する。図２１（Ｃ）に示す半導体集積回路チップ５００は、本発明の一態様のトランジスタを用いた半導体装置を用いることができ、ここでは、個々に分断しチップ状にしたものを半導体集積回路チップという。

図２１（Ｃ）に示す半導体集積回路５０３は、第１の絶縁体５１２、第２の絶縁体５０２で挟持され、その側面も封止されている。本実施の形態では、複数の半導体集積回路を挟持して第１の絶縁体、第２の絶縁体を貼り合わせた後、個々の半導体集積回路ごとの積層体に分断する。分断した積層体に導電性遮蔽体を形成し半導体集積回路チップ５００を作製する。分断手段としては物理的に分断することができれば特に限定しないが、本実施の形態ではレーザ光を照射することによって分断する。

図２１（Ｃ）では、半導体集積回路５０３が、アンテナ５０１よりも、よりアンテナ５０５に近い位置に配置されているが、この構成に限定されない。アンテナ５０１が半導体集積回路５０３よりも、よりアンテナ５０５に近い位置に配置されていてもよい。また、半導体集積回路５０３とアンテナ５０１は、第１の絶縁体５１２、第２の絶縁体５０２に直接固着していても良いし、接着剤として機能する接着層によって固着されていても良い。

次に、本実施の形態に係る半導体装置の動作について説明する。図１９は、本実施の形態に係る半導体装置の構成を示すブロック図の一例である。図１９に示す半導体装置５２０は、ブースターアンテナ５２２と、半導体集積回路５２３と、オンチップアンテナ５２４とを有している。質問器５２１から電磁波が送信されると、ブースターアンテナ５２２が該電磁波を受信することで、ブースターアンテナ５２２内に交流の電流が生じ、ブースターアンテナ５２２の周囲に磁界が発生する。そして、ブースターアンテナ５２２が有するループ状の部分と、ループ状の形状を有するオンチップアンテナ５２４とが電磁結合することで、オンチップアンテナ５２４に誘導起電力が生じる。半導体集積回路５２３は上記誘導起電力を用いることで、信号又は電力を質問器５２１から受け取る。逆に半導体集積回路５２３において生成された信号に従って、オンチップアンテナ５２４に電流を流してブースターアンテナ５２２に誘導起電力を生じさせることで、質問器５２１から送られてくる電波の反射波にのせて、質問器５２１に信号を送信することができる。

なお、ブースターアンテナ５２２は、主にオンチップにアンテナ５２４との間において電磁結合するループ状の部分と、主に質問器５２１からの電波を受信する部分とに分けられる。質問器５２１からの電波を主に受信する部分における、ブースターアンテナ５２２の形状は、電波を受信できる形であればよい。例えば、ダイポールアンテナ、折り返しダイポールアンテナ、スロットアンテナ、メアンダラインアンテナ、マイクロストリップアンテナ等の形状を用いればよい。

また、図２１では、アンテナを１つだけ有する半導体集積回路の構成について説明したが、この構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。

本実施の形態に係る半導体装置では、オンチップアンテナを用いており、なおかつ、ブースターアンテナとオンチップアンテナの間における信号又は電力の授受を非接触で行うことができるので、外付けのアンテナを半導体集積回路に接続する場合とは異なり、外力によって半導体集積回路とアンテナとの接続が分断されにくく、該接続における初期不良の発生も抑えることができる。また本実施の形態ではブースターアンテナを用いているので、オンチップアンテナのみの場合とは異なり、オンチップアンテナの寸法又は形状が半導体集積回路の面積の制約を受けにくく、受信可能な電波の周波数帯が限定されず、通信距離を伸ばすことができる、という外付けのアンテナが有するメリットを享受することができる。

半導体集積回路は、直接可撓性基板に形成することもできる。また、作製基板（例えばガラス基板）より半導体集積回路を他の基板（例えばプラスチック基板）へ転置してもよい。

また、作製基板より半導体集積回路を他の基板へ転置する場合は、特に限定されず種々の方法を用いることができる。例えば作製基板と半導体集積回路との間に剥離層を形成すればよい。

例えば剥離層として、金属酸化膜を形成した場合には、当該金属酸化膜を結晶化により脆弱化して、被剥離層である半導体集積回路を含む素子層を作製基板から剥離することができる。また、当該金属酸化膜を結晶化により脆弱化した後、さらに剥離層の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングして除去し、脆弱化した金属酸化膜において剥離してもよい。

また剥離層として、窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、作製基板として透光性を有する基板を用いた場合には、作製基板から剥離層にレーザ光を照射して、剥離層内に含有する窒素、酸素や水素を気化させて、作製基板と剥離層との間で剥離する方法を用いることができる。

また剥離層をエッチングにより除去することで、被剥離層を作製基板から剥離しても良い。

また、作製基板を機械的に研磨し除去する方法や、作製基板をＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガス又はＨＦによるエッチングで除去する方法等を用いることができる。この場合、剥離層を用いなくともよい。

また、レーザ光の照射、ガスや溶液などによるエッチング、又は、鋭いナイフやメスなどを用いて、剥離層を露出させる溝を形成し、溝をきっかけとして剥離層から被剥離層を作製基板から剥離することもできる。

剥離方法としては、例えば、機械的な力を加えること（人間の手や把治具で引き剥がす処理や、ローラーを回転させながら分離する処理等）を用いて行えばよい。また、溝に液体を滴下し、剥離層との界面に液体を浸透させて剥離層から被剥離層を剥離してもよい。また、溝にＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ガスを導入し、剥離層をフッ化ガスでエッチングし除去して、作製基板から被剥離層を剥離する方法を用いてもよい。また、剥離を行う際に水などの液体をかけながら剥離してもよい。

その他の剥離方法としては、剥離層をタングステンで形成した場合は、アンモニア水と過酸化水素水の混合溶液により剥離層をエッチングしながら剥離を行うことができる。

以上のように、本発明の一態様のトランジスタを用いて、半導体装置を作製することができる。本発明の一態様のトランジスタは、チャネル長Ｌが短く微細化が可能なため、回路の動作速度を高速化し、さらには半導体装置の消費電力を低減させることができる。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態７）
本実施の形態では、上述した実施の形態６のデバイスを用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ又は無線チップともよばれる。

半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０及びアンテナ８９０を有している（図２３（Ａ）参照）。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０及び出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０及びクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０及びＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。

このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置８００は、各回路への電源電圧の供給を、電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２３（Ｂ））。品物３２２０が含む半導体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２３（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。

以上の様に、半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることができる。

（実施の形態８）
本実施の形態では、実施の形態１〜実施の形態４で示したトランジスタを用いて構成することが可能なメモリ回路の一例を示す。

図２４（Ａ）は、メモリ回路の一例についてのブロック図を示す。図２４（Ａ）に示すメモリ回路は、行デコーダと、書き込み回路及びリフレッシュ回路と、列デコーダと、マトリクス状に配置された記憶素子１１００を有し、マトリクス状に配置された記憶素子１１００に接続された信号線は、書き込み回路及びリフレッシュ回路を介して行デコーダに接続され、マトリクス状に配置された記憶素子１１００に接続された走査線は、列デコーダに接続されている。行デコーダには、ビット信号が入力される。書き込み回路及びリフレッシュ回路には、リードイネーブル信号／ライトイネーブル信号（ＲＥ／ＷＥ）と、データ信号（ｄａｔａ）が入力され、出力信号（ＯＵＴ）が出力される。

各記憶素子１１００は、容量素子とトランジスタを有し、該トランジスタのソース及びドレインの一方は信号線に接続され、該トランジスタのソース及びドレインの他方は容量素子の一方の電極に接続され、該容量素子の他方の電極は低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。

図２４（Ｂ）は、図２４（Ａ）に示す書き込み回路及びリフレッシュ回路に設けられたリフレッシュ回路の具体的な一構成例を示す。

図２４（Ｂ）に示す書き込み回路及びリフレッシュ回路は、論理積回路（ＡＮＤ回路）とセンスアンプを有する。第１の論理積回路１１０１、第２の論理積回路１１０２及び第３の論理積回路１１０３の一方の入力には、行デコーダからの信号が入力される。第１の論理積回路１１０１の他方の入力にはＰＲＣ信号が入力され、第２の論理積回路１１０２の他方の入力にはライトイネーブル信号（ＷＥ）が入力され、第３の論理積回路１１０３の他方の入力にはリードイネーブル信号（ＲＥ）が入力される。第１の論理積回路１１０１の出力は、第１のスイッチ１１０４のオン／オフを制御し、第２の論理積回路１１０２の出力は、第２のスイッチ１１０５のオン／オフを制御し、第３の論理積回路１１０３の出力は、第３のスイッチ１１０６のオン／オフを制御する。プリチャージ信号線Ｖｐｒｃは第１のスイッチ１１０４を介して信号線に接続され、データ信号線ｄａｔａは第２のスイッチ１１０５を介して信号線に接続されている。

第１のスイッチ１１０４及び第２のスイッチ１１０５を介して接続された信号線は、第３のスイッチ１１０６を介してセンスアンプに接続されている。該センスアンプからは出力信号線（ＯＵＴ）に信号が出力される。

なお、上記した論理積回路は、一般的な構成のものを用いればよく、単純な構成とすることが好ましい。

なお、センスアンプとは、入力された信号を増幅する機能を有する回路をいう。

なお、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号又はデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位と第２の電位で設定し、第１の電位としてハイレベル（高電位、Ｖ_Ｈとも表記する。）の電位を用い、第２の電位としてローレベル（低電位、Ｖ_Ｌとも表記する。）の電位を用いることで、２値のデジタル信号を設定することができる。また、Ｖ_ＨとＶ_Ｌは一定値であることが好ましいが、ノイズの影響を考慮して、Ｖ_ＨとＶ_Ｌに幅をもたせてもよい。

以上、上記実施の形態で説明したトランジスタ及び容量を用いてメモリ回路を作製することができる。

メモリ回路のリフレッシュタイミングは、予め評価された記憶素子のリーク電流に基づいて、ある固定された時間間隔に設計段階で決められる。即ちチップ完成後のリーク電流の温度依存性と作製プロセスの変動とを考慮して設定される。

本発明の一態様のトランジスタは、ソース電極層及びドレイン電極層に側壁を有しているため、チャネル長Ｌの小さい微細なトランジスタとすることができる。そのトランジスタで回路を構成することで、低消費電力を実現し、メモリ回路の動作を安定化させることができる。

本発明の一態様のトランジスタは、エネルギーギャップが大きく、水素濃度が十分に低減された酸化物半導体層を用いているため、トランジスタのオフ電流を極めて小さい値とすることができ、−３０℃から１２０℃におけるオフ電流の温度特性もほとんど変化せず、極めて小さい値を維持でき、ノーマリーオフのトランジスタを実現できる。

従って、本発明の一態様のトランジスタを用いれば、シリコンを用いたトランジスタに比べてリフレッシュ間隔を長い時間間隔で設定することができ、スタンバイ時の消費電力を削減できる。

また、オフ電流の温度依存性がほとんどないため、車載の電子機器に本実施の形態のメモリ回路は適している。スタンバイ時のリーク電流が極めて小さく、電気自動車においては、スタンバイ時において一定の充電量あたりの走行距離がほとんど変化しない。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態９）
本実施の形態は、上記実施の形態で示したトランジスタを用いて構成することが可能なシフトレジスタの一例を示す。

図２５（Ａ）は、シフトレジスタの一例についてのブロック図を示す。図２５（Ａ）に示すシフトレジスタは、二本のクロック信号線と、これらのクロック信号線のいずれかに電気的に接続された二段のフリップフロップを有する。なお、クロック信号線は更に設けられていてもよいし、フリップフロップがより多段に設けられていてもよい。

二本のクロック信号線において、入力されるクロック信号のそれぞれは、一方のクロック信号線がハイレベル（Ｖ_Ｈ）に切り替わるときに、他方をローレベル（Ｖ_Ｌ）に切り替えて動作させる。

図２５（Ａ）に示すシフトレジスタでは、第１のクロック信号線ＣＬＫに電気的に接続された第１段目のフリップフロップから順に、第２のクロック信号線ＣＬＫＢに電気的に接続された第２段目のフリップフロップと続き、第ｎ−１段目のフリップフロップ、及び第ｎ段目のフリップフロップを有する例について説明する。ただし、これに限定されず、少なくとも、第１のフリップフロップ及び第２のフリップフロップを有していればよい。

クロック信号線ＣＬＫは、クロック信号ＣＫが入力される配線である。

クロック信号線ＣＬＫＢは、クロック信号ＣＫＢが入力される配線である。

クロック信号ＣＫとクロック信号ＣＫＢのそれぞれは、例えばＮＯＴ回路（インバータ回路）を用いて生成させることができる。

第１のフリップフロップには、スタート信号ＳＰとスタート信号ＳＰＢが入力され、クロック信号としてクロック信号ＣＫが入力され、入力された信号ＳＰ及び信号ＳＰＢの信号の状態とクロック信号ＣＫの信号の状態に応じて出力信号ＯＵＴ１を出力する。なお、ここで、信号の状態とは、例えば信号の電位、電流、又は周波数などをいう。

スタート信号ＳＰとスタート信号ＳＰＢのそれぞれは、例えばＮＯＴ回路（インバータ回路）を用いて生成させることができる。

また、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号又はデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位と第２の電位で設定し、第１の電位としてハイレベル（高電位、Ｖ_Ｈとも表記する）の電位を用い、第２の電位としてローレベル（低電位、Ｖ_Ｌとも表記する）の電位を用いることで、２値のデジタル信号を設定することができる。また、Ｖ_ＨとＶ_Ｌは一定値であることが好ましいが、ノイズの影響を考慮して、Ｖ_ＨとＶ_Ｌに幅をもたせてもよい。

第２のフリップフロップは、スタート信号ＳＰとして第１のフリップフロップの出力信号ＯＵＴが入力され、クロック信号としてクロック信号ＣＫＢが入力され、入力された出力信号及びクロック信号ＣＫＢの状態に応じて信号ＯＵＴ２を出力信号として出力する機能を有する。

図２５（Ｂ）は、図２５（Ａ）に示す第１のフリップフロップの具体的な一構成例を示す。

スタート信号ＳＰは、第１のトランジスタ１１１１のソース及びドレインの一方と、第４のトランジスタ１１１４のソース及びドレインの一方に入力される。

スタート信号ＳＰＢは、第２のトランジスタ１１１２のソース及びドレインの一方と、第３のトランジスタ１１１３のソース及びドレインの一方に入力される。

クロック信号ＣＬは、第１のトランジスタ１１１１、第２のトランジスタ１１１２、第３のトランジスタ１１１３及び第４のトランジスタ１１１４のゲートに入力される。

第１のトランジスタ１１１１のソース及びドレインの他方は、第５のトランジスタ１１１５のゲートと、第１の容量素子１１１９の一方の電極に接続されている。

第２のトランジスタ１１１２のソース及びドレインの他方は、第６のトランジスタ１１１６のゲートと、第２の容量素子１１２０の一方の電極に接続されている。

第３のトランジスタ１１１３のソース及びドレインの他方は、第７のトランジスタ１１１７のゲートと、第３の容量素子１１２１の一方の電極に接続されている。

第４のトランジスタ１１１４のソース及びドレインの他方は、第８のトランジスタ１１１８のゲートと、第４の容量素子１１２２の一方の電極に接続されている。

第５のトランジスタ１１１５のドレインは高電位側（好ましくは電源電位Ｖｄｄ）に接続されている。第５のトランジスタ１１１５のソースは、第１の容量素子１１１９の他方の電極と、第６のトランジスタ１１１６のドレインに接続され、出力信号ＯＵＴを出力する。第２の容量素子１１２０の他方の電極と、第６のトランジスタ１１１６のソースは、低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。

第７のトランジスタ１１１７のドレインは高電位側（好ましくは電源電位Ｖｄｄ）に接続されている。第７のトランジスタ１１１７のソースは、第３の容量素子１１２１の他方の電極と、第８のトランジスタ１１１８のドレインに接続され、出力信号ＯＵＴＢを出力する。第４の容量素子１１２２の他方の電極と、第８のトランジスタ１１１８のソースは、低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。

第１の容量素子１１１９、第２の容量素子１１２０、第３の容量素子１１２１、及び第４の容量素子１１２２は、上記実施の形態で説明した容量を用いてトランジスタと同一基板上に作製することができる。

以上のように、本発明の一態様の高純度化された酸化物半導体層を用いるトランジスタを用いてフリップフロップ回路を作製することができる。ソース電極層及びドレイン電極層に側壁を設けた本発明の一態様のトランジスタは、チャネル長Ｌが短く微細化が可能であるため、回路の動作速度を高速化し、消費電力を低減させることができる。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態１０）
本実施の形態は、上記実施の形態に示したトランジスタを用いて構成することが可能な昇圧回路（チャージポンプ回路）の一例を示す。

図２６は、昇圧回路の具体的な構成の一例を示す。図２６に示す昇圧回路は、二本のクロック信号線ＣＬＫとＣＬＫＢを有し、二本のクロック信号線のいずれかに複数の容量素子１１２４の一方の電極が接続している。複数の容量素子１１２４の他方の電極は、順方向にダイオード接続された複数のトランジスタ１１２３のひとつのトランジスタのドレイン電極と、隣り合うトランジスタのソース電極及びゲート電極が接続された配線に接続している。さらに、これら複数のトランジスタの最後尾に一方の電極が接続され、他方の電極が一定の電位に保持された保持容量素子を有する。

なお、クロック信号線は更に設けられていてもよい。

出力したい電位に応じて更に多くのトランジスタと容量素子が設けられていてもよい。

二本のクロック信号線において、入力されるクロック信号のそれぞれは、一方のクロック信号線がハイレベル（Ｖ_Ｈ）に切り替わるときに、他方をローレベル（Ｖ_Ｌ）に切り替えて動作させる。

クロック信号ＣＫとクロック信号ＣＫＢのそれぞれは、例えばＮＯＴ回路（インバータ回路）を用いて生成させることができる。ＮＯＴ回路は実施の形態４に示したＥＤＭＯＳ回路を用いて作製することができる。

図２６に示す昇圧回路を用いることで、Ｖ_ｉｎから入力された電位をＶ_ｏｕｔまで上昇させることができる。例えば、Ｖ_ｉｎから電源電位Ｖ_ｄｄを入力すると、Ｖ_ｏｕｔからはＶ_ｄｄよりも大きい電位を出力することができ、所望の電位まで昇圧させることができる。このように所望の電位まで昇圧させた電位の信号は、例えば電源線に入力され、昇圧回路と同一基板に実装されている各回路に利用される。

なお、ここで保持容量素子の他方の電極が保持された一定の電位は、例えば電源電位Ｖ_ｄｄ又は基準電位Ｖ_ｓｓとすればよい。

また、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号又はデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位と第２の電位で設定し、第１の電位としてハイレベル（高電位、Ｖ_Ｈとも表記する）の電位を用い、第２の電位としてローレベル（低電位、Ｖ_Ｌとも表記する）の電位を用いることで、２値のデジタル信号を設定することができる。また、Ｖ_ＨとＶ_Ｌは一定値であることが好ましいが、ノイズの影響を考慮して、Ｖ_ＨとＶ_Ｌに幅をもたせてもよい。

以上、上記実施の形態で示したトランジスタを用いて昇圧回路を作製することができる。ソース電極層及びドレイン電極層に側壁を設けた本発明の一態様のトランジスタはチャネル長Ｌが短く微細化が可能なため、回路の動作速度を高速化し、消費電力を低減させることができる。

本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態１１）
本実施の形態では、実施の形態１乃至１０のいずれか一で得られる半導体集積回路を搭載した電子機器の例について図２７を用いて説明する。なお半導体集積回路は回路基板などに実装され、各電子機器の本体内部に搭載されている。

マザーボードには、上記実施の形態で示したトランジスタを含む半導体集積回路が実装されている。半導体集積回路は、Ｌｏｇｉｃ回路、Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路などを実装して作製されたものである。また、上記実施の形態に示したＣＰＵ、やＬｏｇｉｃ回路も実装可能である。なお、半導体集積回路は、ワイヤボンディング法により実装しても構わない。この場合においても、様々な形状の集積回路フィルムを実装できる。

また、回路基板にはＦＰＣが装着されており、ＦＰＣを介して、例えば表示装置などに接続される。表示部のドライバー及びコントローラを構成することができる。表示部のドライバーとしては、上記実施の形態に示したシフトレジスタや、ＥＤＭＯＳ回路を有している。

図２７（Ａ）は、少なくとも半導体集積回路を一部品として実装して作製したノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、上記実施の形態に示すＣＰＵや、ＤＲＡＭ回路などをノート型のパーソナルコンピュータは有している。

図２７（Ｂ）は、少なくとも半導体集積回路を一部品として実装して作製した携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。

図２７（Ｃ）は少なくとも半導体集積回路を一部品として実装して作製した電子ペーパーである。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。図２７（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１及び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５及び表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２７（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図２７（Ｃ）では表示部２７０７）に画像を表示することができる。

また、図２７（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、又はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図２７（Ｄ）は、少なくとも半導体集積回路を一部品として実装して作製した携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。

また、表示パネル２８０２はタッチパネルを備えており、図２７（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路（上記実施の形態に示した昇圧回路）を実装している。

また、上記構成に加えて、上記実施の形態に示した非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。

表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図２７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。

外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。

図２７（Ｅ）は少なくとも半導体集積回路を一部品として実装して作製したデジタルカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。

以上、上記実施の形態で示したトランジスタを用いた半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることができる。ソース電極層及びドレイン電極層に側壁を設けた本発明の一態様のトランジスタはチャネル長Ｌが短く微細化が可能である。よって、本発明の一態様のトランジスタを用いることで、回路の動作速度を高速化し、電子機器の消費電力を低減させることができる。

本実施の形態は、実施の形態１乃至１０のいずれか一と自由に組み合わせることができる。

１０１ 基板
１０２ 電極層
１０３ 第１の絶縁層
１０５ 第２の絶縁層
１０７ 酸化物半導体層
１０９ａ ソース電極層
１０９ｂ ドレイン電極層
１１７ ゲート絶縁層
１１９ ゲート電極層
１２０ 絶縁層
１２１ 側壁
１９９ 破線部
２００ トランジスタ
２０１ トランジスタ
３００ トランジスタ
３０１ 基板
３０３ 第１の絶縁層
３０５ 第２の絶縁層
３０６ 導電膜
３０７ 酸化物半導体層
３０８ 導電膜
３０９ａ 第１のソース電極層
３０９ｂ 第１のドレイン電極層
３１０ 絶縁層
３１１ａ 第２のソース電極層
３１１ｂ 第２のドレイン電極層
３１５ 第３の絶縁層
３１７ ゲート絶縁層
３１９ ゲート電極層
３２０ 絶縁層
３２１ 側壁
４００ 第１のトランジスタ
４０１ 第２のトランジスタ
４１１ 基板
４１２ｂ 電極層
４１２ｃ 電極層
４１２ｄ 電極層
４１２ｅ 電極層
４１２ｆ 電極層
４１３ 第１の絶縁層
４１５ 第２の絶縁層
４１６ 第３の絶縁層
４１７ａ 第１の酸化物半導体層
４１７ｂ 第２の酸化物半導体層
４１７ｃ 第３の酸化物半導体層
４１７ｄ 第４の酸化物半導体層
４１９ａ 第１のゲート電極層
４１９ｂ 第２のゲート電極層
４２１ 側壁
４２２ａ 第１の電極層
４２２ｂ 第２の電極層
４２２ｃ 第３の電極層
４２２ｄ 第４の電極層
４２２ｅ 第５の電極層
４２２ｆ 第６の電極層
４２７ ゲート絶縁層
４２９ａ 第１配線
４２９ｂ 第３配線
４２９ｃ 第４配線
４２９ｄ 第５配線
４３１ 側壁
４３９ 導電層
５００ 半導体集積回路チップ
５０１ アンテナ
５０２ 絶縁体
５０３ 半導体集積回路
５０５ アンテナ
５０６ 支持基板
５０７ 破線
５０８ 給電点
５１０ 絶縁層
５１２ 絶縁体
５２０ 半導体装置
５２１ 質問器
５２２ アンテナ
５２３ 半導体集積回路
５２４ アンテナ
８００ 半導体装置
８１０ 高周波回路
８２０ 電源回路
８３０ リセット回路
８４０ クロック発生回路
８５０ データ復調回路
８６０ データ変調回路
８７０ 制御回路
８８０ 記憶回路
８９０ アンテナ
９１０ コード抽出回路
９２０ コード判定回路
９３０ ＣＲＣ判定回路
９４０ 出力ユニット回路
１００１ ＣＰＵ
１００２ タイミングコントロール回路
１００３ 命令解析デコーダ
１００４ レジスタアレイ
１００５ アドレスロジックバッファ回路
１００６ データバスインターフェイス
１００７ ＡＬＵ
１００８ 命令レジスタ
１１００ 記憶素子
１１０１ 第１の論理積回路
１１０２ 第２の論理積回路
１１０３ 第３の論理積回路
１１０４ 第１のスイッチ
１１０５ 第２のスイッチ
１１０６ 第３のスイッチ
１１１１ 第１のトランジスタ
１１１２ 第２のトランジスタ
１１１３ 第３のトランジスタ
１１１４ 第４のトランジスタ
１１１５ 第５のトランジスタ
１１１６ 第６のトランジスタ
１１１７ 第７のトランジスタ
１１１８ 第８のトランジスタ
１１１９ 第１の容量素子
１１２０ 第２の容量素子
１１２１ 第３の容量素子
１１２２ 第４の容量素子
１１２３ トランジスタ
１１２４ 容量素子
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
３２００ 通信装置
３２１０ 表示部
３２２０ 品物
３２３０ 半導体装置
３２４０ 通信装置
３２５０ 半導体装置
３２６０ 商品

Claims (11)

1. 絶縁表面上に酸化物半導体層と、
   前記酸化物半導体層上にソース電極層及びドレイン電極層と、
   前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層と、
   前記ゲート絶縁層上にゲート電極層とを有し、
   前記ソース電極層及び前記ドレイン電極層は前記ゲート絶縁層との間に側壁を有し、
   前記側壁は前記酸化物半導体層の上面と接する半導体素子。
2. 絶縁表面上に酸化物半導体層を有し、
   前記酸化物半導体層上にソース電極層及びドレイン電極層を有し、
   前記ソース電極層は、第１のソース電極層と、前記第１のソース電極層上の第２のソース電極層からなり、
   前記ドレイン電極層は、第１のドレイン電極層と、前記第１のドレイン電極層上の第２のドレイン電極層からなり、
   前記第２のソース電極層に設ける側壁は、前記第１のソース電極層の上面と接し、
   前記第２のドレイン電極層に設ける側壁は、前記第１のドレイン電極層の上面と接し、
   前記酸化物半導体層、前記ソース電極層、前記ドレイン電極層、及び前記側壁上にゲート絶縁層を有し、
   前記ゲート絶縁層上にゲート電極層を有し、
   前記第１のソース電極層は、前記第２のソース電極層の端部を超えて延在し、
   前記第１のドレイン電極層は、前記第２のドレイン電極層の端部を超えて延在する半導体素子。
3. 請求項１又は請求項２において、前記絶縁表面上に導電層と、
   前記導電層を覆う絶縁層を有し、
   前記導電層は、前記絶縁層を介して前記酸化物半導体層と重なる半導体素子。
4. 請求項１乃至請求項３のいずれか一において、前記ゲート電極層と、前記ソース電極層又は前記ドレイン電極層との間に前記ゲート絶縁層及び第２の絶縁層を有し、
   前記ソース電極層又は前記ドレイン電極層は、前記ゲート絶縁層及び前記第２の絶縁層を介して前記ゲート電極層の一部と重なる半導体素子。
5. 請求項１乃至請求項４のいずれか一において、前記酸化物半導体層のキャリア濃度は１×１０^１２／ｃｍ^３未満である半導体素子。
6. 請求項１乃至請求項５のいずれか一において、前記半導体素子のオフ電流値は、１×１０^−１３Ａ未満である半導体素子。
7. 請求項１乃至請求項６のいずれか一に記載の半導体素子を有する半導体装置。
8. 絶縁表面上に第１の酸化物半導体層を有する第１の半導体素子と、第２の酸化物半導体層を有する第２の半導体素子とを有するＥＤＭＯＳ回路を有し、
   前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、キャリア濃度が１×１０^１２／ｃｍ^３未満である半導体装置。
9. 絶縁表面上に酸化物半導体層を形成し、
   前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
   前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に側壁となる膜を形成し、
   前記側壁となる膜をエッチングして、前記酸化物半導体層の上面に接する、前記ソース電極層及び前記ドレイン電極層の側壁を形成し、
   前記酸化物半導体層、前記ソース電極層、前記ドレイン電極層、及び前記側壁上にゲート絶縁層を形成し、
   前記ゲート絶縁層上にゲート電極層を形成する半導体素子の作製方法。
10. 絶縁表面上に酸化物半導体層を形成し、
    前記酸化物半導体層上に第１の導電膜及び第２の導電膜を形成し、
    前記第２の導電膜をエッチングすることにより、第２のソース電極層及び第２のドレイン電極層を形成し、
    前記第１の導電膜、前記第２のソース電極層、及び前記第２のドレイン電極層上に側壁となる膜を形成し、
    前記側壁となる膜をエッチングすることにより、前記第２のソース電極層及び前記第２のドレイン電極層の側壁を形成し、
    前記側壁をマスクに用いて前記第１の導電膜をエッチングすることにより、第１のソース電極層及び第１のドレイン電極層を形成し、
    前記酸化物半導体層、前記第１のソース電極層、前記第２のソース電極層、前記第１のドレイン電極層、前記第２のドレイン電極層、及び前記側壁上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極層を形成し、
    前記第１のソース電極層は、前記第２のソース電極層の端部を超えて延在し、
    前記第１のドレイン電極層は、前記第２のドレイン電極層の端部を超えて延在し、
    前記側壁は、前記第１のソース電極層及び前記第１のドレイン電極層の上面と接する半導体素子の作製方法。
11. 請求項９又は請求項１０において、前記絶縁表面上に導電層を形成し、
    前記導電層を覆う絶縁層を形成し、
    前記導電層は、前記絶縁層を介して前記酸化物半導体層と重なる半導体素子の作製方法。