JP2011100138A - アクティブマトリクス基板およびその駆動回路 - Google Patents

Abstract

【課題】アクティブマトリクス基板において各信号線に存在する抵抗や容量の分布に起因して画素電位に生じるレベルシフトを当該基板内で略均一とすることを目的とする。
【解決手段】走査信号線に平行に共通電極線が形成されるアクティブマトリクス基板であるＴＦＴ基板において走査信号の立ち下がりの際に生じる画素電位のレベルシフトの不均一性を解消すべく、走査信号線駆動回路から電気的に遠ざかるにしたがって、また、共通電極線駆動回路から電気的に遠ざかるにしたがって、走査信号線−画素電極間容量Ｃｇｄが大きくなるように、各画素回路を形成する。
【選択図】図１３

Description

本発明は、マトリクス型の液晶表示装置やＥＬ（Electroluminescenece：エレクトロルミネッセンス）表示装置等に用いられるアクティブマトリクス基板およびその駆動回路に関するものであり、更に詳しくは、複数のデータ信号線と複数の走査信号線が交差するように格子状に配置され、それらの交差点にそれぞれ対応するように、スイッチ素子としての薄膜トランジスタ等の電界効果トランジスタと電圧保持用のキャパシタとを含む画素回路がマトリクス状に形成されたアクティブマトリクス基板およびその駆動回路に関する。

アクティブマトリクス基板は、液晶表示装置およびＥＬ表示装置等のアクティブマトリクス型表示装置や、アクティブマトリクス型の各種センサ等において幅広く用いられている。特に、電界効果トランジスタの一種である薄膜トランジスタ（Thin Film Transistor。以下「ＴＦＴ」と略記する。）等のスイッチ素子が表示画素毎に設けられた液晶表示装置は、表示画素数が増大しても隣接表示画素間でのクロストークのない優れた表示画像を得ることができるため、特に注目を集めている。

このようなアクティブマトリクス型の液晶表示装置は、液晶表示パネルとその駆動回路とから主要部が構成されている。そして液晶表示パネルは、液晶層を挟持する１対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。

上記１対の電極基板の一方はＴＦＴ基板と呼ばれるアクティブマトリクス基板であり、このＴＦＴ基板では、ガラス等の絶縁性基板上に、複数のデータ信号線と複数の走査信号線が互いに交差するように格子状に形成され、さらに、複数の走査信号線と平行に延在するように複数の共通電極線が形成されている。また、複数のデータ信号線と走査信号線との交差点にそれぞれ対応して複数の画素回路がマトリクス状に形成されており、各画素回路は、表示すべき画像を構成する画素に対応する画素電極と、その画素電極と後述の対向電極等とによって形成される画素容量と、スイッチ素子としてのＴＦＴとを含んでいる。上記１対の電極基板の他方は対向基板と呼ばれ、ガラス等の透明な絶縁性基板上に、全面にわたって対向電極、配向膜が順次積層されている。

アクティブマトリクス型液晶表示装置は、上記構成の液晶表示パネルの駆動回路として、上記複数の走査信号線に接続される走査信号線駆動回路と、上記複数のデータ信号線に接続されるデータ信号線駆動回路と、上記複数の共通電極線に接続される共通電極線駆動回路と、上記対向電極に接続される対向電極駆動回路とを備えている。

データ信号線駆動回路は、外部の信号源等から受け取った映像信号に基づき、液晶表示パネルに表示すべき画像の各水平走査線における画素値に相当するアナログ電圧として複数個のデータ信号を順次生成し、これらのデータ信号を液晶表示パネルにおける複数のデータ信号線にそれぞれ印加する。走査信号線駆動回路は、液晶表示パネルに画像を表示するための各フレーム期間（各垂直走査期間）において、液晶表示パネルにおける複数の走査信号線を１水平走査期間ずつ順次に選択し、選択した走査信号線にアクティブな走査信号（画素回路に含まれるＴＦＴをオンさせる電圧）を印加する。共通電極線駆動回路および対向電極駆動回路は、液晶表示パネルの液晶層に印加すべき電圧の基準となる電位を与えるための信号を上記の複数の共通電極線および対向電極にそれぞれ印加する。

上記のように、複数のデータ信号線には複数のデータ信号がそれぞれ印加され、複数の走査信号線には複数の走査信号がそれぞれ印加されることにより、液晶表示パネルにおける各画素回路における画素電極には、対向電極の電位を基準として、表示すべき画像の対応画素の値に応じた電圧がＴＦＴを介して与えられ、各画素回路内の画素容量に保持される。これにより、液晶層には、各画素電極と対向電極との電位差に相当する電圧が印加される。液晶表示パネルは、この印加電圧によって液晶層の光透過率を制御することにより、外部の信号源等から受け取った映像信号の表す画像を表示する。

図１９は、上記のような液晶表示装置に使用されるアクティブマトリクス基板としてのＴＦＴ基板における１つの画素回路の構成を示す回路図である。各画素回路Ｐ（ｉ，ｊ）は、上記複数のデータ信号線と上記複数の走査信号線との交差点のいずれか１つに対応して設けられ、対応交差点を通過するデータ信号線Ｓ（ｉ）にソース電極が接続されると共に対応交差点を通過する走査信号線Ｇ（ｊ）にゲート電極が接続されたＴＦＴ１０２と、そのＴＦＴ１０２のドレイン電極に接続された画素電極１０３とを含んでおり、画素電極１０３と対向電極とによって液晶容量Ｃｌｃが形成され、画素電極１０３と走査信号線Ｇ（ｊ）に沿って設けられた共通電極線ＣＳ（ｊ）とによって共通電極容量（「補助容量」とも呼ばれる）Ｃｃｓが形成され、画素電極１０３と走査信号線Ｇ（ｊ）とによって寄生容量Ｃｇｄが形成されている。

以下、図４−（Ａ）から４−（Ｄ）、図９および図１９を参照しつつ、液晶表示装置における上記ＴＦＴ基板についての従来の駆動方法を説明する。なお、液晶は、焼き付け残像や表示劣化を防ぐために交流駆動を必要とすることは広く知られており、以下に説明する従来の駆動方法では、この交流駆動の１種であるフレーム反転駆動が採用されているものとする。

図４−（Ａ）から４−（Ｄ）は、連続する２つのフレーム期間である第１フレーム期間ＴＦ１および第２フレーム期間ＴＦ２におけるＴＦＴ基板内の各種の電圧信号Ｖｇ（ｊ）、Ｖｓ（ｉ）、Ｖｃｓ、Ｖｃｏｍ、および画素電極の電位（以下「画素電位」ともいう）Ｖｄ（ｉ，ｊ）を示す電圧波形図である。図４−（Ａ）に示すように、第１フレーム期間ＴＦ１で１つの画素回路Ｐ（ｉ，ｊ）におけるＴＦＴ１０２のゲート電極ｇ（ｉ，ｊ）に走査信号線駆動回路から走査信号としての電圧（以下「走査電圧」という）Ｖｇｈが印加されると、このＴＦＴ１０２はオン状態（導通状態）となり、データ信号線駆動回路からデータ信号線Ｓ（ｉ）に印加されているデータ信号としての電圧（以下「データ信号電圧」という）ＶｓｐがＴＦＴ１０２のソース電極およびドレイン電極を介して画素電極１０３に与えられる。これにより、このデータ信号電圧Ｖｓｐは、対向電極電位Ｖｃｏｍ（＝共通電極電位Ｖｃｓ）に対し正極性となる電圧として、画素電極１０３と他の電極とによって形成される画素容量Ｃｐｉｘに書き込まれ、画素電極１０３は、次のフレーム期間である第２フレーム期間ＴＦ２で走査電圧Ｖｇｈが印加されるまで、図４−（Ｄ）に示すように画素電位Ｖｄｐを保持する。なお、この画素電位Ｖｄｐを保持するための画素容量Ｃｐｉｘは、図１９に示すように、液晶容量Ｃｌｃや共通電極容量Ｃｃｓ、寄生容量Ｃｇｄからなる。ところで、対向電極は対向電極駆動回路によって所定の対向電極電位Ｖｃｏｍに設定されている。したがって、画素電極と対向電極との間に挟持される液晶は画素電位Ｖｄｐと対向電極電位Ｖｃｏｍとの電位差に応じて応答し、これにより画像表示が行われる。

同様に図４−（Ａ）に示すように、第２フレーム期間ＴＦ２で画素回路Ｐ（ｉ，ｊ）のＴＦＴ１０２のゲート電極ｇ（ｉ，ｊ）に走査信号線駆動回路から走査電圧Ｖｇｈが印加されると、このＴＦＴ１０２はオン状態となり、データ信号線駆動回路からデータ信号線Ｓ（ｉ）に印加されているデータ信号電圧ＶｓｎがＴＦＴ１０２のソース電極およびドレイン電極を介して画素電極１０３に与えられる。これにより、このデータ信号電圧Ｖｓｎは、対向電極電位Ｖｃｏｍ（＝Ｖｃｓ）に対し負極性となる電圧として、画素容量Ｃｐｉｘに書き込まれ、画素電極１０３は、次のフレーム期間で走査電圧Ｖｇｈが印加されるまで画素電位Ｖｄｎを保持する。以上により、画素電極と対向電極との間に挟持される液晶は画素電位Ｖｄｎと対向電極電位Ｖｃｏｍとの電位差に応じて応答し、画像表示が行われ、且つ、液晶に対する交流駆動が実現される。

また、図１９に示したように、各画素回路Ｐ（ｉ，ｊ）における走査信号線Ｇ（ｊ）と画素電極１０３との間には、構成上、寄生容量Ｃｇｄが必然的に形成されるので、図４−（Ｄ）に示すように、アクティブな走査信号の電圧である走査電圧Ｖｇｈから非アクティブな走査信号の電圧である走査電圧Ｖｇｌへと立ち下がる時（図における時刻ｔａ）に、画素電位Ｖｄには寄生容量Ｃｇｄに起因するレベルシフトΔＶｄが生じる。なお、図４−（Ｄ）では、第１フレーム期間（液晶層に正電圧が印加される期間）ＴＦ１での画素回路Ｐ（ｉ，ｊ）における画素電位Ｖｄ（ｉ，ｊ）のレベルシフト（より正確には時刻ｔａから十分に時間が経過した後の時刻ｔｂでのレベルシフト）を記号“ΔＶｄｐ（ｉ，ｊ）”で示し、第２フレーム期間（液晶層に負電圧が印加される期間）ＴＦ２での画素回路Ｐ（ｉ，ｊ）における画素電位Ｖｄ（ｉ，ｊ）のレベルシフトを記号“ΔＶｄｎ（ｉ，ｊ）”で示しているが、画素回路やフレーム期間を特に明示する必要のないときには、これらのレベルシフトを上記のように総称的に記号“ΔＶｄ”で示すものとする（以下においても同様）。

上記のようにＴＦＴ１０２に必然的に形成される寄生容量Ｃｇｄに起因して画素電位Ｖｄに生じるレベルシフト△Ｖｄは、
△Ｖｄ＝Ｖｇｐｐ・Ｃｇｄ／Ｃｐｉｘ
Ｖｇｐｐ＝Ｖｇｌ−Ｖｇｈ
Ｃｐｉｘ＝Ｃ１ｃ＋Ｃｃｓ＋Ｃｇｄ
となり、表示画像にフリッカや表示劣化等を生じさせるという問題を引き起こす。このため、このようなレベルシフトΔＶｄの発生は、一層の高精細、高品位を指向する液晶表示装置にとっては好ましくない。

これに対し、このようなレベルシフトΔＶｄを解消または低減するための種々の方法（手段）が従来より提案されている。例えば、寄生容量Ｃｇｄに起因するレベルシフトΔＶｄを予め低減させるように対向電極の電位にバイアスを与えるなどの方法が考えられている。また、日本の特開平１１−２８１９５７号公報（これは米国特許第６，３５９，６０７号に対応し、その内容は引用することによってこの中に含まれる）には、走査信号の立下りを制御することにより画素電位のレベルシフトのばらつきを抑制する方法が開示されている。さらに、日本の特開２００１−３３７５８号公報には、共通電極線に複数の可変電源を接続することにより画素電位（画素電極の電位）のレベルシフトのばらつきを抑制する方法が開示されている。

日本特開２００２−２０２４９３号公報 日本特開２００１−３３７５８号公報 日本特開平１１−２８１９５７号公報 日本特開平１１−８４４２８号公報 日本特開平１０−３９３２８号公報 日本特開平５−２３２５１２号公報

しかし、液晶表示装置に用いられるアクティブマトリクス基板としての上記ＴＦＴ基板の作製において、ガラス等の透明な絶縁性基板上に信号伝搬遅延の無い理想的な信号線を形成するのは困難であり、或る程度の信号伝搬遅延を生じることは回避できない。

例えばＴＦＴ基板上に形成される走査信号線は、配線抵抗および配線容量等を有する分布定数線路として扱われる必要があり、信号伝搬遅延特性を持つことになる。したがって、走査信号線における走査信号Ｖｇ（ｊ）の電圧波形は、走査信号線駆動回路により走査信号Ｖｇ（ｊ）が印加される位置（すなわち走査信号Ｖｇ（ｊ）の入力端）から離れるにしたがってなまっていく。これにより、寄生容量Ｃｇｄに起因して画素電位Ｖｄに生じる上記レベルシフト△Ｖｄの絶対値｜ΔＶｄ｜は、走査信号線における走査信号Ｖｇ（ｊ）の入力端から離れるにしたがって小さくなっていく。

上記のようにレベルシフトΔＶｄは、画素回路の位置によって値が異なり、画面内（ＴＦＴ基板内）で不均一となる。したがって、画素電位ＶｄのレベルシフトΔＶｄを予め低減させるように対向電極の電位Ｖｃｏｍにバイアスを与えるという方法を採用した場合、対向電極に一様なバイアスを印加するだけでは、レベルシフトΔＶｄに起因して表示画像に生じるフリッカや表示劣化等を十分に解消することはできない。すなわち、画面の大型化や高精細化によってレベルシフトΔＶｄの画面内での不均一性を無視できなくなると、上記方法ではその不均一性を解消できず、各画素に対応する液晶を好適に交流駆動することができないので、表示画像におけるフリッカの発生や、液晶への直流成分の印加による焼き付け残像などの不具合を招来することになる。

これに対し特許文献１（日本の特開２００２−２０２４９３号公報）には、画素電極に対する対向電極の給電部を、走査信号線の入力端側と終端側との少なくとも２箇所に設け、その入力端側から出力端側に向かって対向電極の電位が高くなるように上記少なくとも２箇所の給電部に対し対向電圧を供給するようにした液晶表示装置が開示されている。しかし、このような構成では、対向電極を駆動するための構成が複雑化するのみならず、対向電極の給電部間で電流が流れることによって消費電力が増大する。

また、特許文献２（日本の特開２００１−３３７５８号公報）に開示された方法、すなわち共通電極線に複数の可変電源を接続することにより画素電位のレベルシフトのばらつきを抑制するという方法を採用した場合には、画素電極に対向する電極の電位の変化によってレベルシフトを相対的に相殺することができる。しかし、共通電極を駆動するために複数の可変電源が必要となる。

さらに、特許文献３（日本の特開平１１−２８１９５７号公報）に開示された方法、すなわち走査信号の立下りを制御することにより画素電位のレベルシフトのばらつきを抑制する方法を採用した場合には、特別な駆動回路を必要とし、また、画素容量の充電のための時間を削減する必要がある。

また、特許文献４（日本の特開平１１−８４４２８号公報（これは米国特許第６，２４９，３２５号および第６，５０４，５８５号に対応し、これらの内容は引用することによってこの中に含まれる））には、画素電位のレベルシフトを均一化すべく、液晶表示パネルに形成される薄膜トランジスタ（ＴＦＴ）のゲート電極とソース電極との間の容量が、ゲート信号線の入力端側で小さく終端側で大きくなるように構成された液晶表示装置が開示されている。しかし、ゲート信号の立ち下がりから立ち下がり完了までにＴＦＴを流れる電流による画素容量等の電荷量の変化が考慮されていないことから（詳細は後述）、上記開示内容に基づく構成のみでは、画素電位のレベルシフトの不均一性を十分に解消することはできない。

ところで後述のように、本願発明者は、画素電位のレベルシフトの不均一性を解消するには、走査信号線と共通電極線との間の寄生容量の影響や、共通電極線の信号伝搬遅延特性の影響をも考慮すべきであることを発見した。しかし、特許文献４（日本の特開平１１−８４４２８号公報）で開示された技術を含む従来技術では、これらの影響は考慮されていないので、このことによっても画素電位のレベルシフトの不均一性を十分に解消することができない。また、特許文献５（日本の特開平１０−３９３２８号公報（これは米国特許第６，０２８，６５０号に対応し、その内容は引用することによってこの中に含まれる））には、複数の画素電極のそれぞれに付加的に設けられる補助容量は各画素電極に接続されるゲート信号線の入力端から離れるに従ってその容量値が小さくなるように構成した液晶表示装置が開示されているが、このような構成によっても、同様の理由で、画素電位のレベルシフトの不均一性を十分に解消することができない。

そこで本発明の第１の目的は、各信号線に存在する抵抗や容量の分布に起因して画素電位に生じるレベルシフトが基板内で略均一となるアクティブマトリクス基板を提供することにある。また、本発明の第２の目的は、各信号線に存在する抵抗や容量の分布に起因して画素電位に生じるレベルシフトが基板内で略均一となるようにアクティブマトリクス基板を駆動する駆動回路を提供することにある。さらに、本発明の第３の目的は、画素電位に生じるレベルシフトをアクティブマトリクス基板内で略均一にすることにより表示不均一が相殺されて高品位な表示画像が得られる表示装置を提供することにある。

本発明の第１の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるゲート電極とドレイン電極との間の静電容量Ｃｇｄが大きくなるように形成されていることを特徴とする。

本発明の第２の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
第２の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄが第１および第３の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄのいずれよりも大きくなるように形成されていることを特徴とする。

本発明の第３の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって、対応する前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積が大きくなるように、形成されていることを特徴とする。

本発明の第４の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
第２の画素回路における、対応する前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積が、
第１の画素回路における、対応する前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積よりも大きく、かつ、
第３の画素回路における対応する、前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積よりも大きくなるように、形成されていることを特徴とする。

本発明の第５の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが大きくなるように形成されていることを特徴とする。

本発明の第６の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
当該電界効果トランジスタのドレイン電極に接続された前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
第２の画素回路における前記電界効果トランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが第１および第３の画素回路における前記電界効果トランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗのいずれよりも大きくなるように形成されていることを特徴とする。

本発明の第７の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって、前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量が小さくなるように、形成されていることを特徴とする。

本発明の第８の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
第２の画素回路における前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当該第２の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量が、第１の画素回路における前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当該第１の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量よりも小さく、かつ、第３の画素回路における前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当該第３の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量よりも小さくなるように、形成されていることを特徴とする。

本発明の第９の局面は、本発明の第１から第８の局面のいずれかの局面に係るアクティブマトリクス基板の駆動回路であって、
前記複数の走査信号線に所定の複数の走査信号をそれぞれ印加することにより前記複数の走査信号線を選択的に駆動する走査信号線駆動回路を含み、
前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定のオン電圧から前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づいて、前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御することを特徴とする。

本発明の第１１の局面は、表示装置であって、
本発明の第１から第８の局面のいずれかの局面に係るアクティブマトリクス基板と、
前記アクティブマトリクス基板を駆動するための駆動回路とを備えたことを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記駆動回路は、前記複数の走査信号線に所定の複数の走査信号をそれぞれ印加することにより前記複数の走査信号線を選択的に駆動する走査信号線駆動回路を含み、
前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定のオン電圧から前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づいて、前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御することを特徴とする。

本発明の第１または第３の局面のいずれによっても、共通電極線の入力端（共通電極電位の印加位置）から電気的に離れるにしたがって静電容量Ｃｇｄが大きくなるように各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。

本発明の第２または第４発明のいずれによっても、共通電極線が形成されたアクティブマトリクス基板に対して当該共通電極線の両端から共通電極電位（共通電極信号）が印加される場合において、共通電極線の入力端（共通電極電位の印加位置）から電気的に離れるにしたがって静電容量Ｃｇｄが大きくなるように各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。

本発明の第５の局面によれば、共通電極線の入力端から電気的に離れるにしたがって電界効果トランジスタにおけるチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが大きくなるように各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。

本発明の第６の局面によれば、共通電極線が形成されたアクティブマトリクス基板に対して当該共通電極線の両端から共通電極電位（共通電極信号）が印加される場合において、共通電極線の入力端から電気的に離れるにしたがって電界効果トランジスタにおけるチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが大きくなるように各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。

本発明の第７の局面によれば、共通電極線の入力端から電気的に離れるにしたがって、電界効果トランジスタのドレイン電極または電圧保持用電極と他の電極とによって形成される静電容量のうち電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量が小さくなるように、各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。

本発明の第８の局面によれば、共通電極線が形成されたアクティブマトリクス基板に対して当該共通電極線の両端から共通電極電位（共通電極信号）が印加される場合において、共通電極線の入力端（共通電極電位の印加位置）から電気的に離れるにしたがって、電界効果トランジスタのドレイン電極または電圧保持用電極と他の電極とによって形成される静電容量のうち電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量が小さくなるように、各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。

本発明の第９または第１０の局面によれば、本発明の第１から第８の局面と同様にして画素電位のレベルシフトの不均一性が低減されることに加えて、走査信号線駆動回路から出力される走査信号のオン電圧からオフ電圧への電位変化の速度が制御されることによって走査信号線上の各位置における上記電位変化の速度を略同一とすることができ、それによって走査信号線の信号遅延伝搬特性に起因する画素電位レベルシフトの不均一性を解消または低減することができる。

本発明の第１１の局面によれば、本発明の第１から第８の局面と同様にして画素電位のレベルシフトの不均一性が低減され、これにより、フリッカ等の抑制された高品位な画像を提供することができる。

本発明の第１２または第１３の局面によれば、本発明の第９または第１０の局面と同様にして画素電位のレベルシフトの不均一性が解消または低減され、これにより、フリッカ等の抑制された高品位な画像を提供することができる。

図１は、本発明の第１の実施形態に係るアクティブマトリクス基板であるＴＦＴ基板を用いた液晶表示装置の全体構成を示すブロック図である。 図２は、上記第１の実施形態における１つの画素回路の構成を示す回路図である。 図３は、上記第１の実施形態における走査信号線駆動回路の構成例を示すブロック図である。 図４は、従来のＴＦＴ基板ならびに本発明の第１および第２の実施形態に係るＴＦＴ基板を駆動するための信号および画素電位の概略的な電圧波形図である。 図５は、上記第１の実施形態に係るアクティブマトリクス基板において１つの走査信号線の信号伝搬遅延に着目した場合の走査信号の伝搬経路を示す等価回路図である。 図６は、上記第１の実施形態における要部の電圧波形および電流波形を示す波形図である。 図７−（Ａ）は、上記第１の実施形態の構成を適用する前の画素電位の分布を示す図である。図７−（Ｂ）は、上記第１の実施形態における走査信号線−画素電極間容量の分布を示す図である。図７−（Ｃ）は、上記第１の実施形態の構成を適用した後の画素電位の分布を示す図である。 図８は、上記第１の実施形態における画素電位の分布についてのシミュレーション結果を示す図である。 図９は、本発明の第２および第３の実施形態に係るアクティブマトリクス基板であるＴＦＴ基板を用いた液晶表示装置の全体構成を示すブロック図である。 図１０は、上記第２および第３の実施形態に係るアクティブマトリクス基板としてのＴＦＴ基板における１つの画素回路の構成を示す回路図である。 図１１は、上記第２および第３の実施形態に係るアクティブマトリクス基板において１つの走査信号線および共通電極線の信号伝搬遅延に着目した場合の走査信号および共通電極信号の伝搬経路を示す等価回路図である。 図１２は、上記第２の実施形態における要部の電圧波形および電流波形を示す波形図である。 図１３−（Ａ）は、上記第２の実施形態の構成を適用する前の画素電位の分布を示す図である。図１３−（Ｂ）は、上記第２の実施形態における走査信号線−画素電極間容量の分布を示す図である。図１３−（Ｃ）は、上記第２の実施形態の構成を適用した後の画素電位の分布を示す図である。 図１４は、本発明の第３の実施形態に係るアクティブマトリクス基板を用いた液晶表示装置における走査信号線駆動回路の構成を示すブロック図である。 図１５は、本発明の第３の実施形態に係るＴＦＴ基板を駆動するための信号および画素電位の概略的な電圧波形図である。 図１６は、上記第３の実施形態における要部の電圧波形および電流波形を示す波形図である。 図１７−（Ａ）は、上記第３の実施形態の構成を適用する前の画素電位の分布を示す図である。図１７−（Ｂ）は、上記第３の実施形態における走査信号線−画素電極間容量の分布を示す図である。図１７−（Ｃ）は、上記第３の実施形態の構成を適用した後の画素電位の分布を示す図である。 図１８は、薄膜トランジスタがＶｇｓ−Ｖｄｓ−Ｉｄ特性（ゲートソース間電圧−ドレインソース間電圧−ドレイン電流特性）を有することを示す説明図である。 図１９は、従来のアクティブマトリクス基板としてのＴＦＴ基板における１つの画素回路の構成を示す回路図である。 図２０は、有機ＥＬ表示装置への本発明の適用を説明するための回路図である。 図２１は、有機ＥＬ表示装置への本発明の適用を説明するための回路図である。

＜０．基礎検討＞
＜０.１ 画素回路と信号伝搬経路＞
本発明の実施形態について説明する前に、本発明の目的を達成すべく本願発明者によりなされた基礎検討について説明する。この基礎検討においては、図９に示すように構成されたアクティブマトリクス基板であるＴＦＴ基板１００を対象とする。このＴＦＴ基板１００では、ガラス等の透明な絶縁性基板上に複数（Ｍ本）の走査信号線Ｇ（１）〜Ｇ（Ｍ）と複数（Ｎ本）のデータ信号線Ｓ（１）〜Ｓ（Ｎ）とが互いに交差するように格子状に形成され、それらの交差点にそれぞれ対応してマトリクス状に配置された複数（Ｍ×Ｎ個）の画素形成部としての画素回路Ｐ（ｉ，ｊ）が形成されている（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）。また、複数の走査信号線Ｇ（１）〜Ｇ（Ｍ）にそれぞれ平行して複数の共通電極線ＣＳ（１）〜ＣＳ（Ｍ）が形成されている。

各画素回路Ｐ（ｉ，ｊ）は、図１０に示すように、対応交差点を通過するデータ信号線Ｓ（ｉ）にソース電極が接続されると共に対応交差点を通過する走査信号線Ｇ（ｊ）にゲート電極が接続されたスイッチ素子としての電界効果トランジスタであるＴＦＴ１０２と、そのＴＦＴ１０２のドレイン電極に接続された画素電極１０３とを含んでおり、この画素電極１０３と対向基板全面に形成された対向電極Ｅｃとによって液晶容量Ｃｌｃが形成され、この画素電極１０３と共通電極線ＣＳ（ｊ）とによって共通電極容量Ｃｃｓが形成され、この画素電極１０３と走査信号線Ｇ（ｊ）とによって寄生容量Ｃｇｄが形成されている。

一般に、上記ＴＦＴ基板１００に形成された走査信号線Ｇ（１）〜Ｇ（Ｍ）や共通電極線ＣＳ（１）〜ＣＳ（Ｍ）等のように、ガラス等の透明な絶縁性基板上に形成された信号線は、信号伝搬遅延のない理想配線として実現するのは困難であり、或る程度の信号伝搬遅延特性を有する。図１１は、１本の走査信号線Ｇ（ｊ）および共通電極線ＣＳ（ｊ）の信号伝搬遅延に着目した場合の走査信号および共通電極信号の伝搬経路を示す等価回路図である。この図１１において、抵抗ｒｇ１、ｒｇ２、…、ｒｇｉ、…、ｒｇＮは、それぞれ、１つの画素回路当たりの走査信号線Ｇ（ｊ）の抵抗成分に相当し、その抵抗値は、主に、走査信号線Ｇ（ｊ）を形成する配線材料、配線幅、および配線長によって決まる。また、抵抗ｒｃ１、ｒｃ２、…、ｒｃｉ、…、ｒｃＮは、それぞれ、１つ画素回路当たりの共通電極線ＣＳ（ｊ）の抵抗成分に相当し、その抵抗値は、主に、共通電極線ＣＳ（ｊ）を形成する配線材料、配線幅、および配線長によって決まる。

本願発明者は、シミュレーション等により、上記信号伝搬の検討に際しては、図１１に示すように、走査信号線と共通電極線間に存在する寄生容量の影響にも注意が必要であることを発見した。この図１１において、容量ｃｇｃ１、ｃｇｃ２、…、ｃｇｃｉ、…、ｃｇｃＮは、それぞれ、走査信号線と共通電極線間で１段または２段以上の容量結合関係による１つの画素回路当たりの寄生容量を示すものであり、例えば、走査信号線−画素電極間容量Ｃｇｄと画素電極−共通電極線間容量Ｃｃｓの直列容量結合により構成される。また、容量ｃｇ１、ｃｇ２、…、ｃｇｉ、…、ｃｇＮは、走査信号線とそれと容量結合関係にある他の電極や信号線等とによって形成される各種寄生容量から上記寄生容量ｃｇｃ１〜ｃｇｃＮを除いたものであり、例えば、走査信号線がデータ信号線と交差することによって生じるクロス容量等で構成される。このように走査信号線および共通電極線は、分布定数型の信号遅延伝搬経路になっている。

＜０.２ 各部の電圧波形＞
図９に示すように、上記アクティブマトリクス基板としてＴＦＴ基板１００を使用する液晶表示装置は、データ信号線Ｓ（１）〜Ｓ（Ｎ）にデータ信号Ｖｓ（１）〜Ｖｓ（Ｎ）をそれぞれ印加するデータ信号線駆動回路２００、走査信号線Ｇ（１）〜Ｇ（Ｍ）に走査信号Ｖｇ（１）〜Ｖｇ（Ｍ）をそれぞれ印加する走査信号線駆動回路３００、各共通電極線ＣＳ（１）〜ＣＳ（Ｍ）にその一端および他端から共通電極電位Ｖｃｓをそれぞれ与える２つの共通電極線駆動回路ＣＳ、および、対向電極Ｅｃに対向電極電位Ｖｃｏｍを与える対向電極駆動回路ＣＯＭを備えている。

図４−（Ａ）は、走査信号線駆動回路３００から走査信号線Ｇ（ｊ）に印加される走査信号Ｖｇ（ｊ）の電圧波形を示し、図４−（Ｂ）は、データ信号線駆動回路２００からデータ信号線Ｓ（ｉ）に印加されるデータ信号Ｖｓ（ｉ）の電圧波形を示し、図４−（Ｃ）は、共通電極線駆動回路ＣＳおよび対向電極駆動回路ＣＯＭから共通電極線ＣＳ（ｊ）および対向電極Ｅｃにそれぞれ与えられる共通電極電位Ｖｃｓおよび対向電極電位Ｖｃｏｍの電圧波形を示している。そして、図４−（Ｄ）は、図９に示すＴＦＴ基板１００を構成する画素回路Ｐ（ｉ，ｊ）の画素電位Ｖｄ（ｉ，ｊ）の電圧波形を示している。

また、図１２−（Ａ）は、走査信号線Ｇ（ｊ）に走査信号線駆動回路３００から印加された走査信号Ｖｇ（ｊ）が走査信号線Ｇ（ｊ）の信号遅延伝搬特性（図１１）によりパネル内部（ＴＦＴ基板１００内）でなまっていく様子を示している。図１２−（Ｂ）は、走査信号線Ｇ（ｊ）と共通電極線ＣＳ（ｊ）間に存在する寄生容量の影響を受けて共通電極線ＣＳ（ｊ）の電位Ｖｃｓ（ｊ）がパネル内部（ＴＦＴ基板１００内）でなまっていく様子を示している。なお、これらの図１２−（Ａ）および１２−（Ｂ）において、記号“Ｖｇ（ｉ，ｊ）”は画素回路Ｐ（ｉ，ｊ）における走査信号Ｖｇ（ｊ）の電圧波形を表し、記号“Ｖｃｓ（ｉ，ｊ）”は画素回路Ｐ（ｉ，ｊ）における共通電極電位Ｖｃｓの電圧波形を表すものとする。

図１２−（Ａ）に示すように、走査信号線駆動回路３００の出力直後の走査信号の電圧波形Ｖｇ（１，ｊ）すなわち画素回路Ｐ（１，ｊ）内のＴＦＴのゲート電極ｇ（１，ｊ）（図１１参照）の電位を示す電圧波形には、なまりは殆ど見られない。これに対して、上記信号遅延伝搬特性により、走査信号線Ｇ（ｊ）の中央部（ＴＦＴ基板１００の中央部）付近における走査信号の電圧波形Ｖｇ（ｎ，ｊ）は、或る程度なまっており、走査信号線Ｇ（ｊ）の終端部付近の電圧波形Ｖｇ（Ｎ，ｊ）は、更になまっている。

また図１２−（Ｂ）に示すように、２つの共通電極線駆動回路ＣＳの出力直後の共通電極電位Ｖｃｓの電圧波形Ｖｃｓ（１，ｊ）およびＶｃｓ（Ｎ，ｊ）については、大きな波形の変動は見られない。これに対し、共通電極線ＣＳ（ｊ）の中央部（ＴＦＴ基板１００の中央部）付近における共通電極電位Ｖｃｓの電圧波形Ｖｃｓ（ｎ，ｊ）については、走査信号線Ｇ（ｊ）と共通電極線ＣＳ（ｊ）との間の寄生容量の影響および上記信号遅延伝搬特性の影響を受けて、波形が大きく変動している。本願発明者は、図１１に示す等価回路に基づく検討や計算機シミュレーション等によりこのことを発見した。

＜０.３ 画素電位のレベルシフト＞
図９に示したアクティブマトリクス基板としてのＴＦＴ基板１００における各画素回路Ｐ（ｉ，ｊ）のＴＦＴ１０２は、完全なオン／オフ・スイッチではなく、図１８−（Ａ）および１８−（Ｂ）に示すようなゲート・ソース間電圧−ドレイン・ソース間電圧−ドレイン電流特性（以下「Ｖｇｓ−Ｖｄｓ−Ｉｄ特性」という）を有している。図１８−（Ａ）において、横軸はＴＦＴのゲート・ソース間に印加される電圧Ｖｇｓを、縦軸はドレイン電流Ｉｄをそれぞれ示している。図１８−（Ｂ）において、横軸はＴＦＴのドレイン・ソース間に印加される電圧Ｖｄｓを、縦軸はドレイン電流Ｉｄをそれぞれ示している。本願発明者は、このようなＶｇｓ−Ｖｄｓ−Ｉｄ特性に起因して画素電位ＶｄのレベルシフトΔＶｄにばらつきが生じていること、すなわち、レベルシフトΔＶｄが画素回路Ｐ（ｉ，ｊ）の位置によって変わること（以下「レベルシフトΔＶｄの不均一性」という）を発見した。以下、このレベルシフトΔＶｄの不均一性について説明する。

通常、走査信号Ｖｇ（ｊ）を構成する走査パルスは、ＴＦＴをオン状態にするのに十分な電圧（以下「ゲートオン電圧」という）ＶｇｈとＴＦＴをオフするのに十分な電圧（以下「ゲートオフ電圧」という）Ｖｇｌとの間で電位の変化するパルスである。図１８−（Ａ）に示すように、ＴＦＴのゲート電極に与えられる走査信号がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌに向かって立ち下がりを開始してから完全にゲートオフ電圧レベルＶｇｌとなるまでの間において、ゲートオン電圧ＶｇｈからＴＦＴの閾値電圧Ｖｔｈ付近までの領域が中間的なオン領域として存在する。

図１２−（Ａ）に示すように、走査信号線駆動回路３００の出力直後に位置する画素回路Ｐ（１，ｊ）すなわち走査信号線Ｇ（ｊ）における走査信号Ｖｇ（ｊ）の入力される端部付近（以下、単に「入力端付近」という）の画素回路Ｐ（１，ｊ）では、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧レベルＶｇｌへと瞬時に立ち下がるので、ＴＦＴの上記中間的なオン領域の特性は殆ど影響しない。一般に、容量結合の影響による画素電位の変化量ΔＶｄ１は、走査信号線Ｇ（ｊ）と画素電極間の容量をＣｇｄ、画素容量をＣｐｉｘ、Ｖｇｐｐ＝Ｖｇｌ−Ｖｇｈとしたとき、
ΔＶｄ１＝Ｖｇｐｐ・Ｃｇｄ／Ｃｐｉｘ …（１）
と表すことができる。式（１）より、入力端付近の画素電位Ｖｄ（１，ｊ）に生じるレベルシフト△Ｖｄ（１，ｊ）は、
ΔＶｄ（１，ｊ）＝Ｖｇｐｐ・Ｃｇｄ／Ｃｐｉｘ
と近似できる。

走査信号線駆動回路３００から離れた走査信号線Ｇ（ｊ）の中央付近（以下、単に「中央付近」という）の画素回路Ｐ（ｎ，ｊ）の画素電位Ｖｄ（ｎ，ｊ）、および、走査信号線Ｇ（ｊ）の終端付近（以下、単に「終端付近」という）の画素回路Ｐ（Ｎ，ｊ）の画素電位Ｖｄ（Ｎ，ｊ）にも、レベルシフトΔＶｄ（ｎ，ｊ）およびΔＶｄ（Ｎ、ｊ）がそれぞれ生じる。ところが、中央付近における走査信号の電圧波形Ｖｇ（ｎ，ｊ）および終端付近における走査信号の電圧波形Ｖｇ（Ｎ，ｊ）は、その立ち下がりがなまっているため、ＴＦＴの上記中間的なオン領域の特性が影響し、画素電位Ｖｄに生じるレベルシフトが軽減される（絶対値が小さくなる）。したがって、中央付近のレベルシフトΔＶｄ（ｎ，ｊ）および終端付近のレベルシフトΔＶｄ（Ｎ，ｊ）については、
｜ΔＶｄ（ｎ，ｊ）｜＜｜Ｖｇｐｐ・Ｃｇｄ／Ｃｐｉｘ｜、
｜ΔＶｄ（Ｎ，ｊ）｜＜｜Ｖｇｐｐ・Ｃｇｄ／Ｃｐｉｘ｜
となり、入力端付近（走査信号線駆動回路３００の出力直後）とその他の位置との間では、
｜ΔＶｄ（ｎ，ｊ）｜＜｜ΔＶｄ（１，ｊ）｜、
｜ΔＶｄ（Ｎ，ｊ）｜＜｜ΔＶｄ（１，ｊ）｜
というように、レベルシフトの差が生じてしまう。このようにして生じるレベルシフトΔＶｄの不均一性につき、式および図を用いて以下に詳述する。

各ＴＦＴのゲート電極に与えられる走査信号（以下「ゲート信号」という）の立下り開始時刻ｔａから或る時刻ｔまでの、ゲート信号の電圧（以下「ゲート電圧」という）のシフト量をΔＶｇ（ｔ）、共通電極電位Ｖｃｓのシフト量をΔＶｃｓ（ｔ）、対向電極電位Ｖｃｏｍのシフト量をΔＶｃｏｍ（ｔ）、ゲート−ドレイン間容量をＣｇｄ、画素電極−共通電極線間容量をＣｃｓ、画素電極−対向電極間容量（液晶容量）をＣｌｃ、画素容量をＣｐｉｘ（＝Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ）、データ信号線から画素電極にＴＦＴを通過して流れる電流をＩｄ（ｔ）、その電流Ｉｄ（ｔ）によって画素電極に与えられる電荷量をΔＱｄ（ｔ）とすると、時刻ｔにおける、画素電位Ｖｄに生じるレベルシフトΔＶｄ（ｔ）は、下記の式（２）にて表すことができる。
ΔＶｄ(ｔ)＝ΔＶｇ(ｔ)・Ｃｇｄ／Ｃｐｉｘ＋ΔＶｃｓ(ｔ)・Ｃｃｓ／Ｃｐｉｘ
＋ΔＶｃｏｍ(ｔ)・Ｃｌｃ／Ｃｐｉｘ＋ΔＱｄ(ｔ)／Ｃｐｉｘ
…（２）
また、上記中間的なオン領域における、時刻ｔにＴＦＴに流れる電流Ｉｄ（ｔ）は、ゲート・ソース間電圧Ｖｇｓ（ｔ）およびドレイン・ソース間電圧Ｖｄｓ（ｔ）と、図１８−（Ａ）および１８−（Ｂ）に示すＶｇｓ−Ｖｄｓ−Ｉｄ特性とにより決定され、ゲート信号の立ち下り開始時刻ｔａから時刻ｔまでの間にＴＦＴに流れる電流によって画素電極に与えられる電荷量ΔＱｄ（ｔ）は、時刻ｔａから時刻ｔまでに上記ＴＦＴを流れる電流Ｉｄ（ｔ）の積分値として与えられる。

このとき、時刻ｔにおけるＴＦＴのゲート・ソース間電圧Ｖｇｓ（ｔ）、ドレイン・ソース間電圧Ｖｄｓ（ｔ）は、時刻ｔにおけるゲート電圧をＶｇ（ｔ）、ソース電圧（データ信号の電圧）をＶｓ（ｔ）とすると、下記の関係を満たす。
Ｖｇｓ（ｔ）＝Ｖｇ（ｔ）−Ｖｓ …（３）
Ｖｄｓ（ｔ）＝ΔＶｄ（ｔ） …（４）

このようにして、式（２）〜（４）、および、図１８−（Ａ）および１８−（Ｂ）に示すＶｇｓ−Ｖｄｓ−Ｉｄ特性により、上記の電荷量ΔＱｄ（ｔ）は一義的に決定される。すなわち、ＴＦＴのゲート電圧の立ち下り開始から完全に立ち下がるまでの間に当該ＴＦＴを流れる電流によって画素電極に与えられる電荷量ΔＱｄは一義的に決定される。

いま、各ＴＦＴのゲート電圧が完全に立ち下り、充分な時間が経過した時刻ｔｂを考えると、この時刻ｔｂには、
ΔＶｇ（ｔ）＝Ｖｇｐｐ＝Ｖｇｌ−Ｖｇｈ、
ΔＶｃｓ（ｔ）＝０、
ΔＶｃｏｍ＝０
となるため、レベルシフトΔＶｄは、
ΔＶｄ＝Ｖｇｐｐ・Ｃｇｄ／Ｃｐｉｘ＋ΔＱｄ／Ｃｐｉｘ …（５）
と表すことができる。

上記の走査信号線Ｇ（ｊ）の信号遅延伝搬特性により、各々の画素回路Ｐ（ｉ，ｊ）におけるΔＶｇ（ｔ）は異なり、走査信号線駆動回路３００から離れた画素回路Ｐ（ｉ，ｊ）では、ゲート・ソース間電圧Ｖｇｓ（ｔ）がＴＦＴの閾値電圧Ｖｔｈ以上である期間が長くなり、ＴＦＴを介して画素電極へと移動する電荷量ΔＱｄが大きくなる（ここで、Ｖｇｐｐ＜０、ΔＱｄ＞０であり、ΔＶｄ＜０である）。このため、画素電位ＶｄのレベルシフトΔＶｄが軽減される（絶対値｜ΔＶｄ｜が小さくなる）。また、上記の共通電極線ＣＳ（ｊ）の信号遅延伝搬特性により、各々の画素回路Ｐ（ｉ，ｊ）における共通電極電位Ｖｃｓのシフト量ΔＶｃｓ（ｔ）が異なり、共通電極線駆動回路ＣＳから離れた画素回路Ｐ（ｉ，ｊ）では、ΔＶｃｓ（ｔ）が大きくなり、上記の移動電荷量ΔＱｄが大きくなる。これによっても、画素電位ＶｄのレベルシフトΔＶｄが軽減される（絶対値｜ΔＶｄ｜が小さくなる）。

このようにして、アクティブマトリクス基板としてのＴＦＴ基板１００内での走査信号線や共通電極線等の信号伝搬遅延特性とＴＦＴ特性とに起因して（図１１、図１８−（Ａ）および１８−（Ｂ））、画素電位ＶｄのレベルシフトΔＶｄがＴＦＴ基板１００内で均一ではなくなる。そして、このＴＦＴ基板１００を使用する表示装置の画面の大型化や高精細化によってこの不均一性を無視できなくなる。

本発明は、本願発明者による以上の考察およびその結果得られた知見（発見）に基づき上記レベルシフトΔＶｄの不均一性を解消または軽減すべくなされたものである。すなわち、上記式（５）より、本発明では、ＴＦＴ基板１００における画素回路について（Ｖｇｐｐ・Ｃｇｄ＋ΔＱｄ）／Ｃｐｉｘが略等しくなるように各画素回路Ｐ（ｉ，ｊ）が形成される。具体的には、下記の実施形態等に示すように、ＴＦＴ基板１００内の各画素回路Ｐ（ｉ，ｊ）における各種静電容量（走査信号線Ｇ（ｊ）と画素電極間の容量Ｃｇｄ等）やＴＦＴの特性等をその画素回路Ｐ（ｉ，ｊ）の位置に応じて変化させて、ＴＦＴ基板１００における画素回路の間で（Ｖｇｐｐ・Ｃｇｄ＋ΔＱｄ）／Ｃｐｉｘが略等しくなるようにしている。以下、添付図面を参照して、このような本発明の実施形態について説明する。なお、上記式（５）における電荷量ΔＱｄは、既述のように、式（２）〜（４）、および、図１８−（Ａ）および１８−（Ｂ）に示すＶｇｓ−Ｖｄｓ−Ｉｄ特性により決定されるので、ＴＦＴ基板１００に共通電極線が形成されている場合には、走査信号線と画素電極との寄生容量や走査信号線の信号伝搬遅延特性に加えて、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬特性を加味して決定されることになる（図１１参照）。

＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板であるＴＦＴ基板を用いた液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶表示パネル１と、データ信号線駆動回路２００、走査信号線駆動回路３００および対向電極駆動回路ＣＯＭを含む駆動回路と、コントロール回路６００とを備えている。

液晶表示パネル１は、液晶層を挟持する１対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。上記１対の電極基板の一方はＴＦＴ基板と呼ばれるアクティブマトリクス基板であり、このＴＦＴ基板１００では、ガラス等の絶縁性基板上に、複数のデータ信号線Ｓ（１）〜Ｓ（Ｎ）と複数の走査信号線Ｇ（１）〜Ｇ（Ｍ）が互いに交差するように格子状に形成されている。また、複数のデータ信号線Ｓ（１）〜Ｓ（Ｎ）と複数の走査信号線Ｇ（１）〜Ｇ（Ｍ）との交差点にそれぞれ対応して複数（Ｎ×Ｍ個）の画素回路Ｐ（ｉ，ｊ）がマトリクス状に形成されており、これら複数の画素回路Ｐ（ｉ，ｊ）は、表示すべき画像を構成する画素にそれぞれ対応する。そして、これらの信号線Ｓ（１）〜Ｓ（Ｎ）、Ｇ（１）〜Ｇ（Ｍ）および画素回路Ｐ（ｉ，ｊ）をほぼ全面にわたって覆うように配向膜が設置されている。一方、上記１対の電極基板の他方は対向基板と呼ばれ、ガラス等の透明な絶縁性基板上に、全面にわたって対向電極、配向膜が順次積層されている。なお本実施形態では、上記基礎検討で説明した図９の構成とは異なり、ＴＦＴ基板１００に共通電極線が形成されていない。

各画素回路Ｐ（ｉ，ｊ）は、スイッチ素子としての電界効果トランジスタであるＴＦＴ１０２と、そのＴＦＴ１０２を介してデータ信号線Ｓ（ｉ）に接続される画素電極１０３とを含んでおり、図２に示すような回路構成となっている。すなわち、各画素回路Ｐ（ｉ，ｊ）は、対応交差点を通過するデータ信号線Ｓ（ｉ）にソース電極が接続されると共に対応交差点を通過する走査信号線Ｇ（ｊ）にゲート電極が接続されたスイッチ素子としてのＴＦＴ１０２と、そのＴＦＴ１０２のドレイン電極に接続された画素電極１０３とを含んでいる。そして、この画素電極１０３と対向基板１０１全面に形成された対向電極Ｅｃとによって液晶容量Ｃｌｃが形成され、この画素電極１０３と走査信号線Ｇ（ｊ）とによって寄生容量Ｃｇｄが形成されている。なお本実施形態では、画素値に相当する電圧を保持するために電圧保持用電極としての画素電極１０３と他の電極とによって形成されるキャパシタの容量である画素容量Ｃｐｉｘは、液晶容量Ｃｌｃと寄生容量Ｃｇｄとから構成される。

コントロール回路６００は、データ信号線駆動回路２００および走査信号線駆動回路３００等を制御するための制御信号を生成する。データ信号線駆動回路２００は、このコントロール回路６００で生成された制御信号および外部からの映像信号を受け取り、これらに基づきアナログ電圧としてのデータ信号Ｖｓ（１）〜Ｖｓ（Ｎ）を生成し、これらのデータ信号Ｖｓ（１）〜Ｖｓ（Ｎ）を液晶表示パネル１のＴＦＴ基板１００に形成されたデータ信号線Ｓ（１）〜Ｓ（Ｎ）にそれぞれ印加する。走査信号線駆動回路３００は、液晶表示パネル１に画像を表示するための各フレーム期間（各垂直走査期間）において、液晶表示パネルにおける複数の走査信号線Ｇ（１）〜Ｇ（Ｍ）を１水平走査期間ずつ順次に選択し、選択した走査信号線Ｇ（ｊ）にアクティブな走査信号（画素回路を構成するＴＦＴ１０２をオンさせる電圧）を印加する。対向電極駆動回路ＣＯＭは、液晶表示パネル１の液晶層に印加すべき電圧の基準となる電位を与えるための信号を、対向基板１０１の全面に形成された対向電極Ｅｃに印加する。

図３は、走査信号線駆動回路３００の構成例を示すブロック図である。この例では、走査信号線駆動回路３００は、カスケード接続されたＭ個のフリップフロップＦ（１）、Ｆ（２）…Ｆ（ｊ）、…Ｆ（Ｍ）から成るシフトレジスタ部３ａと、各フリップフロップからの出力に応じて切り替わる選択スイッチ３ｂとによって構成されている。各選択スイッチ３ｂの一方の入力端子ＶＤ１には、ＴＦＴ１０２（図１参照）をオン状態にするに十分なゲートオン電圧Ｖｇｈが入力され、他方の入力端子ＶＤ２には、ＴＦＴ１０２をオフ状態にするに十分なゲートオフ電圧Ｖｇｌが入力されている。したがって、各フリップフロップＦ（１）〜Ｆ（Ｍ）に供給されるクロック信号ＧＣＫによって、１段目のフリップフロップＦ（１）に入力されるデータ信号（スタートパルス信号）ＧＳＰは各フリップフロップＦ（１）〜Ｆ（Ｍ）を順次転送され、各選択スイッチ３ｂへ順次出力される。これに応答して各選択スイッチ３ｂは、ＴＦＴ１０２をオン状態にするゲートオン電圧Ｖｇｈを一走査期間（ＴＨ）選択して走査信号線Ｇ（ｊ）に出力した後、当該走査信号線Ｇ（ｊ）にはＴＦＴ１０２をオフ状態にするゲートオフ電圧Ｖｇｌを出力する。この動作により、データ信号線駆動回路２００から各々のデータ信号線Ｓ（１）〜Ｓ（Ｎ）（図１参照）に出力されたデータ信号Ｖｓ（１）〜Ｖｓ（Ｎ）を、対応した各々の画素回路Ｐ（ｉ，ｊ）（の画素容量）に書き込むことが可能となる。

上記のようにしてＴＦＴ基板１００が駆動される際の走査信号Ｖｇ（ｊ）、データ信号Ｖｓ（ｉ）、共通電極電位Ｖｃｓ、対向電極電位Ｖｃｏｍ、および画素電位（画素電極の電位）Ｖｄ（ｉ，ｊ）の概略的な電圧波形は、図４−（Ａ）から４−（Ｄ）に示す通りであって、既述の従来例における波形と同様であるので、説明を省略する。ただし、これら電圧波形の詳細については従来と異なる点があり、これについては後述する。

上記のようにして、複数のデータ信号線Ｓ（１）〜Ｓ（Ｎ）には複数のデータ信号Ｖｓ（１）〜Ｖｓ（Ｎ）がそれぞれ印加され、複数の走査信号線Ｇ（１）〜Ｇ（Ｍ）には複数の走査信号Ｖｇ（１）〜Ｖｇ（Ｍ）がそれぞれ印加されることにより、液晶表示パネル１における各画素回路Ｐ（ｉ，ｊ）における画素電極１０３には、対向電極Ｅｃの電位Ｖｃｏｍを基準として、表示すべき画像の対応画素の値に応じた電圧がＴＦＴ１０２を介して与えられ、各画素回路Ｐ（ｉ，ｊ）内の画素容量に保持される。これにより、液晶層には、各画素電極１０３と対向電極Ｅｃとの間の電位差に相当する電圧が印加される。液晶表示パネル１は、この印加電圧によって液晶層の光透過率を制御することにより、外部の信号源等から受け取った映像信号の表す画像を表示する。

図５は、１本の走査信号線Ｇ（ｊ）の信号伝搬遅延に着目した場合の走査信号の伝搬経路を示す等価回路図である。本実施形態（図１参照）では、図９に示した構成とは異なり、共通電極線は存在しないので、図５に示す等価回路により各走査信号線Ｇ（ｊ）の信号伝搬遅延特性を評価することができ、共通電極線に関連する寄生容量や電位変化などの影響を除けば、上記基礎検討で得られた知見は本実施形態においても適用可能である。なお、図５において、抵抗ｒｇ１、ｒｇ２、…、ｒｇｉ、…、ｒｇＮは、それぞれ、１つの画素回路当たりの走査信号線Ｇ（ｊ）の抵抗成分に相当し、その抵抗値は、主に、走査信号線Ｇ（ｊ）を形成する配線材料、配線幅、および配線長によって決まる。また、容量ｃｇ１、ｃｇ２、…、ｃｇｉ、…、ｃｇｃは、走査信号線Ｇ（ｊ）とそれに容量結合関係にある他の電極や信号線等とによって形成される各種寄生容量であって、１つの画素回路当たりの寄生容量をそれぞれ示している。以下、このような図５に示す等価回路に基づき走査信号線Ｇ（ｊ）の信号伝搬遅延特性に対応した本実施形態の詳細構成について説明する。

図６−（Ａ）は、上記構成の本実施形態におけるＴＦＴ基板１００の画素回路Ｐ（ｉ，ｊ）内のＴＦＴ１０２のゲート電極における走査信号の立ち下がり時の詳細な電圧波形（電圧の時間的変化）を示しており、Ｖｇ（１，ｊ）、Ｖｇ（ｎ，ｊ）、Ｖｇ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近（走査信号線駆動回路３００からの出力直後）、中央付近、終端付近における走査信号Ｖｇ（ｊ）の電圧波形を示している。また、図６−（Ｂ）は、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際に上記画素回路Ｐ（ｉ，ｊ）のＴＦＴ１０２を流れる電流の波形（電流の時間的変化）を示しており、Ｉｄ（１，ｊ）、Ｉｄ（ｎ，ｊ）、Ｉｄ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近、中央付近、終端付近におけるＴＦＴ１０２を流れる電流の波形を示している。そして、図６−（Ｃ）は、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際における上記画素回路Ｐ（ｉ，ｊ）の画素電極１０３の電位波形（電位の時間的変化）を示しており、Ｖｄ（１，ｊ）、Ｖｄ（ｎ，ｊ）、Ｖｄ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近、中央付近、終端付近における画素電極１０３の電位波形を示している。

ＴＦＴ基板１００において走査信号Ｖｇ（ｊ）は、走査信号線Ｇ（ｊ）の信号遅延伝搬特性によりＴＦＴ基板１００内でなまっていき、図６−（Ａ）に示すＶｇ（ｉ，ｊ）のように変化する（ｉ＝１，ｎ，Ｎ）。

このようなＶｇ（ｉ，ｊ）および各々のＴＦＴ特性（図１８−（Ａ）および１８−（Ｂ））の影響などを受けて、各ＴＦＴ１０２のゲート電極の電圧（ゲート電圧）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる途中においてＴＦＴ１０２を流れる電流の波形Ｉｄ（ｉ，ｊ）は、図６−（Ｂ）に示すように走査信号線Ｇ（ｊ）上の位置（より一般的にはＴＦＴ基板１００上の位置）に応じて異なる。これにより、各ＴＦＴ１０２のゲート電圧がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がるまでにＴＦＴ１０２を介して画素電極１０３に移動する電荷量ΔＱｄ（ｉ，ｊ）も走査信号線Ｇ（ｊ）上の位置に応じて異なる。したがって、従来のＴＦＴ基板１００のように各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間（ＴＦＴ１０２のゲート電極とドレイン電極の間）の寄生容量Ｃｇｄが等しい場合には、画素電極１０３への電荷移動量の違いにより、画素電極１０３の電位波形Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置に応じて図６−（Ｃ）に示すように変化する。その結果、走査信号Ｖｇ（ｊ）がゲートオフ電圧Ｖｇｌへと立ち下がってから十分な時間が経過した後においても、上記基礎検討で示した式（５）に基づき、上記電荷量ΔＱｄ（ｉ，ｊ）の違いにより、各画素電極の電位Ｖｄ（ｉ，ｊ）のレベルシフトΔＶｄ（ｉ，ｊ）も走査信号線Ｇ（ｊ）上の位置に応じて異なって、レベルシフトΔＶｄの分布に不均一性が生じる。すなわち、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置ｉに応じて図７−（Ａ）に示すように変化する。具体的には、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は入力端（走査信号線駆動回路３００）から離れるにしたがって増加するが、その増加率は入力端から離れるにしたがって小さくなる。これに応じて、画素電位Ｖｄのレベルシフトの絶対値｜ΔＶｄ｜は、入力端から離れるにしたがって減少するが、ぞの減少率は入力端から離れるにしたがって小さくなる。これは、走査信号Ｖｇ（ｊ）の伝搬経路がＣＲの分布定数線路であることから、走査信号線駆動回路３００から遠ざかるほど高周波成分が落ちていくためと考えられ、計算機シミュレーションによっても、図８に示すように同様の結果が得られている。

本実施形態では、このような画素電位Ｖｄ（ｉ，ｊ）またはレベルシフトΔＶｄの不均一性（図７−（Ａ））に対応すべく、各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間（ＴＦＴ１０２のゲート電極とドレイン電極の間）の寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置（より一般的にはＴＦＴ基板１００上の位置）に応じて図７−（Ｂ）に示す如く変化するように、各画素回路Ｐ（ｉ，ｊ）が形成されている。すなわち、各画素回路Ｐ（ｉ，ｊ）において寄生容量Ｃｇｄまたはその補正量ΔＣｇｄが｜ΔＱｄ／Ｖｇｐｐ｜に略等しくなるように各画素回路Ｐ（ｉ，ｊ）が形成される（ここで、補正量ΔＣｇｄとは寄生容量Ｃｇｄのうち位置に応じて変化させるべき容量成分をいうものとする）。より正確には、（Ｖｇｐｐ・Ｃｇｄ＋ΔＱｄ）／Ｃｐｉｘが一定になるように寄生容量Ｃｇｄの値をシミュレーション等によって調整する。これは、寄生容量Ｃｇｄは走査信号線Ｇ（ｊ）の入力端から離れるにしたがって増加するが、その増加率は入力端から離れるにしたがって小さくなるように、各画素回路Ｐ（ｉ，ｊ）が形成されることを意味する。このようにして、走査信号線駆動回路３００から電気的に遠ざかるにしたがって寄生容量Ｃｇｄが大きくなるように各画素回路Ｐ（ｉ，ｊ）が形成されることになる。その結果、図７−（Ｃ）に示すように、各画素回路Ｐ（ｉ，ｊ）における画素電極１０３の電位Ｖｄ（ｉ，ｊ）およびそのレベルシフトΔＶｄを走査信号線Ｇ（ｊ）上の位置（ＴＦＴ基板１００上の位置）によらず略同一の値とする、すなわちレベルシフトΔＶｄの分布を一様なものとすることができる。なお、上記寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて変化させるには、走査信号線Ｇ（ｊ）と画素電極１０３との重なり面積および／または走査信号線Ｇ（ｊ）とＴＦＴ１０２のドレイン電極との重なり面積を変化させればよい。具体的には、例えば特許文献４（日本の特開平１１−８４４２８号公報）に記載の方法を使用することができる。

上記のような本実施形態によれば、画素電位ＶｄまたはレベルシフトΔＶｄの分布に対応して寄生容量Ｃｇｄが走査信号線Ｇ（ｊ）上の位置に応じて異なるように画素回路Ｐ（ｉ，ｊ）が形成されていることで、レベルシフトΔＶｄの不均一性が解消または低減される。これにより、本実施形態に係るＴＦＴ基板を用いた液晶表示装置において、フリッカ等の抑制された高品位な画像を提供することができる。

なお、特許文献４（日本の特開平１１−８４４２８号公報）では、走査信号線（ゲート信号線）の入力側で走査信号線−画素電極間容量Ｃｇｄ（Ｃｇｓ）を小さく、終端側で大きくする構成により、各画素によって走査信号線の遅延の影響が異なることによって生じる容量結合の影響による画素電位のレベルシフトを均一にする技術が開示されているが、各ＴＦＴによってゲート信号の立下り開始から立下り完了までにＴＦＴを流れる電荷量が変化することによって発生する各画素電位のレベルシフトのばらつきが考慮されていない。したがって、同公報に開示された技術だけでは、画素電位のレベルシフトの不均一性を十分に解消または低減することはできない。

＜２．第２の実施形態＞
図９は、本発明の第２の実施形態に係るアクティブマトリクス基板であるＴＦＴ基板を用いた液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、上記基礎検討で対象としたアクティブマトリクス基板としてのＴＦＴ基板を用いた液晶表示装置と同様の構成であって、上記第１の実施形態とは異なり、ＴＦＴ基板１００に形成された複数の走査信号線Ｇ（１）〜Ｇ（Ｍ）のそれぞれ平行して延在する複数の共通電極線ＣＳ（１）〜ＣＳ（Ｍ）を備えるとともに、各共通電極線ＣＳ（１）〜ＣＳ（Ｍ）にその一端および他端から共通電極電位Ｖｃｓをそれぞれ与える２つの共通電極線駆動回路ＣＳを備えている。これら以外の構成は第１の実施形態に係るＴＦＴ基板１００を用いた液晶表示装置（図１）と同様であるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。

本実施形態における各画素回路Ｐ（ｉ，ｊ）は、スイッチ素子としての電界効果トランジスタであるＴＦＴ１０２と、そのＴＦＴ１０２を介してデータ信号線Ｓ（ｉ）に接続される画素電極１０３とを含み、その画素電極１０３と絶縁層を介して重なるように共通電極線ＣＳ（ｊ）が延在しており、図１０に示すような回路構成となっている。すなわち、各画素回路Ｐ（ｉ，ｊ）は、対応交差点を通過するデータ信号線Ｓ（ｉ）にソース電極が接続されると共に対応交差点を通過する走査信号線Ｇ（ｊ）にゲート電極が接続されたスイッチ素子としてのＴＦＴ１０２と、そのＴＦＴ１０２のドレイン電極に接続された画素電極１０３とを含んでいる。そして、この画素電極１０３と対向基板全面に形成された対向電極Ｅｃとによって液晶容量Ｃｌｃが形成され、この画素電極１０３と共通電極線ＣＳ（ｊ）とによって共通電極容量Ｃｃｓが形成され、この画素電極１０３と走査信号線Ｇ（ｊ）とによって寄生容量Ｃｇｄが形成されている。なお本実施形態では、画素値に相当する電圧を保持するために電圧保持用電極としての画素電極１０３と他の電極とによって形成されるキャパシタの容量である画素容量Ｃｐｉｘは、液晶容量Ｃｌｃと共通電極容量Ｃｃｓと寄生容量Ｃｇｄとによって構成される。

本実施形態における走査信号および共通電極信号の伝搬経路を示す等価回路は、上記基礎検討で述べたように図１１に示すような構成となる。この図１１は、本実施形態において１本の走査信号線Ｇ（ｊ）、共通電極線ＣＳ（ｊ）の信号伝搬遅延に着目した場合の走査信号および共通電極信号の伝搬経路を示す等価回路図である。以下、このような図１１に示す等価回路に基づき走査信号Ｇ（ｊ）の信号伝搬遅延特性に対応した本実施形態の詳細構成について説明する。

上記の構成のＴＦＴ基板１００が駆動される際の走査信号Ｖｇ（ｊ）、データ信号Ｖｓ（ｉ）、共通電極電位Ｖｃｓ、対向電極電位Ｖｃｏｍ、および画素電位Ｖｄ（ｉ，ｊ）の概略的な電圧波形は、図４−（Ａ）から４−（Ｄ）に示す通りであって、上記第１の実施形態および従来例における波形と同様であるので、説明を省略する。ただし、これら電圧波形の詳細については第１の実施形態等と異なる点があり、これについて以下に説明する。

図１２−（Ａ）は、上記構成の本実施形態に係るＴＦＴ基板１００における画素回路Ｐ（ｉ，ｊ）内のＴＦＴ１０２のゲート電極における走査信号の立ち下がり時の詳細な電圧波形Ｖｇ（ｉ，ｊ）を示しており、Ｖｇ（１，ｊ）、Ｖｇ（ｎ，ｊ）、Ｖｇ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近、中央付近、終端付近における走査信号Ｖｇ（ｊ）の電圧波形を示している。また、図１２−（Ｂ）は、共通電極線ＣＳ（ｊ）のうち上記画素回路Ｐ（ｉ，ｊ）の画素電極１０３と重なる部分の電位波形（より詳しくは、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際の電位波形）Ｖｃｓ（ｉ，ｊ）を示しており、Ｖｃｓ（１，ｊ）、Ｖｃｓ（ｎ，ｊ）、Ｖｃｓ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近、中央付近、終端付近における共通電極線ＣＳ（ｊ）の電位波形を示している。そして、図１２−（Ｃ）は、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際に上記画素回路Ｐ（ｉ，ｊ）のＴＦＴ１０２を流れる電流の波形Ｉｄ（ｉ，ｊ）を示しており、Ｉｄ（１，ｊ）、Ｉｄ（ｎ，ｊ）、Ｉｄ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近、中央付近、終端付近におけるＴＦＴ１０２を流れる電流の波形を示している。また、図１２−（Ｄ）は、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際における上記画素回路Ｐ（ｉ，ｊ）の画素電極１０３の電位波形Ｖｄ（ｉ，ｊ）を示しており、Ｖｄ（１，ｊ）、Ｖｄ（ｎ，ｊ）、Ｖｄ（Ｎ，ｊ）は、それぞれ、走査信号線Ｇ（ｊ）の入力端付近、中央付近、終端付近における画素電極１０３の電位波形を示している。なお、走査信号線Ｇ（ｊ）上の各位置における電圧波形や電位波形、電流波形を示す記号については、上記と同様の表記法を他の実施形態の説明においても使用するものとする。

ＴＦＴ基板１００において走査信号Ｖｇ（ｊ）は、走査信号線Ｇ（ｊ）の信号遅延伝搬特性によりＴＦＴ基板１００内でなまっていき、図１２−（Ａ）に示すＶｇ（ｉ，ｊ）のように変化する（ｉ＝１，ｎ，Ｎ）。図１１に示すように、共通電極線ＣＳ（ｊ）と走査信号線Ｇ（ｊ）との間には、走査信号線−画素電極間容量Ｃｇｄおよび画素電極−共通電極線間容量Ｃｃｓが介在することによる寄生容量が存在する。このため、共通電極線ＣＳ（ｊ）の電位は、各画素回路Ｐ（ｉ，ｊ）での走査信号の電圧波形Ｖｇ（ｉ，ｊ）の影響を受け、さらに共通電極線ＣＳ（ｊ）での信号伝搬特性の影響により、共通電極線ＣＳ（ｊ）の電位波形Ｖｃｓ（ｉ，ｊ）は、図１２−（Ｂ）に示すように、走査信号線Ｇ（ｊ）上の位置（これは本実施形態では共通電極線ＣＳ（ｊ）上の位置にも相当し、より一般的にはＴＦＴ基板１００上の位置である）に応じて変化する。

これらの電圧波形Ｖｇ（ｉ，ｊ）および電位波形Ｖｃｓ（ｉ，ｊ）の影響および各々のＴＦＴ特性（図１８−（Ａ）および１８−（Ｂ））の影響などを受けて、各ＴＦＴ１０２のゲート電圧がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる途中においてＴＦＴ１０２に流れる電流の波形Ｉｄ（ｉ，ｊ）が、図１２−（Ｃ）に示すように、走査信号線Ｇ（ｊ）または共通電極線ＣＳ（ｊ）上の位置に応じて変化する。これにより、各ＴＦＴ１０２のゲート電圧がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がるまでにＴＦＴ１０２を介して画素電極１０３に移動する電荷量ΔＱｄ（ｉ，ｊ）も走査信号線Ｇ（ｊ）上の位置に応じて異なる。したがって、従来のＴＦＴ基板１００のように各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間（ＴＦＴ１０２のゲート電極とドレイン電極の間）の寄生容量Ｃｇｄが等しい場合には、画素電極１０３への電荷移動量の違いにより、画素電極１０３の電位波形Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置に応じて図１２−（Ｄ）に示すように変化する。その結果、走査信号Ｖｇ（ｊ）がゲートオフ電圧Ｖｇｌへと立ち下がってから十分な時間が経過した後においても、上記基礎検討で示した式（５）に基づき、上記電荷量ΔＱｄ（ｉ，ｊ）の違いにより、各画素電極１０３の電位Ｖｄ（ｉ，ｊ）のレベルシフトΔＶｄ（ｉ，ｊ）は走査信号線Ｇ（ｊ）上の位置に応じて異なって、レベルシフトΔＶｄの分布に不均一性が生じることになる。すなわち、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置に応じて図１３−（Ａ）に示すように変化する。具体的には、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は入力端（走査信号線駆動回路３００）から離れるにしたがって増加し、中央部で最大（ピーク）となり、中央部から更に離れると終端に近づくにしたがって減少する。ただし、終端付近の画素電位Ｖｄ（Ｎ、ｊ）は、入力端付近の画素電位（１，ｊ）までは低下しない。これに応じて、画素電位Ｖｄのレベルシフトの絶対値｜ΔＶｄ｜は、入力端から離れるにしたがって減少し、中央部付近で最小となり、中央部から更に離れると終端に近づくにしたがって増加する。ただし、終端付近のレベルシフトの絶対値｜ΔＶｄ（Ｎ，ｊ）｜は、入力端付近のレベルシフトの絶対値｜ΔＶｄ（１，ｊ）｜までは大きくならない。

ここで、走査信号線Ｇ（ｊ）の中央部でレベルシフトの絶対値｜ΔＶｄ｜が最小（画素電位Ｖｄ（ｉ，ｊ）が最大）となるのは、走査信号線Ｇ（ｊ）に平行に共通電極線ＣＳ（ｊ）が形成されており、その共通電極線ＣＳ（ｊ）には両端から共通電極線駆動回路ＣＳによって共通電極電位Ｖｃｓが印加されることによるものである。すなわち、共通電極線ＣＳ（ｊ）の電位Ｖｃｓ（ｉ，ｊ）は、走査信号Ｖｇ（ｊ）の立ち下がりの影響を受けるが、この影響は、２つの共通電極線駆動回路ＣＳから電気的に遠くなるにしたがって大きくなる。本実施形態では、共通電極線ＣＳ（ｊ）の両端に２つの共通電極線駆動回路ＣＳがそれぞれ接続されているので（図９）、この影響は走査信号線Ｇ（ｊ）の中央部（これは共通電極線ＣＳ（ｊ）の中央部でもある）に近づくにしたがって大きくなる。したがって、共通電極線ＣＳ（ｊ）の電位は、図１２−（Ｂ）に示すように、走査信号Ｖｇ（ｊ）の立ち下がりに伴い走査信号線Ｇ（ｊ）の中央付近で過渡的に大きく変化し、これに応じて、中央付近の画素回路Ｐ（ｎ，ｊ）におけるＴＦＴ１０２のドレイン・ソース間電圧Ｖｄｓが過渡的に大きくなる。これにより、ＴＦＴについてのＶｇｓ−Ｉｄ特性のみならずＶｄｓ−Ｉｄ特性（図１８−（Ａ）および１８−（Ｂ）参照）にも基づき、走査信号線Ｇ（ｊ）の中央付近の画素回路Ｐ（ｎ，ｊ）におけるＴＦＴ１０２のドレイン電流Ｉｄ（ｎ，ｊ）が増大し、画素電極１０３へ移動する電荷量ΔＱｄが増大する。その結果、共通電極線ＣＳ（ｊ）の電位Ｖｃｓは、画素電位Ｖｄのレベルシフトの絶対値｜ΔＶｄ｜を中央付近で小さくするように影響する。よって、上記走査信号線Ｇ（ｊ）の電圧波形Ｖｇ（ｉ，ｊ）による影響とこのような共通電極線ＣＳ（ｊ）の電位波形Ｖｃｓ（ｉ，ｊ）による影響とが相俟って、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置に応じて図１３−（Ａ）に示すように変化し、図１３−（Ａ）に示す変化に応じた不均一性がレベルシフトΔＶｄに生じる。

本実施形態では、このような画素電位Ｖｄ（ｉ，ｊ）またはレベルシフトΔＶｄの不均一性に対応すべく、各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間（ＴＦＴ１０２のゲート電極とドレイン電極の間）の寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて図１３−（Ｂ）に示す如く変化するように、各画素回路Ｐ（ｉ，ｊ）が形成されている。すなわち、各画素回路Ｐ（ｉ，ｊ）において寄生容量Ｃｇｄまたはその補正量ΔＣｇｄが｜ΔＱｄ／Ｖｇｐｐ｜に略等しくなるように各画素回路Ｐ（ｉ，ｊ）が形成される。より正確には、（Ｖｇｐｐ・Ｃｇｄ＋ΔＱｄ）／Ｃｐｉｘが一定になるように寄生容量Ｃｇｄの値をシミュレーション等によって調整する。これは、寄生容量Ｃｇｄが、走査信号線Ｇ（ｊ）の入力端から離れるにしたがって増加し、中央部で最大（ピーク）となり、中央部から更に離れると終端に近づくにしたがって減少していくことを意味する。ただし、終端付近の寄生容量Ｃｇｄ（Ｎ、ｊ）は、入力端付近の寄生容量（１，ｊ）までは低下しない。これにより、走査信号線駆動回路３００から電気的に遠ざかるにしたがって、また、共通電極線駆動回路ＣＳから電気的に遠ざかるにしたがって、寄生容量Ｃｇｄが大きくなるように、各画素回路Ｐ（ｉ，ｊ）が形成されることになる。その結果、図１３−（Ｃ）に示すように、各画素回路Ｐ（ｉ，ｊ）における画素電極１０３の電位Ｖｄ（ｉ，ｊ）およびそのレベルシフトΔＶｄを走査信号線Ｇ（ｊ）上の位置（ＴＦＴ基板１００上の位置）によらず略同一の値とする、すなわちレベルシフトΔＶｄの分布を一様なものとすることができる。なお、上記寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて変化させるには、走査信号線Ｇ（ｊ）と画素電極１０３との重なり面積および／または走査信号線Ｇ（ｊ）とＴＦＴ１０２のドレイン電極との重なり面積を変化させればよい。具体的には、例えば特許文献４（日本の特開平１１−８４４２８号公報）に記載の方法を使用することができる。

上記のような本実施形態によれば、走査信号線Ｇ（ｊ）に平行に共通電極線ＣＳ（ｊ）が形成されたアクティブマトリクス基板としてのＴＦＴ基板１００において、各共通電極線ＣＳ（ｊ）の両端から共通電極電位Ｖｃｓが印加される場合に、画素電位ＶｄまたはレベルシフトΔＶｄの分布に対応して寄生容量Ｃｇｄが走査信号線Ｇ（ｊ）上の位置に応じて異なるように画素回路Ｐ（ｉ，ｊ）が形成されることで、レベルシフトΔＶｄの不均一性が解消または低減される。これにより、本実施形態に係るＴＦＴ基板を用いた液晶表示装置において、フリッカ等の抑制された高品位な画像を提供することができる。

＜３．第３の実施形態＞
次に、本発明の第３の実施形態に係るアクティブマトリクス基板であるＴＦＴ基板を用いた液晶表示装置について説明する。この液晶表示装置は、各画素回路の詳細構成（寄生容量Ｃｇｄの値など）を除き上記第２の実施形態と同様の構成のＴＦＴ基板１００、すなわち図９に示す構成のＴＦＴ基板１００を備えている。また、この液晶表示装置は、その全体構成も基本的には図９に示した通りであるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。ただし、この液晶表示装置における走査信号線駆動回路３００の構成は、第２の実施形態に係るＴＦＴ基板１００を備えた液晶表示装置における構成と異なる（詳細は後述）。

本実施形態における各画素回路Ｐ（ｉ，ｊ）も、第２の実施形態における画素回路Ｐ（ｉ，ｊ）と同様であって、図１０に示すような回路構成となっているので、同一の構成要素には同一の参照符号を付して説明を省略する。また、本実施形態における走査信号および共通電極信号の伝搬経路を示す等価回路図も第２の実施形態と同様であって、図１１に示すような構成となっている。

このような構成のＴＦＴ基板１００に対し、従来の走査信号線駆動回路を使用した場合には、走査信号線の信号伝搬遅延特性によって走査信号Ｖｇ（ｊ）の電圧波形は図１２−（Ａ）に示すようになる。これに対し、本液晶表示装置では、走査信号線駆動回路３００を特許文献３（日本の特開平１１−２８１９５７号公報）に記載の構成とすることにより、各画素回路Ｐ（ｉ，ｊ）における走査信号の電圧波形Ｖｇ（ｉ，ｊ）の立ち下がりを略一様の傾斜とすべく、走査信号線駆動回路３００から出力される走査信号Ｖｇ（ｊ）の立ち下がりが制御される。

図１４は、このような走査信号線駆動回路３００の構成を示すブロック図である。この走査信号線駆動回路３００は、図３に示した構成と同様、カスケード接続されたＭ個のフリップフロップＦ（１）、Ｆ（２）…Ｆ（ｊ）、…Ｆ（Ｍ）から成るシフトレジスタ部３ａと、各フリップフロップからの出力に応じて切り替わる選択スイッチ３ｂとによって構成されており、その動作も基本的には同様である。しかし、この走査信号線駆動回路３００では、図１４に示すように、出力段に、出力信号としての各走査信号Ｖｇ（ｊ）の立ち下がり傾斜を制御できるスルーレートコントロール回路（傾斜制御部）ＳＣが追加されている。このスルーレートコントロール回路ＳＣは、等価的には、走査信号線駆動回路３００の各出力のインピーダンスを制御する出力制御インピーダンス素子であり、各走査信号Ｖｇ（ｊ）のゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへの立ち下がり時のみに出力インピーダンスを増加させ、走査信号線駆動回路３００の出力波形自体をなまらせることで、各走査信号線Ｇ（ｊ）の上記信号伝搬遅延特性で波形なまりによる、ＴＦＴ基板１００内での立ち下がりスピードの違い（走査信号線Ｇ（ｊ）上の位置による立ち下がりスピードの相違）を相殺できるようになっている。

図１５−（Ａ）は、上記構成の走査信号線駆動回路３００から走査信号線Ｇ（ｊ）に印加される走査信号Ｖｇ（ｊ）の概略的な電圧波形を示し、図１５−（Ｂ）は、データ信号線駆動回路２００からデータ信号線Ｓ（ｉ）に印加される走査信号Ｖｓ（ｉ）の概略的な電圧波形を示し、図１５−（Ｃ）は、共通電極線駆動回路ＣＳおよび対向電極駆動回路ＣＯＭから共通電極線ＣＳ（ｊ）および対向電極Ｅｃにそれぞれ与えられる共通電極電位Ｖｃｓおよび対向電極電位Ｖｃｏｍの概略的な電圧波形を示している。そして、図１５−（Ｄ）は、本実施形態に係るＴＦＴ基板１００を構成する画素回路Ｐ（ｉ，ｊ）の画素電位Ｖｄ（ｉ，ｊ）の概略的な電圧波形を示している。

図１６−（Ａ）は、上記構成の走査信号線駆動回路３００から出力された走査信号Ｖｇ（ｊ）の立ち下がり時の各画素回路Ｐ（ｉ，ｊ）における詳細な電圧波形（すなわち走査信号線Ｇ（ｊ）上の各位置における電圧波形）Ｖｇ（ｉ，ｊ）を示しており、図１６−（Ｂ）は、共通電極線ＣＳ（ｊ）のうち上記画素回路Ｐ（ｉ，ｊ）の画素電極１０３と重なる部分の詳細な電位波形（より詳しくは、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際の電位波形）Ｖｃｓ（ｉ，ｊ）を示しており、図１６−（Ｃ）は、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際に上記画素回路Ｐ（ｉ，ｊ）のＴＦＴ１０２を流れる電流の詳細な波形を示しており、図１６−（Ｄ）は、走査信号Ｖｇ（ｊ）がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる際における上記画素回路Ｐ（ｉ，ｊ）の画素電極１０３の詳細な電位波形Ｖｄ（ｉ，ｊ）を示している。

図１０および図１１に示すように、共通電極線ＣＳ（ｊ）と走査信号線Ｇ（ｊ）との間には、走査信号線−画素電極間容量Ｃｇｄおよび画素電極−共通電極線間容量Ｃｃｓが介在することにより寄生容量が存在している。このため、共通電極線ＣＳ（ｊ）の電位は、各画素回路Ｐ（ｉ，ｊ）での走査信号の電圧波形Ｖｇ（ｉ，ｊ）の影響を受け、さらに共通電極線ＣＳ（ｊ）での信号伝搬特性の影響により、共通電極線ＣＳ（ｊ）の電位波形Ｖｃｓ（ｉ，ｊ）は、図１６−（Ｂ）に示すように、走査信号線Ｇ（ｊ）上の位置に応じて変化する。

上記のような電圧波形Ｖｇ（ｉ，ｊ）および電位波形Ｖｃｓ（ｉ，ｊ）の影響および各々のＴＦＴ特性（図１８−（Ａ）および１８−（Ｂ））の影響などを受けて、各ＴＦＴ１０２のゲート電圧がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がる途中においてＴＦＴ１０２に流れる電流の波形Ｉｄ（ｉ，ｊ）が、走査信号線Ｇ（ｊ）上の位置に応じて図１６−（Ｃ）に示すように変化する。これにより、各ＴＦＴ１０２のゲート電圧がゲートオン電圧Ｖｇｈからゲートオフ電圧Ｖｇｌへと立ち下がるまでにＴＦＴ１０２を介して画素電極１０３に移動する電荷量ΔＱｄ（ｉ，ｊ）も走査信号線Ｇ（ｊ）上の位置に応じて異なる。したがって、従来のＴＦＴ基板１００のように各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間（ＴＦＴ１０２のゲート電極とドレイン電極の間）の寄生容量Ｃｇｄが等しい場合には、画素電極１０３への電荷移動量の違いにより、画素電極１０３の電位波形Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置に応じて図１６−（Ｄ）に示すように変化する。その結果、走査信号Ｖｇ（ｊ）がゲートオフ電圧Ｖｇｌへと立ち下がってから十分な時間が経過した後においても、上記基礎検討で示した式（５）に基づき、上記電荷量ΔＱｄ（ｉ，ｊ）の違いにより、各画素電極１０３の電位Ｖｄ（ｉ，ｊ）のレベルシフトΔＶｄ（ｉ，ｊ）は走査信号線Ｇ（ｊ）上の位置に応じて異なって、レベルシフトΔＶｄの分布に不均一性が生じる。すなわち、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は、走査信号線Ｇ（ｊ）上の位置に応じて図１７−（Ａ）に示すように変化する。具体的には、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は、入力端（走査信号線駆動回路３００）から離れるにしたがって増加し、中央部で最大（ピーク）となり、中央部から更に離れると終端に近づくにしたがって減少し、終端付近では入力端付近の画素電位Ｖｄ（１，ｊ）と同程度となる。これに応じて、画素電位Ｖｄのレベルシフトの絶対値｜ΔＶｄ｜は、入力端から離れるにしたがって減少し、中央部付近で最小となり、中央部から更に離れると終端に近づくにしたがって増加し、終端付近では入力端付近の｜ΔＶｄ｜と同程度となる。

このように本実施形態では、終端付近の画素電位Ｖｄ（Ｎ、ｊ）は、入力端付近の画素電位Ｖｄ（１，ｊ）と同程度となり、この点で、終端付近の画素電位Ｖｄ（Ｎ、ｊ）が入力端付近の画素電位Ｖｄ（１，ｊ）までは低下しない第２の実施形態とは相違する（図１３−（Ａ）参照）。これは、本実施形態では、走査信号線駆動回路３００から出力される走査信号Ｖｇ（ｊ）の立ち下がりが制御されることによって走査信号線Ｇ（ｊ）上の各位置における電圧波形Ｖｇ（ｉ，ｊ）の立ち下がり傾斜が略同一となり（図１６−（Ａ））、それによって走査信号線Ｇ（ｊ）の電圧波形Ｖｇ（ｉ，ｊ）によるレベルシフトΔＶｄの不均一化への影響が解消または低減され、主として共通電極線ＣＳ（ｊ）の電位波形Ｖｃｓ（ｉ，ｊ）の影響によって（およびＴＦＴ特性に基づき）レベルシフトΔＶｄの不均一化が生じるからである。なお、共通電極線ＣＳ（ｊ）の電位は、その両端にそれぞれ接続された２つの共通電極線駆動回路ＣＳから電気的に最も遠い位置である中央部（これは走査信号線Ｇ（ｊ）の中央部に相当する）で最も大きく変化する、すなわち電位波形Ｖｃｓ（ｉ，ｊ）の波高値が最大となる。

本実施形態では、このような画素電位Ｖｄ（ｉ，ｊ）またはレベルシフトΔＶｄの不均一性（図１７−（Ａ））に対応すべく、各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間（ＴＦＴ１０２のゲート電極とドレイン電極の間）の寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて図１７−（Ｂ）に示す如く変化するように、各画素回路Ｐ（ｉ，ｊ）が形成されている。すなわち、各画素回路Ｐ（ｉ，ｊ）において寄生容量Ｃｇｄまたはその補正量ΔＣｇｄが｜ΔＱｄ／Ｖｇｐｐ｜に略等しくなるように各画素回路Ｐ（ｉ，ｊ）が形成される。より正確には、（Ｖｇｐｐ・Ｃｇｄ＋ΔＱｄ）／Ｃｐｉｘが一定になるように寄生容量Ｃｇｄの値をシミュレーション等によって調整する。これは、寄生容量Ｃｇｄが、走査信号線Ｇ（ｊ）の入力端から離れるにしたがって増加し、中央部で最大（ピーク）となり、中央部から更に離れると終端に近づくにしたがって減少し、終端付近で入力端付近の値と同程度になることを意味する。これにより、共通電極線駆動回路ＣＳから電気的に遠ざかるにしたがって寄生容量Ｃｇｄが大きくなるように、各画素回路Ｐ（ｉ，ｊ）が形成されることになる。その結果、図１７−（Ｃ）に示すように、各画素回路Ｐ（ｉ，ｊ）における画素電極１０３の電位Ｖｄ（ｉ，ｊ）およびそのレベルシフトΔＶｄを走査信号線Ｇ（ｊ）上の位置（ＴＦＴ基板１００上の位置）によらず略同一の値とする、すなわちレベルシフトΔＶｄの分布を一様なものとすることができる。なお、上記寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて変化させるには、走査信号線Ｇ（ｊ）と画素電極１０３との重なり面積および／または走査信号線Ｇ（ｊ）とＴＦＴ１０２のドレイン電極との重なり面積を変化させればよい。具体的には、例えば特許文献４（日本の特開平１１−８４４２８号公報）に記載の方法を使用することができる。

上記のような本実施形態によれば、走査信号線Ｇ（ｊ）に平行に共通電極線ＣＳ（ｊ）が形成されたアクティブマトリクス基板としてのＴＦＴ基板１００において、各共通電極線ＣＳ（ｊ）の両端から共通電極電位Ｖｃｓが印加され、かつ、各走査信号線Ｇ（ｊ）の各位置において電圧波形Ｖｇ（ｉ，ｊ）の立ち下がり傾斜が略同一となるように走査信号線駆動回路３００からの走査信号Ｖｇ（ｊ）の立ち下がり傾斜が制御される場合に、画素電位ＶｄまたはレベルシフトΔＶｄの分布に対応して寄生容量Ｃｇｄが走査信号線Ｇ（ｊ）上の位置に応じて異なるように画素回路Ｐ（ｉ，ｊ）が形成されることで、レベルシフトΔＶｄの不均一性が解消または低減される。これにより、本実施形態に係るＴＦＴ基板を用いた液晶表示装置において、フリッカ等の抑制された高品位な画像を提供することができる。

上記のように、走査信号線駆動回路３００から出力される走査信号Ｖｇ（ｊ）の立ち下がりが制御されることによって走査信号線Ｇ（ｊ）上の各位置における電圧波形Ｖｇ（ｉ，ｊ）の立ち下がり傾斜が略同一になると（図１６−（Ａ））、走査信号線Ｇ（ｊ）の電圧波形Ｖｇ（ｉ，ｊ）によるレベルシフトΔＶｄの不均一化への影響が解消または低減され、画素電極１０３の電位Ｖｄ（ｉ，ｊ）は走査信号線Ｇ（ｊ）上の位置に応じて図１７−（Ａ）に示すように変化する。これに対し本実施形態では、各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間の寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて図１７−（Ｂ）に示す如く変化するように、各画素回路Ｐ（ｉ，ｊ）を形成することで、図１７−（Ｃ）に示すように、各画素回路Ｐ（ｉ，ｊ）における画素電極１０３の電位Ｖｄ（ｉ，ｊ）およびそのレベルシフトΔＶｄを走査信号線Ｇ（ｊ）上の位置によらず略同一の値としている。しかし、上記のような走査信号Ｖｇ（ｊ）の立ち下がりの制御によって得られる立ち下がり傾斜によっては、走査信号線Ｇ（ｊ）の各位置での画素電極１０３の電位Ｖｄ（ｉ，ｊ）が、図１３−（Ａ）に示す値と図１７−（Ａ）に示す値との間の値となることがある。そのような場合には、各画素回路Ｐ（ｉ，ｊ）での走査信号線−画素電極間の寄生容量Ｃｇｄを走査信号線Ｇ（ｊ）上の位置に応じて図１３−（Ｂ）に示す変化と図１７−（Ｂ）に示す変化との間の中間的な変化をするように、各画素回路Ｐ（ｉ，ｊ）を形成することで、図１３−（Ｃ）または図１７−（Ｃ）に示す如く、各画素回路Ｐ（ｉ，ｊ）における画素電極１０３の電位Ｖｄ（ｉ，ｊ）およびそのレベルシフトΔＶｄを走査信号線Ｇ（ｊ）上の位置によらず略同一の値とすることができる。

＜４．変形例＞
上記各実施形態では、画素電位ＶｄまたはレベルシフトΔＶｄの分布に対応して寄生容量Ｃｇｄが走査信号線Ｇ（ｊ）上の位置（より一般的にはＴＦＴ基板１００の位置）に応じて異なるように画素回路Ｐ（ｉ，ｊ）を形成することで、レベルシフトΔＶｄの不均一性が解消または低減される。しかし、本発明はこのように寄生容量Ｃｇｄを位置に応じて変化させるという構成に限定されるものではなく、これに代えてまたはこれと共に、画素電位ＶｄまたはレベルシフトΔＶｄの分布に対応してＴＦＴ特性が走査信号線Ｇ（ｊ）上の位置（ＴＦＴ基板１００上の位置）に応じて異なるように画素回路Ｐ（ｉ，ｊ）を形成することで、レベルシフトΔＶｄの不均一性を解消または低減するようにしてもよい。この場合、レベルシフトΔＶｄの分布に対応してＴＦＴ特性が異なるようにするには、例えば、ＴＦＴ１０２のチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが走査信号線Ｇ（ｊ）上の位置（ＴＦＴ基板１００上の位置）に応じて変化するように各画素回路Ｐ（ｉ，ｊ）を形成すればよい。具体的には、各実施形態において、走査信号線Ｇ（ｊ）上の位置に応じて寄生容量Ｃｇｄを変化させる仕方と同様に上記比Ｌ／Ｗが変化するように各画素回路Ｐ（ｉ，ｊ）もしくは各ＴＦＴ１０２を形成すればよい（図７−（Ｂ）、図１３−（Ｂ）、図１７−（Ｂ）参照）。すなわち、走査信号線駆動回路３００から電気的に遠ざかるにしたがって、また、共通電極線駆動回路ＣＳから電気的に遠ざかるにしたがって、ＴＦＴ１０２における上記比Ｌ／Ｗが大きくなるように各画素回路Ｐ（ｉ，ｊ）もしくは各ＴＦＴ１０２を形成すればよい。なお、チャネル長Ｌとチャネル幅Ｗのうち、いずれか一方を変化させてもよいし、両方を組み合わせて変化させた構成としてもよい。このとき、ソース電極、ドレイン電極の周囲長、ソース電極と半導体層との接触面積、ドレイン電極と半導体層の接触面積も、自由な組み合わせにより変化させてもよい。

さらに、レベルシフトΔＶｄの不均一性が解消または低減されるように各画素回路Ｐ（ｉ，ｊ）の構成要素の電気的特性値を走査信号線Ｇ（ｊ）上の位置に応じて変化させるような構成であれば、上記以外の構成であってもよい。例えば、各画素回路Ｐ（ｉ，ｊ）における画素容量Ｃｐｉｘを構成する静電容量のうち上記寄生容量Ｃｇｄ以外の少なくとも１つの静電容量を走査信号線Ｇ（ｊ）上の位置に応じて変化させるようにしてもよく、この場合、例えば、各画素回路Ｐ（ｉ，ｊ）における共通電極容量（補助容量）Ｃｃｓを走査信号線Ｇ（ｊ）上の位置に応じて変えるという構成を採用することができる。この構成の場合、共通電極線駆動回路ＣＳ（共通電極線ＣＳ（ｊ）に共通電極電位Ｖｃｓの印加される位置）から電気的に遠ざかるにしたがって共通電極容量（補助容量）Ｃｃｓを小さくすればよい。また、基礎検討で得られた式（５）の示す値がＴＦＴ基板内の画素回路の間で略等しくなるようにするのは（レベルシフトΔＶｄの不均一の解消または低減は）、上記各実施形態のように、各画素回路におけるＴＦＴの特性または各種静電容量（画素電極と他の電極とによって形成される各種静電容量）等のパラメータのいずれかを設定することにより行ってもよいが、それらのパラメータの設定の組み合わせによって行ってもよい。なお、画素電極とはＴＦＴおよび絶縁膜によって各信号線と隔離されて画素電極１０３と接続された全ての電極を表すと考えることができるので、上記寄生容量Ｃｇｄ（ＴＦＴのゲート電極とドレイン電極との間の静電容量）を各画素回路毎に設定することによりレベルシフトΔＶｄの不均一を解消または低減する構成を実現する場合には、これらの画素電極の内、一箇所または複数箇所のＣｇｄを組み合わせて変化させてもよいし、一部のＣｇｄの有無により上記構成としてもよい。これら画素電極とは、Ａｌ（アルミニウム）等の低抵抗メタルでなく、半導体層等の高抵抗膜を含んでいてもよい。

上記の各実施形態では、レベルシフトΔＶｄの不均一性を解消または低減すべく、画素電位ＶｄまたはレベルシフトΔＶｄの分布に応じて寄生容量ＣｇｄやＴＦＴのＬ／Ｗ等が滑らかに変化するように各画素回路Ｐ（ｉ，ｊ）が形成されているが（図７−（Ｂ）、図１３−（Ｂ）、図１７−（Ｂ）参照）、これに限定されるものではなく、寄生容量ＣｇｄやＴＦＴのＬ／Ｗ等の変化は、レベルシフトΔＶｄの分布に応じたものであれば、階段状、折れ線状、入れ子状、モザイク状のいずれかであってもよく、また、それらの組み合わせによるものであってもよい。ただし、液晶表示装置の表示品位の向上の観点からは、寄生容量ＣｇｄやＴＦＴのＬ／Ｗ等の変化を滑らかなものとするのが好ましい。

上記第２および第３の実施形態では、共通電極線は、走査信号線と平行に延在するように配置されているが、画素電極との間に所定の静電容量（共通電極容量または補助容量に相当）が形成されるような配置であればよい。また、共通電極線は、複数の走査信号線にまたがっていてもよいし、複数のデータ信号線にまたがっていてもよいし、１つの画素回路もしくは画素電極に対して複数本配置してもよいし、面形状をしていてもよい。このように上記第２および第３の実施形態と異なる構成で共通電極線が形成されている場合であっても、共通電極線駆動回路から電気的に遠ざかるにしたがって寄生容量（ＴＦＴにおけるゲート電極とドレイン電極との間の静電容量）Ｃｇｄまたはチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが大きくなるように各画素回路を形成する等により、画素電位のレベルシフトの不均一性を解消または低減することで、上記第２および第３の実施形態と同様の効果を得ることができる。なお、特許文献２（日本の特開２００１−３３７５８号公報）に記載のように共通電極線が複数系統に分離されていてもよいし、また、例えばライン反転駆動方式が採用されている場合のように、共通電極線の電位が一定でなく変動する構成であってもよい。

上記の各実施形態では、対向電極における信号伝搬遅延の影響が充分に小さく無視できるものとされているが、対向電極の抵抗値および／または形状によっては、対向電極での信号伝搬遅延の影響を無視できない場合も考えられる。しかし、そのような場合においても、上記の第２および第３の実施形態における共通電極線の信号伝搬遅延特性の影響に対する対応と同様に、寄生容量ＣｇｄやＴＦＴのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗ等を位置に応じて変化させることで、画素電位のレベルシフトの不均一性を解消または低減することができる。

上記の各実施形態では、液晶を挟持する１対の基板のうちＴＦＴ基板と異なる基板である対向基板に対向電極が設けられており、基板に垂直な縦方向電界により液晶が駆動されるが、対向電極が画素電極と同一の基板に形成される場合（対向電極がＴＦＴ基板に形成される場合）や、共通電極が対向電極の役割をも果たすように構成される場合等のように、基板に平行な横方向電界により液晶が駆動される場合においても、画素電位のレベルシフトを解消または低減するための手段として本発明の適用が可能である。

上記の各実施形態については、液晶表示装置において使用されるアクティブマトリクス基板としてのＴＦＴ基板を例に挙げて説明されているが、上記の画素電極と他の電極とによって形成される画素容量と同様の電圧保持機能を有する静電容量と薄膜トランジスタとを含む画素回路がマトリクス状に配置されるとともに走査信号線およびデータ信号線等が上記のように格子状に配置されたアクティブマトリクス基板であれば、液晶表示装置以外の表示装置、例えば有機ＥＬ（Electroluminescenece）表示装置で使用されるアクティブマトリクス基板にも、上記画素容量に相当する容量における保持電圧のレベルシフトを解消または低減するための手段として本発明の適用が可能である。この場合、画素値に相当する電圧を保持するための上記静電容量を有するキャパシタが、画素回路におけるＴＦＴのドレイン電極に接続された電圧保持用電極（上記画素電極に対応）と上記の共通電極線に相当する電源ラインまたは接地ラインの電極とによって構成される。ただし、有機ＥＬ表示装置の駆動方式によっては、当該ＴＦＴのソース電極とデータ信号線との間にスイッチ素子としてのＴＦＴが更に介在する構成が採用される場合もあり、また、当該ＴＦＴのソース電極とデータ信号線との間にスイッチ素子としてのＴＦＴと容量素子（キャパシタ）が直列に接続された状態で更に介在する構成が採用される場合もある。

有機ＥＬ表示装置の画素回路として、例えば図２０に示すような構成の回路が使用される（日本の特開２００１−１４７６５９号公報参照）。この画素回路では、走査線ｓｃａｎＡおよびｓｃａｎＢが選択されているときに、ＴＦＴ３およびＴＦＴ４がオン状態となり、電流源ＣＳの電流がＴＦＴ１に流れ、ＴＦＴ１に流れる当該電流に対応するゲート・ソース間電圧が保持キャパシタＣに充電される。その後、走査線ｓｃａｎＢが非選択状態となると、ＴＦＴ４がオフ状態となり、保持キャパシタＣに充電された電圧は保持される。駆動用ＴＦＴ２には、保持キャパシタＣの充電電圧に応じた電流が駆動用ＴＦＴ２に流れ、その電流によって発光素子ＯＬＥＤが発光する。この動作においてＴＦＴ４がオン状態からオフ状態へと変化するときに、当該ＴＦＴ４の寄生容量Ｃｐａに起因して、上記実施形態と同様、レベルシフトが生じる。このレベルシフトが画素回路によって異なると、発光輝度がばらついて表示品質の低下を招く。このような画素回路において、符号“Ａ”で示す部分は、電圧保持用キャパシタＣを構成する電圧保持用電極に相当し、データ線ｄａｔａは、スイッチ素子としてのＴＦＴ３およびＴＦＴ４を介してその電圧保持用電極（Ａ）に接続されている。そしてＴＦＴ４は走査線ｓｃａｎＢによってオン／オフされ、当該ＴＦＴ４における寄生容量Ｃｐａは、第１および第２の実施形態における画素回路内のＴＦＴ１０２の寄生容量Ｃｇｄに相当する。したがって、図２０に示した構成の画素回路を有する有機ＥＬ表示装置におけるアクティブマトリクス基板にも、上記レベルシフトの基板内での均一化を図るべく本発明を適用することが可能である。

また、有機ＥＬ表示装置の画素回路として、例えば図２１に示すような構成の回路が使用されることもある（日本の特開２００２−１５６９２３号公報参照）。この画素回路では、走査線２５（ｓｃａｎ）が選択されているときに、ＴＦＴ２４がオン状態となり、データ線２６（ｄａｔａ）におけるデータ電圧が保持容量２３（Ｃｓ）に保持される。その後に走査線２５が非選択状態となると、ＴＦＴ２４がオフ状態となり、保持容量２３に保持されたデータ電圧は維持され、その電圧に応じた電流が駆動用ＴＦＴ２２に流れ、その電流によって有機ＥＬ素子２１が発光する。ただし、ＴＦＴ２４がオン状態からオフ状態へと変化するときに、当該ＴＦＴ２４の寄生容量Ｃｇｓ２に起因して、上記実施形態と同様、レベルシフトが生じる。このレベルシフトが画素回路によって異なると、発光輝度がばらついて表示品質の低下を招く。このような画素回路において、符号“Ａ”で示す部分は、保持容量２３を構成する電圧保持用電極に相当し、データ線２６は、ＴＦＴ２４を介してその電圧保持用電極（Ａ）に接続されている。そしてＴＦＴ２４は走査線２５によってオン／オフされ、当該ＴＦＴ２４の寄生容量Ｃｇｓ２は、第１および第２の実施形態における画素回路内のＴＦＴ１０２の寄生容量Ｃｇｄに相当する。したがって、図２１に示した構成の画素回路を有する有機ＥＬ表示装置におけるアクティブマトリクス基板にも、上記レベルシフトの基板内での均一化を図るべく本発明を適用することが可能である。

上記の各実施形態のように液晶表示装置で使用されるアクティブマトリクス基板は交流駆動されるが、例えば有機ＥＬ表示装置で使用されるアクティブマトリクス基板のように直流駆動される場合であっても、本発明は適用可能である。

なお、上記の各実施形態では、アクティブマトリクス基板としてのＴＦＴ基板１００を駆動するための駆動回路（データ信号線駆動回路２００や走査信号線駆動回路３００等）については、ＴＦＴ基板１００とは別個に作製されたものが使用されるが、ＴＦＴ基板１００上に駆動回路が形成されていてもよい（ドライバモノリシック方式のアクティブマトリクス基板であってもよい）。また、上記実施形態における各画素回路における画素容量Ｃｐｉｘについては、Ｃｐｉｘ＝Ｃｇｄ＋Ｃｃｓ＋Ｃｌｃと表されているが、更にその他の寄生容量が存在し無視できない場合には、それらの寄生容量を含めて画素容量Ｃｐｉｘを考えればよい。さらに、本発明に係るアクティブマトリクス基板において共通電極線が形成されている場合には、共通電極線の電位Ｖｃｓと対向電極の電位Ｖｃｏｍとは必ずしも同一の電位でなくてもよい。さらにまた、上記第２および第３の実施形態では、共通電極線が走査信号線とは別個に形成されているが、各画素回路についての共通電極線が隣接画素回路についての走査信号線を兼ねるように構成されていてもよい。

本発明は、表示装置やセンサ等で使用されるアクティブマトリクス基板またはその駆動回路に適用されるものであって、特に、液晶表示装置やＥＬ表示装置におけるアクティブマトリクス基板に適している。

１００ …ＴＦＴ基板（アクティブマトリクス基板）
１０１ …対向基板
１０２ …薄膜トランジスタ（ＴＦＴ）
１０３ …画素電極（電圧保持用電極）
２００ …データ信号線駆動回路
３００ …走査信号線駆動回路
ＣＳ …共通電極線駆動回路
Ｅｃ …対向電極
Ｐ（ｉ，ｊ） …画素回路（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）
ＣＳ（ｊ） …共通電極線（ｊ＝１〜Ｍ）
Ｇ（ｊ） …走査信号線（ｊ＝１〜Ｍ）
Ｓ（ｉ） …データ信号線（ｉ＝１〜Ｎ）
ＶＤ１ …入力端子
ＶＤ２ …入力端子
３ａ …シフトレジスタ部
３ｂ …選択スイッチ（スイッチ部）
ＧＣＫ …クロック信号
ＧＳＰ …データ信号（スタートパルス信号）
ＳＣ …スルーレートコントロール回路（傾斜制御部）
Ｃｇｄ …走査信号線−画素電極間容量
Ｃｃｓ …共通電極−画素電極間容量（補助容量）
Ｃｌｃ …対向電極−画素電極間容量（液晶容量）
Ｃｐｉｘ …画素容量（電圧保持容量）
Ｉｄ（ｉ，ｊ） …ＴＦＴを流れる電流の波形（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）
Ｖｃｓ …共通電極電位
Ｖｃｓ（ｉ，ｊ） …共通電極電位の波形（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）
Ｖｃｏｍ …対向電極電位
Ｖｄ（ｉ，ｊ） …画素電位（画素電極の電位）（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）
Ｖｄｐ …画素電位（正電圧印加時）
Ｖｄｎ …画素電位（負電圧印加時）
Ｖｇ（ｊ） …走査信号（ｊ＝１〜Ｍ）
Ｖｇ（ｉ，ｊ） …走査信号の電圧波形（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）
Ｖｇｌ …ゲートオフ電圧
Ｖｇｈ …ゲートオン電圧
Ｖｔｈ …ＴＦＴの閾値電圧
Ｖｓ（ｉ） …データ信号（ｉ＝１〜Ｎ）
Ｖｓｐ …データ信号電圧（正電圧印加時）
Ｖｓｎ …データ信号電圧（負電圧印加時）
ΔＶｄ（ｉ，ｊ） …画素電位のレベルシフト（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）
ΔＶｄｐ（ｉ，ｊ）…画素電位のレベルシフト（正電圧印加時）（i=1〜N、j=1〜M）
ΔＶｄｎ（ｉ，ｊ）…画素電位のレベルシフト（負電圧印加時）（i=1〜N、j=1〜M）
ΔＱｄ（ｉ，ｊ） …走査信号の立ち下がりの開始から完了までにおける移動電荷量
（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）

Claims (13)

1. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるゲート電極とドレイン電極との間の静電容量Ｃｇｄが大きくなるように形成されていることを特徴とする、アクティブマトリクス基板。
2. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
   当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
   第２の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄが第１および第３の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄのいずれよりも大きくなるように形成されていることを特徴とする、アクティブマトリクス基板。
3. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって、対応する前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積が大きくなるように、形成されていることを特徴とする、アクティブマトリクス基板。
4. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
   当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
   第２の画素回路における、対応する前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積が、
   第１の画素回路における、対応する前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積よりも大きく、かつ、
   第３の画素回路における対応する、前記交差点を通過する走査信号線を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重なり面積よりも大きくなるように、形成されていることを特徴とする、アクティブマトリクス基板。
5. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが大きくなるように形成されていることを特徴とする、アクティブマトリクス基板。
6. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
   当該電界効果トランジスタのドレイン電極に接続された前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
   第２の画素回路における前記電界効果トランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが第１および第３の画素回路における前記電界効果トランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗのいずれよりも大きくなるように形成されていることを特徴とする、アクティブマトリクス基板。
7. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から電気的に遠ざかるにしたがって、前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量が小さくなるように、形成されていることを特徴とする、アクティブマトリクス基板。
8. 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
   当該複数のデータ信号線と交差する複数の走査信号線と、
   当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
   各画素回路において所定の静電容量が形成されるように配置された共通電極線とを備え、
   各画素回路は、
   対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定のスイッチ素子および／または容量素子を介して接続されるとともに対応する前記交差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、
   当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定の静電容量が形成される電圧保持用電極とを含み、
   前記複数の画素回路を構成する第１、第２および第３の画素回路であって、第１の画素回路が第２の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極線の中央部から遠くなるとともに、第３の画素回路が第２の画素回路よりも前記共通電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第１、第２および第３の画素回路は、
   第２の画素回路における前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当該第２の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量が、第１の画素回路における前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当該第１の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量よりも小さく、かつ、第３の画素回路における前記電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当該第３の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量Ｃｇｄ以外の静電容量よりも小さくなるように、形成されていることを特徴とする、アクティブマトリクス基板。
9. 請求項１から８までのいずれか１項に記載のアクティブマトリクス基板の駆動回路であって、
   前記複数の走査信号線に所定の複数の走査信号をそれぞれ印加することにより前記複数の走査信号線を選択的に駆動する走査信号線駆動回路を含み、
   前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定のオン電圧から前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする駆動回路。
10. 前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づいて、前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御することを特徴とする、請求項９に記載の駆動回路。
11. 請求項１から８までのいずれか１項に記載のアクティブマトリクス基板と、
    前記アクティブマトリクス基板を駆動するための駆動回路とを備えたことを特徴とする表示装置。
12. 前記駆動回路は、前記複数の走査信号線に所定の複数の走査信号をそれぞれ印加することにより前記複数の走査信号線を選択的に駆動する走査信号線駆動回路を含み、
    前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定のオン電圧から前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする、請求項１１に記載の表示装置。
13. 前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づいて、前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御することを特徴とする、請求項１２に記載の表示装置。

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