[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102332646B1 - 마이크로 디스플레이 디바이스 및 디스플레이 집적회로 - Google Patents

마이크로 디스플레이 디바이스 및 디스플레이 집적회로 Download PDF

Info

Publication number
KR102332646B1
KR102332646B1 KR1020170056187A KR20170056187A KR102332646B1 KR 102332646 B1 KR102332646 B1 KR 102332646B1 KR 1020170056187 A KR1020170056187 A KR 1020170056187A KR 20170056187 A KR20170056187 A KR 20170056187A KR 102332646 B1 KR102332646 B1 KR 102332646B1
Authority
KR
South Korea
Prior art keywords
transistor
pixel array
region
circuit
silicon substrate
Prior art date
Application number
KR1020170056187A
Other languages
English (en)
Other versions
KR20180122124A (ko
Inventor
유언상
김호진
김경민
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170056187A priority Critical patent/KR102332646B1/ko
Priority to US15/966,260 priority patent/US10622429B2/en
Priority to CN201810409702.3A priority patent/CN108807375B/zh
Publication of KR20180122124A publication Critical patent/KR20180122124A/ko
Application granted granted Critical
Publication of KR102332646B1 publication Critical patent/KR102332646B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H01L27/088—
    • H01L27/1233—
    • H01L27/3244—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/425—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different crystal properties in different TFTs or within an individual TFT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/427—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different thicknesses of the semiconductor bodies in different TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

본 실시예들은 마이크로 디스플레이 디바이스 및 디스플레이 집적회로에 관한 것으로서, 더욱 상세하게는, 실리콘 기판과, 실리콘 기판의 픽셀 어레이 구역 상에 배열된 다수의 서브픽셀들을 포함하는 픽셀 어레이와, 픽셀 어레이 구역의 주변에 위치하는 실리콘 기판의 회로 구역 상에 배치된 구동 회로들을 포함하고, 픽셀 어레이 구역 상의 트랜지스터와 회로 구역 상의 트랜지스터는 서로 다른 전류-전압 전달 특성을 가짐으로써, 우수한 구동 성능과 우수한 디스플레이 성능을 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로에 관한 것이다.

Description

마이크로 디스플레이 디바이스 및 디스플레이 집적회로{MICRO DISPLAY DEVICE AND DISPLAY INTEGRATED CIRCUIT}
본 실시예들은 마이크로 디스플레이 디바이스 및 디스플레이 집적회로에 관한 것이다.
디스플레이 디바이스는 다수의 서브픽셀들이 배열된 디스플레이 패널과, 이를 구동하기 위한 소스 구동 회로, 게이트 구동 회로 등의 각종 구동 회로들을 포함한다.
종래의 디스플레이 디바이스에서, 디스플레이 패널은 유리 기판 상에 트랜지스터들, 각종 전극 및 각종 신호 배선들 등이 형성되고, 집적회로로 구현될 수 있는 구동 회로들은 인쇄회로에 실장 되고, 인쇄회로를 통해 디스플레이 패널과 전기적으로 연결된다.
이러한 기존 구조는, 대형 디스플레이 디바이스에는 적합하지만, 소형 디스플레이 디바이스에는 적합하지 않다.
따라서, 요즈음, 가상 현실 디바이스, 증강 현실 디바이스 등과 같이, 소형 디스플레이 디바이스를 필요로 하는 많은 다양한 전자 기기들이 생겨나고 있다.
하지만, 현재로서, 가상 현실 디바이스, 증강 현실 디바이스 등의 전자 기기들에 적용되기에 적합한 구조나 우수한 디스플레이 성능을 갖는 소형 디스플레이 디바이스가 개발되지 못하는 실정이다.
이러한 배경에서, 본 실시예들은 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공한다.
본 실시예들은 우수한 구동 성능과 우수한 디스플레이 성능을 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공한다.
본 실시예들은 실리콘 기판 상에 픽셀 어레이 및 구동 회로들이 모두 형성된 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공한다.
본 실시예들은 멀티-트랜지스터 특성을 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공한다.
본 실시예들은 멀티-트랜지스터 구조를 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공한다.
본 실시예들은, 실리콘 기판과, 실리콘 기판의 픽셀 어레이 구역 상에 배열된 다수의 서브픽셀들을 포함하는 픽셀 어레이와, 실리콘 기판의 회로 구역 상에 배치된 구동 회로들을 포함하는 마이크로 디스플레이 디바이스를 제공할 수 있다.
이러한 마이크로 디스플레이 디바이스에서, 회로 구역은 픽셀 어레이 구역의 주변에 위치할 수 있다.
또한, 픽셀 어레이 구역 상의 트랜지스터와 회로 구역 상의 트랜지스터는 서로 다른 전류-전압 전달 특성 (트랜지스터 특성)을 가질 수 있다.
회로 구역 상의 트랜지스터의 전류-전압 전달 특성은, 트랜지스터의 소스 노드와 드레인 노드 사이에 전달되는 전류의 특성 (제어 특성)을 나타낸 것으로서, 전압 변화에 따른 전류 변화를 나타내는 제1 전류-전압 전달 그래프로 정의되고, 픽셀 어레이 구역 상의 트랜지스터의 전류-전압 전달 특성은 전압 변화에 따른 전류 변화를 나타내는 제2 전류-전압 전달 그래프로 정의될 수 있다.
제2 전류-전압 전달 그래프에서 전류 변화 구간의 기울기는 제1 전류-전압 전달 그래프에서 전류 변화 구간의 기울기보다 작을 수 있다.
또한, 마이크로 디스플레이 디바이스에서, 픽셀 어레이 구역 상의 트랜지스터의 전류-전압 전달 특성과, 회로 구역 상의 트랜지스터의 전류-전압 전달 특성은 서로 다를 수 있다.
마이크로 디스플레이 디바이스에서, 픽셀 어레이 구역 상의 트랜지스터와 회로 구역 상의 트랜지스터는 서로 다른 종류의 트랜지스터일 수 있다.
또는, 마이크로 디스플레이 디바이스에서, 픽셀 어레이 구역 상의 트랜지스터와 회로 구역 상의 트랜지스터는 동일한 종류의 트랜지스터일 수 있다.
이 경우, 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도와 회로 구역 상의 트랜지스터의 도핑 농도는 서로 다를 수 있다.
또는, 픽셀 어레이 구역 상의 트랜지스터의 채널 특성치 (또는 반도체 특성치)와 회로 구역 상의 트랜지스터의 채널 특성치 (또는 반도체 특성치)는 서로 다를 수 있다.
또는, 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도와 회로 구역 상의 트랜지스터의 도핑 농도도 서로 다르고, 픽셀 어레이 구역 상의 트랜지스터의 채널 특성치 (또는 반도체 특성치)와 회로 구역 상의 트랜지스터의 채널 특성치 (또는 반도체 특성치)도 서로 다를 수 있다.
여기서, 채널 특성치는 채널 길이 (또는 반도체 길이), 채널 폭 (또는 반도체 폭) 및 채널 두께 (또는 반도체 두께) 등 중 하나 이상을 포함할 수 있다.
회로 구역 상의 트랜지스터는 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)이고, 픽셀 어레이 구역 상의 트랜지스터는 TFT (Thin Film Transistor) 일 수 있다.
회로 구역 상의 트랜지스터 및 픽셀 어레이 구역 상의 트랜지스터는 전류-전압 전달 특성이 서로 다른 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) 일 수 있다.
회로 구역 상의 트랜지스터의 도핑 농도와 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도는 서로 다를 수 있다.
회로 구역 상의 트랜지스터의 도핑 농도는 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도 보다 높을 수 있다.
회로 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이와 픽셀 어레이 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이는 서로 다를 수 있다.
회로 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이는 픽셀 어레이 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이 보다 짧을 수 있다.
실리콘 기판에서, 회로 구역과 픽셀 어레이 구역 사이에 더미 구역이 존재하고, 실리콘 기판의 더미 구역에는, 픽셀 어레이 구역에 배치되는 트랜지스터와 동일한 전류-전압 전달 특성을 갖는 트랜지스터와 픽셀 전극을 포함하는 더미 픽셀이 존재할 수 있다.
본 실시예들은, 실리콘 기판과, 실리콘 기판의 픽셀 어레이 구역 상에 배열된 다수의 서브픽셀들과, 실리콘 기판의 회로 구역 상에 배치된 구동 회로들을 포함하는 디스플레이 집적회로를 제공할 수 있다.
디스플레이 집적회로에서, 회로 구역은 픽셀 어레이 구역의 주변에 위치할 수 있다.
또한, 디스플레이 집적회로에서, 픽셀 어레이 구역 상의 트랜지스터의 전류-전압 전달 특성과, 회로 구역 상의 트랜지스터의 전류-전압 전달 특성은 서로 다를 수 있다.
디스플레이 집적회로에서, 픽셀 어레이 구역 상의 트랜지스터와 회로 구역 상의 트랜지스터는 서로 다른 종류의 트랜지스터일 수 있다.
또한, 디스플레이 집적회로에서, 픽셀 어레이 구역 상의 트랜지스터와 회로 구역 상의 트랜지스터는 동일한 종류의 트랜지스터일 수 있다.
이 경우, 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도와 회로 구역 상의 트랜지스터의 도핑 농도는 서로 다를 수 있다.
또는, 픽셀 어레이 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이와 회로 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이는 서로 다를 수 있다.
또는, 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도와 회로 구역 상의 트랜지스터의 도핑 농도도 서로 다르고, 픽셀 어레이 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이와 회로 구역 상의 트랜지스터의 채널 길이 또는 반도체 길이도 서로 다를 수 있다.
이상에서 설명한 본 실시예들은 마이크로 디스플레이 디바이스 및 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 우수한 구동 성능과 우수한 디스플레이 성능을 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 실리콘 기판 상에 픽셀 어레이 및 구동 회로들이 모두 형성된 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 멀티-트랜지스터 특성을 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 멀티-트랜지스터 구조를 갖는 마이크로 디스플레이 디바이스 및 디스플레이 집적회로를 제공할 수 있다.
도 1은 본 실시예들에 따른 마이크로 디스플레이 디바이스를 개략적으로 나타낸 도면이다.
도 2는 본 실시예들에 따른 마이크로 디스플레이 디바이스의 실리콘 기판의 2가지 구역(Zone)을 나타낸 도면이다.
도 3은 본 실시예들에 따른 마이크로 디스플레이 디바이스와 실리콘 웨이퍼를 나타낸 도면이다.
도 4는 본 실시예들에 따른 마이크로 디스플레이 디바이스의 서브픽셀 구조의 예시 도면이다.
도 5는 본 실시예들에 따른 마이크로 디스플레이 디바이스의 서브픽셀 구조의 다른 예시 도면이다.
도 6은 본 실시예들에 따른 마이크로 디스플레이 디바이스의 멀티-트랜지스터 특성을 설명하기 위한 도면이다.
도 7은 본 실시예들에 따른 마이크로 디스플레이 디바이스에서, 회로 구역 상의 트랜지스터의 전류-전압 전달 특성 (트랜지스터 특성)을 나타낸 I-V 전달 그래프를 나타낸 도면이다.
도 8은 본 실시예들에 따른 마이크로 디스플레이 디바이스에서, 픽셀 어레이 구역 상의 트랜지스터의 전류-전압 전달 특성 (트랜지스터 특성)을 나타낸 I-V 전달 그래프를 나타낸 도면이다.
도 9는 본 실시예들에 따른 마이크로 디스플레이 디바이스의 제1 멀티-트랜지스터 구조를 설명하기 위한 도면이다.
도 10은 본 실시예들에 따른 마이크로 디스플레이 디바이스의 제1 멀티-트랜지스터 구조를 예시적으로 나타낸 단면도이다.
도 11은 본 실시예들에 따른 마이크로 디스플레이 디바이스의 제2 멀티-트랜지스터 구조를 나타낸 도면이다.
도 12 및 도 13은 본 실시예들에 따른 마이크로 디스플레이 디바이스의 제2 멀티-트랜지스터 구조를 예시적으로 나타낸 2가지 단면도이다.
도 14는 본 실시예들에 따른 마이크로 디스플레이 디바이스의 실리콘 기판의 3가지 구역(Zone)을 나타낸 도면이다.
도 15는 본 실시예들에 따른 마이크로 디스플레이 디바이스의 제1 멀티-트랜지스터 구조 하에서, 회로 구역, 더미 구역 및 픽셀 어레이 구역에 대한 단면도이다.
도 16은 본 실시예들에 따른 마이크로 디스플레이 디바이스의 제2 멀티-트랜지스터 구조 하에서, 회로 구역, 더미 구역 및 픽셀 어레이 구역에 대한 단면도이다.
도 17은 본 실시예들에 따른 마이크로 디스플레이 디바이스에서 유기발광다이오드 및 봉지층이 형성된 부분의 단면도이다.
도 18 내지 도 21은 본 실시예들에 따른 마이크로 디스플레이 디바이스에서, 회로 구역 상의 트랜지스터와 픽셀 어레이 구역 상의 트랜지스터 및 픽셀 전극을 형성하는 공정 예시들이다.
도 22 및 도 23은 본 실시예들에 따른 마이크로 디스플레이 디바이스의 서브픽셀 구조의 또 다른 예시 도면들이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 마이크로 디스플레이 디바이스(Micro Display Device, 1)를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시예들에 따른 마이크로 디스플레이 디바이스(Micro Display Device, 1)는 실리콘 기판(10) 상에 픽셀 어레이(100) 및 각종 구동 회로들이 구성된 백 플레인(Backplane) 구조를 가질 수 있다.
본 명세서에서 "마이크로(Micro)"의 의미는 마이크로 디스플레이 디바이스(1)의 크기가 작다는 의미일 수 있고, 마이크로 디스플레이 디바이스(1)의 크기가 작지 않더라도 제작 공정이 미세하게 이루어져 만들어졌다는 의미일 수도 있다.
도 2는 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 실리콘 기판(10)의 2가지 구역(Zone)을 나타낸 도면이다.
실리콘 기판(10)은 p-타입 또는 n-타입일 수 있다. 본 명세서에서, "p"는 정공(Hole)을 의미하고, "n"은 전자(electron)를 의미한다.
실리콘 기판(10)은 픽셀 어레이 구역(PAZ: Pixel Array Zone) 및 회로 구역(CZ: Circuit Zone) 등을 포함할 수 있다.
이에 따라, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)는 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 배열된 다수의 서브픽셀들(SP)을 포함하는 픽셀 어레이(100)와, 실리콘 기판(10)의 회로 구역(CZ) 상에 배치된 구동 회로들을 포함할 수 있다.
실리콘 기판(10)의 회로 구역(CZ)은 실리콘 기판(10)의 픽셀 어레이 구역(PAZ)의 주변에 위치할 수 있다.
실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에는, 다수의 서브픽셀들(SP)이 배열될 뿐만 아니라, 다수의 서브픽셀들(SP)로 각종 신호 및 전압을 공급해주기 위한 신호 배선들이 배치될 수도 잇다.
이러한 신호 배선들은 영상 신호에 해당하는 데이터 전압을 전달하기 위한 데이터 라인들과, 스캔 신호(게이트 신호)를 전달하기 위한 게이트 라인들을 포함할 수 있다.
또한, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 배치되는 신호 배선들은 구동전압을 전달하기 위한 구동전압 라인을 더 포함할 수 있고, 경우에 따라서, 기준전압을 전달하거나 전압 센싱을 위한 센스 라인 등을 더 포함할 수 있다.
실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 배치되는 신호 배선들은 실리콘 기판(10)의 회로 구역(CZ)상에 배치된 구동 회로들과 전기적으로 연결될 수 있다.
실리콘 기판(10)의 회로 구역(CZ) 상에 배치되는 구동 회로들은 데이터 라인들을 구동하기 위한 소스 구동 회로(110)와, 게이트 라인들을 구동하기 위한 게이트 구동 회로(120)와, 소스 구동 회로(110) 및 게이트 구동 회로(120) 등의 동작을 제어하는 제어 회로(130)를 포함할 수 있다.
여기서, 소스 구동 회로(110)는 데이터 구동 회로 또는 소스 구동 집적회로(SDIC: Source Driver IC)라고도 한다. 게이트 구동 회로(120)는 스캔 구동 회로 또는 게이트 구동 집적회로(GDIC: Gate Driver IC)라고도 한다. 제어 회로(130)는 타이밍 컨트롤러(Timing Controller) 또는 이를 포함하는 컨트롤러일 수 있다.
실리콘 기판(10)의 회로 구역(CZ) 상에 배치되는 구동 회로들은 실리콘 기판(10)의 픽셀 어레이 구역(PAZ)에 배열된 서브픽셀들(SP)을 구동하는데 필요한 각종 신호들과 전압들을 다른 회로들(110, 120, 130)로 제공하거나 픽셀 어레이(100)로 공급하기 위한 파워 회로(140) 등을 더 포함할 수 있다.
여기서, 파워 회로(140)는 DC-DC 컨버터 등의 파워 제너레이터(Power Generator)를 포함할 수 잇다.
실리콘 기판(10)의 회로 구역(CZ) 상에 배치되는 구동 회로들은 다른 전자 부품들과의 전기적인 연결, 신호 입출력, 또는 통신을 위한 적어도 하나 이상의 인터페이스들을 더 포함할 수 있다.
이러한 인터페이스들은, 일 예로, LVDS (Low-Voltage Differential Signaling) 인터페이스, MIPI (Mobile Industry Processor Interface), 시리얼 인터페이스 등 중 하나 이상을 포함할 수 있다.
전술한 바에 따르면, 픽셀 어레이(100) 뿐만 아니라 소스 구동 회로(110), 게이트 구동 회로(120), 제어 회로(130) 및 파워 회로(140) 등의 구동 회로들을 실리콘 기판(10) 상에 모두 형성함으로써, 디바이스 크기를 소형화할 수 있으며, 제작 공정도 쉽고 빠르게 진행할 수도 있다.
한편, 회로 구역(CZ)은 픽셀 어레이 구역(PAZ)의 한 측 또는 두 측 또는 세 측에 존재할 수도 잇고, 픽셀 어레이 구역(PAZ)의 외곽을 둘러싸면서 존재할 수도 있다.
소스 구동 회로(110)는 픽셀 어레이 구역(PAZ)을 기준으로 한 측에만 존재할 수도 있고, 양 측(위와 아래, 또는 왼쪽과 오른쪽) 모두에 존재할 수도 있다.
게이트 구동 회로(120)는 픽셀 어레이 구역(PAZ)을 기준으로 한 측에만 존재할 수도 있고, 양 측(왼쪽과 오른쪽 또는 위와 아래) 모두에 존재할 수도 있다.
도 3은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)와 실리콘 웨이퍼를 나타낸 도면이다.
이상에서 간략하게 설명한 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 전체 또는 일부는 실리콘 웨이퍼(Silicon Wafer)의 제조 공정에서 만들어질 수 있다.
이러한 관점에서 볼 때, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 전체 또는 일부는 실리콘 웨이퍼 제조 공정(반도체 공정)을 통해 만들어지는 일종의 집적회로로 볼 수 있다.
따라서, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 전체 또는 일부를 디스플레이 집적회로라고 할 수 있다.
예를 들어, 본 실시예들에 따른 디스플레이 집적회로는, 실리콘 기판(10)과, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 배열된 다수의 서브픽셀들(SP)과, 픽셀 어레이 구역(PAZ)의 주변에 위치하는 실리콘 기판(10)의 회로 구역(CZ) 상에 배치된 구동 회로들을 포함할 수 있다.
전술한 바와 같이, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 전체 또는 일부를 실리콘 웨이퍼 제조 공정을 통해 만들기 때문에 정밀하고 쉽고 편하게 제작할 수 있는 이점이 있다.
본 실시예들에 따른 마이크로 디스플레이 디바이스(1)는 OLED (Organic Light Emitting Diode) 디스플레이일 수 있으며, LCD (Liquid Crystal Display) 등의 다른 타입의 디스플레이일 수도 있다.
아래에서는, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)가 OLED 디스플레이인 것으로 가정한다.
도 4는 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 서브픽셀 구조의 예시 도면이다.
본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서, 다수의 서브픽셀들(SP) 각각은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결된 제1 트랜지스터(T1)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드인 제2 노드(N2) 사이에 전기적으로 연결된 캐패시터(Cst) 등을 포함할 수 있다.
유기발광다이오드(OLED)는 제1 전극, 유기 발광층 및 제2 전극으로 이루어질 수 있다.
유기발광다이오드(OLED)의 제1 전극은 애노드 전극(또는 캐소드 전극)이고, 유기발광다이오드(OLED)의 제2 전극은 캐소드 전극(또는 애노드 전극)일 수 있다.
유기발광다이오드(OLED)의 제2 전극에는 기저전압(ELVSS)이 인가될 수 있다.
구동 트랜지스터(DRT)는 전기적인 노드로서 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함한다.
구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드에 해당하며 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 제2 노드(N2)는 소스 노드 또는 드레인 노드에 해당하며 유기발광다이오드(OLED)의 제1 전극과 전기적으로 연결될 수 있다. 제3 노드(N3)는 구동전압 라인(DVL)과 전기적으로 연결되어 구동전압(ELVDD)을 인가 받을 수 있다.
제1 트랜지스터(T1)는, 게이트 라인(GL)을 통해 게이트 노드에 인가되는 스캔 신호(SCAN)에 의해 온-오프가 제어되며, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)에서, 게이트 노드는 게이트 라인(GL)과 전기적으로 연결될 수 있고, 드레인 노드 또는 소스 노드는 데이터 라인(DL)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되면, 데이터 라인(DL)에서 공급된 데이터 전압(VDATA)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
도 5는 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 서브픽셀 구조의 다른 예시 도면이다.
도 5를 참조하면, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서, 다수의 서브픽셀들(SP) 각각은, 구동 트랜지스터(DRT)의 제2 노드(N2)와 센스 라인(SL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함할 수 있다.
제2 트랜지스터(T2)에서, 게이트 노드는 게이트 라인(GL)과 전기적으로 연결될 수 있고, 드레인 노드 또는 소스 노드는 센스 라인(SL)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 게이트 노드에 인가되는 스캔 신호(SCAN)에 의해 온-오프가 제어될 수 있다.
도 5의 서브픽셀 구조는, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는, 서로 전기적으로 연결되고 하나의 게이트 라인(GL)에 공통으로 연결되어 있을 수 있다.
이 경우, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는 스캔 신호(SCAN)를 함께 인가 받을 수 있다.
이와는 다르게, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는 서로 다른 게이트 라인(GL)에 따로 연결될 수도 있다.
이 경우, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는 스캔 신호(SCAN)를 개별적으로 인가 받을 수 있다.
제2 트랜지스터(T2)는 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)에 기준전압(VSS)을 인가해줄 수 있다.
또한, 제2 트랜지스터(T2)는 턴-오프 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)를 전기적으로 플로팅(Floating) 시켜줄 수도 있다.
전술한 바와 같이, 제2 트랜지스터(T2) 및 센스 라인(SL)을 통해, 구동 종류 및 구동 상황 등에 맞게, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상태를 컨트롤할 수 있다.
구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은, n 타입 또는 p 타입 트랜지스터일 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
한편, 실리콘 기판(10) 상의 픽셀 어레이 구역(PAZ) 상의 트랜지스터를 포함하는 픽셀 어레이(100)와, 실리콘 기판(10) 상의 회로 구역(CZ) 상의 트랜지스터를 포함하는 구동 회로들은, 동일한 공정으로 제작될 수 있다.
이 경우, 실리콘 기판(10) 상의 픽셀 어레이 구역(PAZ) 상의 트랜지스터의 전류-전압 전달 특성 (트랜지스터 성능 또는 트랜지스터 특성)과, 실리콘 기판(10) 상의 회로 구역(CZ) 상의 트랜지스터의 전류-전압 전달 특성 (트랜지스터 성능 또는 트랜지스터 특성)은 동일 또는 실질적으로 동일할 수 있다.
본 명세서에서, 전류-전압 전달 특성이 실질적으로 동일하다는 것은, 트랜지스터들 간의 전류-전압 전달 특성 (또는 전류-전압 전달 특성치)이 완전하게 동일하지는 않을 수 있지만, 그 다른 정도가 공정 오차 등에 의해 허용 오차 범위 이내에서 약간 다른 경우에는 동일하다고 간주한다는 것을 의미한다. 예를 들어, 허용 오차 범위는 ±1%, ±2%, ±5% 등일 수 있다.
예를 들어, 실리콘 기판(10) 상의 픽셀 어레이 구역(PAZ) 상의 트랜지스터와, 실리콘 기판(10) 상의 회로 구역(CZ) 상의 트랜지스터는, 실리콘 단 결정 상보형 금속 산화 반도체(CMOS: Complementary Metal-Oxide Semiconductor, 이하 "CMOS" 이라고 함) 등의 실리콘 단 결정 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor, 이하 "MOSFET" 이라고 함) 구조로 제작될 수 있다.
이 경우, 구동 회로들은 이동도가 높은 고성능의 트랜지스터가 요구되기 때문에, 높은 이동도와 고 성능을 갖는 실리콘 단 결정 MOSFET으로 구동 회로들을 구성하는 것은 바람직할 것이다.
하지만, 픽셀 어레이(100)는 이동도가 낮은 저 성능의 트랜지스터가 요구되기 때문에, 높은 이동도와 고 성능을 갖는 실리콘 단 결정 MOSFET으로 픽셀 어레이(100)를 구성하는 경우, 계조 표현을 제어하기가 어려운 점이 있는 등, 디스플레이 성능이 떨어질 수 있다.
따라서, 아래에서는, 실리콘 기판(10) 상에 픽셀 어레이(100)와 구동 회로들을 모두 형성하더라도, 픽셀 어레이(100)와 구동 회로들 각각의 동작, 기능 및 특성 등을 고려하여, 멀티-트랜지스터 특성 (멀티-트랜지스터 구도)을 갖는 마이크로 디스플레이 디바이스(1)에 대하여 설명한다.
즉, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서, 픽셀 어레이 구역(PAZ) 상의 트랜지스터와 회로 구역(CZ) 상의 트랜지스터는 서로 다른 전류-전압 전달 특성을 가질 수 있다.
도 6은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 멀티-트랜지스터 특성을 설명하기 위한 도면이다.
도 6을 참조하면, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 전류-전압 전달 특성과 회로 구역(CZ) 상의 트랜지스터(TR-C)의 전류-전압 전달 특성은 서로 다를 수 있다.
다시 말해, 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)는 멀티-트랜지스터 특성을 가질 수 있다.
여기서, 전류-전압 전달 특성 (I-V 전달 특성)은, 일 예로, 이동도, 전기적인 특성, 트랜지스터 특성, 트랜지스터 성능, 스위치 특성, 채널 특성, 전류-전압 구동 특성 등이라고도 할 수 있다.
전술한 바와 같이, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 전류-전압 전달 특성과, 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터(TR-C)의 전류-전압 전달 특성은 서로 다르게 설계함으로써, 구동 회로들의 높은 구동 성능과 함께, 픽셀 어레이(100)의 디스플레이 성능(예: 계조 표현력 등)을 높여줄 수 있다.
도 7은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 전류-전압 전달 특성 (전류-전압 전달 특성 1)을 나타낸 I-V 전달 그래프를 나타낸 도면이고, 도 8은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 전류-전압 전달 특성 (전류-전압 전달 특성 2)을 나타낸 I-V 전달 그래프를 나타낸 도면이다.
도 7는 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터(TR-C)에 대하여, 게이트 전압(Vg)의 변화에 따라 흐르는 전류(I)의 변화를 나타낸 I-V 전달 그래프이다.
즉, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 전류-전압 전달 특성 (전류-전압 전달 특성 1)은 전압 변화에 따른 전류 변화를 나타내는 도 7과 같은 제1 전류-전압 전달 그래프로 정의될 수 있다.
도 8은 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)에 대하여, 게이트 전압(Vgs)의 변화에 따라 흐르는 전류(Ids)의 변화를 나타낸 I-V 전달 그래프이다.
즉, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 전류-전압 전달 특성 (전류-전압 전달 특성 2)은 전압 변화에 따른 전류 변화를 나타내는 도 8과 같은 제2 전류-전압 전달 그래프로 정의될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 제2 전류-전압 전달 그래프에서 전류 변화 구간(b)의 기울기는 회로 구역(CZ) 상의 트랜지스터(TR-C)의 제1 전류-전압 전달 그래프에서 전류 변화 구간(a)의 기울기보다 작을 수 있다.
다시 말해, 도 7에 도시된 바와 같이, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 제1 전류-전압 전달 그래프에서 볼 때, 회로 구역(CZ) 상의 트랜지스터(TR-C)는 이용 가능 영역(전압 변화에 따라 전류가 변하는 영역, 전류 변화 구간(a))이 좁다.
하지만, 도 8에 도시된 바와 같이, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 제2 전류-전압 전달 그래프에서 볼 때, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 이용 가능 영역(전압 변화에 따라 전류가 변하는 영역, 전류 변화 구간(b))이 넓다.
따라서, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 이용 가능 영역이 넓기 때문에, Vgs 전압을 조절하여 전류 Ids를 조절하기가 더욱 쉬어지고, 이에 따라, 유기발광다이오드(OLED)로 흐르는 전류의 크기도 더욱 정밀하게 제어할 수 있게 되어, 계조 표현력 등의 디스플레이 성능을 향상시켜줄 수 있다.
아래에서, 전술한 멀티-트랜지스터 특성(멀티-전류-전압 전달 특성)을 구현하기 위하여, 회로 구역(CZ) 상의 트랜지스터(TR-C)와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 구조 자체를 다르게 설계하는 2가지 멀티-트랜지스터 구조의 예시들을 설명한다.
도 9는 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 제1 멀티-트랜지스터 구조를 설명하기 위한 도면이고, 도 10은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 제1 멀티-트랜지스터 구조를 예시적으로 나타낸 단면도이다.
제1 멀티-트랜지스터 구조는, 회로 구역(CZ) 상의 트랜지스터(TR-C)는 전류-전압 전달 특성 1(도 7)을 갖는 트랜지스터 종류(타입)로 설계되고, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 전류-전압 전달 특성 2(도 8)를 갖는 트랜지스터 종류(타입)로 설계되는 멀티-트랜지스터 구조이다.
도 9 및 도 10에 예시된 바와 같이, 제1 멀티-트랜지스터 구조의 일 예로서, 회로 구역(CZ) 상의 트랜지스터(TR-C)는 전류-전압 전달 특성 1 (도 7)을 갖는 MOSFET이다. 그리고, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 전류-전압 전달 특성 2 (도 8)을 갖는 박막 트랜지스터(TFT: Thin Film Transistor, 이하 "TFT"라고 함)일 수 있다.
단, 본 실시 예에서, TFT는 유리 기판에 형성되는 것이 아니라 실리콘 기판(10)에 형성된다.
MOSFET과 TFT는 기본적인 동작 원리가 서로 다르다. 가령, MOSFET과 TFT는 전류가 흐리기 시작하는 단계가 서로 다르다. 즉, TFT는 축적(Accumulation) 단계에서 전류가 흐르나, MOSFET은 인버전(Inversion) 단계에서 전류가 흐른다.
이에 따르면, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)를 전류-전압 전달 특성 2를 가질 수 있는 TFT로 설계함으로써, 픽셀 어레이(100)의 디스플레이 성능(예: 계조 표현력 등)을 높여줄 수 있다.
픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는, TFT이되, 반도체(채널) 특성 및 종류에 따라, 비정질 실리콘 TFT (Amorphous Silicon TFT), LTPS (Low-Temperature Polycrystalline Silicon) 등의 폴리 실리콘 TFT (Poly Silicon TFT), 옥사이드 TFT (Oxide TFT) 및 유기물 TFT (Organic TFT) 등의 다양한 TFT 중 하나일 수 있다.
또한, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는, 구조적으로, 스태그드(Staggered) 타입의 TFT, 플라나(Planar) 타입의 TFT, 코플라나(Coplanar) 타입의 TFT, 인버티드 코플라나(Inverted Coplanar) 타입의 TFT 등의 다양한 타입일 수 있다.
또한, 또한, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는, 게이트 위치에 따라, 탑 게이트(Top Gate) TFT, 바텀 게이트(Bottom Gate) TFT 등일 수도 있다.
전술한 바에 따르면, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)를 디스플레이에 적합한 다양한 TFT로 설계함으로써, 픽셀 어레이(100)의 디스플레이 성능(예: 계조 표현력 등)을 높여줄 수 있다.
도 10을 참조하여 회로 구역(CZ)과 픽셀 어레이 구역(PAZ)에서의 단면 구조를 설명한다.
먼저, 실리콘 기판(10)의 회로 구역(CZ)의 단면 구조를 살펴본다.
일 예로, 실리콘 기판(10)은 p 타입의 기판(p-Substrate)이다.
이러한 실리콘 기판(10) 상에, 제1 회로 측 절연층(1001c)과 제1 회로 측 절연층(1001c)이 없는 영역에 반도체가 위치한다.
반도체 위에 게이트 전극(G)이 위치한다.
제2 회로 측 절연층(1003c)이 제1 회로 측 절연층(1001c)과 게이트 전극(G)을 덮으면서 위치한다.
제2 회로 측 절연층(1003c)을 관통하는 컨택홀을 통해 소스 전극(S) 및 드레인 전극(D)이 형성되고, 실리콘 기판(10)에서 소스 전극(S) 및 드레인 전극(D)과 대응되는 위치에 n+ 소스 영역(Source Region), n+ 드레인 영역(Drain Region), p+ 소스 영역(Source Region) 및 p+ 드레인 영역(Drain Region)이 형성된다.
또한, 제2 회로 측 절연층(1003c)을 관통하는 컨택홀을 통해 컨택 금속(CM)이 게이트 전극(G)과 연결된다.
그 위에, 제3 회로 측 절연층(1005c)이 형성된다.
제3 회로 측 절연층(1005c) 위에 회로 측 평탄화층(1007c)이 형성된다.
도 10에 예시된 실리콘 기판(10)의 회로 구역(CZ)의 트랜지스터(TR-C)는 n 채널의 MOSFET (n-MOS 트랜지스터)과 p채널의 MOSFET (p-MOS 트랜지스터)을 포함하는 CMOS에 해당한다.
n+ 소스 영역(Source Region) 및 n+ 드레인 영역(Drain Region) 사이에는 n 채널이 형성된다. p+ 소스 영역(Source Region)과 p+ 드레인 영역(Drain Region) 사이에는 p 채널이 형성된다.
한편, MOSFET은 실리콘 기판(10)에 바로 형성될 수도 있지만, 웰(Well)에 형성될 수 있다. 이러한 "웰(Well)"은 "우물"이라고도 하는데, 실리콘 기판(10)의 타입(n 타입, p 타입), MOSFET의 타입 등에 따라 p-웰 (p-타입 웰) 또는 n-웰 (n-타입 웰)일 수 있다.
예를 들어, 도 10에 도시된 예시와 같이, p-타입의 실리콘 기판(10) 상에 p 채널의 MOSFET을 형성하고자 하는 경우, p-타입의 실리콘 기판(10)에 n-타입 영역(n Region)에 해당하는 n-웰(n-타입의 Well)을 형성하고, 그 위에 p 채널의 MOSFET을 형성한다.
따라서, p채널의 MOSFET (p-MOS 트랜지스터)이 형성되는 영역에서, p+ 소스 영역(Source Region)과 p+ 드레인 영역(Drain Region)의 외곽에는 n-웰 (n-Well)이 존재할 수 있다.
이와 같은 방식에 따라, n-타입의 실리콘 기판(10) 상에 n 채널의 MOSFET을 형성하고자 하는 경우, n-타입의 실리콘 기판(10)에 p-타입 영역(p Region)에 해당하는 p-웰(p-타입의 Well)을 형성하고, 그 위에 n 채널의 MOSFET을 형성할 수 있다.
다음으로, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ)의 단면 구조를 살펴본다.
실리콘 기판(10) 상에 게이트 전극(G)이 위치한다.
제2 픽셀 측 절연층(1003p)이 게이트 전극(G)을 덮으면서 위치한다.
제2 픽셀 측 절연층(1003p) 상에 반도체(예: a-Si 등)가 위치한다. 이 반도체(예: a-Si 등)와 게이트 전극(G)은 상하 위치가 중첩된다.
반도체(예: a-Si 등)의 일단과 타단에 소스 전극(S) 및 드레인 전극(D)이 형성된다.
그 위에, 제3 픽셀 측 절연층(1005p)이 형성된다.
컨택 금속(CM)이 제3 픽셀 측 절연층(1005p)을 관통하는 컨택홀을 통해 소스 전극(S) 또는 드레인 전극(D)에 연결된다.
그 위에 픽셀 측 평탄화층(1007p)이 형성된다.
유기발광다이오드(OLED)의 애노드 전극일 수 있는 제1 전극(E1)은 픽셀 측 평탄화층(1007p)의 컨택홀을 통해 컨택 금속(CM)과 연결되어 소스 전극(S) 또는 드레인 전극(D)과 연결될 수 있다.
도 10에 예시된 실리콘 기판(10)의 픽셀 어레이 구역(PAZ)의 트랜지스터(TR-P)인 TFT는, 반도체(채널) 특성 및 종류에 따라, 비정질 실리콘 TFT (Amorphous Silicon TFT), LTPS (Low-Temperature Polycrystalline Silicon) 등의 폴리 실리콘 TFT (Poly Silicon TFT), 옥사이드 TFT (Oxide TFT) 및 유기물 TFT (Organic TFT) 등의 다양한 TFT 중 하나일 수 있다.
제2 회로 측 절연층(1003c)과 제2 픽셀 측 절연층(1003p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다.
제3 회로 측 절연층(1005c)과 제3 픽셀 측 절연층(1005p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다.
회로 측 평탄화층(1007c)과 픽셀 측 평탄화층(1007p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다.
도 11은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 제2 멀티-트랜지스터 구조를 나타낸 도면이다. 도 12 및 도 13은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 제2 멀티-트랜지스터 구조에 대한 2가지 예시를 나타낸 단면도이다.
제2 멀티-트랜지스터 구조는, 회로 구역(CZ) 상의 트랜지스터(TR-C)와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 동일한 트랜지스터 종류로 설계되되, 세부 구조 및 공정 등을 다르게 하여, 회로 구역(CZ) 상의 트랜지스터(TR-C)와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)가 서로 다른 전류-전압 전달 특성을 갖도록 해주는 멀티-트랜지스터 구조이다.
일 예로, 회로 구역(CZ) 상의 트랜지스터(TR-C) 및 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 동일한 트랜지스터 타입의 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)일 수 있다.
하지만, 회로 구역(CZ) 상의 트랜지스터(TR-C)인 MOSFET과, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 MOSFET은, 서로 다른 전류-전압 전달 특성을 가질 수 있다.
전술한 바와 같이, 회로 구역(CZ) 상의 트랜지스터(TR-C) 및 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 동일한 트랜지스터 타입의 MOSFET 으로 설계함으로써, 동일 공정 상에 회로 구역(CZ) 상의 트랜지스터(TR-C) 및 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)를 형성할 수 있는 장점이 있다.
도 12 및 도 13을 참조하면, 회로 구역(CZ)에서의 단면 구조는 도 10에서 설명한 바와 동일하다.
도 12 및 도 13을 참조하면, 픽셀 어레이 구역(PAZ)은 회로 구역(CZ)에서와 동일한 공정 방식으로 만들어질 수 있다.
실리콘 기판(10) 상에, 제1 픽셀 측 절연층(1001p)과 제1 픽셀 측 절연층(1001 p)이 없는 영역에 반도체가 위치한다.
반도체 위에 게이트 전극(G)이 위치한다.
제2 픽셀 측 절연층(1003p)이 제1 픽셀 측 절연층(1001p)과 게이트 전극(G)을 덮으면서 위치한다.
제2 픽셀 측 절연층(1003p)을 관통하는 컨택홀을 통해 소스 전극(S) 및 드레인 전극(D)이 형성되고, 실리콘 기판(10)에서 소스 전극(S) 및 드레인 전극(D)과 대응되는 위치에 n+ 소스 영역(Source Region)과 n+ 드레인 영역(Drain Region)이 형성된다.
또는, 채널 타입에 따라, 실리콘 기판(10)에서 소스 전극(S) 및 드레인 전극(D)과 대응되는 위치에 p+ 소스 영역(Source Region) 및 p+ 드레인 영역(Drain Region)이 형성될 수도 있다.
또한, 제2 픽셀 측 절연층(1003p)을 관통하는 컨택홀을 통해 컨택 금속(CM)이 게이트 전극(G)과 연결된다.
그 위에, 제3 픽셀 측 절연층(1005p)이 형성된다.
컨택 금속(CM)은 제3 픽셀 측 절연층(1005p)의 컨택홀을 통해 소스 전극(S) 또는 드레인 전극(D)과 연결될 수 있다.
제3 픽셀 측 절연층(1005p) 위에 픽셀 측 평탄화층(1007p)이 형성된다.
유기발광다이오드(OLED)의 애노드 전극일 수 있는 제1 전극(E1)은 픽셀 측 평탄화층(1007p)의 컨택홀을 통해 컨택 금속(CM)과 연결되어 소스 전극(S) 또는 드레인 전극(D)과 연결될 수 있다.
제1 회로 측 절연층(1001c)과 제1 픽셀 측 절연층(1001p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다.
제2 회로 측 절연층(1003c)과 제2 픽셀 측 절연층(1003p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다.
제3 회로 측 절연층(1005c)과 제3 픽셀 측 절연층(1005p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다.
회로 측 평탄화층(1007c)과 픽셀 측 평탄화층(1007p)은 동일 공정 단계에서 만들어지는 동일한 층일 수도 있고, 다른 공정 단계에서 만들어지는 다른 층일 수도 있다. 참고로, 본 명세서에서 기재된 평탄화층도 일종의 절연층일 수 있다.
전술한 바와 같이, 회로 구역(CZ) 상의 트랜지스터(TR-C) 및 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)는 동일한 트랜지스터 타입의 MOSFET으로 설계하되, 회로 구역(CZ) 상의 트랜지스터(TR-C) 및 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)가 서로 다른 전류-전압 전달 특성을 갖도록 하기 위하여, 도핑 농도 등을 다르게 하는 공정 기법 변경(임플란트(Implant) 조건 조정)을 할 수도 있고, 채널 길이 등을 다르게 하는 구조 변경을 할 수도 있다.
도 12를 참조하면, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 도핑 농도와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 도핑 농도는 서로 다를 수 있다.
일 예로, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 도핑 농도는 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 도핑 농도 보다 높을 수 있다.
전술한 바와 같이, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 도핑 농도와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 도핑 농도는 서로 다르게 하되, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 도핑 농도가 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 도핑 농도 보다 높아지도록 해줌으로써, 회로 구역(CZ) 상의 트랜지스터(TR-C)인 MOSFET은 전류-전압 전달 특성 1을 갖고, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 MOSFET은 전류-전압 전달 특성 2를 가질 수 있다.
이와 같이, 회로 구역(CZ) 상의 트랜지스터(TR-C)인 MOSFET가 전류-전압 전달 특성 1을 갖고, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 MOSFET가 전류-전압 전달 특성 2를 갖도록, 회로 구역(CZ) 상의 트랜지스터(TR-C)인 MOSFET의 채널 특성치 또는 반도체 특성치와, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 MOSFET의 채널 특성치 또는 반도체 특성치를 조절할 수 있다.
여기서, 예를 들어, 채널 특성치는 채널 길이, 채널 폭 및 채널 두께 등 중 하나 이상을 포함할 수 있다. 반도체 특성치는 반도체 길이, 반도체 폭 및 반도체 두께 등 중 하나 이상을 포함할 수 있다.
이러한 채널 특성치뿐만 아니라 전자 회로 분야에서 사용할 수 있는 다양한 방법으로 전류-전압 전달 특성을 제어할 수 있을 것이다.
도 13을 참조하면, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 채널 길이(Lc) 또는 그 대응되는 반도체 길이와, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 채널 길이(Lp) 또는 그 대응되는 반도체 길이는 서로 다를 수 있다.
일 예로, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 채널 길이(Lc) 또는 그 대응되는 반도체 길이는, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 채널 길이(Lp) 또는 그 대응되는 반도체 길이 보다 짧을 수 있다.
회로 구역(CZ) 상의 트랜지스터(TR-C)의 채널 폭 또는 채널 두께 (반도체 폭 또는 반도체 두께)와, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 채널 폭 또는 채널 두께 (반도체 폭 또는 반도체 두께)는 서로 다를 수 있다.
예를 들어, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 채널 폭 또는 채널 두께 (반도체 폭 또는 반도체 두께)는, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)의 채널 폭 또는 채널 두께 (반도체 폭 또는 반도체 두께)보다 클 수 있다.
전술한 바와 같이, 회로 구역(CZ) 상의 트랜지스터(TR-C)의 채널 길이(또는 반도체 길이)와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P) 의 채널 길이(또는 반도체 길이)는 서로 다르게 하되, 회로 구역(CZ) 상의 트랜지스터(TR-C) 의 채널 길이(또는 반도체 길이)가 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P) 의 채널 길이(또는 반도체 길이) 보다 짧아지도록 해줌으로써, 회로 구역(CZ) 상의 트랜지스터(TR-C)인 MOSFET은 전류-전압 전달 특성 1을 갖고, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 MOSFET은 전류-전압 전달 특성 2를 가질 수 있다.
도 14는 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 실리콘 기판(10)의 3가지 구역(Zone)을 나타낸 도면이다. 도 15는 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 제1 멀티-트랜지스터 구조 하에서, 회로 구역(CZ), 더미 구역(DZ) 및 픽셀 어레이 구역(PAZ)에 대한 단면도이다. 도 16은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 제2 멀티-트랜지스터 구조 하에서, 회로 구역(CZ), 더미 구역(DZ) 및 픽셀 어레이 구역(PAZ)에 대한 단면도이다.
도 14를 참조하면, 실리콘 기판(10)에서, 회로 구역(CZ)과 픽셀 어레이 구역(PAZ) 사이에 더미 구역(DZ: Dummy Zone)이 존재할 수 있다.
실리콘 기판(10)의 더미 구역(DZ)에는, 픽셀 어레이 구역(PAZ)에 배치되는 픽셀 전극(제1 전극(E1)에 해당할 수 있음)이 존재할 수 있다.
경우에 따라서, 도 15 및 도 16에 도시된 바와 같이, 실리콘 기판(10)의 더미 구역(DZ)에는, 픽셀 어레이 구역(PAZ)에 배치되는 트랜지스터(TR-P)와 동일한 전류-전압 전달 특성을 갖는 트랜지스터와 픽셀 전극(제1 전극(E1)에 해당할 수 있음)을 포함하는 더미 픽셀들(Dummy Pixels)이 존재할 수 있다.
이러한 더미 픽셀들에 배치된 트랜지스터는, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)과 동일한 공정 및 동일 타입으로 만들어질 수 있다.
도 15에 도시된 바와 같이, 더미 픽셀들에 배치된 트랜지스터는, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 TFT와 동일한 공정 및 동일 타입으로 만들어질 수 있다.
도 16에 도시된 바와 같이, 더미 픽셀들에 배치된 트랜지스터는, 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P)인 MOSFET과 동일한 공정 및 동일 타입으로 만들어질 수 있다.
또한, 더미 픽셀들에 배치된 트랜지스터 및 각종 전극들은 실질적인 스위치 동작을 하지 않는다.
또한, 실리콘 기판(10)의 더미 구역(DZ)에는 각종 더미 배선들이 배치될 수 있는데, 이러한 각종 더미 배선들에는 신호 및 전압이 인가되지 않을 수 있다.
한편, 실리콘 기판(10)의 더미 구역(DZ)에 존재하는 전극들, 더미 배선들 등은, 픽셀 어레이(100)의 디스플레이 동작에 나쁜 영향을 끼치지 않는다면, 전압 안정화 등의 목적을 위해, 특정 전압(예: 그라운드 전압 등)이 인가될 수도 있다.
실리콘 기판(10)의 더미 구역(DZ)에는 구동 회로들에서 픽셀 어레이(100)로 전압 또는 신호를 전달해주는 전달 신호 배선들이 배치될 수도 있다.
회로 구역(CZ)과 픽셀 어레이 구역(PAZ) 사이에 더미 구역(DZ: Dummy Zone)이 존재하지 않는다면, 픽셀 어레이 구역(PAZ) 상에 각종 전극들, 각종 배선들, 트랜지스터들, 서브픽셀들을 형성할 때, 픽셀 어레이(100)의 외곽에 존재하는 각종 전극들, 각종 배선들, 트랜지스터들 및 서브픽셀들은 픽셀 어레이(100)의 내부에 존재하는 각종 전극들, 각종 배선들, 트랜지스터들 및 서브픽셀들과 형성되는 모양이나 구조, 또는 물리적 성질, 특성 등이 약간씩 다를 수 있다. 이로 인해, 디스플레이 성능이 저하될 수도 있다.
하지만, 전술한 바와 같이, 회로 구역(CZ)과 픽셀 어레이 구역(PAZ) 사이에 더미 구역(DZ: Dummy Zone)이 존재하고, 픽셀 어레이 구역(PAZ)에 대한 제작을 할 때, 더미 구역(DZ)까지 연장하여 제작을 함으로써, 픽셀 어레이(100)의 외곽에 존재하는 각종 전극들, 각종 배선들, 트랜지스터들 및 서브픽셀들은 픽셀 어레이(100)의 내부에 존재하는 각종 전극들, 각종 배선들, 트랜지스터들 및 서브픽셀들과 형성되는 모양이나 구조, 또는 물리적 성질, 특성 등이 동일하게 유지될 수 있다. 이로 인해, 디스플레이 성능도 향상될 수 있다.
도 17은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서 유기발광다이오드(OLED) 및 봉지층(ENCAP)이 형성된 부분의 단면도이다.
이상에서 전술한 바와 같이, 실리콘 기판(10)의 회로 구역(CZ) 상에 MOSFET이 형성되고, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 TFT 또는 MOSFET이 형성된다.
그리고, 일 예로, 실리콘 기판(10)의 회로 구역(CZ) 상에 MOSFET이 형성되고, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 TFT 또는 MOSFET이 형성된 이후, 절연층이 형성되고, 유기발광다이오드(OLED)의 제1 전극(E1)이 절연층의 컨택홀을 통해 픽셀 어레이 구역(PAZ) 상에 TFT 또는 MOSFET과 전기적으로 연결될 수 있다.
그 위에, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)에 해당하는 제1 전극(E1)을 덮으면서 평탄화층이 픽셀 어레이 구역(PAZ) 상에 형성되어 있을 수 잇다.
평탄화층 위를 유기발광다이오드(OLED)의 캐소드 전극(또는 애노드 전극)에 해당하는 제2 전극(E2)이 픽셀 어레이 구역(PAZ) 상에 형성된다.
그리고, 수분, 공기 등의 침투를 방지하기 위한 봉지층(ENCAP)이 실리콘 기판(10)의 회로 구역(CZ)과 픽셀 어레이 구역(PAZ) 상에 모두 존재할 수 있다.
다시 말해, 제2 전극(E2) 상에 봉지층(ENCAP)이 위치하고, 이러한 봉지층(ENCAP)은 픽셀 어레이 구역(PAZ)에서 회로 구역(CZ)까지 연장되어 있을 수 있다.
전술한 바와 같이, 봉지층(ENCAP)아 픽셀 어레이 구역(PAZ)에서 회로 구역(CZ)까지 연장되어 있기 때문에, 픽셀 어레이 구역(PAZ) 상의 픽셀 어레이(100)는 물론, 회로 구역(CZ) 상의 구동 회로들을 수분이나 공기 등으로부터 보호해줄 수 있다.
도 18 내지 도 21은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)에서, 회로 구역(CZ) 상의 트랜지스터(TR-C)와 픽셀 어레이 구역(PAZ) 상의 트랜지스터(TR-P) 및 픽셀 전극을 형성하는 공정 예시들이다.
도 18을 참조하면, 제2 멀티-트랜지스터 구조의 제작 공정(Process 1)은, 실리콘 기판(10)의 회로 구역(CZ) 상에 MOSFET과, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 MOSFET 등을 동일한 공정으로 동시에 형성하는 제1 단계와, 이후, 절연층을 형성하고 그 위에 유기발광다이오드(OLED)를 올리는 제2 단계로 진행될 수 있다.
제1 단계 및 제2 단계는 디스플레이 업체 또는 반도체 파운드리(Foundry) 업체에서 모두 수행할 수 있다.
경우에 따라서, 제1 단계는 반도체 파운드리 업체에서 수행하고, 제2 단계는 디스플레이 업체에서 수행할 수도 있다.
도 19를 참조하면, 제1 멀티-트랜지스터 구조의 제작 공정(Process 2)은, 실리콘 기판(10)의 회로 구역(CZ) 및 픽셀 어레이 구역(PAZ) 상에 MOSFET 및 TFT 각각을 동시에 또는 따로 형성하는 제1 단계와, 이후, 절연층을 형성하고 그 위에 유기발광다이오드(OLED)를 올리는 제2 단계로 진행될 수 있다.
제1 단계 및 제2 단계는 디스플레이 업체 또는 반도체 파운드리 업체에서 모두 수행할 수 있다.
경우에 따라서, 제1 단계는 반도체 파운드리 업체에서 수행하고, 제2 단계는 디스플레이 업체에서 수행할 수도 있다.
도 18 및 도 19의 제작 공정(Process 1, 2)은, 실리콘 기판(10)의 회로 구역(CZ) 및 픽셀 어레이 영역(PAZ) 상에 트랜지스터들이 동일 단계에서 함께 형성될 수도 있다.
도 20을 참조하면, 제1 멀티-트랜지스터 구조의 다른 제작 공정(Process 3)은, 실리콘 기판(10)의 회로 구역(CZ) 상에 MOSFET 등을 형성하는 제1 단계와, 이후, 평탄화층을 형성하고, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ)에 해당하는 위치에서 TFT 등을 형성하는 제2 단계와, 이후, 유기발광다이오드(OLED)를 올리는 제3 단계로 진행될 수 있다.
제1 단계, 제2 단계 및 제3 단계는 디스플레이 업체 또는 반도체 파운드리 업체에서 모두 수행할 수 있다.
경우에 따라서, 제1 단계는 반도체 파운드리 업체에서 수행하고, 제2 단계 및 제3 단계는 디스플레이 업체에서 수행할 수도 있다.
도 20의 제작 공정(Process 3)은, 실리콘 기판(10)의 회로 구역(CZ) 상에 MOSFET 등을 먼저 형성하고, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상의 TFT는 나중에 형성하는 방식이다.
도 21을 참조하면, 제1 멀티-트랜지스터 구조의 또 다른 제작 공정(Process 4)은, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 TFT를 형성하는 제1 단계와,
이후, 평탄화층을 형성한 이후, 그 위에 실리콘 기판(10)의 회로 구역(CZ)에 대응되는 위치에 MOSFET 등을 형성하는 제2 단계와, 이후, 절연층을 형성하고 그 위에 유기발광다이오드(OLED)를 올리는 제3 단계로 진행될 수 있다.
제1 단계, 제2 단계 및 제3 단계는 디스플레이 업체 또는 반도체 파운드리 업체에서 모두 수행할 수 있다.
경우에 따라서, 제1 단계는 디스플레이 업체에서 수행하고, 제2 단계는 반도체 파운드리 업체에서 수행하고, 제3 단계는 디스플레이 업체에서 수행할 수도 있다.
도 21의 제작 공정(Process 4)은, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상의 TFT를 먼저 형성하고, 실리콘 기판(10)의 회로 구역(CZ) 상에 MOSFET를 나중에 형성하는 방식이다.
도 22 및 도 23은 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)의 서브픽셀 구조의 또 다른 예시 도면들이다.
도 22를 참조하면, 도 5의 서브픽셀 구조 하에서, 센스 라인(SL)에는 기준전압(VSS)이 제1 스위치(SW1)을 통해 인가될 수 있다.
제1 스위치(SW1)를 통해, 센스 라인(SL)의 전압 상태를 구동 타이밍에 따라 제어할 수 있다. 이에 따라, 구동 트랜지스터(DRT_)의 제2 노드(N2)의 전압 상태도 제어할 수 있다.
또한, 센스 라인(SL)은 제2 스위치(SW2)를 통해 모니터링 유닛(MU)과 연결될 수 있다.
모니터링 유닛(MU)은 제2 스위치(SW2)가 턴 온 되어 센스 라인(SL)과 전기적으로 연결되면 센스 라인(SL)의 전압 또는 전류를 측정할 수 있다.
센스 라인(SL)의 전압 또는 전류로부터 해당 서브픽셀의 열화 정도 또는 해당 서브픽셀의 전기적인 상태가 센싱될 수 있다.
여기서, 해당 서브픽셀의 열화 정도는, 일 예로, 구동 트랜지스터(DRT)의 문턱전압 또는 이동도 등일 수 있으며, 경우에 따라서, 유기발광다이오드(OLED)의 열화 정도 등일 수 있다.
해당 서브픽셀의 전기적인 상태는, 일 예로, 유기발광다이오드(OLED)의 제1 전극(E1) 및 제2 전극(E2)의 단락(Short) 또는 오픈(Open) 등에 대한 상태일 수 있다.
모니터링 유닛(MU)은 소스 구동 회로(110) 또는 다른 구동 회로에 포함될 수 있으며, ADC (Analog to Digital Converter), 전류 센서 등으로 구현될 수 있다.
도 22를 참조하면, 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나의 바디(Body)에 바디 전압으로서 기준전압(VSS)를 인가해줄 수 있다.
한편, 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나의 바디(Body)에 바디 전압으로서 기준전압(VSS)을 인가해주기 위한 방안으로서, 도 23에 도시된 바와 같이, 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나의 바디(Body)를 센스 라인(SL)에 전기적으로 연결해줄 수도 있다.
한편, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 모든 트랜지스터들은, 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터와 전류-전압 전달 특성이 다를 수도 있다.
경우에 따라서, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 일부의 트랜지스터는 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터와 전류-전압 전달 특성이 다르지만, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 다른 일부의 트랜지스터는 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터와 전류-전압 전달 특성이 동일하거나 실질적으로 동일할 수 있다.
예를 들어, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 모두는, 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터와 서로 다른 전류-전압 전달 특성을 가질 수 있다.
다른 예를 들어, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 구동 트랜지스터(DRT)는, 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터와 서로 다른 전류-전압 전달 특성을 가지지만, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나는, 실리콘 기판(10)의 회로 구역(CZ) 상의 트랜지스터와 동일한 전류-전압 전달 특성을 가질 수 있다.
다르게 설명하면, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 모두는 동일한 종류의 트랜지스터(예: TFT, MOSFET)일 수도 있다.
또는, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나(예: 구동 트랜지스터(DRT))의 트랜지스터 종류(예: TFT)는 나머지(예: 제1, 제2 트랜지스터(T1, T2))의 트랜지스터 종류(예: MOSFET)와 다를 수 있다.
또 다르게 설명하면, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 모두는 동일한 채널 특성치(예: 채널 길이, 채널 폭, 채널 두께 등)가 동일하거나 실질적으로 동일할 수 있다.
또는, 실리콘 기판(10)의 픽셀 어레이 구역(PAZ) 상에 형성되는 서브픽셀(SP) 내 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나(예: 구동 트랜지스터(DRT))의 채널 특성치(예: 채널 길이, 채널 폭, 채널 두께 등)는 나머지(예: 제1, 제2 트랜지스터(T1, T2))의 채널 특성치(예: 채널 길이, 채널 폭, 채널 두께 등)와 다를 수 있다.
이상에서 전술한 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)는 마이크로 디스플레이 패널 또는 마이크로 디스플레이 모듈이라고도 할 수 있고, 마이크로 디스플레이 패널 또는 마이크로 디스플레이 모듈을 포함하는 전자 기기일 수도 있다.
한편, 전술한 본 실시예들에 따른 마이크로 디스플레이 디바이스(1)는 가상 현실 디바이스 또는 증강 현실 디바이스에 포함될 수도 있다.
이상에서 설명한 본 실시예들은 마이크로 디스플레이 디바이스(1) 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 우수한 구동 성능과 우수한 디스플레이 성능을 갖는 마이크로 디스플레이 디바이스(1) 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 실리콘 기판 상에 픽셀 어레이(100) 및 구동 회로들이 모두 형성된 마이크로 디스플레이 디바이스(1) 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 멀티-트랜지스터 특성을 갖는 마이크로 디스플레이 디바이스(1) 및 디스플레이 집적회로를 제공할 수 있다.
본 실시예들은 멀티-트랜지스터 구조를 갖는 마이크로 디스플레이 디바이스(1) 및 디스플레이 집적회로를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 마이크로 디스플레이 디바이스
10: 실리콘 기판
100: 픽셀 어레이
110: 소스 구동 회로
120: 게이트 구동 회로
130: 제어 회로
140: 파워 회로

Claims (23)

  1. 실리콘 기판;
    상기 실리콘 기판의 픽셀 어레이 구역 상에 배열된 다수의 서브픽셀들을 포함하는 픽셀 어레이; 및
    상기 실리콘 기판의 회로 구역 상에 배치된 구동 회로들을 포함하고,
    상기 회로 구역은 상기 픽셀 어레이 구역의 주변에 위치하고,
    상기 픽셀 어레이 구역 상의 모든 또는 일부의 트랜지스터는 TFT이고, 상기 회로 구역 상의 트랜지스터는 상기 TFT와 서로 다른 전류-전압 전달 특성을 갖는 MOSFET인 마이크로 디스플레이 디바이스.
  2. 제1항에 있어서,
    상기 회로 구역 상의 트랜지스터의 전류-전압 전달 특성은 전압 변화에 따른 전류 변화를 나타내는 제1 전류-전압 전달 그래프로 정의되고,
    상기 픽셀 어레이 구역 상의 트랜지스터의 전류-전압 전달 특성은 전압 변화에 따른 전류 변화를 나타내는 제2 전류-전압 전달 그래프로 정의되고,
    상기 제2 전류-전압 전달 그래프에서 전류 변화 구간의 기울기는 상기 제1 전류-전압 전달 그래프에서 전류 변화 구간의 기울기보다 작은 마이크로 디스플레이 디바이스.
  3. 삭제
  4. 제1항에 있어서,
    상기 픽셀 어레이 구역 상의 트랜지스터는 비정질 실리콘 TFT (Amorphous Silicon TFT), 폴리 실리콘 TFT (Poly Silicon TFT), 옥사이드 TFT (Oxide TFT) 및 유기물 TFT (Organic TFT) 중 하나인 마이크로 디스플레이 디바이스.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 실리콘 기판에서, 상기 회로 구역과 상기 픽셀 어레이 구역 사이에 더미 구역이 존재하고,
    상기 실리콘 기판의 더미 구역에는,
    상기 픽셀 어레이 구역에 배치되는 트랜지스터와 동일한 전류-전압 전달 특성을 갖는 트랜지스터와 픽셀 전극을 포함하는 더미 픽셀이 존재하는 마이크로 디스플레이 디바이스.
  11. 제1항에 있어서,
    상기 구동 회로들은 소스 구동 회로, 게이트 구동 회로, 제어 회로 및 파워 회로를 포함하는 마이크로 디스플레이 디바이스.
  12. 제1항에 있어서,
    상기 다수의 서브픽셀들 각각은,
    제1 전극과 제2 전극으로 이루어진 유기발광다이오드;
    상기 유기발광다이오드를 구동하기 위한 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드인 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터; 및
    상기 구동 트랜지스터의 제1 노드와 상기 구동 트랜지스터의 소스 노드 또는 드레인 노드인 제2 노드 사이에 전기적으로 연결된 캐패시터를 포함하고,
    상기 제2 전극 상에 봉지층이 위치하고,
    상기 봉지층은 상기 픽셀 어레이 구역에서 상기 회로 구역까지 연장되어 있는 마이크로 디스플레이 디바이스.
  13. 제12항에 있어서,
    상기 다수의 서브픽셀들 각각은,
    상기 구동 트랜지스터의 제2 노드와 센스 라인 사이에 전기적으로 연결된 제2 트랜지스터를 더 포함하는 마이크로 디스플레이 디바이스.
  14. 제12항 또는 제13항에 있어서,
    상기 픽셀 어레이 구역 상의 상기 구동 트랜지스터는,
    상기 회로 구역 상의 트랜지스터와 서로 다른 전류-전압 전달 특성을 갖는 마이크로 디스플레이 디바이스.
  15. 제13항에 있어서,
    상기 픽셀 어레이 구역 상의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    상기 회로 구역 상의 트랜지스터와 서로 다른 전류-전압 전달 특성을 갖는 마이크로 디스플레이 디바이스.
  16. 제13항에 있어서,
    상기 픽셀 어레이 구역 상의 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 하나 이상은,
    상기 회로 구역 상의 트랜지스터와 동일한 전류-전압 전달 특성을 갖는 마이크로 디스플레이 디바이스.
  17. 실리콘 기판;
    상기 실리콘 기판의 픽셀 어레이 구역 상에 배열된 다수의 서브픽셀들; 및
    상기 실리콘 기판의 회로 구역 상에 배치된 구동 회로들을 포함하고,
    상기 회로 구역은 상기 픽셀 어레이 구역의 주변에 위치하고,
    상기 픽셀 어레이 구역 상의 트랜지스터는 TFT이고, 상기 회로 구역 상의 트랜지스터는 상기 TFT와 서로 다른 전류-전압 전달 특성을 갖는 MOSFET인 디스플레이 집적회로.
  18. 삭제
  19. 실리콘 기판;
    상기 실리콘 기판의 픽셀 어레이 구역 상에 배열된 다수의 서브픽셀들; 및
    상기 실리콘 기판의 회로 구역 상에 배치된 구동 회로들을 포함하고,
    상기 회로 구역은 상기 픽셀 어레이 구역의 주변에 위치하고,
    상기 픽셀 어레이 구역 상의 트랜지스터는 MOSFET이고, 상기 회로 구역 상의 트랜지스터는 상기 픽셀 어레이 구역 상의 MOSFET과 서로 다른 전류-전압 전달 특성을 갖는 MOSFET인 디스플레이 집적회로.
  20. 제19항에 있어서,
    상기 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도와 상기 회로 구역 상의 트랜지스터의 도핑 농도는 서로 다른 디스플레이 집적회로.
  21. 제19항에 있어서,
    상기 회로 구역 상의 트랜지스터의 채널 특성치와 상기 픽셀 어레이 구역 상의 트랜지스터의 채널 특성치는 서로 다르고,
    상기 채널 특성치는,
    채널 길이, 채널 폭 및 채널 두께 중 하나 이상을 포함하는 디스플레이 집적회로.
  22. 제20항에 있어서,
    상기 회로 구역 상의 트랜지스터의 도핑 농도는 상기 픽셀 어레이 구역 상의 트랜지스터의 도핑 농도 보다 높은 디스플레이 집적회로.
  23. 제21항에 있어서,
    상기 회로 구역 상의 트랜지스터의 채널 길이는 상기 픽셀 어레이 구역 상의 트랜지스터의 채널 길이보다 짧고,
    상기 회로 구역 상의 트랜지스터의 채널 폭 또는 채널 두께는 상기 픽셀 어레이 구역 상의 트랜지스터의 채널 폭 또는 채널 두께보다 큰 디스플레이 집적회로.
KR1020170056187A 2017-05-02 2017-05-02 마이크로 디스플레이 디바이스 및 디스플레이 집적회로 KR102332646B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170056187A KR102332646B1 (ko) 2017-05-02 2017-05-02 마이크로 디스플레이 디바이스 및 디스플레이 집적회로
US15/966,260 US10622429B2 (en) 2017-05-02 2018-04-30 Micro display device and display integrated circuit
CN201810409702.3A CN108807375B (zh) 2017-05-02 2018-05-02 微型显示装置和显示集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170056187A KR102332646B1 (ko) 2017-05-02 2017-05-02 마이크로 디스플레이 디바이스 및 디스플레이 집적회로

Publications (2)

Publication Number Publication Date
KR20180122124A KR20180122124A (ko) 2018-11-12
KR102332646B1 true KR102332646B1 (ko) 2021-11-30

Family

ID=64014307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170056187A KR102332646B1 (ko) 2017-05-02 2017-05-02 마이크로 디스플레이 디바이스 및 디스플레이 집적회로

Country Status (3)

Country Link
US (1) US10622429B2 (ko)
KR (1) KR102332646B1 (ko)
CN (1) CN108807375B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008046427A (ja) * 2006-08-18 2008-02-28 Sony Corp 画像表示装置
KR102588337B1 (ko) * 2018-12-04 2023-10-11 엘지디스플레이 주식회사 마이크로 디스플레이 장치 및 휘도 제어 방법
JP7321049B2 (ja) 2019-10-11 2023-08-04 キヤノン株式会社 発光装置、表示装置、光電変換装置、電子機器、照明装置および移動体
CN111192533A (zh) * 2020-02-28 2020-05-22 恩利克（浙江）智能装备有限公司 一种硅基oled微型显示面板的结构与制作方法
CN112234092B (zh) * 2020-10-30 2023-03-24 云谷（固安）科技有限公司 显示面板及显示装置
CN112951824A (zh) * 2021-02-25 2021-06-11 安徽熙泰智能科技有限公司 一种微显示用组合驱动芯片结构及其制作工艺
CN113013163A (zh) * 2021-02-25 2021-06-22 安徽熙泰智能科技有限公司 一种微显示驱动芯片结构及其制作工艺
CN113889520A (zh) * 2021-09-30 2022-01-04 合肥视涯技术有限公司 一种显示面板及显示装置
CN113921538A (zh) * 2021-09-30 2022-01-11 合肥视涯技术有限公司 显示面板、显示面板的驱动背板的制备方法及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009237573A (ja) * 1999-02-23 2009-10-15 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置
JP2012255872A (ja) * 2011-06-08 2012-12-27 Sony Corp 画素回路、表示装置、電子機器、及び、画素回路の駆動方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3097254B2 (ja) * 1991-12-25 2000-10-10 セイコーエプソン株式会社 薄膜トランジスタおよび薄膜トランジスタの製造方法
JPH11330486A (ja) * 1998-05-16 1999-11-30 Semiconductor Energy Lab Co Ltd 半導体装置
US6396147B1 (en) * 1998-05-16 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with metal-oxide conductors
CA2507276C (en) * 2001-02-16 2006-08-22 Ignis Innovation Inc. Pixel current driver for organic light emitting diode displays
US7129883B2 (en) * 2004-02-23 2006-10-31 Sony Corporation Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus
EP2348351A1 (en) * 2004-07-14 2011-07-27 Sharp Kabushiki Kaisha Active matrix substrate and drive circuit thereof
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP2009015178A (ja) * 2007-07-06 2009-01-22 Nec Electronics Corp 容量性負荷駆動回路、容量性負荷駆動方法および液晶表示装置の駆動回路
JP5671830B2 (ja) * 2010-03-31 2015-02-18 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP5355618B2 (ja) * 2011-03-10 2013-11-27 三星ディスプレイ株式會社 可撓性表示装置及びこの製造方法
JP2013012477A (ja) * 2011-06-28 2013-01-17 Cbrite Inc ハイブリッドのフルカラー・アクティブ・マトリクス有機発光ディスプレイ
JP5953464B2 (ja) * 2012-02-14 2016-07-20 セイコーエプソン株式会社 温度センサー及び温度計測方法、電気光学装置
KR101619158B1 (ko) * 2013-04-30 2016-05-10 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 유기 발광장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009237573A (ja) * 1999-02-23 2009-10-15 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置
JP2014032409A (ja) 1999-02-23 2014-02-20 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置
JP2012255872A (ja) * 2011-06-08 2012-12-27 Sony Corp 画素回路、表示装置、電子機器、及び、画素回路の駆動方法

Also Published As

Publication number Publication date
US10622429B2 (en) 2020-04-14
CN108807375B (zh) 2023-04-18
KR20180122124A (ko) 2018-11-12
CN108807375A (zh) 2018-11-13
US20180323247A1 (en) 2018-11-08

Similar Documents

Publication Publication Date Title
KR102332646B1 (ko) 마이크로 디스플레이 디바이스 및 디스플레이 집적회로
KR102595359B1 (ko) 디스플레이 장치
US12080240B2 (en) Pixel and organic light emitting display device having the same
CN107978610B (zh) 一种阵列基板、显示面板、显示装置及阵列基板的制造方法
CN111199704B (zh) 显示设备
US9640601B2 (en) Display apparatus
CN105226100B (zh) 显示装置的薄膜晶体管
US20130088416A1 (en) OLED Display Driver Circuits and Techniques
US12223894B2 (en) Pixel driving circuit, driving method thereof and display panel
KR20180127598A (ko) 다채널 박막 트랜지스터 및 이를 포함하는 화소
US10891899B2 (en) Display device, electronic device, and body-biasing circuit
US11925082B2 (en) Display panel and display device
US20140320545A1 (en) Pixel circuit of organic light-emitting display
CN111341788A (zh) 薄膜晶体管及显示面板
KR102443127B1 (ko) 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치
KR20240152795A (ko) 박막 트랜지스터 어레이 기판 및 표시장치
US12068333B2 (en) Display substrate, display panel, and display device
CN114822400B (zh) 像素驱动电路、显示面板及显示装置
KR102277176B1 (ko) 레벨 시프터 회로
EP3806151A1 (en) Thin-film transistor architecture for high resolution displays
US20220398980A1 (en) Pixel circuit configured to control light-emitting element
KR20180078018A (ko) 전계 발광 표시 장치 및 그 제조 방법
KR102696812B1 (ko) 박막 트랜지스터 어레이 기판 및 표시장치
KR20240163214A (ko) 발광 표시 장치
CN118865892A (zh) 像素驱动电路及显示面板

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20170502

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200408

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20170502

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210331

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20211030

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20211125

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20211126

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20241015

Start annual number: 4

End annual number: 4