JP2010272921A - 高速多重化回路 - Google Patents

Abstract

【課題】高速動作時の出力波形品質を改善する。
【解決手段】高速多重化回路は、データ信号列（Ｄ１Ｐ，Ｄ１Ｎ），（Ｄ２Ｐ，Ｄ２Ｎ）毎に設けられ、入力されたデータ信号列を共通に接続された信号出力端子に選択的に出力する第１のトランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎと、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対またはトランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対のいずれか一方をクロック信号ＣＫ１，ＣＫ２に応じてオンにする第２のトランジスタＱ３，Ｑ４と、トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３，Ｑ４にコレクタ電流を流す電流源となる第３のトランジスタＱ６，Ｑ７と、第３のトランジスタＱ６，Ｑ７のコレクタとエミッタ側の電源電圧ＶＥＥとの間に挿入されたコンデンサＣ１とを備える。
【選択図】 図１

Description

本発明は、複数のデータ信号列を時分割多重により単一のデータ信号列に変換する多重化回路において、高速動作時の出力波形品質を改善する回路構成を提供するものである。

高速動作の多重化回路の例として、図３に示す回路構成が知られている。この図３の回路構成は、非特許文献１に開示されている。図３において、Ｑ１Ｐ，Ｑ１Ｎは差動対を構成するトランジスタ、Ｑ２Ｐ，Ｑ２Ｎは同じく差動対を構成するトランジスタ、Ｑ３，Ｑ４は差動スイッチを構成するトランジスタ、Ｑ５は電流源トランジスタ、Ｒ１Ｐ，Ｒ１Ｎは負荷抵抗、Ｒ２は電流源を構成する抵抗、ＶＣＣ，ＶＥＥは電源電圧、ＶＣＳは電流源のバイアス電圧、Ｄ１Ｐ，Ｄ１Ｎは差動入力のデータ信号、Ｄ２Ｐ，Ｄ２ＮはＤ１Ｐ，Ｄ１Ｎと異なる差動入力のデータ信号、ＱＰ，ＱＮは時分割多重化後の差動出力信号、ＣＫ１，ＣＫ２は差動スイッチのクロック信号である。なお、抵抗Ｒ１Ｐ，Ｒ１Ｎの抵抗値は５０Ωである。

図３の高速多重化回路においては、トランジスタＱ５にバイアス電圧ＶＣＳが供給されると、トランジスタＱ５と抵抗Ｒ２とから構成される電流源がオンとなり、回路が動作を開始する。ここで、クロック信号ＣＫ１がハイレベル、クロック信号ＣＫ２がローレベルの場合、トランジスタＱ３，Ｑ４から構成される差動スイッチは、トランジスタＱ３がオン、トランジスタＱ４がオフとなる。これにより、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対がオン、トランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対がオフとなるので、データ信号Ｄ１Ｐ，Ｄ１Ｎが増幅され、差動出力信号ＱＰ，ＱＮとして出力される。

一方、クロック信号ＣＫ２がハイレベル、クロック信号ＣＫ１がローレベルの場合、トランジスタＱ３，Ｑ４から構成される差動スイッチは、トランジスタＱ４がオン、トランジスタＱ３がオフとなる。これにより、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対がオフ、トランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対がオンとなるので、データ信号Ｄ２Ｐ，Ｄ２Ｎが増幅され、差動出力信号ＱＰ，ＱＮとして出力される。
こうして、クロック信号ＣＫ１，ＣＫ２によって差動スイッチのトランジスタＱ３，Ｑ４を交互にオンにすることにより、２つのデータ信号列（Ｄ１Ｐ，Ｄ１Ｎ）と（Ｄ２Ｐ，Ｄ２Ｎ）を時分割多重して単一のデータ信号列に変換することができる。

図３に示した高速多重化回路では、１００Ｇｂｉｔ／ｓという高速動作を実現するべく、トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３〜Ｑ５としてｆＴ（電流遮断周波数）＝２７０ＧＨｚという高周波特性に優れたＩｎＰへテロ接合バイポーラトランジスタを使用している。また、図３に示した高速多重化回路は、セレクタコアと呼ばれており、多重化論理動作を行う回路部分が外部の５０Ω負荷へ直接接続される。

Kimikazu Sano et al.，"Over-100-Gbit/s Multiplexing Operation of InP DHBT Selector IC Designed with High Collector-Current Density"，2004 International Conference on Solid State Devices and Materials (2004 SSDM)，p.312-313，2004

しかしながら、図３に示した従来の回路構成では、出力波形のハイレベルとローレベルがうねるリンギングや、出力波形のレベル遷移トレースに時間差が出来てしまうダブルトレースなどといった、出力波形の波形品質劣化が起きやすいという問題点があった。図３に示した高速多重化回路の出力波形を図４に示す。図４はトランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３〜Ｑ５としてｆＴ＝３００ＧＨｚのＩｎＰヘテロ接合バイポーラトランジスタを用い、図３に示した回路構成で１００Ｇｂｉｔ／ｓ多重化動作をシミュレーションした際の出力波形である。図４において、２１０はリンギングを示し、２１１はダブルトレースを示している。

このように、図４に示した出力波形には、リンギングやダブルトレースが発生していることがわかる。これらリンギングやダブルトレースは、デジタル信号のハイレベルとローレベルを判定するための閾値電圧およびタイミングに関するマージンを減少させることから、波形品質の劣化として捉えられることが一般的である。

リンギングやダブルトレースの原因としては、トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３，Ｑ４がオン／オフする際に生じる付加的な過渡電流（スイッチングノイズ）、および電流源トランジスタＱ５のコレクタ電位が過渡的に変動するための電流源電流量の変化が挙げられる。過渡電流とは、本来オン／オフするべき電流以外の電流成分、すなわち電流源で流している電流以外の電流成分のことであり、トランジスタの寄生容量により生じる。また、図３に示した回路構成では、セレクタコアで発生したリンギング等を波形整形することなく回路外部に直接出力するため、セレクタコアを外部の５０Ω負荷へ直接接続する回路構成も波形品質劣化の要因として挙げられる。

本発明は、上記課題を解決するためになされたもので、高速動作時の出力波形品質を改善することができる高速多重化回路を提供することを目的とする。

本発明の高速多重化回路は、データ信号列毎に設けられ、入力されたデータ信号列を共通に接続された信号出力端子に選択的に出力する複数の第１のトランジスタと、この複数の第１のトランジスタのコレクタ電流またはドレイン電流が流れる経路の各々に対して直列に挿入され、クロック信号に応じて前記複数の第１のトランジスタのうちいずれか１つをオンにするスイッチとなる複数の第２のトランジスタと、前記第１、第２のトランジスタにコレクタ電流またはドレイン電流を流す電流源となる第３のトランジスタと、この第３のトランジスタのコレクタまたはドレインとエミッタまたはソース側の電源電圧端子との間に挿入されたコンデンサとを備えることを特徴とするものである。
また、本発明の高速多重化回路の１構成例は、さらに、前記複数の第１のトランジスタのエミッタの各々に対して直列に挿入された複数の抵抗を備えることを特徴とするものである。
また、本発明の高速多重化回路の１構成例は、さらに、前記複数の第２のトランジスタのエミッタの各々に対して直列に挿入された複数の抵抗を備えることを特徴とするものである。
また、本発明の高速多重化回路の１構成例は、さらに、前記信号出力端子から出力される時分割多重化後の信号を入力とする出力バッファを備えることを特徴とするものである。
また、本発明の高速多重化回路の１構成例において、前記第１、第２、第３のトランジスタおよび前記出力バッファに含まれるトランジスタは、バイポーラトランジスタである。

本発明によれば、電流源を構成する第３のトランジスタのコレクタまたはドレインとエミッタまたはソース側の電源電圧端子との間にコンデンサを挿入することにより、高速多重化回路において、リンギングやダブルトレース等の波形品質劣化要素を抑えることができ、良好な波形品質を有する出力波形を得ることができる。

また、本発明では、データ信号列が入力される複数の第１のトランジスタのエミッタの各々に対して直列に抵抗を挿入することにより、良好な波形品質を有する出力波形を得ることができる。

また、本発明では、クロック信号が入力される複数の第２のトランジスタのエミッタの各々に対して直列に抵抗を挿入することにより、良好な波形品質を有する出力波形を得ることができる。

また、本発明では、信号出力端子から出力される時分割多重化後の信号を入力とする出力バッファを設けることにより、良好な波形品質を有する出力波形を得ることができる。

本発明の実施の形態に係る高速多重化回路の構成を示す回路図である。 本発明の実施の形態に係る高速多重化回路の出力波形を示す図である。 従来の高速多重化回路の構成を示す回路図である。 従来の高速多重化回路の出力波形を示す図である。

以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態に係る高速多重化回路の構成を示す回路図である。
本実施の形態の高速多重化回路は、セレクタコア１００の後段に出力バッファ１０１を接続したものである。

セレクタコア１００は、ベースにデータ信号Ｄ１Ｐ，Ｄ１Ｎが入力される、差動対を構成するトランジスタＱ１Ｐ，Ｑ１Ｎと、ベースにデータ信号Ｄ１Ｐ，Ｄ１Ｎと異なるデータ信号Ｄ２Ｐ，Ｄ２Ｎが入力される、差動対を構成するトランジスタＱ２Ｐ，Ｑ２Ｎと、ベースにクロック信号ＣＫ１，ＣＫ２が入力される、差動スイッチを構成するトランジスタＱ３，Ｑ４と、ベースにバイアス電圧ＶＣＳが入力される電流源トランジスタＱ６，Ｑ７と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ１Ｐ，Ｑ２Ｐのコレクタに接続された負荷抵抗Ｒ１Ｐと、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ１Ｎ，Ｑ２Ｎのコレクタに接続された負荷抵抗Ｒ１Ｎと、一端がトランジスタＱ１Ｐ，Ｑ１Ｎのエミッタに接続され、他端がトランジスタＱ３のコレクタに接続された抵抗Ｒ３Ｐ，Ｒ３Ｎと、一端がトランジスタＱ２Ｐ，Ｑ２Ｎのエミッタに接続され、他端がトランジスタＱ４のコレクタに接続された抵抗Ｒ４Ｐ，Ｒ４Ｎと、一端がトランジスタＱ３，Ｑ４のエミッタに接続され、他端がトランジスタＱ６，Ｑ７のコレクタに接続された抵抗Ｒ５，Ｒ６と、一端がトランジスタＱ６，Ｑ７のエミッタに接続され、他端に電源電圧ＶＥＥが供給される抵抗Ｒ７，Ｒ８と、一端がトランジスタＱ６，Ｑ７のコレクタに接続され、他端に電源電圧ＶＥＥが供給されるコンデンサＣ１とを有する。

図１において、１０２はセレクタコア１００の正相信号出力端子、１０３は逆相信号出力端子である。第１のトランジスタであるＱ１Ｎ，Ｑ２Ｎのコレクタは、正相信号出力端子１０２に共通に接続され、同じく第１のトランジスタであるＱ１Ｐ，Ｑ２Ｐのコレクタは、逆相信号出力端子１０３に共通に接続される。
第２のトランジスタであるＱ３，Ｑ４は、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対またはトランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対のいずれか一方をクロック信号ＣＫ１，ＣＫ２に応じてオンにする。
第３のトランジスタであるＱ６，Ｑ７は、トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３，Ｑ４にコレクタ電流を流す。

出力バッファ１０１は、ベースに端子１０２から出力される時分割多重化後の正相信号が入力され、コレクタに電源電圧ＶＣＣが供給されるトランジスタＱ８Ｐと、ベースに端子１０３から出力される時分割多重化後の逆相信号が入力され、コレクタに電源電圧ＶＣＣが供給されるトランジスタＱ８Ｎと、ベースとコレクタとがトランジスタＱ８Ｐ，Ｑ８Ｎのエミッタに接続されたトランジスタＱ９Ｐ，Ｑ９Ｎと、ベースとコレクタとがトランジスタＱ９Ｐ，Ｑ９Ｎのエミッタに接続されたトランジスタＱ１０Ｐ，Ｑ１０Ｎと、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１０Ｐ，Ｑ１０Ｎのエミッタに接続された電流源トランジスタＱ１１Ｐ，Ｑ１１Ｎと、ベースにトランジスタＱ８Ｐから出力される正相信号が入力されるトランジスタＱ１２Ｐと、ベースにトランジスタＱ８Ｎから出力される逆相信号が入力されるトランジスタＱ１２Ｎと、トランジスタＱ１３Ｐ，Ｑ１３Ｎと、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１３Ｐ，Ｑ１３Ｎのエミッタに接続された電流源トランジスタＱ１４Ｐ，Ｑ１４Ｎと、一端がトランジスタＱ１１Ｐ，Ｑ１１Ｎのエミッタに接続され、他端に電源電圧ＶＥＥが供給される抵抗Ｒ９Ｐ，Ｒ９Ｎと、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ１２Ｐ，Ｑ１２Ｎのコレクタに接続された負荷抵抗Ｒ１０Ｐ，Ｒ１０Ｎと、一端がトランジスタＱ１２Ｐ，Ｑ１２Ｎのエミッタに接続され、他端がトランジスタＱ１３Ｐ，Ｑ１３Ｎのベースおよびコレクタに接続された抵抗Ｒ１１Ｐ，Ｒ１１Ｎと、一端がトランジスタＱ１４Ｐ，Ｑ１４Ｎのエミッタに接続され、他端に電源電圧ＶＥＥが供給される抵抗Ｒ１２Ｐ，Ｒ１２Ｎとを有する。

次に、本実施の形態の高速多重化回路の動作を説明する。この高速多重化回路においては、トランジスタＱ６，Ｑ７にバイアス電圧ＶＣＳが供給されると、トランジスタＱ６，Ｑ７と抵抗Ｒ７，Ｒ８とから構成される、セレクタコア１００の電流源がオンとなる。同様に、トランジスタＱ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎにバイアス電圧ＶＣＳが供給されると、トランジスタＱ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎと抵抗Ｒ９Ｐ，Ｒ９Ｎ，Ｒ１２Ｐ，Ｒ１２Ｎとから構成される、出力バッファ１０１の電流源がオンとなる。

ここで、クロック信号ＣＫ１がハイレベル、クロック信号ＣＫ２がローレベルの場合、トランジスタＱ３，Ｑ４から構成される差動スイッチは、トランジスタＱ３がオン、トランジスタＱ４がオフとなる。これにより、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対がオン、トランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対がオフとなるので、データ信号Ｄ１Ｐ，Ｄ１Ｎが増幅され、差動信号が出力バッファ１０１に出力される。

一方、クロック信号ＣＫ２がハイレベル、クロック信号ＣＫ１がローレベルの場合、トランジスタＱ３，Ｑ４から構成される差動スイッチは、トランジスタＱ４がオン、トランジスタＱ３がオフとなる。これにより、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対がオフ、トランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対がオンとなるので、データ信号Ｄ２Ｐ，Ｄ２Ｎが増幅され、差動信号が出力バッファ１０１に出力される。
出力バッファ１０１は、セレクタコア１００から入力された差動信号を差動出力信号ＱＰ，ＱＮとして出力する。

回路構成上、本実施の形態が図３に示した従来の高速多重化回路と異なる点は以下の４点である。
（１）電流源トランジスタＱ６，Ｑ７のコレクタと電源電圧ＶＥＥとの間にコンデンサＣ１が挿入されていること。
（２）データ信号Ｄ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎが入力される差動対を構成する各トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎのエミッタと直列に抵抗Ｒ３Ｐ，Ｒ３Ｎ，Ｒ４Ｐ，Ｒ４Ｎが挿入されていること。
（３）クロック信号ＣＫ１，ＣＫ２が入力される差動スイッチを構成する各トランジスタＱ３，Ｑ４のエミッタと直列に抵抗Ｒ５，Ｒ６が挿入されていること。
（４）セレクタコア１００の後段に出力バッファ１０１が接続されていること。

上記各相違点による出力波形品質の改善効果について述べる。まず、本実施の形態では、上記（１）で述べたようにセレクタコア１００の電流源トランジスタＱ６，Ｑ７のコレクタと電源電圧ＶＥＥとの間にコンデンサＣ１を挿入することにより、電流源トランジスタＱ６，Ｑ７のコレクタ電位が過渡的に変動することによる電流源電流量の変動をコンデンサＣ１により抑圧することができ、結果としてセレクタコア１００から出力される差動信号の波形品質を改善することができる。

なお、電流源トランジスタＱ６，Ｑ７のコレクタ電位の変動は、クロック信号ＣＫ１，ＣＫ２のオン／オフに由来している。このため、コンデンサＣ１の挿入は、データパターンには関係なくクロック信号ＣＫ１，ＣＫ２のオン／オフのみで発生するリンギング、ダブルトレース等の改善に効果を有する。

また、本実施の形態では、上記（２）で述べたようにデータ信号Ｄ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎが入力される差動対を構成する各トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎのエミッタと直列に抵抗Ｒ３Ｐ，Ｒ３Ｎ，Ｒ４Ｐ，Ｒ４Ｎを挿入することにより、トランジスタＱ１Ｐ，Ｑ１Ｎから構成される差動対およびトランジスタＱ２Ｐ，Ｑ２Ｎから構成される差動対で発生する付加的な過渡電流（スイッチングノイズ）を抑制することができ、結果としてセレクタコア１００から出力される差動信号の波形品質を改善することができる。

このような過渡電流の抑制効果は、エミッタ抵抗Ｒ３Ｐ，Ｒ３Ｎ，Ｒ４Ｐ，Ｒ４Ｎが、差動対の入力である、トランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎのベース−エミッタ間電圧に対して負帰還作用（ベース−エミッタ間電圧の上昇に一定の抑制を加えて、急激な変化を抑える作用）を有していることに由来する。

また、本実施の形態では、上記（３）で述べたようにクロック信号ＣＫ１，ＣＫ２が入力される差動スイッチを構成する各トランジスタＱ３，Ｑ４のエミッタと直列に抵抗Ｒ５，Ｒ６を挿入することにより、差動スイッチで発生する付加的な過渡電流（スイッチングノイズ）を抑制することができ、結果としてセレクタコア１００から出力される差動信号の波形品質を改善することができる。

スイッチングノイズが抑制されるメカニズムは、上記の（２）と同様である。なお、クロック信号ＣＫ１，ＣＫ２のオン／オフはデータパターンに関係なく発生することから、抵抗Ｒ５，Ｒ６の挿入は、データパターンには関係なくクロック信号ＣＫ１，ＣＫ２のオン／オフのみで発生するリンギング、ダブルトレース等の改善に効果を有する。

また、本実施の形態では、上記（４）で述べたようにセレクタコア１００の後段に出力バッファ１０１を接続することにより、出力バッファ１０１によってセレクタコア１００の出力波形を整形することができ、結果として出力波形品質を改善することができる。出力バッファ１０１はある程度の利得を有すると同時に、出力振幅を制限することから、特にハイレベルとローレベルのうねり（リンギング）が一定になるように出力波形を整形することができる。

本実施の形態の高速多重化回路の出力波形を図２に示す。図２はトランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８Ｐ，Ｑ８Ｎ，Ｑ９Ｐ，Ｑ９Ｎ，Ｑ１０Ｐ，Ｑ１０Ｎ，Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１２Ｐ，Ｑ１２Ｎ，Ｑ１３Ｐ，Ｑ１３Ｎ，Ｑ１４Ｐ，Ｑ１４ＮとしてｆＴ＝３００ＧＨｚのＩｎＰヘテロ接合バイポーラトランジスタを用い、図１に示した回路構成で１００Ｇｂｉｔ／ｓ多重化動作をシミュレーションした際の出力波形である。図２の出力波形と図４に示した従来の出力波形とを比較すると、本実施の形態ではリンギングおよびダブルトレースが減少し、出力波形品質が改善していることがわかる。

なお、本実施の形態では、セレクタコア１００および出力バッファ１０１の各トランジスタにＩｎＰへテロ接合バイポーラトランジスタを用いているが、他のバイポーラトランジスタ、例えばＳｉＧｅヘテロ接合バイポーラトランジスタ、ＧａＡｓヘテロ接合バイポーラトランジスタ、Ｓｉバイポーラトランジスタなどを用いても同様の効果を得ることができる。

更には、電界効果トランジスタを用いても、効果に差はあるが同様の効果を得ることができる。この場合、図１の各トランジスタにおいて、ベースを電界効果トランジスタのゲートに置き換え、エミッタを電界効果トランジスタのソースに置き換え、コレクタを電界効果トランジスタのドレインに置き換えればよいことは言うまでもない。ただし、従来の高速多重化回路のようにセレクタコアを外部の５０Ω負荷へ直接接続する場合には、電界効果トランジスタを用いる方が帯域を確保し易いが、本実施の形態のように、セレクタコア１００の後段に出力バッファ１０１を接続する場合には、バイポーラトランジスタを用いる方が帯域を確保する点でより好ましい。

本発明は、高速多重化回路に適用することができる。

１００…セレクタコア、１０１…出力バッファ、１０２…正相信号出力端子、１０３…逆相信号出力端子、Ｑ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８Ｐ，Ｑ８Ｎ，Ｑ９Ｐ，Ｑ９Ｎ，Ｑ１０Ｐ，Ｑ１０Ｎ，Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１２Ｐ，Ｑ１２Ｎ，Ｑ１３Ｐ，Ｑ１３Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎ…トランジスタ、Ｒ１Ｐ，Ｒ１Ｎ，Ｒ３Ｐ，Ｒ３Ｎ，Ｒ４Ｐ，Ｒ４Ｎ，Ｒ５〜Ｒ８，Ｒ９Ｐ，Ｒ９Ｎ，Ｒ１０Ｐ，Ｒ１０Ｎ，Ｒ１１Ｐ，Ｒ１１Ｎ，Ｒ１２Ｐ，Ｒ１２Ｎ…抵抗、ＣＫ１，ＣＫ２…クロック信号、Ｄ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎ…データ信号、ＱＰ，ＱＮ…出力信号、ＶＣＣ，ＶＥＥ…電源電圧、ＶＣＳ…バイアス電圧。

Claims (5)

1. データ信号列毎に設けられ、入力されたデータ信号列を共通に接続された信号出力端子に選択的に出力する複数の第１のトランジスタと、
   この複数の第１のトランジスタのコレクタ電流またはドレイン電流が流れる経路の各々に対して直列に挿入され、クロック信号に応じて前記複数の第１のトランジスタのうちいずれか１つをオンにするスイッチとなる複数の第２のトランジスタと、
   前記第１、第２のトランジスタにコレクタ電流またはドレイン電流を流す電流源となる第３のトランジスタと、
   この第３のトランジスタのコレクタまたはドレインとエミッタまたはソース側の電源電圧端子との間に挿入されたコンデンサとを備えることを特徴とする高速多重化回路。
2. 請求項１記載の高速多重化回路において、
   さらに、前記複数の第１のトランジスタのエミッタの各々に対して直列に挿入された複数の抵抗を備えることを特徴とする高速多重化回路。
3. 請求項１記載の高速多重化回路において、
   さらに、前記複数の第２のトランジスタのエミッタの各々に対して直列に挿入された複数の抵抗を備えることを特徴とする高速多重化回路。
4. 請求項１記載の高速多重化回路において、
   さらに、前記信号出力端子から出力される時分割多重化後の信号を入力とする出力バッファを備えることを特徴とする高速多重化回路。
5. 請求項４記載の高速多重化回路において、
   前記第１、第２、第３のトランジスタおよび前記出力バッファに含まれるトランジスタは、バイポーラトランジスタであることを特徴とする高速多重化回路。

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