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WO2017014262A1 - アナログマルチプレクサコア回路及びアナログマルチプレクサ回路 - Google Patents

アナログマルチプレクサコア回路及びアナログマルチプレクサ回路 Download PDF

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Publication number
WO2017014262A1
WO2017014262A1 PCT/JP2016/071385 JP2016071385W WO2017014262A1 WO 2017014262 A1 WO2017014262 A1 WO 2017014262A1 JP 2016071385 W JP2016071385 W JP 2016071385W WO 2017014262 A1 WO2017014262 A1 WO 2017014262A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
emitter
analog
signal
analog multiplexer
Prior art date
Application number
PCT/JP2016/071385
Other languages
English (en)
French (fr)
Inventor
宗彦 長谷
秀之 野坂
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
Priority to CN201680043321.7A priority Critical patent/CN107852160B/zh
Priority to CA2991865A priority patent/CA2991865C/en
Priority to JP2017529923A priority patent/JP6475335B2/ja
Priority to US15/747,139 priority patent/US10425051B2/en
Priority to EP16827822.4A priority patent/EP3327934B1/en
Publication of WO2017014262A1 publication Critical patent/WO2017014262A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits

Definitions

  • the present invention relates to an analog multiplexer core circuit and an analog multiplexer circuit having a function of time-multiplexing two or more analog signals in a highly linear manner at a high speed.
  • a transmitter of such an optical communication system requires a high-speed digital / analog converter (hereinafter referred to as DAC) in order to generate a multilevel modulation signal.
  • DAC digital / analog converter
  • a time interleave type as shown in FIG. 19 is useful (for example, see Non-Patent Document 1).
  • the time interleave type digital / analog converter shown in FIG. 19 will be described.
  • the first digital / analog converter DAC1 receives an N-bit first digital signal D1 at an input terminal and a clock signal CLK (0 °) whose phase is shifted by 0 ° by the phase shifter S1. To perform analog / digital conversion and output a first analog signal A1.
  • the Nbit second digital signal D2 is input to the input terminal, and the clock signal CLK (180 °) whose phase is shifted by 180 ° by the phase shifter S2 is the synchronous input terminal.
  • the clock signal CLK 180 °
  • the analog multiplexer core circuit M receives the first and second analog signals A1 and A2 and also receives the clock signal CLK (90 °) whose phase is shifted by 90 ° by the phase shifter S3. Multiplexing is performed to output a time multiplexed analog signal Aout.
  • FIG. 20 is a timing chart showing signal waveforms in the digital / analog converter of FIG.
  • A) is the analog signal A1
  • B) is the analog signal A2
  • c) is the time multiplexed analog signal Aout
  • (d) is the clock signal CLK (0 °) input to the digital / analog converter DAC1.
  • E) shows the clock signal CLK (180 °) input to the digital / analog converter DAC2, and
  • (f) shows the clock signal CLK (90 °) input to the analog multiplexer core circuit M.
  • the performance of the analog multiplexer core circuit M which is a component, greatly affects the overall characteristics.
  • the analog multiplexer can be functionally regarded as an analog switch as shown in FIG. That is, the analog multiplexer, when the switching frequency is f SW, the switching period as 1 / f SW, by outputting selectively switching the analog signal Ain1 and analog signals Ain2 an input signal, time-multiplexed It has a function of outputting an analog signal Aout.
  • FIG. 1 An example of a general analog multiplexer core circuit having the simplest configuration is shown in FIG.
  • analog signals can be selectively switched and output by FET gating. That is, in this analog multiplexer core circuit, the drain of the FET gating F1 and the drain of the FET gating F2 are connected, and this connection portion is an output terminal.
  • the analog signal Ain1 is input to the source, and the positive-phase clock signal CLK + is input to the gate.
  • an analog signal Ain2 is input to the source, and a clock signal CLK ⁇ having a reverse phase (phase shifted by 180 ° with respect to the normal phase) is input to the gate.
  • the FET gating F1 and the FET gating F2 are alternately turned on, and the time multiplexed analog signal Aout is output.
  • the analog multiplexer core circuit shown in FIG. 22 is excellent in linearity but has a problem in high-speed operation. This is because the switching speed of the FET gatings F1 and F2 cannot follow the required high speed.
  • multiplexer (core) circuits that handle digital signals as shown in FIG. 23 have been reported to operate at a speed of 50 Gb / s or more (see, for example, Non-Patent Document 2).
  • the multiplexer core circuit shown in FIG. 23 is formed using emitter-coupled logic (Emitter Coupled Logic: ECL), and can operate at a very high speed because the transistor is operated in a non-saturated region. Details will be described below.
  • ECL emitter Coupled Logic
  • the reverse phase signal of the signal means a signal having the same amplitude and a phase inverted by 180 °.
  • the differential pair 11 arranged in the upper stage is formed by an emitter-coupled logic in which the emitter of the transistor Q1 and the emitter of the transistor Q2 are connected.
  • the collectors of the transistors Q1 and Q2 are connected to the high potential power supply VCC via collector resistors Rc1 and Rc2, respectively.
  • the positive phase signal Din1 + of the first digital signal is input to the base of the transistor Q1.
  • the negative phase signal Din1- of the first digital signal is input to the base of the transistor Q2.
  • the differential pair 12 arranged in the upper stage is formed by an emitter-coupled logic in which the emitter of the transistor Q3 and the emitter of the transistor Q4 are connected.
  • the collectors of the transistors Q3 and Q4 are connected to the high potential power supply VCC via collector resistors Rc1 and Rc2, respectively.
  • the positive phase signal Din2 + of the second digital signal is input to the base of the transistor Q3.
  • the negative phase signal Din2- of the second digital signal is input to the base of the transistor Q4.
  • the output terminal OUT + is connected to the collectors of the transistors Q2 and Q4.
  • the output terminal OUT ⁇ is connected to the collectors of the transistors Q1 and Q3.
  • the differential pair 13 arranged in the lower stage is formed by an emitter-coupled logic in which the emitter of the transistor Q5 and the emitter of the transistor Q6 are connected.
  • the collector of the transistor Q5 is connected to the emitters of the transistors Q1 and Q2.
  • the collector of the transistor Q6 is connected to the emitters of the transistors Q3 and Q4.
  • the positive-phase signal CLK + of the clock signal is input to the base of the transistor Q5.
  • the anti-phase signal CLK ⁇ of the clock signal is input to the base of the transistor Q6.
  • the constant current source 14 supplies a constant current I EE having a predetermined value.
  • the transistor Q5 when the positive phase signal CLK + of the clock signal is high level (H) and the negative phase signal CLK ⁇ is low level (L), the transistor Q5 is turned on and the transistor Q6 is turned off. . Therefore, the first digital signals Din1 + and Din1- are amplified by the first differential pair 11 (transistors Q1 and Q2) and output from the output terminals OUT + and OUT-.
  • the transistor Q6 when the positive phase signal CLK + of the clock signal is L and the negative phase signal CLK ⁇ is H, the transistor Q6 is turned on and the transistor Q5 is turned off. Therefore, the second digital signals Din2 + and Din2- are amplified by the second differential pair 12 (transistors Q3 and Q4) and output from the output terminals OUT + and OUT-.
  • the first digital signals Din1 + and Din1 ⁇ and the second digital signal are output from the output terminals OUT + and OUT ⁇ .
  • the signals Din2 + and Din2- are alternately output and output as time multiplexed digital signals Dout + and Dout-.
  • an object of the present invention is to provide an analog multiplexer core circuit and an analog multiplexer circuit capable of time-multiplexing two or more analog signals in a highly linear manner at a high speed.
  • an analog multiplexer core circuit of the present invention includes a first transistor and a second transistor, and the first transistor is connected to a high potential power supply via a first collector resistor.
  • a first analog signal and a collector including a collector and a base to which a positive-phase signal of the first analog signal is input and an emitter, the second transistor being connected to a high potential power source via a second collector resistor
  • a first differential pair including a base and an emitter to which a negative-phase signal is input, and a third transistor and a fourth transistor, and the third transistor is a high-potential power supply via a first collector resistor.
  • a second differential pair including a base and an emitter to which a negative phase signal of the second analog signal is input, and a collector of the second transistor and a collector of the fourth transistor.
  • a resistance value R EA of each of the first to fourth emitter resistors is R EA ⁇ I EE ⁇ each of the first and second analog signals. Amplitude (1) Meet.
  • the analog multiplexer circuit of the present invention is connected to the above-described analog multiplexer core circuit and the first output terminal and the second output terminal of the analog multiplexer core circuit, and is a time-multiplexed analog signal output from the first output terminal. And a differential amplifier that differentially amplifies the positive phase signal and the reverse phase signal of the time-multiplexed analog signal output from the second output terminal.
  • two or more analog signals can be time-multiplexed with high linearity and at high speed.
  • FIG. 1 is a block diagram showing an analog multiplexer circuit that is Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram showing a first specific configuration example of the analog multiplexer core circuit.
  • FIG. 3 is a characteristic diagram showing input / output characteristics of the differential pair of the analog multiplexer core circuit.
  • FIG. 4 is a circuit diagram showing a second specific configuration example of the analog multiplexer core circuit.
  • FIG. 5 is a circuit diagram showing a first specific configuration example of the linear differential amplifier.
  • FIG. 6 is a circuit diagram illustrating a second specific configuration example of the linear differential amplifier.
  • FIG. 7A is a block diagram showing an analog multiplexer circuit that is Embodiment 2 of the present invention.
  • FIG. 7B is a block diagram showing a reception / control circuit of the analog multiplexer circuit.
  • FIG. 8 is a circuit diagram showing a third specific configuration example of the analog multiplexer core circuit.
  • FIG. 9 is a circuit diagram showing a fourth specific configuration example of the analog multiplexer core circuit.
  • FIG. 10A is a block diagram illustrating an analog multiplexer circuit that is Embodiment 3 of the present invention.
  • FIG. 10B is a block diagram illustrating a reception / control circuit of the analog multiplexer circuit.
  • FIG. 11 is a circuit diagram showing a third specific configuration example of the linear differential amplifier.
  • FIG. 12 is a circuit diagram showing a fourth specific configuration example of the linear differential amplifier.
  • FIG. 10A is a block diagram illustrating an analog multiplexer circuit that is Embodiment 3 of the present invention.
  • FIG. 10B is a block diagram illustrating a reception / control circuit of the analog multiplexer circuit.
  • FIG. 11 is a circuit diagram showing a
  • FIG. 13A is a block diagram showing an analog multiplexer circuit that is Embodiment 4 of the present invention.
  • FIG. 13B is a block diagram illustrating a detection / control circuit of the analog multiplexer circuit.
  • FIG. 14A is a block diagram illustrating another example of an analog multiplexer circuit that is Embodiment 4 of the present invention.
  • FIG. 14B is a block diagram illustrating a detection / control circuit of the analog multiplexer circuit.
  • FIG. 15 is a conceptual diagram showing an example in which analog multiplexer core circuits are cascade-connected in a tree shape.
  • FIG. 16 is a block diagram illustrating an example in which analog multiplexer core circuits are cascade-connected in a tree shape.
  • 17A to 17D are characteristic diagrams showing waveform response characteristics (simulation results) of a sine wave (1 GHz).
  • 18A to 18D are characteristic diagrams showing characteristics of the analog multiplexer core circuit.
  • FIG. 19 is a block diagram showing a time interleave type digital / analog converter.
  • FIG. 20 is a timing chart showing signal waveforms in the digital / analog converter.
  • FIG. 21 is a block diagram functionally showing the analog multiplexer.
  • FIG. 22 is a circuit diagram showing a general analog multiplexer core circuit.
  • FIG. 23 is a circuit diagram showing a multiplexer core circuit that handles digital signals.
  • FIG. 1 shows a block diagram (basic system) of an analog multiplexer circuit 100 that is Embodiment 1 of the present invention.
  • the analog multiplexer circuit 100 has a fully differential configuration.
  • the fully differential configuration refers to a configuration in which all signals are differential signals to form a symmetric circuit.
  • the analog signals Ain1 (Ain1 +, Ain1-) and Ain2 (Ain2 +, Ain2-) are input to the analog multiplexer core circuit 120 via the linear buffers 111 and 112.
  • time multiplexing processing is performed according to the clock signal CLK (CLK +, CLK ⁇ ), and the time multiplexed analog signal Aout (Aout +, Aout ⁇ ) is passed through the differential amplifier 130 of one or more stages. Is output.
  • the clock signal CLK is input to the analog multiplexer core circuit 120 via the buffer 140.
  • a circuit having a configuration to be described later is adopted as the analog multiplexer core circuit 120, and one or more stages of differential amplifiers 130 are arranged immediately thereafter.
  • FIG. 2 shows an analog multiplexer core circuit 120A as a first specific configuration example that can be used as the analog multiplexer core circuit 120 shown in FIG.
  • the first differential pair 121 arranged in the upper stage is formed by emitter-coupled logic in which the emitter of the transistor (first transistor) Q1 and the emitter of the transistor (second transistor) Q2 are connected. Yes.
  • the collector of the transistor Q1 is connected to the high potential power supply VCC via a collector resistor (first collector resistor) Rc1.
  • the collector of the transistor Q2 is connected to the high potential power supply VCC via a collector resistance (second collector resistance) Rc2.
  • the positive phase signal Ain1 + of the first analog signal Ain1 is input to the base of the transistor Q1.
  • the negative phase signal Ain1- of the first analog signal Ain1 is input to the base of the transistor Q2.
  • the second differential pair 122 arranged in the upper stage in the drawing is formed by emitter coupled logic in which the emitter of the transistor (third transistor) Q3 and the emitter of the transistor (fourth transistor) Q4 are connected. Yes.
  • the collector of the transistor Q3 is connected to the high potential power supply VCC via the collector resistor Rc1.
  • the collector of the transistor Q4 is connected to the high potential power supply VCC via the collector resistor Rc2.
  • the positive phase signal Ain2 + of the second analog signal Ain2 is input to the base of the transistor Q3.
  • the negative phase signal Ain2- of the second analog signal Ain2 is input to the base of the transistor Q4.
  • the output terminal (first output terminal) OUT + is connected to the collectors of the transistors Q2 and Q4.
  • the output terminal (second output terminal) OUT ⁇ is connected to the collectors of the transistors Q1 and Q3.
  • the third differential pair 123 arranged in the lower stage in the figure is formed by emitter coupled logic in which the emitter of the transistor (fifth transistor) Q5 and the emitter of the transistor (sixth transistor) Q6 are connected. Yes.
  • the collector of the transistor Q5 is connected to the emitters of the transistors Q1 and Q2.
  • the collector of the transistor Q6 is connected to the emitters of the transistors Q3 and Q4.
  • the positive phase signal CLK + of the clock signal CLK is input to the base of the transistor Q5.
  • the reverse phase signal CLK ⁇ of the clock signal CLK is input to the base of the transistor Q6.
  • the constant current source 124 supplies a constant current I EE having a predetermined value.
  • an emitter resistor (first emitter resistor) R EA 1 is connected to the emitter of the transistor Q1.
  • an emitter resistor (second emitter resistor) R EA 2 is connected to the emitter of the transistor Q2
  • an emitter resistor (third emitter resistor) R EA 3 is connected to the emitter of the transistor Q3, and the emitter of the transistor Q4.
  • the emitter resistor R EA 1 is connected between the emitter of the transistor Q1 and the collector of the transistor Q5
  • the emitter resistor R EA 2 is connected between the emitter of the transistor Q2 and the collector of the transistor Q5, and the emitter of the transistor Q3.
  • the emitter resistance R EA 4 is connected between the collector of the emitter and the transistor Q6 of the transistor Q4.
  • the emitter resistances R EA 1 to R EA 4 are represented as representatives, they are indicated as emitter resistances R EA .
  • an emitter resistor R EA satisfying the following equation (1) is provided. It is characterized by being inserted into the upper differential pair 121,122.
  • the amplitude of the analog signal is a voltage amplitude. In the case of the analog signal Ain1, it is the peak value of the voltage amplitude of Ain1 + and Ain1-. In the case of the analog signal Ain2, the amplitude of the voltage amplitude of Ain2 + and Ain2-. It is a peak value.
  • This equation (1) indicates that the product of the resistance value R EA of each of the emitter resistors R EA 1 to R EA 4 and the current value I EE flowing through the constant current source 124 is greater than or equal to the amplitude of each of the analog signals Ain1 and Ain2. It represents something.
  • the transistor Q5 becomes conductive and the transistor Q6 is cut off. It becomes a state. Therefore, the first analog signals Ain1 + and Ain1- are amplified by the first differential pair 121 (transistors Q1 and Q2) and output from the output terminals OUT + and OUT-.
  • the transistor Q6 is turned on and the transistor Q5 is turned off. Therefore, the second analog signals Ain2 + and Ain2- are amplified by the second differential pair 122 (transistors Q3 and Q4) and output from the output terminals OUT + and OUT-.
  • the first analog signals Ain1 + and Ain1 ⁇ and the second analog signal are output from the output terminals OUT + and OUT ⁇ .
  • Signals Ain2 + and Ain2- are alternately output and output as time-multiplexed analog signals Aout + and Aout-.
  • the analog multiplexer core circuit 120A satisfies the above-described expression (1), and therefore, linearity of the response to the analog signals Ain1 and Ain2 that are input signals can be ensured.
  • the reason why the linearity of the response can be ensured in this way is as follows.
  • Transistors generally provide a linear response as long as the collector current increases linearly as the base current increases.
  • the emitter resistor R EA When the emitter resistor R EA is connected to the emitters of the transistors Q1 to Q4 as in this configuration example, the emitter resistor R EA functions as a negative feedback resistor, and an increase in base current is suppressed. Therefore, even when analog signals Ain1 and Ain2 having relatively large amplitudes are input, a linear response is obtained by suppressing the base current.
  • FIG. 3 shows input / output characteristics of the differential pairs 121 and 122.
  • the horizontal axis shows the amplitude ⁇ Vin of the input analog signal, and the vertical axis shows the amplitude ⁇ Vout of the amplified analog signal.
  • the solid line shows the characteristics when inserting an emitter resistor R EA, the dotted line represents the characteristic when not inserted an emitter resistor R EA. It can be seen from the characteristics of FIG. 3 that the input range in which the differential pairs 121 and 122 linearly respond is expanded.
  • FIG. 4 shows an analog multiplexer core circuit 120B as a second specific configuration example that can be used as the analog multiplexer core circuit 120 shown in FIG.
  • an emitter resistor (fifth emitter resistor) R EC 1 is connected to the emitter of the transistor Q5, and an emitter resistor (sixth emitter resistor) R EC 2 is connected to the emitter of the transistor Q6.
  • an emitter resistor R EC 1 is connected between the emitter of the transistor Q5 and one end of the constant current source 124
  • an emitter resistor R EC 2 is connected between the emitter of the transistor Q6 and one end of the constant current source 124.
  • the emitter resistances R EC 1 and R EC 2 are represented as representatives, the emitter resistances R EC are indicated.
  • the other parts are the same as those of the analog multiplexer core circuit 120A shown in FIG. 2 having the emitter resistor R EA .
  • an emitter resistor R EA satisfying the following equation (1) is provided. while being inserted in the upper part of the differential pair 121, 122 is characterized in that the emitter resistance R EC satisfies the following formula (2) is inserted in the lower part of the differential pair 123.
  • This equation (2) represents that the product of the resistance value R EC of each of the emitter resistors R EC 1 and R EC 2 and the current value I EE flowing through the constant current source 124 is smaller than the amplitude of the clock signal CLK. ing.
  • the analog multiplexer core circuit 120B satisfies the above formulas (1) and (2), so that the linearity of the response to the analog signals Ain1 and Ain2 that are input signals can be ensured.
  • the reason why the linearity of the response can be ensured in this way will be described below.
  • the linear response input range can be expanded to ensure the linearity of the response.
  • the characteristic of Expression (2) which is the reverse characteristic (characteristic that does not expand the linear response range) of the characteristic of Expression (1) (characteristic that extends the linear response range), is obtained. Therefore, a switching operation in which one of the transistor Q5 and the transistor Q6 is on and the other is off can be secured. That is, in the lower part of the differential pair 123, may be inserted an emitter resistor R EC as a negative feedback resistor to improve the stability of operation, to ensure the switching operation, that satisfies the formula (2) It shows that the resistance value should be the upper limit.
  • FIG. 5 shows a linear differential amplifier 130A as a first specific configuration example that can be used as the linear differential amplifier 130 shown in FIG.
  • analog multiplexer core circuit 120A shown in FIG. 2 or the analog multiplexer core circuit 120B shown in FIG. 4 By using the analog multiplexer core circuit 120A shown in FIG. 2 or the analog multiplexer core circuit 120B shown in FIG. 4, the linearity of the response to the analog input signal can be ensured. However, leakage of switching noise to the output terminal due to the clock signal CLK cannot be prevented with this. Therefore, in the analog multiplexer circuit 100 shown in FIG. 1, one or more stages of the linear differential amplifier 130A shown in FIG. 5 are provided immediately after the analog multiplexer core circuits 120A and 120B shown in FIG.
  • the linear differential amplifier 130A is connected to the output terminals OUT + and OUT ⁇ of the analog multiplexer core circuit 120A (or 120B), and is output from the positive phase signal Aout + of the time multiplexed analog signal output from the output terminal OUT + and the output terminal OUT ⁇ .
  • the differential phase signal Aout ⁇ of the time-multiplexed analog signal is differentially amplified.
  • the linear differential amplifier 130A includes an upstream emitter follower circuit (level shifter) 131 for shifting the direct current (DC) voltage level of the time multiplexed analog signals Aout + and Aout ⁇ , and a differential pair (fourth differential pair). And a differential amplifier circuit section in the subsequent stage, which includes 132 as a main member.
  • the emitter follower circuit unit 131 includes two types of emitter follower circuits.
  • the first-system emitter follower circuit includes a transistor (11th transistor) Q11 having a collector connected to the high potential power supply VCC and a base connected to an input terminal IN +, and one end connected to the emitter of the transistor Q11.
  • a constant current source (first constant current source) 131a having the other end connected to the low potential power source VEE.
  • the output terminal OUT + of the analog multiplexer core circuit 120A (or 120B) is connected to the input terminal IN +, and the time multiplexed analog signal Aout + is input from the output terminal OUT +.
  • the constant current source 131a supplies a constant current I EE2 having a predetermined constant value.
  • the second-system emitter follower circuit has a transistor (twelfth transistor) Q12 having a collector connected to the high potential power supply VCC and a base connected to the input terminal IN-, and one end connected to the emitter of the transistor Q12. And a constant current source (second constant current source) 131b whose other end is connected to the low potential power source VEE.
  • the output terminal OUT ⁇ of the analog multiplexer core circuit 120A (or 120B) is connected to the input terminal IN ⁇ , and the time multiplexed analog signal Aout ⁇ is input from the output terminal OUT ⁇ .
  • the constant current source 131b supplies a constant current I EE2 having a predetermined constant value.
  • the differential pair 132 of the differential amplifier circuit section is formed by an emitter-coupled logic in which the emitter of a transistor (seventh transistor) Q13 and the emitter of a transistor (eighth transistor) Q14 are connected.
  • the collector of the transistor Q13 is connected to the high potential power supply VCC via a collector resistance (third collector resistance) Rcc.
  • the base of the transistor Q13 is connected to the emitter of the transistor Q11 constituting the first system emitter follower circuit. That is, the time multiplexed analog signal Aout + is input to the base of the transistor Q13 via the transistor Q11.
  • the collector of the transistor Q14 is connected to the high potential power supply VCC via a collector resistance (fourth collector resistance) Rcc.
  • the base of the transistor Q14 is connected to the emitter of the transistor Q12 constituting the second-system emitter follower circuit. That is, the time multiplexed analog signal Aout ⁇ is input to the base of the transistor Q14 via the transistor Q12.
  • the output terminal (third output terminal) OUT + is connected to the collector of the transistor Q14.
  • the output terminal (fourth output terminal) OUT ⁇ is connected to the collector of the transistor Q13.
  • One end of the constant current source (second current reduction) 133 is connected to the emitters of the transistors Q13 and Q14.
  • the other end of the constant current source 133 is connected to the low voltage power supply VEE.
  • the constant current source 133 flows a constant current I EE1 having a predetermined constant value.
  • the emitter of the transistor Q13 is connected to the emitter resistor (the emitter resistor of the first 7) R E, to the emitter of the transistor Q14 is connected to the emitter resistor (emitter resistor of the first 8) R E. That is, between the end of the emitter and the constant current source 133 of the transistor Q13 is connected to the emitter resistors R E, between the end of the emitter and the constant current source 133 of the transistor Q14 is connected to the emitter resistor R E Yes.
  • This differential amplifier circuit section is also to ensure the linearity of the response, it is characterized in that it comprises an emitter resistor R E satisfying the formula (3).
  • Equation (3) indicates that the product of the resistance value R E of each emitter resistor R E and the current value I EE1 flowing through the constant current source 133 is greater than or equal to the amplitude of the time multiplexed analog signals Aout + and Aout ⁇ . ing.
  • the technical meaning of Equation (3) is the same as that of Equation (1), and the linear response input range is expanded to ensure the linearity of the response.
  • the time multiplexed analog signals Aout + and Aout ⁇ output from the analog multiplexer core circuit 120A (or 120B) are input to the input terminals IN + and IN ⁇ , respectively, and the DC level is set by the emitter follower circuit 131. Adjusted.
  • the time multiplexed analog signals Aout + and Aout ⁇ whose DC level is adjusted are differentially amplified by the differential pair 132 (transistors Q13 and Q14).
  • the amplified time-multiplexed analog signals Aout + and Aout ⁇ are output from the output terminals OUT + and OUT ⁇ .
  • the emitter follower circuit unit 131 is not an essential configuration.
  • the bases of the transistors Q13 and Q14 constituting the differential pair 132 of the differential amplifier circuit unit are directly connected to the input terminals IN + and IN ⁇ , respectively. Become.
  • the input terminals IN + and IN ⁇ of the subsequent linear differential amplifier 130A are connected to the output terminals OUT + and IN + of the preceding linear differential amplifier 130A, respectively.
  • OUT- is connected to each other.
  • FIG. 6 shows a linear differential amplifier 130B, which is a second specific configuration example, that can be used as the linear differential amplifier 130 shown in FIG.
  • This linear differential amplifier 130B is an improvement of the linear differential amplifier 130A shown in FIG. Therefore, only the portion added to the linear differential amplifier 130A in the linear differential amplifier 130B will be described.
  • a transistor Q11a having a collector and a base connected is added.
  • the collector and base of the transistor Q11a are connected to the emitter of the transistor Q11, and the emitter of the transistor Q11a is connected to one end of the constant current source 131a.
  • a transistor Q12a having a collector and a base connected is added to the second-system emitter follower circuit.
  • the collector and base of the transistor Q12a are connected to the emitter of the transistor Q12, and the emitter of the transistor Q12a is connected to one end of the constant current source 131b.
  • the transistors Q11a and Q12a function as first and second diodes and are used to lower the DC shift level.
  • a transistor (9th transistor) Q15 is cascode-connected to the transistor Q13
  • a transistor (tenth transistor) Q16 is cascode-connected to the transistor Q14.
  • the emitters of the transistors Q15 and Q16 are connected to the collectors of the transistors Q13 and Q14, respectively, and the collectors of the transistors Q15 and Q16 are connected to the output terminals OUT ⁇ and OUT +, respectively.
  • the bases of the transistors Q15 and Q16 are connected to the bias voltage Vbias and are grounded in terms of alternating current. That is, the transistors Q15 and Q16 are grounded at the base.
  • linear differential amplifier 130B Other parts of the linear differential amplifier 130B are the same as those of the linear differential amplifier 130A shown in FIG.
  • the linear differential amplifiers 130A and 130B shown in FIGS. 5 and 6 can also be applied to the linear buffers 111 and 112 (see FIG. 1) arranged at the first stage of the analog input signal in order to achieve impedance matching. . Further, the linear differential amplifiers 130A and 130B shown in FIG. 5 and FIG. 6 can be applied to the clock signal buffer 140 (see FIG. 1). However, the clock signal buffer 140 does not need to be particularly concerned with linearity, and does not necessarily satisfy the expression (3).
  • FIG. 7A shows an analog multiplexer circuit 100A according to the second embodiment that is configured to receive an external signal and adjust the linear response range.
  • amplitude information J indicating the amplitude values of the input analog signals Ain1 and Ain2 is input from the outside.
  • analog multiplexer core circuit 120 of the analog multiplexer circuit 100A analog multiplexer core circuits 120C and 120D shown in FIGS. 8 and 9 described later are employed. Then, the amplitude information J is input to the reception / control circuit 201.
  • the reception / control circuit 201 receives the amplitude information J and controls the amplitudes of the analog signals Ain1 and Ain2 so as to satisfy the above-described equation (1).
  • the reception / control circuit 201 is formed of a voltage-voltage conversion circuit, for example.
  • An analog multiplexer core circuit 120C shown in FIG. 8 is obtained by changing the constant current source 124 used in the analog multiplexer core circuit 120A shown in FIG. 2 to a variable current source 124a.
  • An analog multiplexer core circuit 120D shown in FIG. 9 is obtained by changing the constant current source 124 used in the analog multiplexer core circuit 120B shown in FIG. 4 to a variable current source 124a.
  • the reception / control circuit 201 includes an amplitude information reception circuit 201a and a current source control circuit 201b.
  • the amplitude information receiving circuit 201a is a circuit that receives amplitude information J indicating the amplitude values of the analog signals Ain1 and Ain2 input from the outside and outputs the amplitude information J to the current source control circuit 201b.
  • the current source control circuit 201b generates a current I EE that satisfies the above-described formula (1) or formula (1) and formula (2) according to the amplitude values of the analog signals Ain1 and Ain2 indicated by the amplitude information J. It is a circuit that flows through the variable current sources 124a and 124a of 120C and 120D.
  • the reception / control circuit 201 controls the values of the currents flowing through the variable current sources 124a and 124a of the multiplexer core circuits 120C and 120D.
  • the current value I EE is set so as to satisfy the expression (1) or the expressions (1) and (2) with respect to the amplitude of the analog signal. By performing such control, the linear response range is adjusted.
  • Example 3 In the analog multiplexer circuit 100B according to the third embodiment illustrated in FIG. 10A, almost all the configuration blocks have variable current sources, and the linear response amplitude range can be adjusted. That is, as the analog multiplexer core circuit 120, the above-described multiplexer core circuits 120C and 120D shown in FIG. 8 or FIG. 9 are used. As the linear differential amplifier 130 and the linear buffers 111 and 112, linear differential amplifiers 130C and 130D shown in FIGS. 11 and 12 described later are used.
  • a linear differential amplifier 130C shown in FIG. 11 is obtained by changing the constant current source 133 used in the linear differential amplifier 130A shown in FIG. 5 to a variable current source 133a.
  • a linear differential amplifier 130D shown in FIG. 12 is obtained by changing the constant current source 133 used in the linear differential amplifier 130B shown in FIG. 6 to a variable current source 133a.
  • the reception / control circuit 202 includes an amplitude information reception circuit 202a and a current source control circuit 202b.
  • the amplitude information receiving circuit 202a is the same circuit as the amplitude information receiving circuit 201a of FIG. 7B.
  • the current source control circuit 202b generates a current I EE that satisfies the above-described equation (1) or equations (1) and (2) according to the amplitude values of the analog signals Ain1 and Ain2 indicated by the amplitude information J.
  • the reception / control circuit 202 controls and inputs the current values flowing through the variable current sources 124a and 124a of the multiplexer core circuits 120C and 120D.
  • the current value I EE is set so as to satisfy the expression (1) or the expressions (1) and (2) with respect to the amplitude of the analog signal.
  • the reception / control circuit 202 controls the current value flowing through the variable current source 133a of the linear differential amplifier 130 and the linear buffers 111 and 112,
  • the current value I EE1 is set so as to satisfy the expression (3) with respect to the amplitude of the analog signal to be processed .
  • control signal is not supplied to the clock signal buffer 140 in which linearity is not important.
  • the clock buffer 140 may be controlled to have a variable current source.
  • FIGS. 13A and 14A show analog multiplexer circuits 100C and 100D that are Embodiment 4 that automatically detect the amplitudes of input analog signals Ain1 and Ain2 and adjust the variable current source.
  • An analog multiplexer circuit 100C illustrated in FIG. 13A is obtained by replacing the reception / control circuit 201 used in the analog multiplexer circuit 100A illustrated in FIG. 7A with a detection / control circuit 203.
  • the detection / control circuit 203 includes an amplitude detection circuit 203a and a current source control circuit 203b.
  • the amplitude detection circuit 203a is formed of an IC, detects amplitude values (peak values) of the analog signals Ain1 and Ain2 input to the analog multiplexer circuit 100C, and supplies amplitude information J indicating the amplitude values to the current source control circuit 203b. It is a circuit to output.
  • the current source control circuit 203b is the same circuit as the current source control circuit 201b in FIG. 7B. That is, the detection / control circuit 203 detects the amplitude values (peak values) of the input analog signals Ain1 and Ain2 inside the IC, and the variable current source 124a (in the analog multiplexer core circuit 120) according to the detected values. Adjust the current I EE to be passed through (see FIGS. 8 and 9).
  • An analog multiplexer circuit 100D shown in FIG. 14A is obtained by replacing the reception / control circuit 202 employed in the analog multiplexer circuit 100B shown in FIG. 10A with a detection / control circuit 204.
  • the detection / control circuit 204 includes an amplitude detection circuit 204a and a current source control circuit 204b.
  • the amplitude detection circuit 204a is the same circuit as the amplitude detection circuit 204a in FIG. 13B.
  • the current source control circuit 204b is the same circuit as the current source control circuit 202b in FIG. 10B.
  • the detection / control circuit 204 detects the amplitude values (peak values) of the input analog signals Ain1 and Ain2 inside the IC, and according to the detected values, the variable current source 124a ( 8, the adjusting the current I EE flowing in FIG. 9), the variable current source 133a (FIG. 11 of the linear differential amplifier 130 and the linear buffer 111 to adjust the current I EE1 flowing in FIG. 12).
  • the linear response range can be adaptively adjusted automatically.
  • the analog multiplexer circuits 100, 100A, 100B, 100C, and 100D described above are circuits that time-multiplex two analog signals into one signal.
  • the above-described analog multiplexer (core) circuits may be cascaded in a tree shape as shown in FIGS.
  • the analog multiplexer at the subsequent stage needs to operate at a cycle twice that of the analog multiplexer at the previous stage, so that the clock frequency input to the subsequent stage is twice the clock frequency input to the preceding stage.
  • the analog multiplexer core circuits M1, M2, and M3 are the analog multiplexer core circuits 120, 120A, 120B, 120C, and 120D (or the analog multiplexer circuits 100, 100A, 120A, and 120D including the analog multiplexer core circuits 120, 120A, 120B, 120C, and 120D). 100B, 100C, 100D).
  • two analog multiplexer core circuits M1 and M2 are arranged in the first stage, and one analog multiplexer core circuit M3 is arranged in the second stage.
  • the analog multiplexer core circuit (first analog multiplexer core circuit) M1 includes two analog signals Ain1 and Ain2 and a clock signal (first clock signal) CLK1 (signal whose phase is shifted by 0 ° by the phase shifter S11, for example. (Cycle: 1 / f SW ) is input.
  • a time multiplexed analog signal Aout1 is output from the analog multiplexer core circuit M1.
  • the analog multiplexer core circuit (second analog multiplexer core circuit) M2 includes two analog signals Ain3 and Ain4 different from the two analog signals Ain1 and Ain2, and a clock signal whose phase is shifted by, for example, 180 ° by the phase shifter S12. CLK1 (signal cycle: 1 / f SW ) is input. Note that the analog multiplexer core circuit M2 may be input with the clock signal CLK1 having a phase different from that of the analog multiplexer core circuit M1. A time multiplexed analog signal Aout2 is output from the analog multiplexer core circuit M2.
  • the analog multiplexer core circuit (third analog multiplexer core circuit) M3 includes two time-multiplexed analog signals Aout1 and Aout2 and a clock signal (second clock signal) CLK2 (signal cycle) whose phase is shifted by the phase shifter S13. : 1 / 2f SW ) is input.
  • the analog multiplexer core circuit M3 outputs a time multiplexed analog signal Aout3.
  • the time-multiplexed analog signal Aout3 becomes a signal obtained by time-multiplexing four analog signals Ain1, Ain2, Ain3, and Ain4.
  • FIGS. 17A to 17D show waveform response characteristics (simulation results) when a sine wave (1 GHz) is input as an input signal when Expression (1) is satisfied or not satisfied. That is, FIG. 17A is a time waveform characteristic diagram when Expression (1) is satisfied, FIG. 17B is a spectrum characteristic diagram when Expression (1) is satisfied, and FIG. 17C is a time waveform characteristic diagram when Expression (1) is not satisfied. FIG. 17D shows the spectral characteristics when Expression (1) is not satisfied. As can be confirmed from these waveforms, when the expression (1) is not satisfied, the output waveform is largely distorted from the sine wave, but in the configuration satisfying the expression (1), the waveform distortion is small. This can also be confirmed from the fact that harmonic distortion can be suppressed on the spectrum.
  • FIG. 18A and FIG. 18B show waveforms that are directly output without adding anything after the analog multiplexer core circuit.
  • FIG. 18B is an enlarged view of the time axis of FIG. 18A.
  • FIG. 18C and FIG. 18D show output waveforms in the configuration of the above-described embodiment (a configuration in which a multi-stage differential amplifier is arranged at the subsequent stage of the analog multiplexer core circuit).
  • FIG. 18D is an enlarged view of the time axis of FIG. 18C.
  • the switching noise can be reduced by the configuration of the embodiment, and the waveform quality is greatly improved.
  • analog multiplexer circuit or the analog multiplexer core circuit of the above-described embodiment, two or more analog signals can be time-multiplexed with low noise and high linearity at high speed.
  • the present invention can be applied to an analog multiplexer core circuit and an analog multiplexer circuit including the analog multiplexer core circuit.
  • Analog multiplexer circuit 111 112 Linear buffer 120, 120A, 120B, 120C, 120D Analog multiplexer core circuit 121, 122, 123 Differential pair 130, 130A, 130B, 130C, 130D
  • Linear differential amplifier 140 buffers 201 and 202 receiving and control circuits 203 and 204 detect and control circuit RC1, RC2 collector resistor R EA 1, R EA 2, R EA 3, R EA 4 emitter resistor R EC 1, R EC 2 emitter resistor Ain1, Ain1 +, Ain1- first analog signal Ain2, Ain2 +, Ain2- second analog signal Aout, Aout +, Aout- time multiplexed analog signal CLK, CLK +, CLK- clock signal VCC high potential power supply VEE low potential power supply IN +, IN- Input terminal OUT +, OUT- output terminals

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Abstract

アナログマルチプレクサコア回路（１２０Ａ）は、２つのトランジスタ（Ｑ１，Ｑ２）を含む差動対（１２１）と、２つのトランジスタ（Ｑ３，Ｑ４）を含む差動対（１２２）と、２つのトランジスタ（Ｑ５，Ｑ６）を含む差動対（１２３）と、電流（ＩEE）を流す定電流源（１２４）とを備えている。このアナログマルチプレクサコア回路（１２０Ａ）は、２つのアナログ信号（Ａin１，Ａin２）を多重化して時間多重アナログ信号（Ａout）を出力する。各トランジスタ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）には、エミッタ抵抗（ＲEA１，ＲEA２，ＲEA３，ＲEA４）が接続されている。このとき、「ＲEA・ＩEE ≧入力されるアナログ信号の振幅」の関係式が満たされている。これにより、差動対（１２１，１２２）の線形応答入力レンジが広がり、応答の線形性を確保できる。

Description

アナログマルチプレクサコア回路及びアナログマルチプレクサ回路
　本発明は、２つ以上のアナログ信号を高線形に、かつ高速で時間多重する機能を有するアナログマルチプレクサコア回路及びアナログマルチプレクサ回路に関するものである。
　近年、光通信システムのさらなる高速・大容量化に向けて、多値変調方式（直交振幅変調：Quadrature Amplitude Modulation (QAM)）などの導入検討が進んでいる。このような光通信システムの送信器には、多値変調信号を生成するために高速のディジタル／アナログ変換器（以下、ＤＡＣ）が必要となる。高速のＤＡＣを実現するためには、図１９に示すようなタイムインタリーブ型が有用である（例えば、非特許文献１参照）。ここで図１９に示すタイムインタリーブ型のディジタル／アナログ変換装置について説明する。
　第１のディジタル／アナログ変換器ＤＡＣ１は、入力端子にＮbitの第１のディジタル信号Ｄ１が入力されると共に、位相シフタＳ１により位相が０°シフトされたクロック信号ＣＬＫ（０°）が同期入力端子に入力されることにより、アナログ／ディジタル変換を行い、第１のアナログ信号Ａ１を出力する。第２のディジタル／アナログ変換器ＤＡＣ２は、入力端子にＮbitの第２のディジタル信号Ｄ２が入力されると共に、位相シフタＳ２により位相が１８０°シフトされたクロック信号ＣＬＫ（１８０°）が同期入力端子に入力されることにより、アナログ／ディジタル変換を行い、第２のアナログ信号Ａ２を出力する。アナログマルチプレクサコア回路Ｍは、第１及び第２のアナログ信号Ａ１，Ａ２が入力されると共に、位相シフタＳ３により位相が９０°シフトされたクロック信号ＣＬＫ（９０°）が入力されることにより、時間多重処理をして、時間多重アナログ信号Ａoutを出力する。
　なお、図２０は、図１９のディジタル／アナログ変換装置における信号波形を示したタイミングチャートである。（ａ）はアナログ信号Ａ１を、（ｂ）はアナログ信号Ａ２を、（ｃ）は時間多重アナログ信号Ａoutを、（ｄ）はディジタル／アナログ変換器ＤＡＣ１に入力されるクロック信号ＣＬＫ（０°）を、（ｅ）はディジタル／アナログ変換器ＤＡＣ２に入力されるクロック信号ＣＬＫ（１８０°）を、（ｆ）はアナログマルチプレクサコア回路Ｍに入力されるクロック信号ＣＬＫ（９０°）をそれぞれ示す。
　図１９に示すタイムインタリーブ型のディジタル／アナログ変換装置においては、その構成要素であるアナログマルチプレクサコア回路Ｍの性能が全体の特性を大きく左右する。
　アナログマルチプレクサは、機能的に図２１に示すようにアナログスイッチとしてとらえることができる。即ち、アナログマルチプレクサは、スイッチング周波数をｆSWとしたときに、切替え周期を１／ｆSWとして、入力信号であるアナログ信号Ａin１とアナログ信号Ａin２をスイッチングして選択的に出力することにより、時間多重アナログ信号Ａoutを出力する機能を有している。
　もっとも構成が簡易で一般的なアナログマルチプレクサコア回路の例を図２２に示す。本回路では、ＦＥＴゲーティングによりアナログ信号を選択的に切替えて出力することができる。即ち、このアナログマルチプレクサコア回路では、ＦＥＴゲーティングＦ１のドレインとＦＥＴゲーティングＦ２のドレインとが接続され、この接続部が出力端子になっている。ＦＥＴゲーティングＦ１には、ソースにアナログ信号Ａin１が入力され、ゲートに正相のクロック信号ＣＬＫ＋が入力される。ＦＥＴゲーティングＦ２には、ソースにアナログ信号Ａin２が入力され、ゲートに逆相の（正相に対して位相が１８０°ずれている）クロック信号ＣＬＫ－が入力される。これによりＦＥＴゲーティングＦ１とＦＥＴゲーティングＦ２が交互に導通状態になり、時間多重アナログ信号Ａoutが出力される。
　図２２に示すアナログマルチプレクサコア回路は、線形性には優れるが高速動作に課題がある。その理由は、ＦＥＴゲーティングＦ１，Ｆ２のスイッチング速度が、要求されている高速な速度に追従できないからである。
　一方、図２３に示すようなディジタル信号を取り扱うマルチプレクサ（コア）回路は、50Gb/s以上の速度で動作するものが多数報告されている（例えば、非特許文献２参照）。図２３に示すマルチプレクサコア回路は、エミッタカップルドロジック（Emitter Coupled Logic : ECL）を用いて形成されており、トランジスタを非飽和領域で動作させるので非常に高速な動作が可能である。以下に詳細を説明する。なお以下の説明において、ある信号の正相信号に対して、その信号の逆相信号とは、振幅が同じで位相が１８０°反転している信号であることを意味する。
　図中において上段に配置された差動対１１は、トランジスタＱ１のエミッタとトランジスタＱ２のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ１，Ｑ２のコレクタは、それぞれ、コレクタ抵抗Ｒｃ１，Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第１のディジタル信号の正相信号Ｄin１＋はトランジスタＱ１のベースに入力される。第１のディジタル信号の逆相信号Ｄin１－はトランジスタＱ２のベースに入力される。
　図中において上段に配置された差動対１２は、トランジスタＱ３のエミッタとトランジスタＱ４のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ３，Ｑ４のコレクタは、それぞれ、コレクタ抵抗Ｒｃ１，Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第２のディジタル信号の正相信号Ｄin２＋はトランジスタＱ３のベースに入力される。第２のディジタル信号の逆相信号Ｄin２－はトランジスタＱ４のベースに入力される。
　出力端子ＯＵＴ＋は、トランジスタＱ２，Ｑ４のコレクタに接続されている。出力端子ＯＵＴ－は、トランジスタＱ１，Ｑ３のコレクタに接続されている。
　図中において下段に配置された差動対１３は、トランジスタＱ５のエミッタとトランジスタＱ６のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ５のコレクタは、トランジスタＱ１，Ｑ２のエミッタに接続されている。トランジスタＱ６のコレクタは、トランジスタＱ３，Ｑ４のエミッタに接続されている。クロック信号の正相信号ＣＬＫ＋はトランジスタＱ５のベースに入力される。クロック信号の逆相信号ＣＬＫ－はトランジスタＱ６のベースに入力される。
　定電流源１４の一端はトランジスタＱ５，Ｑ６のエミッタに接続され、定電流源１４の他端は低電圧電源ＶＥＥに接続されている。定電流源１４は予め決めた一定値の定電流ＩEEを流す。
　図２３に示すマルチプレクサコア回路では、クロック信号の正相信号ＣＬＫ＋がハイレベル（Ｈ）で逆相信号ＣＬＫ－がローレベル（Ｌ）のときには、トランジスタＱ５が導通状態となりトランジスタＱ６が遮断状態になる。このため第１のディジタル信号Ｄin１＋，Ｄin１－が第１の差動対１１（トランジスタＱ１，Ｑ２）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ－から出力される。一方、クロック信号の正相信号ＣＬＫ＋がＬで逆相信号ＣＬＫ－がＨのときには、トランジスタＱ６が導通状態となりトランジスタＱ５が遮断状態になる。このため第２のディジタル信号Ｄin２＋，Ｄin２－が第２の差動対１２（トランジスタＱ３，Ｑ４）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ－から出力される。
　このようにクロック信号ＣＬＫ＋，ＣＬＫ－の信号レベルがＨとＬとに交互に変化するのに合わせて、出力端子ＯＵＴ＋，ＯＵＴ－からは、第１のディジタル信号Ｄin１＋，Ｄin１－と第２のディジタル信号Ｄin２＋，Ｄin２－が交互に出力されて、時間多重ディジタル信号Ｄout＋，Ｄout－となって出力される。
　しかしながら、図２３に示す回路構成では、入力信号に対する応答の線形性が確保できず波形歪が生じてしまい、アナログ信号を取り扱うことが難しい。これは入力信号の振幅が大きくなり過ぎた場合には、差動対１１，１２における増幅が制限され、出力信号の振幅が制限される結果、アナログ信号を取り扱うときには出力信号が歪んでしまうからである。
　したがって、本発明は、２つ以上のアナログ信号を高線形に、かつ高速で時間多重可能な、アナログマルチプレクサコア回路及びアナログマルチプレクサ回路を提供することを目的とする。
　このような目的を達成するために、本発明のアナログマルチプレクサコア回路は、第１のトランジスタと第２のトランジスタを含み、第１のトランジスタが第１のコレクタ抵抗を介して高電位電源に接続されたコレクタと第１のアナログ信号の正相信号が入力されるベースとエミッタとを含み、第２のトランジスタが第２のコレクタ抵抗を介して高電位電源に接続されたコレクタと第１のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第１の差動対と、第３のトランジスタと第４のトランジスタを含み、第３のトランジスタが第１のコレクタ抵抗を介して高電位電源に接続されたコレクタと第２のアナログ信号の正相信号が入力されるベースとエミッタとを含み、第４のトランジスタが第２のコレクタ抵抗を介して高電位電源に接続されたコレクタと第２のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第２の差動対と、第２のトランジスタのコレクタ及び第４のトランジスタのコレクタに接続された第１の出力端子と、第１のトランジスタのコレクタ及び第３のトランジスタのコレクタに接続された第２の出力端子と、第５のトランジスタと第６のトランジスタを含み、第５のトランジスタがコレクタとクロック信号の正相信号が入力されるベースとエミッタとを含み、第６のトランジスタがコレクタとクロック信号の逆相信号が入力されるベースとエミッタとを含む第３の差動対と、第５のトランジスタのエミッタ及び第６のトランジスタのエミッタに接続された一端と低電位電源に接続された他端とを含み、電流値ＩEEの電流を流す第１の電流源と、第１のトランジスタのエミッタと第５のトランジスタのコレクタとの間に接続された第１のエミッタ抵抗と、第２のトランジスタのエミッタと第５のトランジスタのコレクタとの間に接続された第２のエミッタ抵抗と、第３のトランジスタのエミッタと第６のトランジスタのコレクタとの間に接続された第３のエミッタ抵抗と、第４のトランジスタのエミッタと第６のトランジスタのコレクタとの間に接続された第４のエミッタ抵抗とを備え、第１のエミッタ抵抗から第４のエミッタ抵抗の各々の抵抗値ＲEAが
　ＲEA・ＩEE ≧　第１および第２のアナログ信号の各々の振幅　…（１）
を満たしている。
　また本発明のアナログマルチプレクサ回路は、上述したアナログマルチプレクサコア回路と、アナログマルチプレクサコア回路の第１の出力端子及び第２の出力端子に接続され、第１の出力端子から出力される時間多重アナログ信号の正相信号と第２の出力端子から出力される時間多重アナログ信号の逆相信号とを差動増幅する差動アンプとを備えている。
　本発明によれば、２つ以上のアナログ信号を高線形に、かつ高速で時間多重することが可能になる。
図１は、本発明の実施例１であるアナログマルチプレクサ回路を示すブロック図である。 図２は、アナログマルチプレクサコア回路の第１の具体的構成例を示す回路図である。 図３は、アナログマルチプレクサコア回路の差動対の入出力特性を示す特性図である。 図４は、アナログマルチプレクサコア回路の第２の具体的構成例を示す回路図である。 図５は、線形差動アンプの第１の具体的構成例を示す回路図である。 図６は、線形差動アンプの第２の具体的構成例を示す回路図である。 図７Ａは、本発明の実施例２であるアナログマルチプレクサ回路を示すブロック図である。 図７Ｂは、アナログマルチプレクサ回路の受信・制御回路を示すブロック図である。 図８は、アナログマルチプレクサコア回路の第３の具体的構成例を示す回路図である。 図９は、アナログマルチプレクサコア回路の第４の具体的構成例を示す回路図である。 図１０Ａは、本発明の実施例３であるアナログマルチプレクサ回路を示すブロック図である。 図１０Ｂは、アナログマルチプレクサ回路の受信・制御回路を示すブロック図である。 図１１は、線形差動アンプの第３の具体的構成例を示す回路図である。 図１２は、線形差動アンプの第４の具体的構成例を示す回路図である。 図１３Ａは、本発明の実施例４であるアナログマルチプレクサ回路を示すブロック図である。 図１３Ｂは、アナログマルチプレクサ回路の検出・制御回路を示すブロック図である。 図１４Ａは、本発明の実施例４であるアナログマルチプレクサ回路の別の例を示すブロック図である。 図１４Ｂは、アナログマルチプレクサ回路の検出・制御回路を示すブロック図である。 図１５は、アナログマルチプレクサコア回路がツリー状に縦続接続された例を示す概念図である。 図１６は、アナログマルチプレクサコア回路がツリー状に縦続接続された例を示すブロック図である。 図１７Ａ～図１７Ｄは、正弦波(1GHz)の波形応答特性（シミュレーション結果）を示す特性図である。 図１８Ａ～図１８Ｄは、アナログマルチプレクサコア回路の特性を示す特性図である。 図１９は、タイムインタリーブ型のディジタル／アナログ変換装置を示すブロック図である。 図２０は、ディジタル／アナログ変換装置における信号波形を示すタイミングチャートである。 図２１は、アナログマルチプレクサを機能的に示す構成図である。 図２２は、一般的なアナログマルチプレクサコア回路を示す回路図である。 図２３は、ディジタル信号を取り扱うマルチプレクサコア回路を示す回路図である。
　以下、本発明の実施例であるアナログマルチプレクサ回路を、図面を参照しながら詳細に説明する。
［実施例１］
　図１に本発明の実施例１であるアナログマルチプレクサ回路１００のブロック図（基本系）を示す。アナログマルチプレクサ回路１００は全差動の構成をとる。全差動の構成とは、全ての信号を差動信号にして対称回路になっている構成をいう。アナログ信号Ａin１（Ａin１＋，Ａin１－），Ａin２（Ａin２＋，Ａin２－）は、線形バッファ１１１，１１２を介してアナログマルチプレクサコア回路１２０に入力される。アナログマルチプレクサコア回路１２０では、クロック信号ＣＬＫ（ＣＬＫ＋，ＣＬＫ－）に応じた時間多重化処理がなされ、１段若しくは複数段の差動アンプ１３０を介して時間多重アナログ信号Ａout（Ａout＋，Ａout－）が出力される。なお、クロック信号ＣＬＫはバッファ１４０を介してアナログマルチプレクサコア回路１２０に入力される。
　本実施例１では、特に、アナログマルチプレクサコア回路１２０として、後述する構成を備えた回路を採用し、その直後に１段若しくは複数段の差動アンプ１３０を配置するところにポイントがある。
＜アナログマルチプレクサコア回路１２０の第１の具体的構成例＞
　図１に示すアナログマルチプレクサコア回路１２０として用いることができる、第１の具体的構成例であるアナログマルチプレクサコア回路１２０Ａを図２に示す。
　図中において上段に配置された第１の差動対１２１は、トランジスタ（第１のトランジスタ）Ｑ１のエミッタとトランジスタ（第２のトランジスタ）Ｑ２のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ１のコレクタはコレクタ抵抗（第１のコレクタ抵抗）Ｒｃ１を介して高電位電源ＶＣＣに接続されている。トランジスタＱ２のコレクタはコレクタ抵抗（第２のコレクタ抵抗）Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第１のアナログ信号Ａin１の正相信号Ａin１＋はトランジスタＱ１のベースに入力される。第１のアナログ信号Ａin１の逆相信号Ａin１－はトランジスタＱ２のベースに入力される。
　図中において上段に配置された第２の差動対１２２は、トランジスタ（第３のトランジスタ）Ｑ３のエミッタとトランジスタ（第４のトランジスタ）Ｑ４のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ３のコレクタはコレクタ抵抗Ｒｃ１を介して高電位電源ＶＣＣに接続されている。トランジスタＱ４のコレクタはコレクタ抵抗Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第２のアナログ信号Ａin２の正相信号Ａin２＋はトランジスタＱ３のベースに入力される。第２のアナログ信号Ａin２の逆相信号Ａin２－はトランジスタＱ４のベースに入力される。
　出力端子（第１の出力端子）ＯＵＴ＋は、トランジスタＱ２，Ｑ４のコレクタに接続されている。出力端子（第２の出力端子）ＯＵＴ－は、トランジスタＱ１，Ｑ３のコレクタに接続されている。
　図中において下段に配置された第３の差動対１２３は、トランジスタ（第５のトランジスタ）Ｑ５のエミッタとトランジスタ（第６のトランジスタ）Ｑ６のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ５のコレクタは、トランジスタＱ１，Ｑ２のエミッタに接続されている。トランジスタＱ６のコレクタは、トランジスタＱ３，Ｑ４のエミッタに接続されている。クロック信号ＣＬＫの正相信号ＣＬＫ＋はトランジスタＱ５のベースに入力される。クロック信号ＣＬＫの逆相信号ＣＬＫ－はトランジスタＱ６のベースに入力される。
　定電流源（第１の電流源）１２４の一端はトランジスタＱ５，Ｑ６のエミッタに接続されている。定電流源１２４の他端は低電圧電源ＶＥＥに接続されている。定電流源１２４は予め決めた一定値の定電流ＩEEを流す。
　更に本構成例では、トランジスタＱ１のエミッタにはエミッタ抵抗（第１のエミッタ抵抗）ＲEA１が接続されている。同様にトランジスタＱ２のエミッタにはエミッタ抵抗（第２のエミッタ抵抗）ＲEA２が接続され、トランジスタＱ３のエミッタにはエミッタ抵抗（第３のエミッタ抵抗）ＲEA３が接続され、トランジスタＱ４のエミッタにはエミッタ抵抗（第４のエミッタ抵抗）ＲEA４が接続されている。つまり、トランジスタＱ１のエミッタとトランジスタＱ５のコレクタの間にはエミッタ抵抗ＲEA１が接続され、トランジスタＱ２のエミッタとトランジスタＱ５のコレクタの間にはエミッタ抵抗ＲEA２が接続され、トランジスタＱ３のエミッタとトランジスタＱ６のコレクタの間にはエミッタ抵抗ＲEA３が接続され、トランジスタＱ４のエミッタとトランジスタＱ６のコレクタの間にはエミッタ抵抗ＲEA４が接続されている。なおエミッタ抵抗ＲEA１～ＲEA４を代表して表すときには、エミッタ抵抗ＲEAとして示す。
　このアナログマルチプレクサコア回路１２０Ａでは、入力信号であるアナログ信号Ａin１（Ａin１＋，Ａin１－），Ａin２（Ａin２＋，Ａin２－）に対する線形応答を確保するために、下式（１）を満たすエミッタ抵抗ＲEAが上段の差動対１２１，１２２に挿入されていることに特徴がある。なおアナログ信号の振幅とは、電圧振幅のことであり、アナログ信号Ａin１でいえば、Ａin１＋及びＡin１－の電圧振幅のピーク値であり、アナログ信号Ａin２でいえば、Ａin２＋及びＡin２－の電圧振幅のピーク値である。
　ＲEA・ＩEE ≧　入力されるアナログ信号の振幅　…（１）
　この式（１）は、エミッタ抵抗ＲEA１～ＲEA４の各々の抵抗値ＲEAと定電流源１２４を流れる電流値ＩEEとの積が、アナログ信号Ａin１，Ａin２の各々の振幅以上であることを表している。
　図２に示すアナログマルチプレクサコア回路１２０Ａでは、クロック信号ＣＬＫの正相信号ＣＬＫ＋がハイレベル（Ｈ）で逆相信号ＣＬＫ－がローレベル（Ｌ）のときには、トランジスタＱ５が導通状態となりトランジスタＱ６が遮断状態になる。このため第１のアナログ信号Ａin１＋，Ａin１－が第１の差動対１２１（トランジスタＱ１，Ｑ２）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ－から出力される。一方、クロック信号ＣＬＫの正相信号ＣＬＫ＋がＬで逆相信号ＣＬＫ－がＨのときには、トランジスタＱ６が導通状態となりトランジスタＱ５が遮断状態になる。このため第２のアナログ信号Ａin２＋，Ａin２－が第２の差動対１２２（トランジスタＱ３，Ｑ４）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ－から出力される。
　このようにクロック信号ＣＬＫ＋，ＣＬＫ－の信号レベルがＨとＬとに交互に変化するのに合わせて、出力端子ＯＵＴ＋，ＯＵＴ－からは、第１のアナログ信号Ａin１＋，Ａin１－と第２のアナログ信号Ａin２＋，Ａin２－が交互に出力されて、時間多重アナログ信号Ａout＋，Ａout－となって出力される。
　このとき、アナログマルチプレクサコア回路１２０Ａは、上記の式（１）を満たしているため、入力信号であるアナログ信号Ａin１，Ａin２に対する応答の線形性を確保できる。このように応答の線形性を確保できる理由を説明すると次のとおりである。トランジスタでは一般に、ベース電流が増加するにつれて線形にコレクタ電流が増加する限りにおいて、線形応答が得られる。本構成例のようにトランジスタＱ１～Ｑ４のエミッタにエミッタ抵抗ＲEAを接続すると、エミッタ抵抗ＲEAが負帰還抵抗として機能し、ベース電流の増加が抑制される。したがって、振幅が比較的大きいアナログ信号Ａin１，Ａin２が入力されても、ベース電流が抑制されることにより、線形応答が得られることになる。その結果、差動対１２１，１２２が線形応答する入力レンジが拡大する。ただし、式（１）を満たさないほど振幅の大きいアナログ信号Ａin１，Ａin２が入力されると、コレクタ電流が増加しにくくなるため、線形応答が得られなくなる。
　図３は、差動対１２１，１２２の入出力特性を示している。横軸は入力されるアナログ信号の振幅ΔＶinを示しており、縦軸は増幅されて出力されるアナログ信号の振幅ΔＶoutを示している。また実線はエミッタ抵抗ＲEAを挿入したときの特性を、点線はエミッタ抵抗ＲEAを挿入していないときの特性を表している。図３の特性からも、差動対１２１，１２２が線形応答する入力レンジが拡大していることがわかる。
＜アナログマルチプレクサコア回路１２０の第２の具体的構成例＞
　図１に示すアナログマルチプレクサコア回路１２０として用いることができる、第２の具体的構成例であるアナログマルチプレクサコア回路１２０Ｂを図４に示す。
　このアナログマルチプレクサコア回路１２０Ｂでは、トランジスタＱ５のエミッタにはエミッタ抵抗（第５のエミッタ抵抗）ＲEC１が接続され、トランジスタＱ６のエミッタにはエミッタ抵抗（第６のエミッタ抵抗）ＲEC２が接続されている。つまり、トランジスタＱ５のエミッタと定電流源１２４の一端の間にはエミッタ抵抗ＲEC１が接続され、トランジスタＱ６のエミッタと定電流源１２４の一端の間にはエミッタ抵抗ＲEC２が接続されている。なおエミッタ抵抗ＲEC１，ＲEC２を代表して表すときには、エミッタ抵抗ＲECとして示す。他の部分は、エミッタ抵抗ＲEAを備えた図２に示すアナログマルチプレクサコア回路１２０Ａと同様である。
　このアナログマルチプレクサコア回路１２０Ｂでは、入力信号であるアナログ信号Ａin１（Ａin１＋，Ａin１－），Ａin２（Ａin２＋，Ａin２－）に対する線形応答を確保するために、下式（１）を満たすエミッタ抵抗ＲEAが上段の差動対１２１，１２２に挿入されるとともに、下式（２）を満たすエミッタ抵抗ＲECが下段の差動対１２３に挿入されていることに特徴がある。
　ＲEA・ＩEE ≧　入力されるアナログ信号の振幅　…（１）
　ＲEC・ＩEE ＜　入力されるクロック信号の振幅　…（２）
　この式（２）は、エミッタ抵抗ＲEC１，ＲEC２の各々の抵抗値ＲECと定電流源１２４を流れる電流値ＩEEとの積が、クロック信号ＣＬＫの振幅よりも小さいことを表している。
　このとき、アナログマルチプレクサコア回路１２０Ｂは、上記の式（１）及び式（２）を満たしているため、入力信号であるアナログ信号Ａin１，Ａin２に対する応答の線形性を確保できる。このように応答の線形性を確保できる理由を以下に説明する。
　上段の差動対１２１，１２２では式（１）を満たしているため、前述したように、線形応答入力レンジを広げて応答の線形性を確保できる。
　下段の差動対１２３では、式（１）の特性（線形応答レンジを広げる特性）の逆特性（線形応答レンジを広げない特性）である式（２）の特性が得られる。このため、トランジスタＱ５とトランジスタＱ６の、一方がオンで他方がオフになるスイッチング動作を確保できる。つまり、下段の差動対１２３において、動作の安定性を向上するため負帰還抵抗となるエミッタ抵抗ＲECを挿入してもよいが、スイッチング動作を確保するため、式（２）を満たすことを上限とした抵抗値とすべきことを示している。
＜線形差動アンプ１３０の第１の具体的構成例＞
　図１に示す線形差動アンプ１３０として用いることができる、第１の具体的構成例である線形差動アンプ１３０Ａを図５に示す。
　図２に示すアナログマルチプレクサコア回路１２０Ａ、または、図４に示すアナログマルチプレクサコア回路１２０Ｂを用いることにより、アナログ入力信号に対する応答の線形性を確保することができる。しかし、クロック信号ＣＬＫによるスイッチングノイズの出力端子への漏えいは、これでは防ぐことができない。そこで図１に示すアナログマルチプレクサ回路１００では、図２もしくは図４のアナログマルチプレクサコア回路１２０Ａ，１２０Ｂの直後に、図５に示す線形差動アンプ１３０Ａが１段もしくは複数段設けられている。
　線形差動アンプ１３０Ａは、アナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）の出力端子ＯＵＴ＋，ＯＵＴ－に接続され、出力端子ＯＵＴ＋から出力される時間多重アナログ信号の正相信号Ａout＋と出力端子ＯＵＴ－から出力される時間多重アナログ信号の逆相信号Ａout－とを差動増幅するものである。線形差動アンプ１３０Ａは、時間多重アナログ信号Ａout＋，Ａout－の直流（ＤＣ）電圧レベルをシフトするための前段のエミッタフォロア回路部（レベルシフタ）１３１と、差動対（第４の差動対）１３２を主要部材とした後段の差動増幅回路部とを含んでいる。
　エミッタフォロア回路部１３１は、２系統のエミッタフォロア回路を含んでいる。第１系統のエミッタフォロア回路は、コレクタが高電位電源ＶＣＣに接続されると共にベースに入力端子ＩＮ＋が接続されたトランジスタ（第１１のトランジスタ）Ｑ１１と、一端がトランジスタＱ１１のエミッタに接続されると共に他端が低電位電源ＶＥＥに接続された定電流源（第１の定電流源）１３１ａとを含んでいる。入力端子ＩＮ＋にはアナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）の出力端子ＯＵＴ＋が接続され、その出力端子ＯＵＴ＋から時間多重アナログ信号Ａout＋が入力される。定電流源１３１ａは予め決めた一定値の定電流ＩEE2を流す。
　第２系統のエミッタフォロア回路は、コレクタが高電位電源ＶＣＣに接続されると共にベースに入力端子ＩＮ－が接続されたトランジスタ（第１２のトランジスタ）Ｑ１２と、一端がトランジスタＱ１２のエミッタに接続されると共に他端が低電位電源ＶＥＥに接続された定電流源（第２の定電流源）１３１ｂとを含んでいる。入力端子ＩＮ－にはアナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）の出力端子ＯＵＴ－が接続され、その出力端子ＯＵＴ－から時間多重アナログ信号Ａout－が入力される。定電流源１３１ｂは予め決めた一定値の定電流ＩEE2を流す。
　差動増幅回路部の差動対１３２は、トランジスタ（第７のトランジスタ）Ｑ１３のエミッタとトランジスタ（第８のトランジスタ）Ｑ１４のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ１３のコレクタは、コレクタ抵抗（第３のコレクタ抵抗）Ｒｃｃを介して高電位電源ＶＣＣに接続されている。トランジスタＱ１３のベースは、第１系統のエミッタフォロア回路を構成するトランジスタＱ１１のエミッタに接続されている。つまり、トランジスタＱ１３のベースには、トランジスタＱ１１を介して時間多重アナログ信号Ａout＋が入力される。トランジスタＱ１４のコレクタは、コレクタ抵抗（第４のコレクタ抵抗）Ｒｃｃを介して高電位電源ＶＣＣに接続されている。トランジスタＱ１４のベースは、第２系統のエミッタフォロア回路を構成するトランジスタＱ１２のエミッタに接続されている。つまり、トランジスタＱ１４のベースには、トランジスタＱ１２を介して時間多重アナログ信号Ａout－が入力される。
　出力端子（第３の出力端子）ＯＵＴ＋は、トランジスタＱ１４のコレクタに接続されている。出力端子（第４の出力端子）ＯＵＴ－は、トランジスタＱ１３のコレクタに接続されている。定電流源（第２の電流減）１３３の一端はトランジスタＱ１３，Ｑ１４のエミッタに接続されている。定電流源１３３の他端は低電圧電源ＶＥＥに接続されている。定電流源１３３は予め決めた一定値の定電流ＩEE1を流す。
　トランジスタＱ１３のエミッタにはエミッタ抵抗（第７のエミッタ抵抗）ＲEが接続され、トランジスタＱ１４のエミッタにはエミッタ抵抗（第８のエミッタ抵抗）ＲEが接続されている。つまり、トランジスタＱ１３のエミッタと定電流源１３３の一端との間にはエミッタ抵抗ＲEが接続され、トランジスタＱ１４のエミッタと定電流源１３３の一端との間にはエミッタ抵抗ＲEが接続されている。
　この差動増幅回路部についても、応答の線形性を確保するため、下式（３）を満たすエミッタ抵抗ＲEを備えていることに特徴がある。
　ＲE・ＩEE1 ≧　入力されるアナログ信号の振幅　…（３）
　この式（３）は、各々のエミッタ抵抗ＲEの抵抗値ＲEと定電流源１３３を流れる電流値ＩEE1との積が、時間多重アナログ信号Ａout＋，Ａout－の振幅以上であることを表している。式（３）の技術的意味合いは、式（１）の技術的意味合いと同じであり、線形応答入力レンジを広げて応答の線形性を確保するものである。
　この線形差動アンプ１３０Ａでは、アナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）から出力された時間多重アナログ信号Ａout＋，Ａout－は、それぞれ入力端子ＩＮ＋，ＩＮ－に入力され、エミッタフォロア回路１３１によりＤＣレベルが調整される。ＤＣレベルが調整された時間多重アナログ信号Ａout＋，Ａout－は差動対１３２（トランジスタＱ１３，Ｑ１４）により差動増幅される。増幅された時間多重アナログ信号Ａout＋，Ａout－は、出力端子ＯＵＴ＋，ＯＵＴ－から出力される。
　クロック信号ＣＬＫによるスイッチングノイズが発生した場合、このノイズは同相信号ノイズとして時間多重アナログ信号Ａout＋，Ａout－に重畳する。このため時間多重アナログ信号Ａout＋，Ａout－を差動対１３２（トランジスタＱ１３，Ｑ１４）により差動増幅することにより、同相信号ノイズ（クロック信号によるスイッチングノイズ）を除去または低減することができる。
　なお、線形差動アンプ１３０Ａにおいて、エミッタフォロア回路部１３１は必須の構成ではない。線形差動アンプ１３０Ａがエミッタフォロア回路部１３１を有しない場合、差動増幅回路部の差動対１３２を構成するトランジスタＱ１３，Ｑ１４のベースがそれぞれ入力端子ＩＮ＋，ＩＮ－に直接接続されることになる。
　また、線形差動アンプ１３０Ａの後段に更に線形差動アンプ１３０Ａが設けられる場合、後段の線形差動アンプ１３０Ａの入力端子ＩＮ＋，ＩＮ－には、前段の線形差動アンプ１３０Ａの出力端子ＯＵＴ＋，ＯＵＴ－がそれぞれ接続されることになる。
＜線形差動アンプ１３０の第２の具体的構成例＞
　図１に示す線形差動アンプ１３０として用いることができる、第２の具体的構成例である線形差動アンプ１３０Ｂを図６に示す。この線形差動アンプ１３０Ｂは、図５に示す線形差動アンプ１３０Ａを改良したものである。したがって、線形差動アンプ１３０Ｂのうち、線形差動アンプ１３０Ａに対して追加した部分についてのみ説明する。
　エミッタフォロア回路部１３１Ａの第１系統のエミッタフォロア回路には、コレクタとベースが接続されたトランジスタＱ１１ａが追加されている。このトランジスタＱ１１ａのコレクタおよびベースはトランジスタＱ１１のエミッタに接続され、トランジスタＱ１１ａのエミッタは定電流源１３１ａの一端に接続されている。第２系統のエミッタフォロア回路には、コレクタとベースが接続されたトランジスタＱ１２ａが追加されている。このトランジスタＱ１２ａのコレクタおよびベースはトランジスタＱ１２のエミッタに接続され、トランジスタＱ１２ａのエミッタは定電流源１３１ｂの一端に接続されている。トランジスタＱ１１ａ，Ｑ１２ａは、第１および第２のダイオードとして機能するものであり、ＤＣシフトレベルを下げるために用いられている。
　差動増幅回路部では、トランジスタＱ１３に対してトランジスタ（第９のトランジスタ）Ｑ１５がカスコード接続されており、トランジスタＱ１４に対してトランジスタ（第１０のトランジスタ）Ｑ１６がカスコード接続されている。トランジスタＱ１５，Ｑ１６のエミッタはトランジスタＱ１３，Ｑ１４のコレクタにそれぞれ接続され、トランジスタＱ１５，Ｑ１６のコレクタは出力端子ＯＵＴ－，ＯＵＴ＋にそれぞれ接続されている。トランジスタＱ１５，Ｑ１６のベースはバイアス電圧Ｖbiasに接続されており、交流的には接地されている。つまりトランジスタＱ１５，Ｑ１６はベース接地されている。このようにエミッタ接地されたトランジスタＱ１３，Ｑ１４に対して、ベース接地されたトランジスタＱ１５，Ｑ１６をカスコード接続することにより、トランジスタＱ１３，Ｑ１４において発生するミラー効果（ベース・コレクタ間の寄生容量がゲイン倍になる現象）を抑制することができる。
　線形差動アンプ１３０Ｂの他の部分は、図５に示す線形差動アンプ１３０Ａと同じである。
　なお図５，図６に示す線形差動アンプ１３０Ａ，１３０Ｂを、インピーダンス整合を図るためにアナログ入力信号の初段に配置される線形バッファ１１１，１１２（図１参照）に適用することも可能である。更に、図５，図６に示す線形差動アンプ１３０Ａ，１３０Ｂを、クロック信号用のバッファ１４０（図１参照）に適用することも可能である。ただし、クロック信号用のバッファ１４０については特に線形性を気にする必要はなく、必ずしも式（３）を満たす必要はない。
　以上が、本発明の実施例１であるアナログマルチプレクサ回路の基本構成である。このアナログマルチプレクサ回路を用いることで、アナログ信号を低ノイズで高線形に、かつ高速で時間多重を行うことが可能となる。
［実施例２］
　次に、本発明のアナログマルチプレクサ回路の拡張技術を実施例２として述べる。上記に述べた実施例１であるアナログマルチプレクサ回路１００は、その動作の線形性を確保するために入力されるアナログ信号の振幅が設計の段階で既知である必要がある。しかしながら、取り扱うアナログ入力振幅（ＤＡＣからの信号振幅）はアプリケーションによって異なるので、汎用性向上の観点からは、後からある程度対応可能な振幅レンジを調整できることが好ましい。さらには、適応的にそれを自動調整できると、ユーザビリティがさらに向上する。それを可能とする回路構成を実施例２として以下に説明する。
　外部信号を受けて線形応答レンジを調整可能な構成になっている、実施例２であるアナログマルチプレクサ回路１００Ａを図７Ａに示す。このアナログマルチプレクサ回路１００Ａでは、入力されるアナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊが外部から入力されるようになっている。このアナログマルチプレクサ回路１００Ａのアナログマルチプレクサコア回路１２０の具体的構成例としては、後述する図８や図９に示すアナログマルチプレクサコア回路１２０Ｃ，１２０Ｄが採用されている。そして、振幅情報Ｊが受信・制御回路２０１に入力される。詳細は後述するが、受信・制御回路２０１は、振幅情報Ｊを受信し、アナログ信号Ａin１，Ａin２の振幅に対して、前述した式（１）を満たすように制御をする。なお受信・制御回路２０１は、例えば電圧-電圧変換回路のようなもので形成される。
　図８に示すアナログマルチプレクサコア回路１２０Ｃは、図２に示すアナログマルチプレクサコア回路１２０Ａで採用されていた定電流源１２４を、可変電流源１２４ａに変更したものである。図９に示すアナログマルチプレクサコア回路１２０Ｄは、図４に示すアナログマルチプレクサコア回路１２０Ｂで採用されていた定電流源１２４を、可変電流源１２４ａに変更したものである。
　受信・制御回路２０１は、図７Ｂに示すように、振幅情報受信回路２０１ａと、電流源制御回路２０１ｂとを含んでいる。振幅情報受信回路２０１ａは、外部から入力されたアナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信し、この振幅情報Ｊを電流源制御回路２０１ｂに出力する回路である。電流源制御回路２０１ｂは、振幅情報Ｊが示すアナログ信号Ａin１，Ａin２の振幅値に応じて、前述した式（１）、または式（１）と式（２）を満たす電流ＩEEをマルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流させる回路である。
　つまり、受信・制御回路２０１は、アナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信すると、マルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流れる電流値を制御し、入力されるアナログ信号の振幅に対して式（１）、または式（１）と式（２）を満たすように電流値ＩEEを設定する。このような制御をすることにより、線形応答レンジを調整している。
［実施例３］
　図１０Ａに示す実施例３のアナログマルチプレクサ回路１００Ｂは、略すべての構成ブロックが可変電流源を有し、その線形応答振幅レンジが調整可能な構成とされている。即ち、アナログマルチプレクサコア回路１２０としては、前述した図８または図９に示すマルチプレクサコア回路１２０Ｃ，１２０Ｄが用いられている。線形差動アンプ１３０及び線形バッファ１１１，１１２としては、後述する図１１や図１２に示す線形差動アンプ１３０Ｃ，１３０Ｄが用いられている。
　図１１に示す線形差動アンプ１３０Ｃは、図５に示す線形差動アンプ１３０Ａで採用されていた定電流源１３３を、可変電流源１３３ａに変更したものである。図１２に示す線形差動アンプ１３０Ｄは、図６に示す線形差動アンプ１３０Ｂで採用されていた定電流源１３３を、可変電流源１３３ａに変更したものである。
　受信・制御回路２０２は、図１０Ｂに示すように、振幅情報受信回路２０２ａと、電流源制御回路２０２ｂとを含んでいる。振幅情報受信回路２０２ａは、図７Ｂの振幅情報受信回路２０１ａと同じ回路である。電流源制御回路２０２ｂは、振幅情報Ｊが示すアナログ信号Ａin１，Ａin２の振幅値に応じて、前述した式（１）、または式（１）と式（２）を満たす電流ＩEEをマルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流させると共に、前述した式（３）を満たす電流ＩEE1を線形差動アンプ１３０及び線形バッファ１１１，１１２の可変電流源１３３ａに流させる回路である。
　つまり、受信・制御回路２０２は、アナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信すると、マルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流れる電流値を制御し、入力されるアナログ信号の振幅に対して式（１）、または式（１）と式（２）を満たすように電流値ＩEEを設定する。また受信・制御回路２０２は、アナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信すると、線形差動アンプ１３０及び線形バッファ１１１，１１２の可変電流源１３３ａに流れる電流値を制御し、入力されるアナログ信号の振幅に対して式（３）を満たすように電流値ＩEE1を設定する。このような制御をすることにより、略すべての構成ブロックにおいて線形応答レンジを調整している。
　なお図１０Ａの例では、線形性が重要とならないクロック信号用のバッファ１４０には制御信号を供給していない。しかし、必要に応じてクロック用のバッファ１４０についても可変電流源を備えた構成にして制御しても良い。
［実施例４］
　図１３Ａ及び図１４Ａに、入力されるアナログ信号Ａin１，Ａin２の振幅を自動で検出して可変電流源を調整する、実施例４であるアナログマルチプレクサ回路１００Ｃ，１００Ｄを示す。
　図１３Ａに示すアナログマルチプレクサ回路１００Ｃは、図７Ａに示すアナログマルチプレクサ回路１００Ａで採用されていた受信・制御回路２０１を、検出・制御回路２０３に変更したものである。検出・制御回路２０３は、図１３Ｂに示すように、振幅検出回路２０３ａと、電流源制御回路２０３ｂとを含んでいる。振幅検出回路２０３ａは、ＩＣで形成され、アナログマルチプレクサ回路１００Ｃに入力されるアナログ信号Ａin１，Ａin２の振幅値（ピーク値）を検出し、この振幅値を示す振幅情報Ｊを電流源制御回路２０３ｂに出力する回路である。電流源制御回路２０３ｂは、図７Ｂの電流源制御回路２０１ｂと同じ回路である。つまり、検出・制御回路２０３は、入力されるアナログ信号Ａin１，Ａin２の振幅値（ピーク値）をＩＣ内部で検出し、検出された値に応じて、アナログマルチプレクサコア回路１２０の可変電流源１２４ａ（図８，図９参照）に流す電流ＩEEを調整する。
　図１４Ａに示すアナログマルチプレクサ回路１００Ｄは、図１０Ａに示すアナログマルチプレクサ回路１００Ｂで採用されていた受信・制御回路２０２を、検出・制御回路２０４に変更したものである。検出・制御回路２０４は、図１４Ｂに示すように、振幅検出回路２０４ａと、電流源制御回路２０４ｂとを含んでいる。振幅検出回路２０４ａは、図１３Ｂの振幅検出回路２０４ａと同じ回路である。電流源制御回路２０４ｂは、図１０Ｂの電流源制御回路２０２ｂと同じ回路である。つまり、検出・制御回路２０４は、入力されるアナログ信号Ａin１，Ａin２の振幅値（ピーク値）をＩＣ内部で検出し、検出された値に応じて、アナログマルチプレクサコア回路１２０の可変電流源１２４ａ（図８，図９参照）に流す電流ＩEEを調整すると共に、線形差動アンプ１３０や線形バッファ１１１，１１２の可変電流源１３３ａ（図１１，図１２参照）に流す電流ＩEE1を調整する。
　このように、アナログマルチプレクサ回路１００Ｃ，１００Ｄの各ブロックの可変電流源の値を設定することにより、適応的にその線形応答レンジを自動で調整することができる。
［実施例５］
　前述したアナログマルチプレクサ回路１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは全て２つのアナログ信号を１つの信号に時間多重する回路である。これを２つ以上の信号に拡張するには、前述したアナログマルチプレクサ（コア）回路を図１５、図１６に示すようにツリー状に縦続接続すればよい。ただし、このとき後段のアナログマルチプレクサはその前段のアナログマルチプレクサの２倍の周期で動作する必要があるため、後段に入力されるクロック周波数はその前段に入力されるクロック周波数の２倍となる。
　図１５は概念図、図１６はブロック構成図である。アナログマルチプレクサコア回路Ｍ１，Ｍ２，Ｍ３は、前述したアナログマルチプレクサコア回路１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ（またはアナログマルチプレクサコア回路１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄを含むアナログマルチプレクサ回路１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ）を示している。この例では、１段目に２つのアナログマルチプレクサコア回路Ｍ１，Ｍ２が配置され、２段目に１つのアナログマルチプレクサコア回路Ｍ３が配置されている。
　アナログマルチプレクサコア回路（第１のアナログマルチプレクサコア回路）Ｍ１には、２つのアナログ信号Ａin１，Ａin２と、位相シフタＳ１１により位相が例えば０゜シフトされたクロック信号（第１のクロック信号）ＣＬＫ１（信号周期：１／ｆSW）が入力される。アナログマルチプレクサコア回路Ｍ１からは、時間多重アナログ信号Ａout１が出力される。
　アナログマルチプレクサコア回路（第２のアナログマルチプレクサコア回路）Ｍ２には、２つのアナログ信号Ａin１，Ａin２とは異なる２つのアナログ信号Ａin３，Ａin４と、位相シフタＳ１２により位相が例えば１８０゜シフトされたクロック信号ＣＬＫ１（信号周期：１／ｆSW）が入力される。なお、アナログマルチプレクサコア回路Ｍ２には、クロック信号ＣＬＫ１がアナログマルチプレクサコア回路Ｍ１と異なる位相で入力されればよい。アナログマルチプレクサコア回路Ｍ２からは、時間多重アナログ信号Ａout２が出力される。
　アナログマルチプレクサコア回路（第３のアナログマルチプレクサコア回路）Ｍ３には、２つの時間多重アナログ信号Ａout１，Ａout２と、位相シフタＳ１３により位相がシフトされたクロック信号（第２のクロック信号）ＣＬＫ２（信号周期：１／２ｆSW）が入力される。アナログマルチプレクサコア回路Ｍ３からは、時間多重アナログ信号Ａout３が出力される。このような処理動作を行うことにより、時間多重アナログ信号Ａout３は、４つのアナログ信号Ａin１，Ａin２，Ａin３，Ａin４を時間多重した信号になる。
［実施例の効果］
　前述した実施例の効果について説明する。アナログマルチプレクサコア回路１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄについては、式（１）を満たす構成とすることで、その線形性が大幅に改善される。その効果（シミュレーション結果）を図１７Ａ～図１７Ｄに示す。
　図１７Ａ～図１７Ｄは式（１）を満たす場合と満たさない場合において、入力信号として正弦波(1GHz)を入力したときの波形応答特性（シミュレーション結果）を示している。つまり、図１７Ａは式（１）を満たす場合における時間波形特性図、図１７Ｂは式（１）を満たす場合におけるスペクトル特性図、図１７Ｃは式（１）を満たさない場合における時間波形特性図、図１７Ｄは式（１）を満たさない場合におけるスペクトル特性をそれぞれ示している。これらの波形から確認できるように、式（１）を満たさない場合、出力波形は正弦波から大きく歪が生じているが、式（１）を満たす構成ではその波形歪が小さい。そのことは、スペクトル上で高調波歪が抑圧できていることからも確認できる。
　次に、スイッチングノイズの低減効果について、１GHzの正弦波とＤＣ入力を、アナログマルチプレクサコア回路で５GHzのクロックで高速に交互に切り出す動作（シミュレーション）を例にとって説明する。図１８Ａ及び図１８Ｂは、アナログマルチプレクサコア回路後段に何も付けずに直接出力した波形を示している。図１８Ｂは図１８Ａの時間軸を拡大したものである。一方、図１８Ｃ及び図１８Ｄは前述した実施例の構成（アナログマルチプレクサコア回路の後段に多段の差動アンプが配置された構成）での出力波形を示している。図１８Ｄは図１８Ｃの時間軸を拡大したものである。これらの波形から確認できるように、実施例の構成によりスイッチングノイズが低減できており、波形品質が大幅に改善されている。
　以上のように、前述した実施例のアナログマルチプレクサ回路またはアナログマルチプレクサコア回路を用いることで、２つ以上のアナログ信号を低ノイズで高線形に、かつ高速で時間多重することが可能となる。
　本発明は、アナログマルチプレクサコア回路、及び、アナログマルチプレクサコア回路を含むアナログマルチプレクサ回路に適用することができる。
　１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ　アナログマルチプレクサ回路
　１１１，１１２　線形バッファ
　１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ　アナログマルチプレクサコア回路
　１２１，１２２，１２３　差動対
　１３０，１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄ　線形差動アンプ
　１４０　バッファ
　２０１，２０２　受信・制御回路
　２０３，２０４　検出・制御回路
　ＲC１，ＲC２　コレクタ抵抗
　ＲEA１，ＲEA２，ＲEA３，ＲEA４　エミッタ抵抗
　ＲEC１，ＲEC２　エミッタ抵抗
　Ａin１，Ａin１＋，Ａin１－　第１のアナログ信号
　Ａin２，Ａin２＋，Ａin２－　第２のアナログ信号
　Ａout，Ａout＋，Ａout－　時間多重アナログ信号
　ＣＬＫ，ＣＬＫ＋，ＣＬＫ－　クロック信号
　ＶＣＣ　高電位電源
　ＶＥＥ　低電位電源
　ＩＮ＋，ＩＮ－　入力端子
　ＯＵＴ＋，ＯＵＴ－　出力端子

Claims (15)

  1. 　第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタが第１のコレクタ抵抗を介して高電位電源に接続されたコレクタと第１のアナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第２のトランジスタが第２のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記第１のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第１の差動対と、
    　第３のトランジスタと第４のトランジスタを含み、前記第３のトランジスタが前記第１のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと第２のアナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第４のトランジスタが前記第２のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記第２のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第２の差動対と、
    　前記第２のトランジスタのコレクタ及び前記第４のトランジスタのコレクタに接続された第１の出力端子と、
    　前記第１のトランジスタのコレクタ及び前記第３のトランジスタのコレクタに接続された第２の出力端子と、
    　第５のトランジスタと第６のトランジスタを含み、前記第５のトランジスタがコレクタとクロック信号の正相信号が入力されるベースとエミッタとを含み、前記第６のトランジスタがコレクタと前記クロック信号の逆相信号が入力されるベースとエミッタとを含む第３の差動対と、
    　前記第５のトランジスタのエミッタ及び第６のトランジスタのエミッタに接続された一端と低電位電源に接続された他端とを含み、電流値ＩEEの電流を流す第１の電流源と、
    　前記第１のトランジスタのエミッタと前記第５のトランジスタのコレクタとの間に接続された第１のエミッタ抵抗と、
    　前記第２のトランジスタのエミッタと前記第５のトランジスタのコレクタとの間に接続された第２のエミッタ抵抗と、
    　前記第３のトランジスタのエミッタと前記第６のトランジスタのコレクタとの間に接続された第３のエミッタ抵抗と、
    　前記第４のトランジスタのエミッタと前記第６のトランジスタのコレクタとの間に接続された第４のエミッタ抵抗とを備え、
    　前記第１のエミッタ抵抗から前記第４のエミッタ抵抗の各々の抵抗値ＲEAが
    　ＲEA・ＩEE ≧　前記第１および第２のアナログ信号の各々の振幅　…（１）
    を満たすことを特徴とするアナログマルチプレクサコア回路。
  2. 　請求項１に記載のアナログマルチプレクサコア回路において、
    　前記第５のトランジスタのエミッタと前記第１の電流源の一端との間に接続された第５のエミッタ抵抗と、
    　前記第６のトランジスタのエミッタと前記第１の電流源の一端との間に接続された第６のエミッタ抵抗とをさらに備え、
    　前記第５のエミッタ抵抗及び前記第６のエミッタ抵抗の各々の抵抗値ＲECが
    　ＲEC・ＩEE ＜　前記クロック信号の振幅　…（２）
    を満たすことを特徴とするアナログマルチプレクサコア回路。
  3. 　請求項１または請求項２に記載のアナログマルチプレクサコア回路において、
    　前記第１の電流源は、定電流源であることを特徴とするアナログマルチプレクサコア回路。
  4. 　請求項１または請求項２に記載のアナログマルチプレクサコア回路において、
    　前記第１の電流源は、可変電流源であることを特徴とするアナログマルチプレクサコア回路。
  5. 　請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路と、
    　前記アナログマルチプレクサコア回路の前記第１の出力端子及び前記第２の出力端子に接続され、前記第１の出力端子から出力される時間多重アナログ信号の正相信号と前記第２の出力端子から出力される前記時間多重アナログ信号の逆相信号とを差動増幅する差動アンプと
    　を備えることを特徴とするアナログマルチプレクサ回路。
  6. 　請求項５に記載のアナログマルチプレクサ回路において、
    　前記差動アンプは、
    　第７のトランジスタと第８のトランジスタを含み、前記第７のトランジスタが第３のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第８のトランジスタが第４のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の逆相信号が入力されるベースとエミッタとを含む第４の差動対と、
    　前記第８のトランジスタのコレクタに接続された第３の出力端子と、
    　前記第７のトランジスタのコレクタに接続された第４の出力端子と、
    　一端と前記低電位電源に接続された他端とを含み、電流値ＩEE1の電流を流す第２の電流源と、
    　前記第７のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第７のエミッタ抵抗と、
    　前記第８のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第８のエミッタ抵抗とを備え、
    　前記第７のエミッタ抵抗及び前記第８のエミッタ抵抗の各々の抵抗値ＲEが
    　ＲE・ＩEE1 ≧　前記時間多重アナログ信号の振幅　…（３）
    を満たすことを特徴とするアナログマルチプレクサ回路。
  7. 　請求項４に記載のアナログマルチプレクサコア回路と、
    　前記アナログマルチプレクサコア回路の前記第１の出力端子及び前記第２の出力端子に接続され、前記第１の出力端子から出力される時間多重アナログ信号の正相信号と前記第２の出力端子から出力される前記時間多重アナログ信号の逆相信号とを差動増幅する差動アンプと、
    　前記第１のアナログ信号及び前記第２のアナログ信号の振幅に応じて、式（１）を満たす電流を前記可変電流源に流させる制御回路と
    　を備えることを特徴とするアナログマルチプレクサ回路。
  8. 　請求項７に記載のアナログマルチプレクサ回路において、
    　前記第１のアナログ信号及び前記第２のアナログ信号の振幅値を示す振幅情報を受信し、この振幅情報を前記制御回路に出力する受信回路をさらに備えることを特徴とするアナログマルチプレクサ回路。
  9. 　請求項７に記載のアナログマルチプレクサ回路において、
    　前記第１のアナログ信号及び前記第２のアナログ信号の振幅値を検出し、この振幅値を示す振幅情報を前記制御回路に出力する検出回路をさらに備えることを特徴とするアナログマルチプレクサ回路。
  10. 　請求項７から請求項９のいずれか１項に記載のアナログマルチプレクサ回路において、
    　前記差動アンプは、
    　第７のトランジスタと第８のトランジスタを含み、前記第７のトランジスタが第３のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第８のトランジスタが第４のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の逆相信号が入力されるベースとエミッタとを含む第４の差動対と、
    　前記第８のトランジスタのコレクタに接続された第３の出力端子と、
    　前記第７のトランジスタのコレクタに接続された第４の出力端子と、
    　一端と前記低電位電源に接続された他端とを含み、電流値ＩEE1の電流を流す第２の電流源と、
    　前記第７のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第７のエミッタ抵抗と、
    　前記第８のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第８のエミッタ抵抗とを備え、
    　前記第２の電流源は、可変電流源であり、
    　前記制御回路は、前記第１のアナログ信号及び前記第２のアナログ信号の振幅に応じて、前記第７のエミッタ抵抗及び前記第８のエミッタ抵抗の各々の抵抗値ＲEが
    　ＲE・ＩEE1 ≧　前記時間多重アナログ信号の振幅　…（３）
    を満たすように電流を前記第２の電流源に流させることを特徴とするアナログマルチプレクサ回路。
  11. 　請求項６または請求項１０に記載のアナログマルチプレクサ回路において、
    　前記第７のトランジスタにカスコード接続された第９のトランジスタと、
    　前記第８のトランジスタにカスコード接続された第１０のトランジスタと
    　をさらに備えることを特徴とするアナログマルチプレクサ回路。
  12. 　請求項６、請求項１０及び請求項１１のいずれか一つに記載のアナログマルチプレクサ回路において、
    　前記差動アンプは、前記時間多重アナログ信号の正相信号及び前記時間多重アナログ信号の逆相信号の直流電圧レベルをシフトさせるレベルシフタをさらに含むことを特徴とするアナログマルチプレクサ回路。
  13. 　請求項１２に記載のアナログマルチプレクサ回路において、
    　前記レベルシフタは、
    　前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の正相信号が入力されるベースとエミッタとを含む第１１のトランジスタと、
    　前記第１１のトランジスタのエミッタに接続された一端と前記低電位電源に接続された他端とを含む第１の定電流源と、
    　前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の逆相信号が入力されるベースとエミッタとを含む第１２のトランジスタと、
    　前記第１２のトランジスタのエミッタに接続された一端と前記低電位電源に接続された他端とを含む第２の定電流源と
    　を含むことを特徴とするアナログマルチプレクサ回路。
  14. 　請求項１３に記載のアナログマルチプレクサ回路において、
    　前記レベルシフタは、
    　前記第１１のトランジスタのエミッタと前記第１の定電流源の一端との間に接続された第１のダイオードと、
    　前記第１２のトランジスタのエミッタと前記第２の定電流源の一端との間に接続された第２のダイオードと
    　をさらに含むことを特徴とするアナログマルチプレクサ回路。
  15. 　請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路からなり、前記第１のアナログ信号及び前記第２のアナログ信号として２つのアナログ信号が入力されると共に、前記クロック信号として第１のクロック信号が入力される第１のアナログマルチプレクサコア回路と、
    　請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路からなり、前記第１のアナログ信号及び前記第２のアナログ信号として前記２つのアナログ信号とは異なる２つのアナログ信号が入力されると共に、前記クロック信号として前記第１のクロック信号が第１のアナログマルチプレクサコア回路とは異なる位相で入力される第２のアナログマルチプレクサコア回路と、
    　請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路からなり、前記第１のアナログ信号及び前記第２のアナログ信号として第１のアナログマルチプレクサコア回路及び第２のアナログマルチプレクサコア回路から出力される２つの時間多重アナログ信号が入力されると共に、前記クロック信号として前記第１のクロック信号の周期の１／２倍の周期を有する第２のクロック信号が入力される第３のアナログマルチプレクサコア回路と
    　を備えることを特徴とするアナログマルチプレクサ回路。
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