JP2003218790A - 光送信器および信号発生器 - Google Patents
光送信器および信号発生器Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/50—Transmitters
- H04B10/501—Structural aspects
- H04B10/503—Laser transmitters
- H04B10/505—Laser transmitters using external modulation
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J14/02—Wavelength-division multiplex systems
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Abstract
(57)【要約】
【課題】扱うデータの伝送速度が変化した場合でも、動
作基準となるクロックとデータのタイミングマージンを
最適値に維持できるマルチプレクサを用いた光送信器を
提供する。 【解決手段】マルチプレクサ5内のクロックの経路に遅
延回路20，21a，21bを配置し、かつ分周器31a，31bの動
作クロックのトリガと、Ｄ−フリップフロップ１４もし
くはマルチプレクサブロック11a〜11cのトリガを反転さ
せることによって、データマージンが、データ伝送速度
に比例するように構成できる。 【効果】データの伝送速度が変化した場合でもマルチプ
レクサは、Ｄ−フリップフロップもしくはマルチプレク
サブロックのタイミングマージンを無調整で最適できる
ので、光送信器は動作速度が広く変動しても正常動作可
能となる。
作基準となるクロックとデータのタイミングマージンを
最適値に維持できるマルチプレクサを用いた光送信器を
提供する。 【解決手段】マルチプレクサ5内のクロックの経路に遅
延回路20，21a，21bを配置し、かつ分周器31a，31bの動
作クロックのトリガと、Ｄ−フリップフロップ１４もし
くはマルチプレクサブロック11a〜11cのトリガを反転さ
せることによって、データマージンが、データ伝送速度
に比例するように構成できる。 【効果】データの伝送速度が変化した場合でもマルチプ
レクサは、Ｄ−フリップフロップもしくはマルチプレク
サブロックのタイミングマージンを無調整で最適できる
ので、光送信器は動作速度が広く変動しても正常動作可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、並列データを直列
データに変換するマルチプレクサを備えた光送信器およ
び信号発生器に関する。
データに変換するマルチプレクサを備えた光送信器およ
び信号発生器に関する。
【０００２】
【従来の技術】近年、データ通信容量を増大させる目的
から、光ファイバ通信などの幹線伝送網においては、伝
送速度の向上が強く望まれている。そのために、光伝送
システムでは、高速動作可能な光送信器および光受信器
が必要である。その一方で、伝送速度の向上に伴なって
データ１周期あたりの時間が減少するために、光送信器
および光受信器を構成する回路が、製造時のプロセス変
動や動作環境の温度変動によるタイミングずれの影響が
大きくなることから、動作マージンが小さくなるという
問題が発生する。マルチプレクサやデマルチプレクサで
は、入力された信号や出力する信号をクロックによって
同期の確保と波形の整形を行う。
から、光ファイバ通信などの幹線伝送網においては、伝
送速度の向上が強く望まれている。そのために、光伝送
システムでは、高速動作可能な光送信器および光受信器
が必要である。その一方で、伝送速度の向上に伴なって
データ１周期あたりの時間が減少するために、光送信器
および光受信器を構成する回路が、製造時のプロセス変
動や動作環境の温度変動によるタイミングずれの影響が
大きくなることから、動作マージンが小さくなるという
問題が発生する。マルチプレクサやデマルチプレクサで
は、入力された信号や出力する信号をクロックによって
同期の確保と波形の整形を行う。
【０００３】図２(ａ)に示した最も基本的なディレイ型
フリップフロップ（以下、Ｄ−フリップフロップと称
す）を用いて、図２(ｂ)によりクロックとデータの関係
を説明する。
フリップフロップ（以下、Ｄ−フリップフロップと称
す）を用いて、図２(ｂ)によりクロックとデータの関係
を説明する。
【０００４】Ｄ−フリップフロップ(D-FF)は、クロック
(CLOCK)の立ち上がりを基準に、入力(INPUT)端にデータ
を読みこみ、以降クロックに同期して出力(OUTPUT)端か
ら次段にデータを送る。
(CLOCK)の立ち上がりを基準に、入力(INPUT)端にデータ
を読みこみ、以降クロックに同期して出力(OUTPUT)端か
ら次段にデータを送る。
【０００５】常に正しいデータをＤ−フリップフロップ
が取得するためには、クロックの立ち上がりのタイミン
グがデータが切り替わるタイミングからずれていること
が必要である。図２(ｂ)は動作波形図であり、図２(ｂ)
中に例示したデータData１,Data２は、クロックの立ち
上がりのタイミングにデータの切り替えがある例を示
し、この場合にはＤ−フリップフロップの出力に誤りが
発生する。最も誤りの少ない例は、データData３であ
り、クロックの立ち上がりに先立つセットアップ期間Ts
etupとその後のホールド期間Tholdにはデータの切替が
ない良好なタイミングで、データを読み込んでいる。
が取得するためには、クロックの立ち上がりのタイミン
グがデータが切り替わるタイミングからずれていること
が必要である。図２(ｂ)は動作波形図であり、図２(ｂ)
中に例示したデータData１,Data２は、クロックの立ち
上がりのタイミングにデータの切り替えがある例を示
し、この場合にはＤ−フリップフロップの出力に誤りが
発生する。最も誤りの少ない例は、データData３であ
り、クロックの立ち上がりに先立つセットアップ期間Ts
etupとその後のホールド期間Tholdにはデータの切替が
ない良好なタイミングで、データを読み込んでいる。
【０００６】即ち、Ｄ−フリップフロップにおける最適
なデータ取り込みタイミングは、データの１周期の中間
にクロックが立ち上がることである。言い換えれば、デ
ータの１周期Tに対してデータマージンTmの最適値は、T
／２である。
なデータ取り込みタイミングは、データの１周期の中間
にクロックが立ち上がることである。言い換えれば、デ
ータの１周期Tに対してデータマージンTmの最適値は、T
／２である。
【０００７】光送信器では、複数の並列な低速信号を序
々に多重して、１本の高速信号へ変換するマルチプレク
サ動作において、高速信号の同期確立が必要不可欠であ
る。しかし、伝送速度の向上に伴い、前記のようにデー
タの１周期と、製造時のプロセス変動や動作環境の温度
変動によって発生するタイミングずれとの大きさに差が
なくなってきており、このような変動の影響を受けても
確実に動作する設計が困難になってきている。
々に多重して、１本の高速信号へ変換するマルチプレク
サ動作において、高速信号の同期確立が必要不可欠であ
る。しかし、伝送速度の向上に伴い、前記のようにデー
タの１周期と、製造時のプロセス変動や動作環境の温度
変動によって発生するタイミングずれとの大きさに差が
なくなってきており、このような変動の影響を受けても
確実に動作する設計が困難になってきている。
【０００８】また、上記光伝送システム向けの評価装置
として、高速な任意パターンの信号発生器が必要となる
が、この信号発生器においても、複数の並列な低速信号
を多重して高速な任意パターンを発生する必要がある。
このため、光受信器同様、マルチプレクサ動作は必須で
ある。しかも、評価装置には汎用性が求められることか
ら、幅広い伝送速度の信号発生をする必要がある。した
がって、プロセス、温度、データ周期の変動、これらに
起因する誤動作を防止する必要がある。
として、高速な任意パターンの信号発生器が必要となる
が、この信号発生器においても、複数の並列な低速信号
を多重して高速な任意パターンを発生する必要がある。
このため、光受信器同様、マルチプレクサ動作は必須で
ある。しかも、評価装置には汎用性が求められることか
ら、幅広い伝送速度の信号発生をする必要がある。した
がって、プロセス、温度、データ周期の変動、これらに
起因する誤動作を防止する必要がある。
【０００９】このようなマルチプレクサにおけるプロセ
ス変動と温度変動による影響を緩和して、動作の安定性
を向上する従来例としては、例えば特開平９−５５６６
７号公報に開示されている。図３に、この従来例の回路
ブロック図を示す。この従来例では、第１段が、高速ク
ロックCLKを２つの１／２分周器１０５と１０５ａによ
り発生した１／４CLKをクロック入力として、並列デー
タ０〜３を直流データに変換する２：１マルチプレクサ
ブロック１０１，１０２から構成され、第２段が、高速
クロックCLKを１／２分周器１０５により発生した１／
２CLKをクロック入力とする２：１マルチプレクサブロ
ック１０３から構成され、そして最終出力段が高速クロ
ックCLKをクロック入力とするリタイミング用Ｄ−フリ
ップフロップ１０４からなるマルチプレクサで構成し、
上記Ｄ−フリップフロップ１０４のデータ入力側に、制
御回路１３０と接続された可変遅延回路１１０を設ける
とともに、そのデータ出力側にこのデータ信号をモニタ
するモニタ手段１２０を設ける構成としている。
ス変動と温度変動による影響を緩和して、動作の安定性
を向上する従来例としては、例えば特開平９−５５６６
７号公報に開示されている。図３に、この従来例の回路
ブロック図を示す。この従来例では、第１段が、高速ク
ロックCLKを２つの１／２分周器１０５と１０５ａによ
り発生した１／４CLKをクロック入力として、並列デー
タ０〜３を直流データに変換する２：１マルチプレクサ
ブロック１０１，１０２から構成され、第２段が、高速
クロックCLKを１／２分周器１０５により発生した１／
２CLKをクロック入力とする２：１マルチプレクサブロ
ック１０３から構成され、そして最終出力段が高速クロ
ックCLKをクロック入力とするリタイミング用Ｄ−フリ
ップフロップ１０４からなるマルチプレクサで構成し、
上記Ｄ−フリップフロップ１０４のデータ入力側に、制
御回路１３０と接続された可変遅延回路１１０を設ける
とともに、そのデータ出力側にこのデータ信号をモニタ
するモニタ手段１２０を設ける構成としている。
【００１０】図３に示したマルチプレクサは４：１多重
であり、第１段に２個のマルチプレクサブロック１０
１，１０２、第２段に１個のマルチプレクサブロック１
０３を有している。また、最終段にはＤ−フリップロッ
プ１０４を配置している。このブロック構成で最も動作
速度が速い部分は、最終段のＤ−フリップフロップであ
る。最適なタイミングでのデータ読み込みが重要である
が、この従来例ではデータの経路に可変遅延回路１１０
を挿入し、Ｄ−フリップフロップ１０４へ与えられるデ
ータの位相の調整を行うことによって誤動作を防止して
いる。
であり、第１段に２個のマルチプレクサブロック１０
１，１０２、第２段に１個のマルチプレクサブロック１
０３を有している。また、最終段にはＤ−フリップロッ
プ１０４を配置している。このブロック構成で最も動作
速度が速い部分は、最終段のＤ−フリップフロップであ
る。最適なタイミングでのデータ読み込みが重要である
が、この従来例ではデータの経路に可変遅延回路１１０
を挿入し、Ｄ−フリップフロップ１０４へ与えられるデ
ータの位相の調整を行うことによって誤動作を防止して
いる。
【００１１】
【発明が解決しようとする課題】前述した従来例の動作
を理解するために、図４に示すタイミングチャートから
タイミングマージンTmを算出する。まず、高速クロック
入力CLKを１／２分周器１０５がΔTaの遅延を付加して
分周する、すなわち１／２CLKが発生する。
を理解するために、図４に示すタイミングチャートから
タイミングマージンTmを算出する。まず、高速クロック
入力CLKを１／２分周器１０５がΔTaの遅延を付加して
分周する、すなわち１／２CLKが発生する。
【００１２】この分周クロックが立ち上がると、２：１
マルチプレクサ１０３がΔTdの遅延を付加して直列デー
タSIG1を出力する。さらに、可変遅延回路１１０は、制
御可能なΔTの遅延を付加して直列データSIG2をＤ−フ
リップフロップへ出力する。即ち、高速クロック入力CL
Kから可変遅延回路１１０の出力にデータが出現するま
でにΔTa, ΔTb, ΔTの和の遅延が発生する。
マルチプレクサ１０３がΔTdの遅延を付加して直列デー
タSIG1を出力する。さらに、可変遅延回路１１０は、制
御可能なΔTの遅延を付加して直列データSIG2をＤ−フ
リップフロップへ出力する。即ち、高速クロック入力CL
Kから可変遅延回路１１０の出力にデータが出現するま
でにΔTa, ΔTb, ΔTの和の遅延が発生する。
【００１３】一方、Ｄ−フリップフロップのクロック
は、高速クロック入力CLKがそのまま入力されるが、直
列データSIG2を取り込むためには、高速クロックCLKを
ｎ周期分先送りさせて、その上で直列データSIG2のデー
タをリタイミングする。
は、高速クロック入力CLKがそのまま入力されるが、直
列データSIG2を取り込むためには、高速クロックCLKを
ｎ周期分先送りさせて、その上で直列データSIG2のデー
タをリタイミングする。
【００１４】ここで、直列データSIG2に着目し、データ
切り替わりからクロックCLKが立ち上がりデータを取得
するまでの時間、すなわちタイミングマージンをTmと置
くと、図４から以下の式(１)が成立する。
切り替わりからクロックCLKが立ち上がりデータを取得
するまでの時間、すなわちタイミングマージンをTmと置
くと、図４から以下の式(１)が成立する。
【００１５】Tm＝T×ｎ−ΔTa−ΔTb−ΔT … (１)
なお、ｎは高速クロックCLKの送り数であり、図示の例
ではｎ＝３である。
ではｎ＝３である。
【００１６】ここで、ΔT＝０ピコ秒(psec)とおき、ΔT
a＝５ psec，ΔTb = ２０ psec，Tp＝２５psec，ｎ＝２
とすると、Tm＝８ psec である。T＝２５psecであるの
で、データ１周期Tの中心(１２．５psec)からずれた時
間で、Ｄ−フリップフロップは、データを取得してい
る。そこで従来技術では、ｎ＝３，ΔT＝１７．５psec
とすることにより、Tm＝１２．５psec.とすることがで
きる。この値は即ち、T＝２５ps の半分であり、データ
を理想的なタイミングで取得できる。この効果は、任意
の遅延量ΔTを設定できる可変遅延回路１１０が導入さ
れているためである。
a＝５ psec，ΔTb = ２０ psec，Tp＝２５psec，ｎ＝２
とすると、Tm＝８ psec である。T＝２５psecであるの
で、データ１周期Tの中心(１２．５psec)からずれた時
間で、Ｄ−フリップフロップは、データを取得してい
る。そこで従来技術では、ｎ＝３，ΔT＝１７．５psec
とすることにより、Tm＝１２．５psec.とすることがで
きる。この値は即ち、T＝２５ps の半分であり、データ
を理想的なタイミングで取得できる。この効果は、任意
の遅延量ΔTを設定できる可変遅延回路１１０が導入さ
れているためである。
【００１７】しかし、この従来例には次の２つの問題点
がある。１つは、可変遅延回路１１０の遅延量ΔTの設
定が、実際の使用中に自動的にまたは無調整で行われる
のではなく、あらかじめテストパターンを入力し、出力
をモニタした上で、可変遅延回路に接続された制御回路
１３０を用いて調整することにより初めて得られること
である。プロセスや温度変動のばらつきに対応できるも
のの、その調整は実用上煩雑なことである。もう一つ
は、データの伝送速度の変動に対応できないことであ
る。前記のデータ周期Tp＝２５psec、すなわち４０Gb/s
の伝送速度で最適なタイミングマージンTmが得られてい
た。この状態を、データ周期Tを変数にすると、タイミ
ングマージンTmは以下の式(２)で表される。 Tm＝T×３−２５psec−２０psec−１７．５psec … (２) 式(２)を用いて、タイミングマージンTm の伝送速度依
存性を計算すると、図５に示す伝送速度とタイミングマ
ージンの関係が得られる。図５の特性線ａは本発明のマ
ルチプレクサの場合、特性線ｂは従来例のマルチプレク
サの場合であり、両者とも４０Gb/sにおいて最適マージ
ンに設定している。なお、点線で示した特性線ｃはデー
タの１周期Tである。
がある。１つは、可変遅延回路１１０の遅延量ΔTの設
定が、実際の使用中に自動的にまたは無調整で行われる
のではなく、あらかじめテストパターンを入力し、出力
をモニタした上で、可変遅延回路に接続された制御回路
１３０を用いて調整することにより初めて得られること
である。プロセスや温度変動のばらつきに対応できるも
のの、その調整は実用上煩雑なことである。もう一つ
は、データの伝送速度の変動に対応できないことであ
る。前記のデータ周期Tp＝２５psec、すなわち４０Gb/s
の伝送速度で最適なタイミングマージンTmが得られてい
た。この状態を、データ周期Tを変数にすると、タイミ
ングマージンTmは以下の式(２)で表される。 Tm＝T×３−２５psec−２０psec−１７．５psec … (２) 式(２)を用いて、タイミングマージンTm の伝送速度依
存性を計算すると、図５に示す伝送速度とタイミングマ
ージンの関係が得られる。図５の特性線ａは本発明のマ
ルチプレクサの場合、特性線ｂは従来例のマルチプレク
サの場合であり、両者とも４０Gb/sにおいて最適マージ
ンに設定している。なお、点線で示した特性線ｃはデー
タの１周期Tである。
【００１８】従来例の特性線ｂに着目すると、タイミン
グマージンTm が０psec からデータの１周期以内の範囲
に入っているのは、設計中心とした４０Gb/sを中心に、
３２Gb/sから４８Gb/sまでであり、これが従来例で使用
可能な伝送速度の範囲Ｂである。これは、式(２)が、周
期Tに依存する項と固定値の和によって構成されている
ためである。
グマージンTm が０psec からデータの１周期以内の範囲
に入っているのは、設計中心とした４０Gb/sを中心に、
３２Gb/sから４８Gb/sまでであり、これが従来例で使用
可能な伝送速度の範囲Ｂである。これは、式(２)が、周
期Tに依存する項と固定値の和によって構成されている
ためである。
【００１９】これに対し、タイミングマージンTmが特性
線ａのように完全にデータ周期Tに依存する形であれ
ば、幅広い伝送速度に対応でき、使用可能な伝送速度が
本発明のマルチプレクサの使用可能範囲Ａのようにでき
る。なお、本発明のマルチプレクサについては、後述す
る実施の形態において説明する。
線ａのように完全にデータ周期Tに依存する形であれ
ば、幅広い伝送速度に対応でき、使用可能な伝送速度が
本発明のマルチプレクサの使用可能範囲Ａのようにでき
る。なお、本発明のマルチプレクサについては、後述す
る実施の形態において説明する。
【００２０】以上のように、従来例では、実際の使用に
先立ち、所定の並列データを入力して出力に現れる直列
データの正誤をモニタ手段によって判断し、直列データ
が正しく出力されるよう制御回路を介して可変遅延量を
調整することが必須となる。このような事前調整が必要
であるほかに、可変遅延回路で実現する最適な遅延量は
一つのデータ伝送速度に対して一意に決まるために、マ
ルチプレクサの入力伝送速度が変化した場合には、再度
可変遅延量の調整が必要となるという問題点があった。
先立ち、所定の並列データを入力して出力に現れる直列
データの正誤をモニタ手段によって判断し、直列データ
が正しく出力されるよう制御回路を介して可変遅延量を
調整することが必須となる。このような事前調整が必要
であるほかに、可変遅延回路で実現する最適な遅延量は
一つのデータ伝送速度に対して一意に決まるために、マ
ルチプレクサの入力伝送速度が変化した場合には、再度
可変遅延量の調整が必要となるという問題点があった。
【００２１】そこで、本発明の目的は、データの伝送速
度が変化した場合でも、動作基準となるクロックとデー
タのタイミングマージンを無調整で最適化できるマルチ
プレクサを用いた光送信器および信号発生器を提供する
ことにある。
度が変化した場合でも、動作基準となるクロックとデー
タのタイミングマージンを無調整で最適化できるマルチ
プレクサを用いた光送信器および信号発生器を提供する
ことにある。
【００２２】
【課題を解決するための手段】本発明の代表的手段の一
例を示せば次の通りである。即ち、複数の並列データ信
号とクロックとを入力として前記並列データ信号を直列
データ信号へと多重化するマルチプレクサと、前記直列
データ信号を増幅するドライバと、光信号を発生させる
レーザー発振器と、前記光信号を前記ドライバ出力の変
調信号に従って変調した光変調信号を出力する変調器
と、前記光変調信号を伝達する光ファイバと、を備える
光送信器であって、前記マルチプレクサは、最終出力段
である第ｎ段（ｎは２以上の自然数）に、遅延バッファ
と、遅延バッファを経由したクロック入力とその前段か
ら入力される１本の直列データを同期させて出力するリ
タイミング用Ｄ−フリップフロップを有し、第ｊ段（ｊ
＝１， ・・・，ｎ−１：ｊは自然数）には、第ｊ段に入力
されるクロックを分周する分周器と、分周器によって得
られた分周クロックを入力とするクロックバッファと、
入力される２本の並列データを前記クロックバッファ出
力のクロックを用いて１本の直列データに変換する２
n-j-1個のマルチプレクサブロックを有し、前記第ｊ段
の２n-j-1個の各マルチプレクサブロックは、この各マ
ルチプレクサブロックから出力される１本の直列データ
が、第ｎ−１段のマルチプレクサブロックの出力におい
て１本の直列データになるように接続され、前記第ｎ段
の遅延バッファの遅延量は、第ｎ−１段の分周器のクロ
ック入力から、第ｎ−１段のマルチプレクサブロックに
おける直列データ出力までの遅延量の総和になるように
設定され、かつ、前記第ｎ−１段の分周器の動作基準の
クロックと、前記第ｎ段のＤ−フリップフロップがデー
タの確定を行うクロックとが、半周期の位相差を持つよ
うに設定され、かつ、第２段から第ｊ段までのうち少な
くとも一つのクロックバッファにおいて、そのクロック
バッファで発生する遅延量は、第ｊ−１段の分周器のク
ロック入力から、第ｊ−１段のマルチプレクサブロック
における直列データ出力までの遅延量の総和になるよう
に設定され、かつ、前記第ｊ−１段の分周器の動作基準
のクロックと、第ｊ段のマルチプレクサブロックが入力
データの確定を行うクロックとが、半周期の位相差を持
つように設定されていることを特徴とするものである。
例を示せば次の通りである。即ち、複数の並列データ信
号とクロックとを入力として前記並列データ信号を直列
データ信号へと多重化するマルチプレクサと、前記直列
データ信号を増幅するドライバと、光信号を発生させる
レーザー発振器と、前記光信号を前記ドライバ出力の変
調信号に従って変調した光変調信号を出力する変調器
と、前記光変調信号を伝達する光ファイバと、を備える
光送信器であって、前記マルチプレクサは、最終出力段
である第ｎ段（ｎは２以上の自然数）に、遅延バッファ
と、遅延バッファを経由したクロック入力とその前段か
ら入力される１本の直列データを同期させて出力するリ
タイミング用Ｄ−フリップフロップを有し、第ｊ段（ｊ
＝１， ・・・，ｎ−１：ｊは自然数）には、第ｊ段に入力
されるクロックを分周する分周器と、分周器によって得
られた分周クロックを入力とするクロックバッファと、
入力される２本の並列データを前記クロックバッファ出
力のクロックを用いて１本の直列データに変換する２
n-j-1個のマルチプレクサブロックを有し、前記第ｊ段
の２n-j-1個の各マルチプレクサブロックは、この各マ
ルチプレクサブロックから出力される１本の直列データ
が、第ｎ−１段のマルチプレクサブロックの出力におい
て１本の直列データになるように接続され、前記第ｎ段
の遅延バッファの遅延量は、第ｎ−１段の分周器のクロ
ック入力から、第ｎ−１段のマルチプレクサブロックに
おける直列データ出力までの遅延量の総和になるように
設定され、かつ、前記第ｎ−１段の分周器の動作基準の
クロックと、前記第ｎ段のＤ−フリップフロップがデー
タの確定を行うクロックとが、半周期の位相差を持つよ
うに設定され、かつ、第２段から第ｊ段までのうち少な
くとも一つのクロックバッファにおいて、そのクロック
バッファで発生する遅延量は、第ｊ−１段の分周器のク
ロック入力から、第ｊ−１段のマルチプレクサブロック
における直列データ出力までの遅延量の総和になるよう
に設定され、かつ、前記第ｊ−１段の分周器の動作基準
のクロックと、第ｊ段のマルチプレクサブロックが入力
データの確定を行うクロックとが、半周期の位相差を持
つように設定されていることを特徴とするものである。
【００２３】このように、本発明に係る光送信器で用い
るマルチプレクサは、従来用いられていなかった遅延バ
ッファの導入と、分周器とD−フリップフロップのクロ
ックタイミングをクロックの半周期ずらす回路構成と
し、これにより、データの伝送速度が変化した場合で
も、最終段のＤ−フリップフロップでのタイミングマー
ジンを無調整で最適にすることを可能にしたものであ
る。従って、このマルチプレクサを用いた本発明の光送
信器および信号発生器は、動作速度を広く変動させても
正常動作可能となる
るマルチプレクサは、従来用いられていなかった遅延バ
ッファの導入と、分周器とD−フリップフロップのクロ
ックタイミングをクロックの半周期ずらす回路構成と
し、これにより、データの伝送速度が変化した場合で
も、最終段のＤ−フリップフロップでのタイミングマー
ジンを無調整で最適にすることを可能にしたものであ
る。従って、このマルチプレクサを用いた本発明の光送
信器および信号発生器は、動作速度を広く変動させても
正常動作可能となる
【００２４】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、添付図面を参照しながら詳細に説明する。
について、添付図面を参照しながら詳細に説明する。
【００２５】＜実施の形態１＞図１は、本発明の第１の
実施の形態を示すマルチプレクサを用いた光送信器の回
路ブロック図である。
実施の形態を示すマルチプレクサを用いた光送信器の回
路ブロック図である。
【００２６】図１に示す光送信器は、４つの並列データ
０〜３を入力とし、直列データ信号を多重化して出力す
るマルチプレクサ５と、その出力信号を増幅して変調器
２に供給するドライバ４と、変調器２に入力させる光信
号s1を生成するレーザー発振器１とから構成され、変調
器出力は光ファイバ３を経て次段へ伝送される。
０〜３を入力とし、直列データ信号を多重化して出力す
るマルチプレクサ５と、その出力信号を増幅して変調器
２に供給するドライバ４と、変調器２に入力させる光信
号s1を生成するレーザー発振器１とから構成され、変調
器出力は光ファイバ３を経て次段へ伝送される。
【００２７】マルチプレクサ５は、第１段から第３段に
分かれており、第１段は、４つの並列データ０〜３を２
つの並列データに多重化する２つのマルチプレクサブロ
ック(2：1 MUX)１１ｂ，１１ｃと、クロックバッファ２
１ｂと、高速クロックCLKの入力に対して分周を重ねて
１／４分周クロックを出力する１／２分周器３１ｂとか
ら構成する。
分かれており、第１段は、４つの並列データ０〜３を２
つの並列データに多重化する２つのマルチプレクサブロ
ック(2：1 MUX)１１ｂ，１１ｃと、クロックバッファ２
１ｂと、高速クロックCLKの入力に対して分周を重ねて
１／４分周クロックを出力する１／２分周器３１ｂとか
ら構成する。
【００２８】第２段は、第１段出力の２つの並列データ
を１つの直列データに多重化する１つのマルチプレクサ
ブロック１１ａと、クロックバッファ２１ａと、高速ク
ロック入力を分周する１／２分周器３１ａとから構成す
る。
を１つの直列データに多重化する１つのマルチプレクサ
ブロック１１ａと、クロックバッファ２１ａと、高速ク
ロック入力を分周する１／２分周器３１ａとから構成す
る。
【００２９】最終段となる第３段は、第２段出力の直列
データのリタイミングを行うＤ−フリップフロップ１４
と、高速クロックCLKを前記Ｄ−フリップフロップに供
給する遅延バッファ２０とから構成する。
データのリタイミングを行うＤ−フリップフロップ１４
と、高速クロックCLKを前記Ｄ−フリップフロップに供
給する遅延バッファ２０とから構成する。
【００３０】このブロック構成において、１／２分周器
３１ａは、高速クロック入力CLKの立ち上がり時にその
出力信号、すなわちクロックバッファ２１aの入力信号
を変化させる。Ｄ−フリップフロップ１４では、遅延バ
ッファ２０出力のクロックに対して、その立ち下がり時
に、データを確定して取り込む動作となるように接続さ
れている。また、遅延バッファ２０での遅延量ΔTa1
は、高速クロック入力からマルチプレクサブロック１１
ａがデータ出力するまでの時間、すなわちΔTb0＋ΔTb1
＋ΔTb2に設定する。
３１ａは、高速クロック入力CLKの立ち上がり時にその
出力信号、すなわちクロックバッファ２１aの入力信号
を変化させる。Ｄ−フリップフロップ１４では、遅延バ
ッファ２０出力のクロックに対して、その立ち下がり時
に、データを確定して取り込む動作となるように接続さ
れている。また、遅延バッファ２０での遅延量ΔTa1
は、高速クロック入力からマルチプレクサブロック１１
ａがデータ出力するまでの時間、すなわちΔTb0＋ΔTb1
＋ΔTb2に設定する。
【００３１】以上の接続と遅延の要件を備えたことによ
って得られる効果を、図６のタイミングチャートも用い
て説明する。
って得られる効果を、図６のタイミングチャートも用い
て説明する。
【００３２】まず、高速クロック入力CLKが連続的に入
力されている。１／２分周器３１ａがΔTb0の遅延を付
加してこれを分周し、１／２CLKを発生する。この分周
クロック(１／２CLK)は、クロックバッファ２１ａを介
してマルチプレクサブロック１１ａへと供給されるが、
遅延量ΔTb1が新たに付加される。マルチプレクサブロ
ック１１ａは、ΔＴb2の遅延で、データSGI1を出力す
る。
力されている。１／２分周器３１ａがΔTb0の遅延を付
加してこれを分周し、１／２CLKを発生する。この分周
クロック(１／２CLK)は、クロックバッファ２１ａを介
してマルチプレクサブロック１１ａへと供給されるが、
遅延量ΔTb1が新たに付加される。マルチプレクサブロ
ック１１ａは、ΔＴb2の遅延で、データSGI1を出力す
る。
【００３３】したがって、クロックCLKが立ち上がって
からΔTb0＋ΔTb1＋ΔTb2の遅延を経て、Ｄ−フリップ
フロップ１４への入力信号がマルチプレクサブロック１
１ａから出力される。
からΔTb0＋ΔTb1＋ΔTb2の遅延を経て、Ｄ−フリップ
フロップ１４への入力信号がマルチプレクサブロック１
１ａから出力される。
【００３４】一方、Ｄ−フリップフロップ１４のクロッ
ク信号CLK1は、遅延バッファ２０を経て供給され、高速
クロック入力からΔTa1の遅延が発生すると考える。こ
の時、次の式(３)を満足するように遅延バッファ２０の
遅延時間ΔTa1を調整すれば、図６に示すように、デー
タSIG1の切り換わりとクロックCLK1の立ち下りのタイミ
ングがちょうど一致する。 ΔTb0＋ΔTb1＋ΔTb2＝ΔTa1 … (３) この時、クロックCLK1の立ち下りエッジは、データSIG1
の信号期間のちょうど1/2に位置している（図６ではデ
ータＢ０）。前述のように、Ｄ−フリップフロップ１４
はクロックCLK1の立ち下りに同期して、データを取り込
むように構成されているので、データとクロック信号の
タイミングマージンTmはT/2となる。このことは、Tを変
化させても、すなわち、伝送速度を変化させても、クロ
ックCLK1の立ち下りエッジは必ずデータSIG1の信号期間
のちょうど1/2に位置することを意味しており、伝送速
度に依らず理想的なタイミングでデータをラッチでき
る。この効果を従来技術と比較して図５に示す。
ク信号CLK1は、遅延バッファ２０を経て供給され、高速
クロック入力からΔTa1の遅延が発生すると考える。こ
の時、次の式(３)を満足するように遅延バッファ２０の
遅延時間ΔTa1を調整すれば、図６に示すように、デー
タSIG1の切り換わりとクロックCLK1の立ち下りのタイミ
ングがちょうど一致する。 ΔTb0＋ΔTb1＋ΔTb2＝ΔTa1 … (３) この時、クロックCLK1の立ち下りエッジは、データSIG1
の信号期間のちょうど1/2に位置している（図６ではデ
ータＢ０）。前述のように、Ｄ−フリップフロップ１４
はクロックCLK1の立ち下りに同期して、データを取り込
むように構成されているので、データとクロック信号の
タイミングマージンTmはT/2となる。このことは、Tを変
化させても、すなわち、伝送速度を変化させても、クロ
ックCLK1の立ち下りエッジは必ずデータSIG1の信号期間
のちょうど1/2に位置することを意味しており、伝送速
度に依らず理想的なタイミングでデータをラッチでき
る。この効果を従来技術と比較して図５に示す。
【００３５】本発明のマルチプレクサを導入した場合に
得られる特性に着目すると、例えば１０Gb/s から６０G
b/sの伝送速度の範囲Ａにおいて、いずれの周期Tの半分
のT/2のタイミングマージンを得ており、４０Gb/sの伝
送速度でT/2のタイミングマージンになるように調整し
た従来例の場合が、３２Gb/sから４８Gb/sまでの動作範
囲Ｂであるのに対して、本発明のマルチプレクサは広い
伝送速度で、良好なタイミングマージンが得られること
を示している。
得られる特性に着目すると、例えば１０Gb/s から６０G
b/sの伝送速度の範囲Ａにおいて、いずれの周期Tの半分
のT/2のタイミングマージンを得ており、４０Gb/sの伝
送速度でT/2のタイミングマージンになるように調整し
た従来例の場合が、３２Gb/sから４８Gb/sまでの動作範
囲Ｂであるのに対して、本発明のマルチプレクサは広い
伝送速度で、良好なタイミングマージンが得られること
を示している。
【００３６】Ｄ−フリップフロップ１４でのタイミング
マージンTmに着目してきたが、図１に示すマルチプレク
サブロック１１ａでのタイミングマージンにおいても、
同様な効果を得ることができる。その場合には、クロッ
クバッファ２１ａの遅延時間を、１／２分周器３１ｂの
遅延時間ΔTc0、クロックバッファ２１ｂの遅延時間ΔT
c1、マルチプレクサブロック１１ｂまたは１１ｃのクロ
ック入力（１／４CLK1）から並列データODDもしくはEVE
Nの出力までの遅延をΔTc2またはΔTc3の和に設定し、
かつ、１／２分周器３１ｂのデータ出力がクロック（１
／２CLK）の立ち上がりであれば、マルチプレクサブロ
ック１１ａの入力データ確定をクロック（１／２CLK1）
の立下りに、また１／２分周器３１ｂのデータ出力がク
ロック（１／２CLK）の立ち上がりであれば、マルチプ
レクサブロック１１ａの入力データ確定をクロック（１
／２CLK1）の立上がりに設定することによって、マルチ
プレクサブロック１１ａでのタイミングマージンTm1をT
／２にすることができる。ここでＴとは、ODDもしくはE
VENでのデータ１周期を示す。
マージンTmに着目してきたが、図１に示すマルチプレク
サブロック１１ａでのタイミングマージンにおいても、
同様な効果を得ることができる。その場合には、クロッ
クバッファ２１ａの遅延時間を、１／２分周器３１ｂの
遅延時間ΔTc0、クロックバッファ２１ｂの遅延時間ΔT
c1、マルチプレクサブロック１１ｂまたは１１ｃのクロ
ック入力（１／４CLK1）から並列データODDもしくはEVE
Nの出力までの遅延をΔTc2またはΔTc3の和に設定し、
かつ、１／２分周器３１ｂのデータ出力がクロック（１
／２CLK）の立ち上がりであれば、マルチプレクサブロ
ック１１ａの入力データ確定をクロック（１／２CLK1）
の立下りに、また１／２分周器３１ｂのデータ出力がク
ロック（１／２CLK）の立ち上がりであれば、マルチプ
レクサブロック１１ａの入力データ確定をクロック（１
／２CLK1）の立上がりに設定することによって、マルチ
プレクサブロック１１ａでのタイミングマージンTm1をT
／２にすることができる。ここでＴとは、ODDもしくはE
VENでのデータ１周期を示す。
【００３７】以上の説明から、ｎ段からなるマルチプレ
クサのいずれの段においても、Ｄ−フリップフロップも
くはマルチプレクサブロックにおけるタイミングマージ
ンTmをデータ周期Tに対して最適な値に設定できること
は明らかである。
クサのいずれの段においても、Ｄ−フリップフロップも
くはマルチプレクサブロックにおけるタイミングマージ
ンTmをデータ周期Tに対して最適な値に設定できること
は明らかである。
【００３８】なお、いずれの段のタイミング設計に本発
明を導入するかは必要に応じて任意である。
明を導入するかは必要に応じて任意である。
【００３９】このように本発明に係る光送信器の第１の
実施の形態例によれば、光送信器の構成要素の一つであ
るマルチプレクサにおいて、Ｄ−フリップフロップもし
くはマルチプレクサブロックのクロック経路に配置する
遅延バッファもしくはクロックバッファの遅延を、その
前段の１／２分周器の遅延とクロックバッファの遅延と
マルチプレクサブロックのクロック入力からデータ出力
まで遅延の和に等しく設定し、前記１／２分周器のクロ
ックトリガと、マルチプレクサブロックのクロックトリ
ガをクロックの半周期ずらすことによって、前記Ｄ−フ
リップフロップもしくはマルチプレクサブロックにおい
て、データの１周期をＴとすると、そのタイミングマー
ジンをＴ／２に設定することができる。この効果によっ
て、データの伝送速度に関わらず動作できる光送信器を
実現することが可能となる。
実施の形態例によれば、光送信器の構成要素の一つであ
るマルチプレクサにおいて、Ｄ−フリップフロップもし
くはマルチプレクサブロックのクロック経路に配置する
遅延バッファもしくはクロックバッファの遅延を、その
前段の１／２分周器の遅延とクロックバッファの遅延と
マルチプレクサブロックのクロック入力からデータ出力
まで遅延の和に等しく設定し、前記１／２分周器のクロ
ックトリガと、マルチプレクサブロックのクロックトリ
ガをクロックの半周期ずらすことによって、前記Ｄ−フ
リップフロップもしくはマルチプレクサブロックにおい
て、データの１周期をＴとすると、そのタイミングマー
ジンをＴ／２に設定することができる。この効果によっ
て、データの伝送速度に関わらず動作できる光送信器を
実現することが可能となる。
【００４０】＜実施の形態２＞図７は、本発明の第２の
実施の形態を示すマルチプレクサを用いた信号発生器の
回路ブロック図である。図７に示した信号発生器は、生
成する信号の特性を制御する制御回路７と、この制御回
路７からの制御信号によって複数の並列データ０〜３の
信号出力の信号パターンとクロック周波数が制御される
信号発生器６と、並列データ信号０〜３までの４つのデ
ータ信号とクロックとが入力され、並列データ信号を直
列データ信号へと多重化するマルチプレクサ５と、この
マルチプレクサ５の出力を任意のデバイスに印加するた
めの少なくとも１つのコネクタ８を備えている。
実施の形態を示すマルチプレクサを用いた信号発生器の
回路ブロック図である。図７に示した信号発生器は、生
成する信号の特性を制御する制御回路７と、この制御回
路７からの制御信号によって複数の並列データ０〜３の
信号出力の信号パターンとクロック周波数が制御される
信号発生器６と、並列データ信号０〜３までの４つのデ
ータ信号とクロックとが入力され、並列データ信号を直
列データ信号へと多重化するマルチプレクサ５と、この
マルチプレクサ５の出力を任意のデバイスに印加するた
めの少なくとも１つのコネクタ８を備えている。
【００４１】マルチプレクサ５は、第１段から第３段に
分かれており、第１段は、４つの並列データを２つの並
列データに多重化する２つのマルチプレクサブロック１
１ｂと１１ｃと、クロックバッファ２１ｂと、高速クロ
ックCLKの入力に対して分周を重ね１／４分周クロック
を出力する１／２分周器３１ｂとから構成する。
分かれており、第１段は、４つの並列データを２つの並
列データに多重化する２つのマルチプレクサブロック１
１ｂと１１ｃと、クロックバッファ２１ｂと、高速クロ
ックCLKの入力に対して分周を重ね１／４分周クロック
を出力する１／２分周器３１ｂとから構成する。
【００４２】第２段は、第１段出力の２つの並列データ
を１つの直列データに多重化する１つのマルチプレクサ
ブロック１１ａと、クロックバッファ２１ａと、高速ク
ロック入力を分周する１／２分周器３１ａとから構成す
る。
を１つの直列データに多重化する１つのマルチプレクサ
ブロック１１ａと、クロックバッファ２１ａと、高速ク
ロック入力を分周する１／２分周器３１ａとから構成す
る。
【００４３】最終段となる第３段は、第２段出力の直列
データのリタイミングを行うＤ−フリップフロップ１４
と、高速クロックCLKを前記Ｄ−フリップフロップに供
給する遅延バッファ２０とから構成する。
データのリタイミングを行うＤ−フリップフロップ１４
と、高速クロックCLKを前記Ｄ−フリップフロップに供
給する遅延バッファ２０とから構成する。
【００４４】このブロック構成において、１／２分周器
３１ａは、高速クロック入力CLKの立ち上がり時にその
出力信号、すなわちクロックバッファ２１aの入力信号
を変化させる。Ｄ−フリップフロップ１４では、遅延バ
ッファ２０出力のクロックに対して、その立ち下がり時
に、データを確定して取り込む動作になるように接続さ
れている。また、遅延バッファ２０での遅延量ΔTa1
は、高速クロック入力からマルチプレクサブロック１１
ａがデータ出力するまでの時間、すなわちΔTb0＋ΔTb1
＋ΔTb2に設定する。
３１ａは、高速クロック入力CLKの立ち上がり時にその
出力信号、すなわちクロックバッファ２１aの入力信号
を変化させる。Ｄ−フリップフロップ１４では、遅延バ
ッファ２０出力のクロックに対して、その立ち下がり時
に、データを確定して取り込む動作になるように接続さ
れている。また、遅延バッファ２０での遅延量ΔTa1
は、高速クロック入力からマルチプレクサブロック１１
ａがデータ出力するまでの時間、すなわちΔTb0＋ΔTb1
＋ΔTb2に設定する。
【００４５】以上の接続と遅延の要件を備えたことによ
って得られる効果は、実施例１に記載のマルチプレクサ
５と同じであり、データの伝送速度に関わらず動作可能
なマルチプレクサを有することである。
って得られる効果は、実施例１に記載のマルチプレクサ
５と同じであり、データの伝送速度に関わらず動作可能
なマルチプレクサを有することである。
【００４６】したがって、マルチプレクサを用いた本実
施の形態の信号発生器によれば、データの伝送速度に関
わらず動作可能な信号発生器を実現することができる。
施の形態の信号発生器によれば、データの伝送速度に関
わらず動作可能な信号発生器を実現することができる。
【００４７】なお、本実施の形態では、マルチプレクサ
を３段で構成する場合を示したが、ｎ段で構成しても良
いことは言うまでもない。また、以下で述べる実施の形
態でも同様である。
を３段で構成する場合を示したが、ｎ段で構成しても良
いことは言うまでもない。また、以下で述べる実施の形
態でも同様である。
【００４８】＜実施の形態３＞図８は、本発明の第３の
実施の形態を示す別の光送信器の回路ブロック図であ
る。図８に示した光送信器１０は、波長の異なる複数の
レーザー発振器1a,1b,…,1nが、それぞれ単位光送信器9
a,9b,…,9nに組み込まれ、得られた複数の光変調信号s9
a,s9b,…,s9nを光マルチプレクサ５０によって多重化し
て出力するものである。
実施の形態を示す別の光送信器の回路ブロック図であ
る。図８に示した光送信器１０は、波長の異なる複数の
レーザー発振器1a,1b,…,1nが、それぞれ単位光送信器9
a,9b,…,9nに組み込まれ、得られた複数の光変調信号s9
a,s9b,…,s9nを光マルチプレクサ５０によって多重化し
て出力するものである。
【００４９】すなわち、この光送信器１０は、単位光送
信器9a,9b,…,9nにおける各マルチプレクサ５がまず、
複数の並列データ１２を入力として直列データ信号を多
重化して出力し、この出力信号を各ドライバ４により増
幅して各変調器２へ供給し、各レーザー発振器1a,1b,
…,1nからの光信号s1a,s1b,…,s1nを変調した光変調信
号s9a,s9b,…,s9nが各光ファイバ３を介して光マルチプ
レクサ５０に入力され、波長多重光変調信号s50を出力
する。ここで、単位光送信器9a,9b,…,9nにおいては、
実施の形態１に記載のマルチプレクサと同じく、データ
の伝送速度に関わらず動作可能なマルチプレクサ５搭載
する。
信器9a,9b,…,9nにおける各マルチプレクサ５がまず、
複数の並列データ１２を入力として直列データ信号を多
重化して出力し、この出力信号を各ドライバ４により増
幅して各変調器２へ供給し、各レーザー発振器1a,1b,
…,1nからの光信号s1a,s1b,…,s1nを変調した光変調信
号s9a,s9b,…,s9nが各光ファイバ３を介して光マルチプ
レクサ５０に入力され、波長多重光変調信号s50を出力
する。ここで、単位光送信器9a,9b,…,9nにおいては、
実施の形態１に記載のマルチプレクサと同じく、データ
の伝送速度に関わらず動作可能なマルチプレクサ５搭載
する。
【００５０】従って、この本実施の形態によれば、デー
タの伝送速度に関わらず動作可能な波長多重用光送信器
を実現することができる。
タの伝送速度に関わらず動作可能な波長多重用光送信器
を実現することができる。
【００５１】＜実施の形態４＞図９は、実施の形態１〜
３で述べた本発明の光送信器および信号発生器で用いる
マルチプレクサを構成するマルチプレクサブロック１１
ａ〜１１ｃの構成例を示すブロック図である。
３で述べた本発明の光送信器および信号発生器で用いる
マルチプレクサを構成するマルチプレクサブロック１１
ａ〜１１ｃの構成例を示すブロック図である。
【００５２】図９においてマルチプレクサブロック１１
には、２つの並列データ０と並列データ１が、先ず同じ
クロックトリガで動作する２つのＤ−フリップフロップ
１４ａ，１４ｂそれぞれに入力される。その後は、一方
のＤ−フリップフロップ１４ｂのみ前記と逆相のクロッ
クトリガで動作するＤ−フリップフロップ１４ｃを接続
する構成としているために、セレクタ(SEL)１５の入力
の２つのデータはクロック半周期ずれることになる。セ
レクタ１５は、クロックの立ち上がりと立下りの両方を
トリガにしてデータを多重化することから、セレクタ入
力のＥＶＥＮ、ＯＤＤ共に十分なタイミングマージンで
データ選択が可能となる。
には、２つの並列データ０と並列データ１が、先ず同じ
クロックトリガで動作する２つのＤ−フリップフロップ
１４ａ，１４ｂそれぞれに入力される。その後は、一方
のＤ−フリップフロップ１４ｂのみ前記と逆相のクロッ
クトリガで動作するＤ−フリップフロップ１４ｃを接続
する構成としているために、セレクタ(SEL)１５の入力
の２つのデータはクロック半周期ずれることになる。セ
レクタ１５は、クロックの立ち上がりと立下りの両方を
トリガにしてデータを多重化することから、セレクタ入
力のＥＶＥＮ、ＯＤＤ共に十分なタイミングマージンで
データ選択が可能となる。
【００５３】＜実施の形態５＞図１０は、実施の形態１
〜３で述べた本発明の光送信器および信号発生器で用い
るマルチプレクサを構成しているマルチプレクサブロッ
ク１１ａ〜１１ｃの別の構成例を示すブロック図であ
る。図１０においてマルチプレクサブロック１１には、
２つの並列データ０と並列データ１が、先ず同じクロッ
クトリガで動作する２つのＤ−フリップフロップ１４
ａ，１４ｂそれぞれに入力される。その後、ともに前記
と逆相のクロックトリガで動作するＤ−フリップフロッ
プ１４ｃ，１４ｄを接続してマスタースレイブ型のＤ−
フリップフロップを構成する。
〜３で述べた本発明の光送信器および信号発生器で用い
るマルチプレクサを構成しているマルチプレクサブロッ
ク１１ａ〜１１ｃの別の構成例を示すブロック図であ
る。図１０においてマルチプレクサブロック１１には、
２つの並列データ０と並列データ１が、先ず同じクロッ
クトリガで動作する２つのＤ−フリップフロップ１４
ａ，１４ｂそれぞれに入力される。その後、ともに前記
と逆相のクロックトリガで動作するＤ−フリップフロッ
プ１４ｃ，１４ｄを接続してマスタースレイブ型のＤ−
フリップフロップを構成する。
【００５４】その後、一方のマスタースレイブ型のみ前
記と正相のクロックトリガで動作するＤ−フリップフロ
ップ１４ｅを接続する構成としているために、セレクタ
１５の入力の２つのデータはクロック半周期ずれること
になる。セレクタ１５は、クロックの立ち上がりと立下
りの両方をトリガにしてデータを多重化することから、
セレクタ１５の入力のEVEN、ODD共に十分なタイミング
マージンでデータ選択が可能となる。
記と正相のクロックトリガで動作するＤ−フリップフロ
ップ１４ｅを接続する構成としているために、セレクタ
１５の入力の２つのデータはクロック半周期ずれること
になる。セレクタ１５は、クロックの立ち上がりと立下
りの両方をトリガにしてデータを多重化することから、
セレクタ１５の入力のEVEN、ODD共に十分なタイミング
マージンでデータ選択が可能となる。
【００５５】また、２つの並列信号の経路において、マ
スタースレイブ型のＤ−フリップフロップを用いたこと
から、クロックのＯＮ／ＯＦＦに関わらず、セレクタ入
力に、マルチプレクサブロック１１の入力波形が直接現
れることはないため、セレクタ出力波形のノイズを低減
できる利点を有している。
スタースレイブ型のＤ−フリップフロップを用いたこと
から、クロックのＯＮ／ＯＦＦに関わらず、セレクタ入
力に、マルチプレクサブロック１１の入力波形が直接現
れることはないため、セレクタ出力波形のノイズを低減
できる利点を有している。
【００５６】＜実施の形態６＞図１１は、実施の形態１
〜３で述べた本発明の光送信器および信号発生器で用い
るマルチプレクサを構成している遅延バッファの構成例
を示すブロック図である。
〜３で述べた本発明の光送信器および信号発生器で用い
るマルチプレクサを構成している遅延バッファの構成例
を示すブロック図である。
【００５７】マルチプレクサを構成するＤ−フリップフ
ロップおよびマルチプレクサブロックでのタイミングマ
ージンのプロセス変動と温度変動の影響を防ぐため、図
１及び図７において、１／２分周器３１ａの入力端から
クロックバッファ２１ａを介してマルチプレクサブロッ
ク１１ａの出力端までの遅延量に相当する遅延を有する
遅延バッファ２０設けている。この遅延バッファ２０
は、図１１に示すように構成すれば良い。すなわち、そ
れぞれの遅延を模擬する、１／２分周器遅延回路１６
と、クロックバッファ２１と、セレクタ遅延回路１８と
の縦続接続により構成する。
ロップおよびマルチプレクサブロックでのタイミングマ
ージンのプロセス変動と温度変動の影響を防ぐため、図
１及び図７において、１／２分周器３１ａの入力端から
クロックバッファ２１ａを介してマルチプレクサブロッ
ク１１ａの出力端までの遅延量に相当する遅延を有する
遅延バッファ２０設けている。この遅延バッファ２０
は、図１１に示すように構成すれば良い。すなわち、そ
れぞれの遅延を模擬する、１／２分周器遅延回路１６
と、クロックバッファ２１と、セレクタ遅延回路１８と
の縦続接続により構成する。
【００５８】このような構成とすることにより、各回路
において製造時のプロセス変動や動作環境の温度変動に
よって遅延が増減しても、遅延バッファ２０も追従して
その遅延を増減することから、無調整でタイミングマー
ジンの最適化を実現できる。
において製造時のプロセス変動や動作環境の温度変動に
よって遅延が増減しても、遅延バッファ２０も追従して
その遅延を増減することから、無調整でタイミングマー
ジンの最適化を実現できる。
【００５９】＜実施の形態７＞図１２(ａ)に１／２分周
器の一例を、同図(ｂ)にその遅延を模擬する１／２分周
器遅延回路を示す。ここに示した１／２分周器はエミッ
タ−カップルド−ロジック(ＥＣＬ)で構成されており、
高速動作に適するという特長を持っている。また、これ
までの実施の形態例では、クロック信号や、データ信号
を単相信号とした例を示したが、伝送速度が１０Gb/sや
４０Gb/sといった超高速光送信器では、図１２(ａ)のよ
うに信号を差動化した回路が用いられることが多い。
器の一例を、同図(ｂ)にその遅延を模擬する１／２分周
器遅延回路を示す。ここに示した１／２分周器はエミッ
タ−カップルド−ロジック(ＥＣＬ)で構成されており、
高速動作に適するという特長を持っている。また、これ
までの実施の形態例では、クロック信号や、データ信号
を単相信号とした例を示したが、伝送速度が１０Gb/sや
４０Gb/sといった超高速光送信器では、図１２(ａ)のよ
うに信号を差動化した回路が用いられることが多い。
【００６０】１／２分周器は２つのＤ−フリップフロッ
プ（Ｄ−ＦＦ）と、レベルシフト回路ＬＳから構成され
る。Ｄ−ＦＦは縦積み回路で構成され、トランジスタＱ
d1〜Ｑd4からなる上段差動対のうちトランジスタＱd1，
Ｑd2には他方のＤ−ＦＦの出力が接続され、トランジス
タＱd3，Ｑd4にはＤ−ＦＦ自身の出力（図中のOD1P，OD
1N）が接続されている。レベルシフト回路ＬＳは、Ｄ−
ＦＦの出力OD2P，OD2Nの電位を次段の分周器のクロック
入力（図示せず、同図(ａ)のクロックCLKP，CLKNに相
当）に適した電位にシフトする。２つのＤ−ＦＦのクロ
ック信号及びデータ信号の接続関係は、信号が作動であ
ることを除けばこれまでの実施の形態例と同じである。
プ（Ｄ−ＦＦ）と、レベルシフト回路ＬＳから構成され
る。Ｄ−ＦＦは縦積み回路で構成され、トランジスタＱ
d1〜Ｑd4からなる上段差動対のうちトランジスタＱd1，
Ｑd2には他方のＤ−ＦＦの出力が接続され、トランジス
タＱd3，Ｑd4にはＤ−ＦＦ自身の出力（図中のOD1P，OD
1N）が接続されている。レベルシフト回路ＬＳは、Ｄ−
ＦＦの出力OD2P，OD2Nの電位を次段の分周器のクロック
入力（図示せず、同図(ａ)のクロックCLKP，CLKNに相
当）に適した電位にシフトする。２つのＤ−ＦＦのクロ
ック信号及びデータ信号の接続関係は、信号が作動であ
ることを除けばこれまでの実施の形態例と同じである。
【００６１】上記１／２分周器の遅延を模擬するには、
Ｄ−ＦＦ内の結線を同図(ｂ)に示すように変更すればよ
い。すなわち、トランジスタＱd3，Ｑd4のベースを出力
端子から切り離し、トランジスタＱd1とＱd3、およびト
ランジスタＱd2とＱd4のベースをそれぞれ接続し、これ
らのベースを直流電位VH，VLに固定する。ここで、直流
電位ＶＨ及びＶＬはデータ信号の高電位及び低電位に設
定する。これにより、入力信号INP，INNから出力信号OU
TP，OUTNまでの遅延時間を、１／２分周器におけるクロ
ック信号CLKP，CLKNから分周器出力１／２CLKP，１／２
CLKNまでの遅延時間にほぼ等しくできる。尚、図１２に
おいて、VCCは高電位側電源電圧、VSSは低電位側電源電
圧である。図１３(ａ)に差動ＥＣＬ回路で構成したセレ
クタの一例を、同図(ｂ)にその遅延を模擬するセレクタ
遅延回路を示す。セレクタＳＥＬは縦積み回路で構成さ
れ、トランジスタＱd7〜Ｑd10からなる上段差動対にデ
ータ信号EVENP，EVENN，ODDP，ODDNが印加され、トラン
ジスタＱd11とＱd10からなる下段差動対にクロック信号
CLKP，CLKNが印加される。データOUTP，OUTNにどちらの
入力信号が出力されるかはクロック信号により切り換え
られる。
Ｄ−ＦＦ内の結線を同図(ｂ)に示すように変更すればよ
い。すなわち、トランジスタＱd3，Ｑd4のベースを出力
端子から切り離し、トランジスタＱd1とＱd3、およびト
ランジスタＱd2とＱd4のベースをそれぞれ接続し、これ
らのベースを直流電位VH，VLに固定する。ここで、直流
電位ＶＨ及びＶＬはデータ信号の高電位及び低電位に設
定する。これにより、入力信号INP，INNから出力信号OU
TP，OUTNまでの遅延時間を、１／２分周器におけるクロ
ック信号CLKP，CLKNから分周器出力１／２CLKP，１／２
CLKNまでの遅延時間にほぼ等しくできる。尚、図１２に
おいて、VCCは高電位側電源電圧、VSSは低電位側電源電
圧である。図１３(ａ)に差動ＥＣＬ回路で構成したセレ
クタの一例を、同図(ｂ)にその遅延を模擬するセレクタ
遅延回路を示す。セレクタＳＥＬは縦積み回路で構成さ
れ、トランジスタＱd7〜Ｑd10からなる上段差動対にデ
ータ信号EVENP，EVENN，ODDP，ODDNが印加され、トラン
ジスタＱd11とＱd10からなる下段差動対にクロック信号
CLKP，CLKNが印加される。データOUTP，OUTNにどちらの
入力信号が出力されるかはクロック信号により切り換え
られる。
【００６２】上記セレクタの遅延を模擬するには、セレ
クタの結線を同図(ｂ)に示すように変更すればよい。す
なわち、データ入力端子EVENPとODDN、データ入力端子E
VENNとODDPをそれぞれ接続し、直流電位VH，VLに固定す
る。ここで、直流電位VH及びVLは、データ信号の高電位
及び低電位に設定する。これにより、入力信号INP，INN
から出力信号OUTP，OUTNまでの遅延時間を、セレクタに
おけるクロック信号CLKP，CLKNからデータ出力信号OUT
P，OUTNまでの遅延時間にほぼ等しくできる。
クタの結線を同図(ｂ)に示すように変更すればよい。す
なわち、データ入力端子EVENPとODDN、データ入力端子E
VENNとODDPをそれぞれ接続し、直流電位VH，VLに固定す
る。ここで、直流電位VH及びVLは、データ信号の高電位
及び低電位に設定する。これにより、入力信号INP，INN
から出力信号OUTP，OUTNまでの遅延時間を、セレクタに
おけるクロック信号CLKP，CLKNからデータ出力信号OUT
P，OUTNまでの遅延時間にほぼ等しくできる。
【００６３】以上のような模擬遅延回路を用いること
で、製造ばらつきによるトランジスタ特性の変動や、動
作環境の変化により、回路の遅延特性が変化しても、デ
ータ信号とクロック信号のタイミング関係を一定に保つ
ことが可能となる。
で、製造ばらつきによるトランジスタ特性の変動や、動
作環境の変化により、回路の遅延特性が変化しても、デ
ータ信号とクロック信号のタイミング関係を一定に保つ
ことが可能となる。
【００６４】以上、本発明の好適な実施の形態例につい
て説明したが、本発明は上記実施の形態例に限定される
ものではなく、本発明の精神を逸脱しない範囲内におい
て、種々の設計変更をなし得ることは勿論である。例え
ば、実施の形態７では、その要素回路をバイポーラトラ
ンジスタを用いて構成した場合を示したが、これに限る
ものではなく、電界効果トランジスタ、ヘテロ接合バイ
ポーラトランジスタ、高電子移動度トランジスタ、金属
半導体接合電界効果トランジスタに置き換えても同様の
効果が得られる。
て説明したが、本発明は上記実施の形態例に限定される
ものではなく、本発明の精神を逸脱しない範囲内におい
て、種々の設計変更をなし得ることは勿論である。例え
ば、実施の形態７では、その要素回路をバイポーラトラ
ンジスタを用いて構成した場合を示したが、これに限る
ものではなく、電界効果トランジスタ、ヘテロ接合バイ
ポーラトランジスタ、高電子移動度トランジスタ、金属
半導体接合電界効果トランジスタに置き換えても同様の
効果が得られる。
【００６５】また、光送信器、および信号発生器で用い
られるマルチプレクサの多重度は２以上の任意の自然数
であることはいうまでもない。また、データおよびクロ
ックの伝送形式が、差動方式、単相方式のいずれの場合
も上記の効果が得られることはいうまでもない。さら
に、本発明において、データの伝送速度が変化すれば、
対応するクロック速度も同様に変化することはいうまで
もない。例えば、４０Gb/sのデータ伝送速度に対して
は、４０GHｚの高速クロックが対応する。
られるマルチプレクサの多重度は２以上の任意の自然数
であることはいうまでもない。また、データおよびクロ
ックの伝送形式が、差動方式、単相方式のいずれの場合
も上記の効果が得られることはいうまでもない。さら
に、本発明において、データの伝送速度が変化すれば、
対応するクロック速度も同様に変化することはいうまで
もない。例えば、４０Gb/sのデータ伝送速度に対して
は、４０GHｚの高速クロックが対応する。
【００６６】
【発明の効果】本発明によれば、複数の並列データを１
つの直列データに多重するマルチプレクサを用いる光送
信器および信号発生器において、マルチプレクサを構成
するＤ−フリップフロップのクロック経路に配置する遅
延バッファの遅延を、その前段の１／２分周器の遅延と
クロックバッファの遅延とマルチプレクサブロックのク
ロック入力からデータ出力まで遅延の和に等しく設定
し、前記１／２分周器のクロックトリガと、マルチプレ
クサブロックのクロックトリガとの関係を、クロックの
半周期分ずらすことによって、前記Ｄ−フリップフロッ
プのタイミングマージンを、最適値のタイミングマージ
ンのＴ／２に設定することが可能である。この効果によ
って、データの伝送速度に関わらず動作可能な光送信器
と信号発生器を実現することができる。
つの直列データに多重するマルチプレクサを用いる光送
信器および信号発生器において、マルチプレクサを構成
するＤ−フリップフロップのクロック経路に配置する遅
延バッファの遅延を、その前段の１／２分周器の遅延と
クロックバッファの遅延とマルチプレクサブロックのク
ロック入力からデータ出力まで遅延の和に等しく設定
し、前記１／２分周器のクロックトリガと、マルチプレ
クサブロックのクロックトリガとの関係を、クロックの
半周期分ずらすことによって、前記Ｄ−フリップフロッ
プのタイミングマージンを、最適値のタイミングマージ
ンのＴ／２に設定することが可能である。この効果によ
って、データの伝送速度に関わらず動作可能な光送信器
と信号発生器を実現することができる。
【図１】本発明の第１の実施の形態を示すマルチプレク
サを用いた光送信器の回路ブロック図。
サを用いた光送信器の回路ブロック図。
【図２】Ｄ−フリップフロップとその動作波形図。
【図３】マルチプレクサの従来例を示す回路ブロック
図。
図。
【図４】図３に示した従来例のタイミングチャートを示
す図。
す図。
【図５】本発明および従来例におけるマルチプレクサの
伝送速度とタイミングマージンの関係を示す特性線図。
伝送速度とタイミングマージンの関係を示す特性線図。
【図６】本発明の光送信器および信号発生器で用いるマ
ルチプレクサのタイミングチャートを示す図。
ルチプレクサのタイミングチャートを示す図。
【図７】本発明の第２の実施の形態を示すマルチプレク
サを用いた信号発生器の回路ブロック図。
サを用いた信号発生器の回路ブロック図。
【図８】本発明の第３の実施の形態を示す別の光送信器
の回路ブロック図。
の回路ブロック図。
【図９】第１〜第３の実施の形態で用いるマルチプレク
サを構成するマルチプレクサブロックの構成例を示す回
路ブロック図。
サを構成するマルチプレクサブロックの構成例を示す回
路ブロック図。
【図１０】第１〜第３の実施の形態で用いるマルチプレ
クサを構成するマルチプレクサブロックの別の構成例を
示す回路ブロック図。
クサを構成するマルチプレクサブロックの別の構成例を
示す回路ブロック図。
【図１１】第１〜第３の実施の形態で用いるマルチプレ
クサを構成する遅延バッファの構成例を示すブロック
図。
クサを構成する遅延バッファの構成例を示すブロック
図。
【図１２】図１１の遅延バッファを構成する１／２分周
器とその対応する模擬遅延回路の構成例を示す要部回路
図。
器とその対応する模擬遅延回路の構成例を示す要部回路
図。
【図１３】図１１の遅延バッファを構成するセレクタ回
路とその対応する模擬遅延回路の構成例を示す要部回路
図。
路とその対応する模擬遅延回路の構成例を示す要部回路
図。
１,１ａ,１ｂ,１ｎ…レーザー発信器、２…変調器、３
…光ファイバ、４…ドライバ、５…マルチプレクサ、６
…パターン発生器、７…制御回路、８…コネクタ、９,
９ａ,９ｂ,９ｎ…単位光送信器、１０…波長多重用光送
信器、１１,１１ａ,１１ｂ,１１ｃ…マルチプレクサブ
ロック、１２…マルチプレクサ並列データ入力、１４…
Ｄ−フリップフロップ(D-FF)、１５…セレクタ(SEL)、
１６…１／２分周器遅延回路、１８…セレクタ遅延回
路、２０…遅延バッファ、２１,２１ａ,２１ｂ…クロッ
クバッファ、３１ａ,３１ｂ…１／２分周器、５０…光
マルチプレクサ、１０１，１０２，１０３…マルチプレ
クサブロック、１０４…Ｄ−フリップフロップ、１０
５,１０５ａ…１／２分周器、１１０…可変遅延回路、
１２０…モニタ手段、１３０…制御回路、s1，s1a，s1
b，〜s1n…光信号、s9a，s9b，〜s9n…光変調信号、s50
…波長多重変調信号。
…光ファイバ、４…ドライバ、５…マルチプレクサ、６
…パターン発生器、７…制御回路、８…コネクタ、９,
９ａ,９ｂ,９ｎ…単位光送信器、１０…波長多重用光送
信器、１１,１１ａ,１１ｂ,１１ｃ…マルチプレクサブ
ロック、１２…マルチプレクサ並列データ入力、１４…
Ｄ−フリップフロップ(D-FF)、１５…セレクタ(SEL)、
１６…１／２分周器遅延回路、１８…セレクタ遅延回
路、２０…遅延バッファ、２１,２１ａ,２１ｂ…クロッ
クバッファ、３１ａ,３１ｂ…１／２分周器、５０…光
マルチプレクサ、１０１，１０２，１０３…マルチプレ
クサブロック、１０４…Ｄ−フリップフロップ、１０
５,１０５ａ…１／２分周器、１１０…可変遅延回路、
１２０…モニタ手段、１３０…制御回路、s1，s1a，s1
b，〜s1n…光信号、s9a，s9b，〜s9n…光変調信号、s50
…波長多重変調信号。
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フロントページの続き
(72)発明者 大畠 賢一
千葉県茂原市早野3681番地 日立デバイス
エンジニアリング株式会社内
(72)発明者 白水 信弘
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 大植 栄司
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 鷲尾 勝由
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5J055 AX66 BX03 CX24 EX25 EY17
EZ08 FX05 GX02
5K002 AA01 AA02 AA07 CA14 DA03
DA05 FA01
5K028 BB08 KK01 KK03 SS01 SS11
Claims (10)
- 【請求項１】複数の並列データ信号とクロックとを入力
として、前記並列データ信号を直列データ信号へと多重
化するマルチプレクサと、前記直列データ信号を増幅す
るドライバと、光信号を発生させるレーザー発振器と、
前記光信号を前記ドライバの出力の変調信号に従って変
調した光変調信号を出力する変調器と、前記光変調信号
を伝達する光ファイバとを備える光送信器であって、 前記マルチプレクサは、最終出力段である第ｎ段（ｎは
２以上の自然数）に、遅延バッファと、該遅延バッファ
を経由したクロック入力とその前段から入力される１本
の直列データを同期させて出力するＤ−フリップフロッ
プとを有し、 第ｊ段（ｊ＝１， ・・・，ｎ−１：ｊは自然数）には、該
第ｊ段に入力されるクロックを分周する分周器と、該分
周器によって得られた分周クロックを入力とするクロッ
クバッファと、入力される２本の並列データを前記クロ
ックバッファの出力クロックを用いて１本の直列データ
に変換する２n-j-1個のマルチプレクサブロックとを有
し、 前記第ｊ段の２n-j-1個の各マルチプレクサブロック
は、この各マルチプレクサブロックから出力される１本
の直列データが、第ｎ−１段のマルチプレクサブロック
の出力において１本の直列データになるように接続さ
れ、 前記第ｎ段の遅延バッファの遅延量は、第ｎ−１段の分
周器のクロック入力から、前記第ｎ−１段のマルチプレ
クサブロックにおける直列データ出力までの遅延量の総
和になるように設定され、かつ、 前記第ｎ−１段の分周器の動作基準のクロックと、前記
第ｎ段のＤ−フリップフロップがデータの確定を行うク
ロックとが、半周期の位相差を持つように設定されてい
ることを特徴とする光送信器。 - 【請求項２】請求項１記載の光送信器において、 さらに、第２段から第ｊ段までのうち少なくとも１つの
クロックバッファで発生する遅延量が、第ｊ−１段の分
周器のクロック入力から、第ｊ−１段のマルチプレクサ
ブロックにおける直列データ出力までの遅延量の総和に
なるように設定され、かつ、 前記第ｊ−１段の分周器の動作基準のクロックと、第ｊ
段のマルチプレクサブロックが入力データの確定を行う
クロックとが、半周期の位相差を持つように設定されて
いることを特徴とする光送信器。 - 【請求項３】請求項１または請求項２に記載の光送信器
において、 前記第ｎ−１段の分周器はクロック入力の立ち上がりエ
ッジでその出力が変化し、第ｎ段のＤ−フリップフロッ
プは、クロック入力の立ち下がりエッジでデータの確定
を行うよう設定されていることを特徴とする光送信器。 - 【請求項４】請求項１に記載の光送信器において、 前記第ｎ段の遅延バッファの遅延量が、第ｎ−１段の分
周器におけるクロック入力から分周クロック出力までの
遅延量と、第ｎ−１段のクロックバッファにおける入力
から出力までの遅延量と、第ｎ−１段のマルチプレクサ
ブロックにおけるクロック入力から直列データ出力まで
の遅延量との総和になるように設定されていることを特
徴とする光送信器。 - 【請求項５】請求項４に記載の光送信器において、 さらに、前記第ｊ段のクロックバッファで発生する遅延
量が、第ｊ−１段の分周器におけるクロック入力から分
周クロック出力までの遅延量と、第ｊ−１段のクロック
バッファにおける入力から出力までの遅延量と、第ｊ−
１段のマルチプレクサブロックにおけるクロック入力か
ら直列データ出力までの遅延量との総和になるように設
定されていることを特徴とする光送信器。 - 【請求項６】請求項１〜５のいずれか１項に記載の光送
信器おいて、 前記第ｎ−１段のマルチプレクサブロックには２つの並
列データの１つを選択して出力するセレクタを有し、 前記遅延バッファを、 前記分周器の遅延を模擬する分周器遅延回路と、 ｎ−１段で使用しているクロックバッファと同じ回路構
成と数のクロックバッファと、前記セレクタでの遅延を
模擬するセレクタ遅延回路との縦続接続によって構成す
ることを特徴とする光送信回路。 - 【請求項７】生成する信号の特性を制御する制御回路
と、該制御回路からの制御信号によって複数の並列デー
タ信号出力の信号パターンとクロック周波数とが制御さ
れる信号発生器と、複数の並列データ信号とクロックと
を入力として、前記並列データ信号を直列データ信号へ
と多重化するマルチプレクサと、該マルチプレクサの出
力を所定のデバイスに印加するための少なくとも１つの
コネクタとを備える信号発生器であって、 前記マルチプレクサは、最終出力段である第ｎ段（ｎは
２以上の自然数）に、遅延バッファと、該遅延バッファ
を経由したクロック入力とその前段から入力される１本
の直列データとを同期させて出力するＤ−フリップフロ
ップとを有し、第ｊ段（ｊ＝１， ・・・，ｎ−１：ｊは自
然数）には、該第ｊ段に入力されるクロックを分周する
分周器と、該分周器によって得られた分周クロックを入
力とするクロックバッファと、入力される２本の並列デ
ータを前記クロックバッファの出力クロックを用いて１
本の直列データに変換する２n-j-1個のマルチプレクサ
ブロックを有し、 前記第ｊ段の２n-j-1個の各マルチプレクサブロック
は、この各マルチプレクサブロックから出力される１本
の直列データが、第ｎ−１段のマルチプレクサブロック
の出力で１本の直列データになるように接続され、 前記第ｎ段の遅延バッファの遅延量は、第ｎ−１段の分
周器のクロック入力から、前記第ｎ−１段のマルチプレ
クサブロックにおける直列データ出力までの遅延量の総
和になるように設定され、かつ、 前記第ｎ−１段の分周器の動作基準のクロックと、前記
第ｎ段のＤ−フリップフロップがデータの確定を行うク
ロックとが、半周期の位相差を持つように設定されてい
ることを特徴とする信号発生器。 - 【請求項８】請求項７記載の信号発生器において、 さらに、第２段から第ｊ段までのうち少なくとも１つの
クロックバッファで発生する遅延量が、第ｊ−１段の分
周器のクロック入力から、第ｊ−１段のマルチプレクサ
ブロックにおける直列データ出力までの遅延量の総和に
なるように設定され、かつ、 前記第ｊ−１段の分周器の動作基準のクロックと、第ｊ
段のマルチプレクサブロックが入力データの確定を行う
クロックとが、半周期の位相差を持つように設定されて
いることを特徴とする信号発生器。 - 【請求項９】請求項７または請求項８に記載の信号発生
器において、 前記第ｎ−１段の分周器はクロック入力の立ち上がりエ
ッジでその出力が変化し、第ｎ段のＤ−フリップフロッ
プは、クロック入力の立ち下がりエッジでデータの確定
を行うよう設定されていることを特徴とする信号発生
器。 - 【請求項１０】請求項７に記載の信号発生器において、 前記第ｎ段の遅延バッファの遅延量が、第ｎ−１段の分
周器におけるクロック入力から分周クロック出力までの
遅延量と、第ｎ−１段のクロックバッファにおける入力
から出力までの遅延量と、第ｎ−１段のマルチプレクサ
ブロックにおけるクロック入力から直列データ出力まで
の遅延量との総和になるように設定されていることを特
徴とする信号発生器。
Priority Applications (2)
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|---|---|---|---|
| JP2002009565A JP2003218790A (ja) | 2002-01-18 | 2002-01-18 | 光送信器および信号発生器 |
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|---|---|---|---|
| JP2002009565A JP2003218790A (ja) | 2002-01-18 | 2002-01-18 | 光送信器および信号発生器 |
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ID=27647546
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